CN1099760C - 单片式mos－sc电路 - Google Patents

Abstract

为了显著地减小在设计借助增强型绝缘栅场效应晶体管集成的这样一种单片式开关电容电路(MOS-SC电路)时考虑的容差范围或裕度，设置了：至少一个运算放大器，该运算放大器包含一个作为持续导通电流状态工作的晶体管实施的并确定其静态电流的电阻；用于产生一时钟信号的芯片上的时钟振荡器，它或是一个RC时钟振荡器，其频率由作为持续导通电流状态工作的晶体管实施的一个振荡电阻参与确定，或是一个电流可控的时钟振荡器，其频率由运算放大器的静态电流确定；至少一个在一信号输入端及一信号输出端之间的电容器及至少一个晶体管形成的开关，通过它在运算放大器工作时由时钟信号作时钟控制地使电容充电或放电。

Description

单片式MOS-SC电路

技术领域

本发明涉及单片式开关电容电路。

背景技术

借助增强型绝缘栅场效应晶体管集成的单片式开关电容电路(MOS-SC)的基本组成部分为：

-运算放大器，其相应的静态电流由一电阻或由可为电流镜一部分的电流源来确定。

-用于产生时钟信号的在芯片上的时钟振荡器或RC时钟振荡器，其频率由一个振荡电阻及一个振荡电容来确定，

-位于信号输入端及信号输出端之间的多个电容器，及

-晶体管形式的开关，在相应的运算放大器工作时通过这些开关由时钟信号作时钟控制地使相应电容器充电或放电。

在具有上述两种类型时钟振荡器的MOS-SC电路的情况下，它们的频率和/或频率稳定性并非严格的。这种MOS-SC电路，例如为SC模/数转换器或SC数/模转换器或EP-A711976中所述的电路。

在这种MOS-SC电路的单片实现方案的情况下，即在设计各个半导体层的具体布局和由此所需的曝光掩模及扩散掩模(所谓的设计)时，或在选择具体的半导体工艺方法步骤时，尤其会出现以下重要问题：

a)一方面，运算放大器的起振时间必须足够短，以使由起振时间引起的误差足够小，例如计为0.1％，另一方面，起振时间不能这样地短，以致功率需要大于必须的功率并由于噪音带宽增大而增加噪音敏感性。

b)一个制成的运算放大器的具体起振时间是由确定其静态电流的电阻实际实现值或由恒流源电流的实际实现值确定的，对此，制造容差在所有情况下都处于20％的范围内。

c)各个晶体三极管的具体互导实质上依赖于各个半导体区域的掺杂容差，依赖于产生的或淀积的二氯化硅层的厚度，也即现有的在栅极区域之外，也即所谓的场氧化层的厚度，依赖于栅极阈值电压的容差及沟道长度的容差；对此，制造容差处于50％的范围内。

d)电容器的电容量的容差具体值通常为20％。

e)作开关用的晶体管的导电状态的电阻、也即它们的所谓相应的ON电阻一方面必须足够小，以使得由它及相关的电容形成的时间常数足够小，另一方面不能这样的小，以致会形成时钟信号的干扰(clock feedthrough)及漏电效应大于必须值。

f)各个开关-电容单元的时间常数与相应运算放大器的起振时间以及与工作温度和工作电压的具体值一起确定了总的起振时间。在此情况下，相应的开关-电容-运算放大器单元必须在内时钟振荡器产生的脉冲所确定的时间宽度内起振。在此情况下，所有上述容差构成整体容差，根据以上所述它们在50％的范围内。在此情况下在芯片上的RC时钟振荡器的频率容差在20％至30％的范围内。

g)因为上述SC电路的容差及上述的时钟振荡器的容差一般彼此不相关，因此要相加，对于上述设计从最坏情况的观点来看将得到过大而不能被考虑的容差范围。这种情况可用时钟信号的周期及运算放大器起振时间所需典型值之间的差来说明，在这里该差值被称为裕度(Margin)M，及在最坏情况下处于80％的范围内。甚至在上述SC电路的容差及时钟振荡器的容差彼此相关时；至多可达到30％的裕度。

发明内容

本发明旨在解决关于有效地减小在设计中要考虑的容差范围或裕量的这些问题。

为此，本发明提出一种借助增强型绝缘栅场效应晶体管集成的单片式开关电容电路。

-具有至少一个运算放大器，

--它包含一个确定所述放大器的静态电流并作为持续导通电流状态下工作的偏置CMOS传输门实施的电阻；

-具有一个产生时钟信号的单片时钟振荡器，

--它是一个电流可控的时钟振荡器；

-具有至少一个电容器；及

-具有至少一个晶体管形成的开关，通过它在所述运算放大器工作时由所述时钟信号作时钟控制地使所述电容器充电或放电。

为了获得上述问题的解决，在本发明中用于确定运算放大器静态电流的电阻和用于确定频率的振荡器电阻均作为一个持续导通电流状态工作的MOS晶体管的导通电阻来实施。

本发明的一个优点在于，可使容差范围或裕度趋于10％，因为SC电路的速度由时钟信号的周期标定(tracked)。

因此作为另一优点得到了较小的噪音电平，因为由于较窄的运算放大器带宽，由干扰引起的噪音频谱在时钟信号频率以上的频率范围内以较小程度出现。此外，上述功率需要减少了及上述时钟信号干扰极大程度地被避免了。

现在将借助附图中的各图详细地说明本发明及其另外的特性，在附图中相同的或彼此相应的部分使用相同的标号。

附图说明

图1a到1c表示具有借助CMOS传输门实现的导通及非导通开关区段的简单SC电路的电路图；

图2表示RC振荡器的电路原理图；

图3表示根据本发明的一个RC时钟振荡器的电路图；

图4表示用CMOS工艺实现的一个电流可控时钟振荡器的电路原理图；

图5表示用P沟道晶体管实现的一个简单差分放大器的电路原理图；

图6表示MOS或CMOS运算放大器的各种简单的静态电流调整电路的电路图；

图7a到7c表示MOS或CMOS运算放大器的各种根据本发明的静态电流调整电路的电路图；

图8至11表示不同的裕度示意图。

具体实施方式

图1a表示一个简单SC电路的电路图，它可被理解为在其上构成开关电容的普遍SC电路的基本电路。一个输入端E一方面可通过第一转换开关1的第一开关路径1c连接到第一电容K1的第一端子，另一方面可通过第二开关路径1o连接地参考电位Vref，它例如可为一电路零点的电位。

第一电容K1的第二端，一方面可通过第二转换开关2的第一开关路径2o连接到一个运算放大器3的反相输入端，另一方面可通过第二开关路径2c与参考电位Vref相连接。运算放大器3的非反相输入端与参考电位Vref相连接。运算放大器3的一个输出端A通过第二电容K2连接到反相输入端，因此也可连接到第一电容K1的第二端。

在图1a中所示的两个转换开关1、2的开关位置上，第一电容器K1被在输入端E上出现的信号充电。如果这两个转换开关1、2转换到它们另外的开关位置，充电被中断或结束，及在第一电容器K1上充入的电荷将继续传递给第二电容器K2。

作为SC电路中转换开关的导通及非导通开关路径的优选实施的例子，可使用CMOS传输门，该CMOS传输门是集成CMOS电路的公知部分电路，即具有互补增强型绝缘栅场效应晶体管的集成电路的公知部分电路。为了实现该开关路径也可使用均匀导电型的场效应管。

图1b及1c分别表示借助CMOS传输门实现开及关的开关路径So和Sc的方案。它由一个P沟道晶体管Tp及一个N沟道晶体管Tn的可控电流路径的并联电路组成。

为了根据图1b使两个晶体管关断并由此使两电流路径不导通，公知地在P沟道晶体管Tp的栅极加上一电压V_DD，并同时在N沟道晶体管Tn的栅极加上一电压Vss。电压V_DD大大地比P沟道晶体管Tp的栅极阈值电压低，电压Vss大大地比N沟道晶体管Tn的栅极阈值电压高。

为了根据图1c使两个晶体管的两个路径导通，现在在P沟道晶体管Tp的栅极上加上一电压Vss，并同时在N沟道晶体管Tn的栅极上加上一电压V_DD。现在电压V_DD大大地比P沟道晶体管Tp的栅极阈值电压高，及电压Vss大大地比N沟道晶体管Tn的栅极阈值电压低。这两个导通的互补晶体管由此成为一个电阻RON，它通常具有10kΩ数量级的值。

图2中表示一个RC振荡器的原理电路图。通过一个振荡器电阻Wo，一个振荡器转换开关So使一个振荡器电容Ko在电压V_DD和Vss之间来回转换。为使其能自振荡的工作，将振荡器电阻Wo及振荡器电容Ko的连接点连接到一个施密特触发器4的输入端，该触发器的一个输出端与振荡器转换开关So的控制输入端相连接。由此在该输出端上形成一个矩形波信号，它的频率实质上由以电阻Wo及电容Ko构成的RC单元的时间常数来确定。该时间常数公知为等于电阻Wo的值R及电容器Ko的值C的乘积。

在图3中表示出根据本发明一个方面的一个RC时钟振荡器的、并与图2电路图极为对应的电路图。它与图2的区别在于：其电阻Wo是由根据图1C的持续导通的CMOS传输门实现的，因此电阻Wo的值R有：R＝R_ON。

图4表示通常以CMOS工艺实现的电流可控的时钟振荡器的原理电路图。在此情况下，根据图2及3的电阻Wo是通过一个CMOS电流镜来代替的。该电流镜是由一个P沟道晶体管P1及一个N沟道晶体管N1的形成串联电路及另一P沟道晶体管P2及另一N沟道晶体管N2构成的。

在该串联电路中，可控的P沟道晶体管P1和N沟道晶体管N1的电流路径以这样的方式串联，即P沟道晶体管P1的漏极与电压V_DD相连接及N沟道晶体管N1的源极与电压Vss相连接。

P沟道晶体管P2的漏极同样接到电压V_DD，及N沟道晶体管N2的漏极同样接到电压Vss。两个N沟道晶体管N1、N2的栅极彼此相连接并再连接到串联电路的两个晶体管的连接点，即N沟道晶体管N1的漏极及P沟道晶体管P1的源极。在这个连接点上也连接有两个P沟道晶体管P1、P2的相应栅极。

另一个P沟道晶体管P2的源极连接到转换开关So的第一输入端，及另一N沟道晶体管的漏极连接到转换开关So的第二输入端。转换开关的输出端，如图3那样与施密特触发器4的输入端及与电容Ko相连接。

在电压V_DD及P沟道晶体管P1的栅极之间加上一个偏压Vb，它将参与确定在该晶体管中流过的静态电流Io。因此借助偏压Vb可由使用者调节静态电流Io。

根据一个电流镜的公知特性，因此在另一P沟道晶体管P2中也流过该静态电流Io，如果如图4中表示的，转换开关So处于图中所示位置，则使电容Ko充电。

如果施密特触发器4使转换开关So转换到其另一开关位置，则电容器Ko将以静态电流Io放电。这时该静态电流Io即通过另一N沟道晶体管N2流通，因为在N沟道晶体管N1中也流过该静态电流并且这取决于电流镜的特性。

图5中表示一个简单的用P沟道晶体管实现的差分放大器，它作为运算放大器的基本单元。该差分放大器包括两个放大晶体管V1、V2，它们的漏极彼此相连接，并且通过一个恒流晶体管V3的可控静态电流路径与电压V_DD相连接。在它的栅极及电压V_DD之间加上偏压V_b1，它参与确定在该晶体管中流过的静态电流Ib。因此，在这种情况下，也借助该偏压可由使用者调节静态电流。

在放大晶体管V1及放大晶体管V2中流过静态电流I1及I2，其中根据差分放大器的特性，这两个电流的和保持恒定并等于静态电流Ib：

I₁+I₂＝Ib＝常量

根据在放大晶体管V1、V2的相应栅极上可变信号Vi1及Vi2的差值进行对这两个放大晶体管V1、V2上静态电流的分配，以使得在其中流过可变的电流i1、i2。这些电流i1、i2将在后面的运算放大器级中或另外的集成电路级中被继续处理。

对于这种差分放大器的互导g_m，有： $g_m=\mathrm{\δ}(i_1-i_2)/\mathrm{\δ}(v_{i1}-v_{i2})\≈\sqrt{{2B}_p{I}_{b}w/l.}$

式中βp是一个取决制造的常数。

尽管具有基于所述差分放大器基本单元实现运算放大器的各种可能方式，但运算放大器的互导总是差分放大器基本单元互导的函数。因此运算放大器的带宽及极频率fb是静态电流Ib的常数，因为对于fp有：fp＝g_m/(2πc)，式中C表示放大器输出端的容性负载。

在两级放大器的情况下，C是公知的米勒电容。在任何情况下容性负载C必须与在SC电路及时钟振荡器中通常使用的电容是相同类型的。

在图6中表示出MOS或CMOS运算放大器的各种简单的静态电流调节电路的电路图。图6a表示一个P沟道晶体管P，它的可控电流路径中在电压V_DD及电压Vss之间连接一个电阻W，该电阻具有电阻值R。

晶体管P的栅极连接到该管与电阻W的连接点，及在该栅极上加上偏压Vb1，它参与确定在由电阻W及晶体管P组成的串联电路中流过的静态电流Ib。之所以说参与确定，是因为静态电流Ib还依赖于晶体管W的沟道区域的参数，即依赖于商w/l(w是所述沟道的宽度及l是其长度)。对于静态电流Ib有：Ib～(V_DD-Vss-Vb1)/R。

在图6b的电路中将图6a中的电阻W用一个恒流源Q来取代。在图6c中，在电压Vss侧上一个N沟道晶体管N的可控电流路径中连接电阻W。晶体管N的栅极连接到它与电阻W的连接点，在该栅极端子上加上偏压Vb2，它附加地参与确定在由晶体管P、电阻W及晶体管N组成的串联电路中流过的静态电流Ib，对于该静态电流Ib，有：Ib～(V_DD-Vss-Vb1-Vb2)/R。

在图6d中，图6c中的电阻W由一个连接成二极管的P沟道晶体管Dp代替，这时所说P沟道晶体管Dp的可控电流路径被插入到由P沟道晶体管P及N沟道晶体管N组成的串联电路中，在此情况下，晶体管Dp的栅极连接到它与N沟道晶体管N的连接点，也至后者的栅极上。

在图6e中，图6c中的电阻W由一个连接成二极管的N沟道晶体管D_N代替，这时所说的N沟道晶体管D_N的可控电流路径被插入到由P沟道晶体管P及N沟道晶体管N组成的串联电路中，在此情况下，晶体管D_N的栅极连接到它与P沟道晶体管P的连接点，也至后者的栅极上。

通常各个连接成二极管的晶体管Dp或D_N具有小的w/l比，以便能获得小功率损耗的静态电流调节电路。

在图6f中表示出一个具有非常小功耗的静态电流调节电路。它由两个并联支路构成。在其每支路中流过静态电流Ib。在图6f中，第一电路路径即左方的电路路径，从电压V_DD开始看，它由P沟道晶体管P、N沟道晶体管N及电阻W的串联电路组成。图6f中第二电路路径即右方电路路径，从电压V_DD开始看，它由另一个P沟道晶体管P’和另一个N沟道晶体管N’的串联电路组成。

另一P沟道晶体管P’的栅极连接到P沟道晶体管P的栅极。另一N沟道晶体管N’的栅极与N沟道晶体管N的栅极相连接并与该两个晶体管P’和N’的连接点相连接。N沟道晶体管N的栅极及其漏极之间的如图6e中所具有的连接，在此并不具有。

该N沟道晶体管，现在与各晶体管P、P’、N’的各自的w/l比值相比较具有增大的w/l比；在晶体管P、P’、N’的情况下该比值用标记1x来表示，而在晶体管N的情况下则用标记4x来表示，其中4x旨在表示其w/l比是晶体管P、P’、N’的w/l比的4倍。

由晶体管P、P’构成的电流镜保证了在第一电路路径中的静态电流Ib与在第二电路路径中的静态电流Ib相同。因此晶体管N’的栅-源电压VgsN’小于晶体管N的栅-源电压VgsN。故对于静态电流Ib有：Ib＝(VgsN’-VgsN)/R。

在图7a至7c中表示出可与图6a、6c及6f相比拟的静态电流调节电路，其中根据本发明，相应的电阻W由图1c中的持续导通的可控CMOS传输门所代替。

为了说明通过本发明可达到的优点，在图8至11的相应两个部分图a)及b)中示出了一些裕度的条形图，这些图是根据上述的定义，可对照段落g)。部分图a)各涉及MOS-SC电路所需的起振时间，而相应的部分图b)涉及时钟信号的周期。

在此情况下，通过空白的矩形表示相应的平均容差范围，通过阴影线的矩形表示彼此相关的容差部分范围，及通过窄的填充矩形表示典型值。

如上面已经陈述的，图8a及8b分别表示一个集成MOS运算放大器所需起振时间的平均容差范围(±50％)及作为时钟发生器工作的石英振荡器的容差范围。这里由此所得到的裕度M_Q约为55％。

图9a及9b表示：当在它们的容差范围之间没有任何相关性时，在一个集成MOS运算放大情况下(容差范围也为±50％)，及一个作为时钟发生器的普通芯片上的RC振荡器的情况下的状态。图9a与图8a相同，而图9b表示芯片上RC振荡器的平均容差范围为±30％。这里的裕度MRC约为80％。

图10a及10b表示：当在它们的容差范围之间存在典型相关性时，在一个作为时钟发生器的普通芯片上的RC振荡器的情况下它们之间的关系。图10a表示一个集成MOS运算放大器所需的起振时间的平均容差范围也为±50％，及其部分容差范围为±25％。

因此，图10b芯片上RC振荡器容差范围的左边缘被一直移到图10a中的典型值上。因为该容差范围具有同样为25％的相关部分容差范围，这里的裕度M_RCK仅为≈30％，但这也仍然太大。

根据本发明，依照图11a、及11b，现在该运算放大器的起振时间的相应部分容差范围(图11a)及芯片上RC振荡器的相应容差部分范围(图11b)各可能增大到±40％，其结果是，现在裕度M_Erf仅为≈10％。因而该MOS-SC电路的设计可以建筑在大大改善了的边界条件的基础上。

虽然参照图8至11说明了在使用一个芯片上RC振荡器的情况，但相似的考虑也适用于根据本发明的电流可控的时钟振荡器。

在功耗的容差不能不考虑的各情况下，在设计MOS-SC电路布局时可设置一种可微调的及可调节的静态电流。倘若那样，当确定静态电流的电阻增大时总的静态电流将增大。可以这样来实现，例如用愈来愈多的CMOS传输门串联，或例如将用于静态电流的电流镜的相应电流放大系数增大。

对于单个MOS-SC电路所需的调整值可在制造过程中对它们的测试期间来获得并将其存储到一个存储器、例如EEPROM或诸如此类中。

该静态电流的微调不会使裕度M_erf很大增加。通常25％的微调电压就足以达到可接收的供电电流容差，因为对于开关的起振时间该差的上升，考虑其指数关系将不会太大。因而，在本发明中，起振时间误差与供电电压、温度及过程参数的变化的关系不大。

Claims (1)

1.借助增强型绝缘栅场效应晶体管集成的单片式开关电容电路，

-具有至少一个运算放大器，

--它包含一个确定所述放大器的静态电流并作为持续导通电流状态下工作的偏置CMOS传输门实施的电阻；

-具有一个产生时钟信号的单片时钟振荡器，

--它是一个电流可控的时钟振荡器；

-具有至少一个电容器；及

-具有至少一个晶体管形成的开关，通过它在所述运算放大器工作时由所述时钟信号作时钟控制地使所述电容器充电或放电。

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