CN109949846A

CN109949846A - 存储器装置

Info

Publication number: CN109949846A
Application number: CN201810424799.5A
Authority: CN
Inventors: 萧志成
Original assignee: Individual
Current assignee: Individual
Priority date: 2017-12-20
Filing date: 2018-05-07
Publication date: 2019-06-28
Also published as: TW201928971A

Abstract

本发明提供一种存储器装置，包含多条读取字线、多条第一写入字线、至少一存储器单元及至少一读取控制电路。其中每一存储器单元包含有多个存储器元件群组，沿一第一方向设置，且每一存储器元件群组包含有至少一存储器元件；多条区域读取位线，每一区域读取位线耦接于对应的存储器元件群组；一读取位线，沿该第一方向设置，用来传输一被读取数据；一写入位线，沿该第一方向设置，用来传输一被写入数据；一第一写入列字线，沿该第一方向设置；以及一读取列字线，沿该第一方向设置。本发明可解决临限电压损失问题并可降低功耗。

Description

存储器装置

技术领域

本发明是关于一种存储器装置，尤指一种可解决临限电压损失并且降低功耗的存储器装置。

背景技术

一般而言，静态随机存取存储器装置包含多条字线、多条位线以及多个存储器元件以阵列型式设置，其中，每一条写入字线耦接至一列存储器元件。每一条读取位线是耦接至一列存储器元件。请参考图1，图1是现有一存储器元件10的示意图。如图1所示，存储器元件10为包含一储存元件SC、存取晶体管T1、T2、T3及T4，其中，储存元件SC包含有一写入上拉晶体管WU、一写入下拉晶体管WD、一读取上拉晶体管RU及一读取下拉晶体管RD。每一存取晶体管T1、T2、T3及T4是用于控制储存元件SC和一写入位线WBL与一读取位线RBL之间的导通状态。因此，当存取晶体管T1、T2、T3及T4被开启时，储存元件SC可耦接于位线以进行读取或写入操作。

然而，由于写入位线WBL到一节点QB有写入上拉晶体管WU及写入下拉晶体管WD，当要写入信号0时，写入位线WBL的电位为0，然而，晶体管T3、T4相对于只有一个写入晶体管的情形多一倍的电压，因此，QB点的电压太高，使得写入上拉晶体管WU不易导通而造成写入0困难。除此之外，当要写入信号1时，除了具有与写入信号0相同写入困难的问题之外，还有临限电压损失(Threshold Voltage Loss)的问题，而造成写入1困难。因此，现有技术确实有改进的必要。

发明内容

因此，本发明的目的在于提供一种存储器装置，以解决临限电压损失的静态随机存取存储元件，以改善现有技术的缺点。

本发明揭露一种存储器装置，包含多条读取字线；多条第一写入字线；至少一存储器单元，其中每一存储器单元包含有多个存储器元件群组，沿一第一方向设置，且每一存储器元件群组包含有至少一存储器元件；多条区域读取位线，每一区域读取位线耦接于对应的存储器元件群组；一读取位线，沿该第一方向设置，用来传输一被读取数据；一写入位线，沿该第一方向设置，用来传输一被写入数据；一第一写入列字线，沿该第一方向设置；以及一读取列字线，沿该第一方向设置；其中，每一存储器元件包含有一写入反相器，包含一写入上拉晶体管与一写入下拉晶体管串联；一读取反相器，包含一读取上拉晶体管与一读取下拉晶体管串联；一第一写入存取晶体管，耦接于该写入反相器及该写入位线，该写入存取晶体管包含至少两个控制端，该至少两个控制端的其中的一耦接于对应的第一写入字线，另一端耦接于该第一写入列字线；以及一读取存取晶体管，耦接于该读取反相器与对应的区域读取位线，该读取存取晶体管包含至少一个控制端，该至少一个控制端耦接于对应的读取字线；其中，该读取反相器的一输出端耦接至该写入反相器的一输入端，并且该读取反相器的一输入端耦接至该写入反相器的一输出端；以及至少一读取控制电路，其中每一读取控制电路包含有一第一控制端，耦接于对应的区域读取位线；一第二控制端，耦接于该读取列字线；一输入端，耦接于一偏压；以及一输出端，耦接于该读取位线。

本发明另揭露一种存储器装置，包含一读取字线；一第一写入字线；一读取位线，沿一第一方向设置，用来传输一被读取数据；一写入位线，沿该第一方向设置，用来传输一被写入数据；一第一写入列字线，沿该第一方向设置；以及一存储器元件，包含有一写入反相器，包含一写入上拉晶体管与一写入下拉晶体管串联；一读取反相器，包含一读取上拉晶体管与一读取下拉晶体管串联；一第一写入存取晶体管，耦接于该写入反相器及该写入位线，该第一写入存取晶体管包含至少两个控制端，该至少两个控制端的其中的一耦接该第一写入字线，另一端耦接于该第一写入列字线；以及一读取存取晶体管，耦接于该读取反相器与一读取位线，该读取存取晶体管包含至少一个控制端，该至少一个控制端耦接于该读取字线；其中，该读取反相器的一输出端耦接至该写入反相器的一输入端，并且该读取反相器的一输入端耦接至该写入反相器的一输出端。

本发明另揭露一种存储器装置，包含多条读取字线；至少一存储器单元，其中每一存储器单元包含有：多个存储器元件群组，沿一第一方向设置，且每一存储器元件群组包含有至少一存储器元件；多条区域读取位线，每一区域读取位线耦接于对应的存储器元件群组；一读取位线，沿该第一方向设置，用来传输一被读取数据；一读取列字线，沿该第一方向设置；以及至少一读取控制电路，其中每一读取控制电路是一独立双栅极晶体管，包含有一第一控制端，耦接于对应的区域读取位线；一第二控制端，耦接于该读取列字线；一输入端，耦接于一偏压；以及一输出端，耦接于该读取位线。

本发明的存储器装置通过读取控制电路选定对应的存储器单元及存储器元件，以降低存储器装置的功耗，并且利用位线与存储器元件之间成对的晶体管，增加/维持静态随机存取存储元件的存取能力，避免临限电压损失的问题。

附图说明

图1是现有的一存储器元件示意图。

图2是本发明实施例的一存储器装置示意图。

图3是本发明实施例的一存储器单元示意图。

图4是本发明实施例的一存储器元件示意图。

图5是本发明实施例的另一存储器单元示意图。

图6是本发明实施例的另一存储器元件示意图。

附图标号：

MC、MC₁₁～MC_1n、MC₂₁～MC_2n、MC_m1～MC_mn 存储器元件

C₁₁～C_m1 第一控制端

C₁₂～C_m2 第二控制端

FWAT 第一写入存取晶体管

FWCWL 第一写入列字线

LRBL 区域读取位线

MG、MG₁～MG_m 存储器元件群组

MU 存储器单元

Q、QB、QBN 节点

RAT 读取存取晶体管

RB、RB₁～RB_m 偏压

RBL 读取位线

RCC、RCC₁～RCC_m 读取控制电路

RCWL 读取列字线

RD 读取下拉晶体管

RI 读取反相器

RU 读取上拉晶体管

RWL 读取字线

SC 储存元件

SWAT 第二写入存取晶体管

SWCWL 第二写入列字线

SWWL 第二写入字线

T1、T2、T3、T4 晶体管

WA、CWA、WAN、CWAN 控制端

WBL 写入位线

WD 写入下拉晶体管

WI 写入反相器

WU 写入上拉晶体管

WWL 写入字线

具体实施方式

请参考图2，图2为本发明实施例的一存储器装置20的示意图。如图2所示，存储器装置20包含有多条读取列字线RCWL、多条第一写入列字线FWCWL、多条读取字线RWL、多条写入字线WWL及多个存储器单元MU。在一实施例中，每一存储器单元MU可对应到不同位线(未绘示于图)，以通过读取列字线RCWL或第一写入列字线FWCWL选择对应的存储器单元MU。接着，请参考图3，图3为本发明实施例的一存储器单元MU的示意图。如图3所示，每一存储器单元MU沿着一X轴方向设置，其包含有一写入位线WBL、一读取位线RBL、一第一写入列字线FWCWL、一读取列字线RCWL、多条区域读取位线LRBL、至少一存储器元件群组MG₁～MG_m及至少一读取控制电路RCC₁～RCC_m。其中，写入位线WBL、读取位线RBL、第一写入列字线FWCWL及读取列字线RCWL沿着X轴方向设置。存储器元件群组MG₁～MG_m用来储存数据，以于存储器元件群组MG₁～MG_m和位线之间的数据传输被致能时，进行数据的读取的操作。

详细来说，存储器元件群组MG₁～MG_m包含有多个存储器元件MC₁₁～MC_mn，以接收来自写入位线WBL的一被写入数据及来自读取位线RBL的一被读取数据。此外，每一读取控制电路RCC₁～RCC_m通过区域读取位线LRBL耦接至对应的存储器元件群组MG₁～MG_m，并通过读取字线RWL选定对应的存储器元件MC₁₁～MC_mn，进行数据的读取或写入的操作。由于每一存储器元件群组MG₁～MG_m是由多个存储器元件MC所组成，因此，存储器元件MC通过对应的区域读取位线LRBL与对应的读取控制电路RCC输出数据到读取位线RBL。除此之外，在一实施例中，存储器元件可以静态随机存取存储器元件(Stationary Random Access Memory Cell，SRAM Cell)实现，但不限于此。存储器单元MU的写入方式可为其他种方式，只要是能够写入存储器单元MU的方式，皆适用于本发明。

请继续参考图4，图4为本发明实施例的一存储器元件MC的示意图。存储器元件MC包含有一写入反相器WI、一读取反相器RI、一第一写入存取晶体管FWAT及一读取存取晶体管RAT，写入反相器WI是由一写入上拉晶体管WU与一写入下拉晶体管WD串联组成。读取反相器RI是由一读取上拉晶体管RU与一读取下拉晶体管RD串联组成。第一写入存取晶体管FWAT包含两个控制端WA、CWA，控制端WA耦接于对应的写入字线WWL，控制端CWA耦接于第一写入列字线FWCWL。读取存取晶体管RAT耦接于读取反相器RI与对应的区域读取位线LRBL，并且读取存取晶体管RAT包含至少一个控制端，其中至少一控制端耦接于对应的读取字线RWL。此外，读取反相器RI的一输出端与写入反相器WI的一输入端耦接于一节点Q，并且读取反相器RI的一输入端耦接至写入反相器WI的一输出端耦接于一节点QB。在一实施例中，存储器单元MU的每一存储器元件MC11～MCmn的写入端可以一双栅极晶体管(Double-GateTransistor)或一独立双栅极晶体管(Independent Double-Gate Transistor)实现。在此情形下，当写入位线WBL要写入逻辑信号0或1(对应于一低电位或一高电位)时，写入字线WWL与第一写入列字线FWCWL同时大于一临限电压(Threshold Voltage)以导通第一写入存取晶体管FWAT，并将数据写入存储器元件MC中；相似地，当进行读取时，读取字线RWL的电压大于临限电压，以导通读取存取晶体管RAT，并且输出数据到读取位线RBL。如此一来，存储器单元MU通过将每一存储器元件MC₁₁～MC_mn的写入端以双栅极晶体管实现，并且，相对于图1有两个晶体管的电压差，本发明的存储器单元MU只有一个晶体管的电压差，从而减少临限电压损失(Threshold Voltage Loss)的问题。

另一方面，如图3所示，读取控制电路RCC₁包含有一输入端耦接于一偏压RB₁、一输出端耦接于读取位线RBL、一第一控制端C₁₁耦接至区域读取位线LRBL及一第二控制端C₁₂耦接至读取列字线RCWL。读取控制电路RCC₁根据第一控制端C₁₁与第二控制端C₁₂，以操作于一输出致能状态(Enable State)及一输出失能状态(Disable State)。同理，读取控制电路RCC₂根据一第一控制端C₂₁与一第二控制端C₂₂，以操作于输出致能状态及输出失能状态，以此类推。

详细来说，关于读取控制电路RCC的运作原理，请参考图3。以读取控制电路RCC₁为例，初始读取位线RBL预先充电(pre-charge)至电位0时，偏压RB₁控制读取位线RBL为电位1，并由读取字线RWL选定对应的存储器元件MC导通时，此时，偏压RB₁不导通，区域读取位线LRBL的电位由被选定的存储器元件MC决定。举例来说，当被选定的存储器元件MC₁₁的数据为0时，则区域读取位线LRBL为电位0，读取控制电路RCC₁导通，并且读取位线RBL被充电至电位1；相反地，当被选定的存储器元件MC的数据为1时，则区域读取位线LRBL为电位1，读取控制电路RCC₁不导通，并且读取位线RBL维持于电位0。因此，当读取控制电路RCC通过两个控制端操作于输出致能状态时，则输出偏压RB₁。因此，存储器元件MC输出数据到读取位线RBL是由读取字线RWL和读取列字线RCWL来共同选定。值得注意的是，在一实施例中，可在读取位线RBL加上一反相器，或者于写入端写入相反数据，使输入数据与存储器元件MC所输出的数据一致。或者，读取控制电路RCC及偏压RB可另以NMOS晶体管及偏压电位0实现，使得读取位线RBL于预先充电时预充至电位1(即一VDD或高电位)。

值得注意的是，相较于现有技术将写入存取晶体管及读取存取晶体管以群组方式连接至对应的位线上，或者将写入存取晶体管及读取存取晶体管个别地连接至对应的位线上，本发明的存储器元件MC的每一第一写入存取晶体管FWAT皆连接至写入位线WBL，而读取存取晶体管RAT则是以群组的方式(即存储器元件群组MG)连接至读取位线RBL及读取控制电路RCC，以达到存储器装置20的功耗及面积的最佳化。

除此之外，相较于图1的存储器元件10每次读写都由两条位线在动，功耗较大，本发明的存储器元件MC是以一条位线负责写入，另一条位线负责读取，具有较低的功耗。

前述实施例用以说明本发明的概念，本领域技术人员当可据以做不同的修饰，而不限于此。举例来说，偏压RB的晶体管也可以一大电阻实现，以省去偏压控制，或者，读取控制电路RCC及第一写入存取晶体管FWAT，其可为独立双栅极晶体管或是多栅极晶体管(Multi-Gate Transistor)，皆满足本发明的要求而属于本发明的范畴。

具体而言，在另一实施例中，请同时参考图5及图6，图5为本发明实施例的另一存储器单元MU的示意图，图6为本发明实施例的另一存储器元件MC的示意图。不同于图3的存储器单元MU及图4的存储器元件MC，存储器单元MU另包含一第二写入列字线SWCWL耦接于每一存储器单元MU的每一存储器元件MC。详细来说，如图6所示，每一存储器元件MC另包含一第二写入存取晶体管SWAT耦接至写入位线WBL并且与写入反相器WI耦接于一节点QBN。其中，第二写入存取晶体管SWAT包含控制端WAN、CWAN以分别耦接至一第二写入字线SWWL及第二写入列字线SWCWL。如此一来，存储器单元MU的存储器元件MC可利用写入位线WBL与存储器元件MC之间成对的晶体管(即第一写入存取晶体管FWAT及第二写入存取晶体管SWAT)增加/维持写入逻辑1的驱动能力，避免临限电压损失的问题。值得注意的是，在一实施例中，第一写入存取晶体管FWAT及第二写入存取晶体管SWAT可分别为N型晶体管或P型晶体管，且不以此为限制。

详细来说，在第一写入存取晶体管FWAT为N型晶体管，而第二写入存取晶体管SWAT为P型晶体管的情形下，当逻辑信号1(对应于高电位)被写入至存储器元件MC时，可控制第二写入存取晶体管SWAT的栅极电压为低电位，而使得第二写入存取晶体管SWAT导通(ON)。此时，因第二写入存取晶体管SWAT为PMOS晶体管，流经第二写入存取晶体管SWAT的电流为其源极与栅极之间的电压V_SG所控制，因为节点QBN的电压随时间上升，因为写入位线WBL和栅极之间的电压V_SG不受影响，所以流经第二写入存取晶体管SWAT的电流不会因节点QBN的电压上升而减弱。换句话说，存储器单元MU的存储器元件MC利用第二写入存取晶体管SWAT，增加/维持写入逻辑1的驱动能力，避免临限电压损失的问题。

需注意的是，第一写入存取晶体管FWAT或第二写入存取晶体管SWAT，其可为独立双栅极晶体管(Independent Double-Gate Transistor)或是多栅极晶体管(Multi-GateTransistor)，皆满足本发明的要求而属于本发明的范畴。

综上所述，本发明的存储器装置通过读取控制电路选定对应的存储器单元及存储器元件，以降低存储器装置的功耗，并且利用位线与存储器元件之间成对的晶体管，增加/维持静态随机存取存储元件的存取能力，避免临限电压损失的问题。

以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims

1.一种存储器装置，其特征在于，包含：

多条读取字线；

多条第一写入字线；

至少一存储器单元，其中每一存储器单元包含有：

多个存储器元件群组，沿一第一方向设置，且每一存储器元件群组包含有至少一存储器元件；

多条区域读取位线，每一区域读取位线耦接于对应的存储器元件群组；

一读取位线，沿所述第一方向设置，用来传输一被读取数据；

一写入位线，沿所述第一方向设置，用来传输一被写入数据；

一第一写入列字线，沿所述第一方向设置；以及

一读取列字线，沿所述第一方向设置；

其中，每一存储器元件包含有：

一写入反相器，包含一写入上拉晶体管与一写入下拉晶体管串联；

一读取反相器，包含一读取上拉晶体管与一读取下拉晶体管串联；

一第一写入存取晶体管，耦接于所述写入反相器及所述写入位线，所述写入存取晶体管包含至少两个控制端，所述至少两个控制端的其中之一耦接于对应的第一写入字线，另一端耦接于所述第一写入列字线；以及

一读取存取晶体管，耦接于所述读取反相器与对应的区域读取位线，所述读取存取晶体管包含至少一个控制端，所述至少一个控制端耦接于对应的读取字线；

其中，所述读取反相器的一输出端耦接至所述写入反相器的一输入端，并且所述读取反相器的一输入端耦接至所述写入反相器的一输出端；以及

至少一读取控制电路，其中每一读取控制电路包含有：

一第一控制端，耦接于对应的区域读取位线；

一第二控制端，耦接于所述读取列字线；

一输入端，耦接于一偏压；以及

一输出端，耦接于所述读取位线。

2.如权利要求1所述的存储器装置，其特征在于，所述至少一读取控制电路根据所述第一控制端与所述第二控制端的一电压，以操作于一输出致能状态及一输出失能状态，其中，当所述至少一读取控制电路操作于致能状态时，输出所述偏压至所述输出端。

3.如权利要求1所述的存储器装置，其特征在于，所述第一写入存取晶体管是一双栅极晶体管。

4.如权利要求1所述的存储器装置，其特征在于，所述第一写入存取晶体管是一独立双栅极晶体管。

5.如权利要求1所述的存储器装置，其特征在于，另包含：

多条第二写入字线；

所述至少一存储器单元另包含一第二写入列字线，且每一存储器元件另包含有：

一第二写入存取晶体管，耦接于所述写入反相器及所述写入位线，所述第二写入存取晶体管包含至少两个控制端，所述至少两个控制端的其中的一耦接于对应的第二写入字线，另一端耦接于所述第二写入列字线；

其中所述第一写入存取晶体管是一NMOS晶体管且所述第二写入存取晶体管是一PMOS晶体管。

6.如权利要求5所述的存储器装置，其特征在于，所述第二写入存取晶体管是一双栅极晶体管。

7.如权利要求5所述的存储器装置，其特征在于，所述第二写入存取晶体管是一独立双栅极晶体管。

8.如权利要求1所述的存储器装置，其特征在于，所述至少一读取控制电路是一双栅极晶体管。

9.如权利要求1所述的存储器装置，其特征在于，所述至少一读取控制电路是一独立双栅极晶体管。

10.如权利要求1所述的存储器装置，其特征在于，所述多条第一写入字线与所述多条读取字线为相同的。

11.如权利要求1所述的存储器装置，其特征在于，另包含至少一个偏压电路，所述至少一偏压电路连接至对应的区域读取位线。

12.一种存储器装置，其特征在于，包含：

一读取字线；

一第一写入字线；

一读取位线，沿一第一方向设置，用来传输一被读取数据；

一第一写入列字线，沿所述第一方向设置；以及

一存储器元件，包含有：

一第一写入存取晶体管，耦接于所述写入反相器及所述写入位线，所述第一写入存取晶体管包含至少两个控制端，所述至少两个控制端的其中的一耦接所述第一写入字线，另一端耦接于所述第一写入列字线；以及

一读取存取晶体管，耦接于所述读取反相器与一读取位线，所述读取存取晶体管包含至少一个控制端，所述至少一个控制端耦接于所述读取字线；

其中，所述读取反相器的一输出端耦接至所述写入反相器的一输入端，并且所述读取反相器的一输入端耦接至所述写入反相器的一输出端。

13.如权利要求12所述的存储器装置，其特征在于，所述第一写入存取晶体管是一双栅极晶体管。

14.如权利要求12所述的存储器装置，其特征在于，所述第一写入存取晶体管是一独立双栅极晶体管。

15.如权利要求12所述的存储器装置，其特征在于，另包含：

一第二写入列字线，沿所述第一方向设置；

一第二写入字线；以及

所述存储器元件另包含有：

一第二写入存取晶体管，耦接于所述写入反相器及所述写入位线，所述第二写入存取晶体管包含至少两个控制端，所述至少两个控制端的其中之一耦接于所述第二写入字线，另一端耦接于所述第二写入列字线；

16.如权利要求15所述的存储器装置，其特征在于，所述第二写入存取晶体管是一双栅极晶体管。

17.如权利要求15所述的存储器装置，其特征在于，所述第二写入存取晶体管是一独立双栅极晶体管。

18.如权利要求12所述的存储器装置，其特征在于，所述第一写入字线与所述读取字线为相同的。

19.一种存储器装置，其特征在于，包含：

多条读取字线；以及

至少一存储器单元，其中每一存储器单元包含有：

一读取列字线，沿所述第一方向设置；以及

至少一读取控制电路，其中每一读取控制电路是一独立双栅极晶体管，包含有：

一第一控制端，耦接于对应的区域读取位线；

一第二控制端，耦接于所述读取列字线；

一输入端，耦接于一偏压；以及

一输出端，耦接于所述读取位线。

20.如权利要求19所述的存储器装置，其特征在于，另包含：

多条写入字线；

至少一写入位线，沿所述第一方向设置，用来传输一被写入数据；以及

至少一偏压电路，连接至对应的区域读取位线。