CN109935577A - 一种封装体 - Google Patents

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Abstract

本发明提供一种封装体，包括：基材，所述基材的第一面和所述基材的与所述第一面相对的第二面分别设置有芯片，其中至少一个所述芯片在远离所述基材的一面设置有引脚；塑封料，所述基材和各所述芯片封装于所述塑封料内，且暴露出所述引脚的至少一部分。该封装体集成度高，封装体的整体尺寸小，可以满足轻薄化产品对封装体的要求。

Description

一种封装体
技术领域
本发明涉及芯片封装技术领域，尤其涉及一种封装体。
背景技术
目前，堆叠封装技术中，可将多个芯片按功能组合进行封装，堆叠封装可使单个封装体内包含多个芯片，很大程度上提高了封装效率；并且，将多个不同功能芯片堆叠在一起，单个封装体可实现更多的功能。
如图1所示，现有的堆叠封装技术中，可将两个(或者更多)芯片，第一芯片1和第二芯片2并列平铺，第一芯片1和第二芯片2分别设置在各自对应的基材5上，将两芯片上的引脚分别通过引线3与凸点4或基材5对应连接，凸点4和基材5可作为外部引脚用于与外接元件连接，然后将两个芯片封装在塑封料6内，组成一个封装体，该封装体在长度方向的尺寸较大，需要改进。
发明内容
本发明提供一种封装体及其制造方法，以解决相关技术中的不足。
根据本发明的第一个方面，提供一种封装体，包括：
基材，所述基材的第一面和所述基材的与所述第一面相对的第二面分别设置有芯片，其中至少一个所述芯片在远离所述基材的一面设置有引脚；
塑封料，所述基材和各所述芯片封装于所述塑封料内，且暴露出所述引脚的至少一部分。
可选的，所述塑封料包括第一塑封料和第二塑封料，所述基材和设置于所述基材的第一面的芯片封装所述第一塑封料内，设置于所述基材的第二面的芯片封装于所述第二塑封料内。
可选的，所述引脚靠近所述塑封料边缘的面与所述塑封料的边缘所在面齐平。
可选的，还包括多个导电凸点，各所述芯片上的连接端通过引线分别与对应的所述导电凸点和/或所述基材连接，所述引线和各所述导电凸点封装于所述塑封料内。
可选的，所述导电凸点的材料为银。
根据本发明的第二个方面，提供一种封装体的制造方法，包括：
形成基材；
在所述基材的第一面和所述基材的与所述第一面相对的第二面分别设置芯片，其中至少一个所述芯片远离所述基材的一面设置有引脚，且将所述基材和各所述芯片封装于塑封料内；
暴露出所述引脚的至少一部分。
可选的，所述形成基材包括：
提供一载板；
在所述载板上形成所述基材。
可选的，所述在所述基材的第一面和所述基材的与所述第一面相对的第二面分别设置芯片，且将所述基材和各所述芯片封装于塑封料内，包括：
在所述载板上的所述基材的第一面组装第一芯片；
将所述基材和所述第一芯片封装于第一塑封料内；
将所述载板与所述基材、所述第一芯片和所述第一塑封料分离，且暴露出所述基材的第二面；
在所述基材的第二面组装第二芯片；
将所述第二芯片封装于第二塑封料内。
可选的，在所述载板上形成所述基材的同时形成多个导电凸点；
在所述载板上的所述基材的第一面组装第一芯片之后，还包括：
将所述第一芯片的连接端通过第一引线与对应的所述导电凸点和/或所述基材连接；
所述将所述基材和所述第一芯片封装于第一塑封料内的同时，将各所述导电凸点和所述第一引线封装于所述第一塑封料内；
所述将所述载板与所述基材、所述第一芯片和所述第一塑封料分离，且暴露出所述基材的第二面的同时，将所述载板与各所述导电凸点与分离，且暴露出各所述导电凸点远离所述第一芯片的面；
在所述基材的第二面组装第二芯片之后，还包括：
将所述第二芯片的连接端通过第二引线与对应的所述导电凸点和/或所述基材连接；
所述将所述第二芯片封装于第二塑封料内的同时，将所述第二引线封装于所述第二塑封料内。
可选的，所述暴露出所述引脚的至少一部分包括：
对所述塑封料进行打磨，暴露出所述引脚靠近所述塑封料边缘的面。
基于上述技术方案，该封装体，可将多个芯片封装在塑封料内，实现堆叠封装，并且，在其中一个芯片上远离基材的一面设置引脚，并且暴露出引脚，该引脚作为外部引脚用于与外部元件连接。上述封装体与现有技术中将多个芯片并列平铺的封装方式相比，可减小封装体在长度方向的尺寸，并且，可将多个芯片设置在一个基材上，充分利用基材的正反面，提高封装体的集成度，减小封装体的整体尺寸，可以满足轻薄化产品对封装体的要求。
附图说明
图1是根据现有技术一实施例示出的封装体的结构示意图；
图2是根据本发明一实施例示出的封装体的结构示意图；
图3是根据本发明一实施例示出的封装体的制造方法的流程图；
图4是根据本发明另一实施例示出的封装体的制造方法的流程图；
图5A-图5G是根据本发明一实施例示出的封装体的制造方法中各步骤形成结构的示意图。
具体实施方式
这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本申请相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本申请的一些方面相一致的装置和方法的例子。
在本申请使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本申请。在本申请和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。下面参考附图详细描述本发明的各实施方式。
本发明实施例提供了一种封装体(以下简称封装体)，包括：
基材，基材的第一面和基材的与第一面相对的第二面分别设置有芯片，其中至少一个芯片在远离基材的一面设置有引脚；
塑封料，基材和各芯片封装于塑封料内，且暴露出引脚的至少一部分。
上述的芯片例如为集成电路芯片或者其他半导体芯片的裸片，以下简称芯片，基材用于承载芯片，为芯片提供支撑。
塑封料为绝缘材料构成，例如树脂、塑料或其他绝缘材料均可。
塑封料将芯片和基材封装于其内部，但引脚暴露在塑封料外面，即塑封料将基材和芯片包覆在其内部，但是露出引脚，以便通过引脚将芯片与外部元件连接。
本实施例中，在基材的第一面和第二面分别设置有芯片，也即在衬底的正面(第一面)和反面(第二面)均设置有芯片，衬底的正面和反面设置的芯片至少为一个，在实际应用中可以根据设计需要，在衬底的正面和反面分别设置多个芯片，本实施例对此并不限定。
可将多个芯片封装在塑封料内，实现堆叠封装，一个封装体内可包括多个芯片，并且，在其中一个芯片上远离基材的一面设置引脚，并且暴露出引脚的至少一部分，即引脚可以全部暴露在塑封料外，或者引脚的一部分暴露在塑封料外，引脚暴露出的部分作为外部引脚用于与外部元件连接，上述封装体与现有技术中将多个芯片并列平铺的封装方式相比，可减小封装体在长度方向的尺寸，并且，可将多个芯片设置在一个基材上，充分利用基材的正反面，提高封装体的集成度，减小封装体的整体尺寸，可以满足轻薄化产品对封装体的要求。
图2所示为本发明实施例提供的一种封装体的结构示意图，如图2所示，该封装体包括：
基材10，基材的第一面和基材的第二面分别设置有芯片，以下将设置在基材10的第一面的芯片称为第一芯片21，将设置在基材10的第二面的芯片称为第二芯片22，在第一芯片21远离基材10的一面设置有引脚210，引脚210通常有多个；
塑封料，包括第一塑封料31和第二塑封料32，基材10和设置于基材10的第一面的第一芯片21封装第一塑封料31内，设置于基材10的第二面的第二芯片封装于第二塑封料32内；
还包括多个导电凸点40，第一芯片21上的连接端211通过引线212(称为第一引线)与对应的导电凸点40和基材10连接，第二芯片22上的连接端221通过引线222(称为第二引线)与对应的导电凸点40和基材10连接；
上述的基材10、第一芯片21、第二芯片22、第一引线212、第二引线222和各导电凸点40均封装于塑封料内，暴露出引脚210，可将基材10、第一芯片21、第一引线212和各导电凸点40封装于第一塑封料31内；将第二芯片22和第二引线222封装于第二塑封料32内。
第一芯片21和第二芯片22上通常具有多个连接端，该连接端为形成在芯片上的内引脚，由于芯片的尺寸很小，内引脚尺寸也很小，可能为微米级的。因此，为了方便将芯片与外部元件(包括其他芯片)连接，通常将形成在芯片上的需要与外部元件连接的连接端通过引线引出，例如设置多个导电凸点，通过引线将各连接端与对应的导电凸点连接，进而通过导电凸点可与外部元件连接。例如，如图2所示的，第一芯片21和第二芯片22之间可根据需要通过导电凸点40和基材10连接，进而实现芯片之间的相互连接。
本实施中，芯片与芯片之间通过导电凸点和基材连接，并且，在其中一个芯片，例如第一芯片上设置引脚，通过该引脚可实现封装体与外部元件连接。
导电凸点可以为多种导线材料制作，例如，铜、铝等，较佳的材料电阻率低的银材料。
在一些例子中，引脚靠近塑封料边缘的面与塑封料的边缘所在面齐平。
本实施例中，引脚的边缘所在面与塑封料的边缘所在面齐平，即引脚的边缘所在平面位于塑封料的边缘所在平面，例如，图2所示，引脚210绝大部分封装于第一塑封料31内，引脚210靠近第一塑封料31边缘的面与第一塑封料31的边缘齐平，引脚210只暴露出靠近第一塑封料31边缘的面，避免采用引脚引出塑封料外部，有效提高封装体的集成度。
本发明实施例还提供一种封装体的制造方法，如图3所示，该制造方法包括：
步骤S100、形成基材；
步骤S110、在基材的第一面和基材的与第一面相对的第二面分别设置芯片，其中至少一个芯片远离基材的一面设置有引脚，且将基材和各芯片封装于塑封料内；
步骤S120、暴露出引脚的至少一部分。
本实施例的封装体制造方法，首先形成基材，然后在基材的第一面和第二面分别设置芯片，再通过塑封料将基材和芯片封装后，再暴露出引脚的至少一部分，可将多个芯片封装形成封装体，该封装体集成度高，封装体的整体尺寸较小，可以满足对于封装体轻薄化产品的要求。
图4为本发明一示例性实施例提供的封装体制造方法的流程图，图5A-图5G所示为封装体制造方法的各步骤中的结构示意图，下面参照图4至图5G介绍本发明实施例提供的封装体的制造方法。
如图4所示，该封装体制造方法具体包括以下步骤：
步骤S101、提供一载板50；
载板可以为各种材料的载板，例如玻璃、树脂或者金属板等，载板可提供支撑作用，为后续在载板上形成基材的载体。
步骤S102、如图5A所示，在载板50上形成基材10；
可采用已有工艺在载板上形成基材，基材为支撑芯片的载体，并且，基材同时可以与芯片上的连接端连接，实现多个芯片之间的相互连接。
在载板上形成基材的具体工艺，例如为，首先在载板上形成导电膜层，然后在导电膜层上涂覆光刻胶，再通过曝光显影等形成光刻胶图案，光刻胶图案包括光刻胶保留区域和光刻胶去除区域，光刻胶保留区域对应预形成基材的区域，光刻胶去除区域保留对应其他区域，然后通过刻蚀去除光刻胶去除区域的导电膜层，进而去除光刻胶保留区域的光刻胶，最后在载板上形成基材，当然也可以通过其他工艺在载板上形成基材。
在本步骤中，在载板50上形成基材10的同时还形成多个导电凸点40，这样可以节省形成导电凸点的工艺，降低制造成本。
步骤S110、如图5B所示，在载板50上的基材10的第一面组装第一芯片21；
可通过焊料或者粘合胶等将第一芯片组装在基材的第一面，可以简称装片。
该封装体还可以设置有多个导电凸点，上述步骤S110之后还包括：步骤S111、如图5C所示，将第一芯片21的连接端211通过第一引线212与对应的导电凸点40和/或基材10连接；
该第一芯片21还包括第一引脚210，如果封装体不包括导电凸点，可将第一芯片21的连接端211通过第一引线212与基材10连接；如果包括导电凸点，可将第一芯片21的连接端通过第一引线212与对应的导电凸点40连接，或者第一芯片21的连接端通过第一引线212还与基材10连接。可采用已有的工艺，例如引线键合技术将第一芯片21上的连接端210通过第一引线211与对应的导电凸点40和/或基材10连接。
步骤S112、如图5D所示，将基材10和第一芯片21封装于第一塑封料31内；
如果该封装体还设置有多个导电凸点40，同时还将各导电凸点40和第一引线211封装于第一塑封料31内。
步骤S113、如图5E所示，将载板50与基材10、第一芯片21和第一塑封料31分离，且暴露出基材10的第二面，例如，图5E中所述的基材10的下表面(即反面)，基材10暴露出的第二面用于在后续中组装第二芯片，将第二芯片设置在该第二面上；
可通过已有工艺将载板50移除，使载板50与基材10、第一芯片21和第一塑封料31分离，如果包括多个导电凸点40，同时将载板50与各导电凸点40分离，并且暴露出各导电凸点40远离第一芯片31的面，例如，图5E中所示各导电凸点40的下表面，以在后续组装完第二芯片后，将第二芯片的连接端与对应的导电凸点连接。
步骤S114、如图5F所示，在基材10的第二面组装第二芯片22；
如果该封装体还设置有多个导电凸点，上述步骤S114之后还包括步骤115，步骤S115、如图5F所示，将第二芯片22的连接端220通过第二引线221与对应的导电凸点40和/或基材10连接；
可采用已有的工艺，例如引线键合技术将第二芯片22上的连接端220通过第一引线221与对应的导电凸点40或者基材10连接。
步骤S116、如图5G所示，将第二芯片22封装于第二塑封料32内，同时还将第二引线221封装于第二塑封料32内。
步骤S120、如图2所示，暴露出引脚23，最终形成封装体产品；
本步骤中，可通过对塑封料进行打磨，暴露出引脚靠近塑封料边缘的面，如果塑封料包括第一塑封料和第二塑封料，由于引脚封装于第一塑封料内，对第一塑封料进行打磨，暴露出引脚，并且，该引脚40靠近第一塑封料31边缘的面与第一塑封料31的边缘所在面齐平。
本实施例中，组装第一芯片21时，由于有载板50的固定作用，对基材10的厚度要求较低，即便采用厚度较小的基材10，基材10也不会发生变形。而组装第二芯片22时，虽然已经移除了载板50，但由于此时基材10和第一芯片21已经塑封于第一塑封料31内，基材10已经被第一塑封料31固定，第二芯片22再与基材10组装时，基材10也不容易发生变形。因此，最终的封装体中不包括载板50，且采用的是厚度较小的基材10，有效减小了封装体厚度方向的尺寸，从而满足超薄封装的需求。
上述实施例中，提供了制造封装体的一种具体制造方法，该方法中包括：形成基材和导电凸点—正面组装第一芯片—正面引线连接—封装第一芯片—移除载板—反面组装第二芯片—反面引线连接—反面封装第二芯片—打磨暴露出引脚的过程，通过上述过程最终形成封装体。
需要说明书的是，上述实施例的封装体的制造方法，只是示例性的描述，也可以采用其他方法制造上述封装体，例如，对于采用塑封料封装而言，可以在组装完第一芯片和第二芯片后，在通过塑封料一次性的将基板、第一芯片、第二芯片、引线和各导电凸点封装于塑封料内，因此，本实施例中封装体的制造方法并不限于上述实施例所述。
本领域技术人员可以理解附图只是一个优选实施例的示意图，附图中的模块或流程并不一定是实施本发明所必须的。以上所述仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (10)

1.一种封装体，其特征在于，包括：
基材，所述基材的第一面和所述基材的与所述第一面相对的第二面分别设置有芯片，其中至少一个所述芯片在远离所述基材的一面设置有引脚；
塑封料，所述基材和各所述芯片封装于所述塑封料内，且暴露出所述引脚的至少一部分。
2.根据权利要求1所述的封装体，其特征在于，所述塑封料包括第一塑封料和第二塑封料，所述基材和设置于所述基材的第一面的芯片封装于所述第一塑封料内，设置于所述基材的第二面的芯片封装于所述第二塑封料内。
3.根据权利要求1所述的封装体，其特征在于，所述引脚靠近所述塑封料边缘的面与所述塑封料的边缘所在面齐平。
4.根据权利要求1-3所述的封装体，其特征在于，还包括多个导电凸点，各所述芯片上的连接端通过引线分别与对应的所述导电凸点和/或所述基材连接，所述引线和各所述导电凸点封装于所述塑封料内。
5.根据权利要求4所述的封装体，其特征在于，所述导电凸点的材料为银。
6.一种封装体的制造方法，其特征在于，包括：
形成基材；
在所述基材的第一面和所述基材的与所述第一面相对的第二面分别设置芯片，其中至少一个所述芯片远离所述基材的一面设置有引脚，且将所述基材各所述芯片封装于塑封料内；
暴露出所述引脚的至少一部分。
7.根据权利要求6所述的方法，其特征在于，所述形成基材包括：
提供一载板；
在所述载板上形成所述基材。
8.根据权利要求7所述的方法，其特征在于，所述在所述基材的第一面和所述基材的与所述第一面相对的第二面分别设置芯片，且将所述基材和各所述芯片封装于塑封料内，包括：
在所述载板上的所述基材的第一面组装第一芯片；
将所述基材和所述第一芯片封装于第一塑封料内；
将所述载板与所述基材、所述第一芯片和所述第一塑封料分离，且暴露出所述基材的第二面；
在所述基材的第二面组装第二芯片；
将所述第二芯片封装于第二塑封料内。
9.根据权利要求8所述的方法，其特征在于，在所述载板上形成所述基材的同时形成多个导电凸点；
在所述载板上的所述基材的第一面组装第一芯片之后，还包括：
将所述第一芯片的连接端通过第一引线与对应的所述导电凸点和/或所述基材连接；
所述将所述基材和所述第一芯片封装于第一塑封料内的同时，将各所述导电凸点和所述第一引线封装于所述第一塑封料内；
所述将所述载板与所述基材、所述第一芯片和所述第一塑封料分离，且暴露出所述基材的第二面的同时，将所述载板与各所述导电凸点与分离，且暴露出各所述导电凸点远离所述第一芯片的面；
在所述基材的第二面组装第二芯片之后，还包括：
将所述第二芯片的连接端通过第二引线与对应的所述导电凸点和/或所述基材连接；
所述将所述第二芯片封装于第二塑封料内的同时，将所述第二引线封装于所述第二塑封料内。
10.根据权利要求6-9任一项所述的方法，其特征在于，所述暴露出所述引脚的至少一部分包括：
对所述塑封料进行打磨，暴露出所述引脚靠近所述塑封料边缘的面。
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