CN109904230A - 一种横向功率mos高压器件 - Google Patents
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Abstract
本发明涉及一种横向功率MOS高压器件，包括多层衬底P型硅层、N型有源层和P型区，N型有源层设置于多层衬底P型硅层的上方，多层衬底P型硅层包括n层P型硅层，P型硅层的层数n为大于或等于2的整数，第n层P型硅层与第(n‑1)层P型硅层之间设有设有不连续的N+区，N+区与P型硅层衬底形成NP结，N型有源层与第n层P型硅层部分通过P型区接触。在常规的基于RESURF器件的基础上，通过在多层衬底P型硅层界面埋设不连续的N+区，使得衬底电势钉扎，在衬底中引入新的电场峰值，降低漏端下方主结电场，达到辅助衬底耗尽的目的；还使得N+区与P型硅层衬底形成的NP结的纵向电场值降低，从而在保证器件不击穿的条件下达到优化器件横向电场的目的。
Description
技术领域
本发明属于功率半导体器件技术领域，具体涉及一种横向功率MOS高压器件。
背景技术
横向功率LDMOS器件，即横向双扩散金属-氧化物-半导体器件，其广泛应用于功率集成领域，但是对于如何提高器件的击穿电压一直是人们长期关注的焦点问题之一，现有技术中提供了众多解决该问题的方案，其中RESURF(Reduced Surface Field,降低表面电场)技术和结终端技术(如横向变掺杂技术、表面降场层技术)是较为常用的技术。图1为典型的RESURF技术LDMOS器件结构，其中1为第1层P型衬底，4为N型有源层，7为衬底电极，8为漏N+区，9为漏电极，10为源P+区，11为源N+区，12多晶硅栅，13为栅氧化硅层，14为P-Body区，16为场氧化硅层，17为源电极。关态时，衬底电极和源电极接地，漏电极接高压，该结构当外延层全部耗尽时，外延层耗尽区电场与衬底耗尽区电场相互抵消，降低了表面电场，使击穿点由横向PN结表面转移到体内，达到提高击穿电压和降低比导通电阻的效果。相关具体内容可见参考文献：J.A.Appels and H.M.J.Vaes,High-voltage thin layer devices,IEDM Tech.Dig.,1979,pp.238-241；S.Y.Han,H.W.Kim,and S.K.Chung,Surface fielddistribution and breakdown voltage of RESURF LDMOSFETs,MicroelectronicsJournal,2001,31(8),pp.685-688。在RESURF结构基础上，双RESURF(Double-RESURF)结构被提出，见图2，其中1为第1层P型衬底，4为N型有源层，7为衬底电极，8为漏N+区，9为漏电极，10为源P+区，11为源N+区，12多晶硅栅，13为栅氧化硅层，14为P-Body区，16为场氧化硅层，17为源电极，18为P-top降场层。与单RESURF相比，双RESURF是在漂移区表面加一个P-top降场层，该P-top层辅助耗尽N-漂移区，在满足RESURF条件时使得N漂移区掺杂浓度进一步提高，从而获得更小的导通电阻，同时降场层的存在可优化器件横向电场，获得高的击穿电压。相关内容可见参考文献：Souza M.M.D.,Narayanan E.M.S.,Double RESURFtechnology for HVIC,Electronics Letters,1996,Vol.32,No.12,pp.1092-1093；Hardikar S.,Souza M.M.D.,Xu Y.Z.,et al.,A novel double RESURF LDMOS for HVIC’s,Microelectronics Journal,2004,Vol.35,No.3,pp.305-310。基于横向变掺杂技术的LDMOS结构可参见图3，其中，1为第1层P型衬底，7为衬底电极，8为漏N+区，9为漏电极，10为源P+区，11为源N+区，12多晶硅栅，13为栅氧化硅层，14为P-Body区，16为场氧化硅层，17为源电极，19为横向变掺杂的N型有源层。其概念N型有源层由源自漏逐渐增厚，在反向偏置电压可获得均匀的横向电场分布，获得高的击穿电压。详见文献Hardikar,S.,Tadikonda,R.,Green,D.W.,Vershinin,K.V.,and Narayanan,E.M.S..Realizing high-voltagejunction isolated LDMOS transistors with variation in lateral doping,IEEETrans.Electron Devices,2004,51,(12),pp.2223–2228。目前典型的常规LDMOS器件在阻断状态时，衬底电势过于集中，从而影响器件击穿电压的进一步提高，如何通过新器件结构的设计以获得高的击穿电压仍然是LDMOS领域内世界范围内的研究热点。
发明内容
本发明所要解决的技术问题是提供一种具有高击穿电压的横向功率MOS高压器件。
本发明解决上述技术问题的技术方案如下：一种横向功率MOS高压器件，包括多层衬底P型硅层、N型有源层和P型区，N型有源层设置于多层衬底P型硅层的上方，多层衬底P型硅层包括n层P型硅层，P型硅层的层数n为大于或等于2的整数，第n层P型硅层与第(n-1)层P型硅层之间设有设有不连续的N+区，N+区与P型硅层衬底形成NP结，N型有源层与第n层P型硅层部分通过P型区接触。
本发明的有益效果是：在常规的基于RESURF器件的基础上，通过在多层衬底P型硅层界面埋设不连续的N+区，使得衬底电势钉扎，引入不连续N+区，一方面在衬底中引入新的电场峰值，降低漏端下方主结电场，达到辅助衬底耗尽的目的；另一方面使得N+区与P型硅层衬底形成的NP结的纵向电场值降低，从而在保证器件不击穿的条件下达到优化器件横向电场的目的，这两方面同时达到了提高器件耐压能力的效果。
在上述技术方案的基础上，本发明还可以做如下改进。
进一步，N型有源层包括P-Body区和漏N+区，P-Body区底部与P型区接触，P-Body区内设有源N+区和源P+区，紧贴源N+区和源P+区的上方设置有源电极，紧贴漏N+区上方设置有漏电极，源电极与漏电极之间设置有场氧化硅层，场氧化硅层内设有多晶硅栅，紧贴多晶硅栅下表面设置有栅氧化硅层，P-Body区同时与源P+区、源N+区和栅氧化硅层接触。
采用上述进一步方案的有益效果是通过进一步优化漂移区横向电场，提高了器件的击穿电压。
进一步，N型有源层为Si、SiC、GaN半导体材料中的一种或多种。
进一步，不连续的多个N+区的宽度可以设定为相等的，也可以设置为不相等的，具体的宽度可以根据实际需要合理设定，且不连续的多个N+区的间距可以设定为等间距的，也可以设定为不等间距的，具体的间距可以结合实际需要合理设定。
进一步，多层衬底P型硅层中的n层P型硅层的厚度可以是相等的，也可以不相等，掺杂浓度也可以是相等或者不相等的，具体根据实际需要合理设定。
附图说明
图1为常规单RESURF LDMOS器件结构示意图；
图2为具有P型降场层的双RESURF LDMOS器件结构示意图；
图3为横向变掺杂LDMOS器件结构示意图；
图4为本发明具有n层P型硅层的横向功率MOS器件结构示意图；
图5为本发明具有2层P型硅层的横向功率MOS器件结构示意图；
图6为本发明横向功率MOS器件击穿时的等势线分布图；
图7为常规器件结构击穿时的等势线分布图；
图8为本发明横向功率MOS器件在n为3时击穿时刻的等势线分布图。
附图中，各标号所代表的部件列表如下：
1、第1层P型硅层，2、多层衬底P型硅层，3、第n层P型硅层，4、N型有源层，5、第1层不连续的N+区，6、第(n-1)层不连续的N+区，7、衬底电极，8、漏N+区，9、漏电极，10、源P+区，11、源N+区，12、多晶硅栅，13、栅氧化硅层，14、为P-Body区，15、P型区，16、场氧化硅层，17、源电极，18、P-top层，19、横向变掺杂的N型有源层。
具体实施方式
以下结合附图对本发明的原理和特征进行描述，所举实例只用于解释本发明，并非用于限定本发明的范围。
图4是本发明具有n层P型硅层的横向功率MOS器件结构示意图，图中横向功率MOS高压器件，包括多层衬底P型硅层2、N型有源层4和P型区15，N型有源层4设置于多层衬底P型硅层2的上方，多层衬底P型硅层2包括n层P型硅层，P型硅层的层数n为大于或等于2的整数，第n层P型硅层3与第(n-1)层P型硅层之间设有设有不连续的N+区，N+区与P型硅层衬底形成NP结，N型有源层4与第n层P型硅层3部分通过P型区15接触。
具体地，N型有源层4包括P-Body区14和漏N+区8，P-Body区14底部与P型区15接触，P-Body区14内设有源N+区11和源P+区10，紧贴源N+区11和源P+区10的上方设置有源电极17，紧贴漏N+区8上方设置有漏电极9，源电极17与漏电极9之间设置有场氧化硅层16，场氧化硅层16内设有多晶硅栅12，紧贴多晶硅栅12下表面设置有栅氧化硅层13，P-Body区14同时与源P+区10、源N+区11和栅氧化硅层13接触，多层衬底P型硅层2下部设有衬底电极7。
具体地，第1层不连续的N+区5与第(n-1)层不连续的N+区6的宽度可以设定为相等的，也可以设置为不相等的，具体的宽度可以根据实际需要合理设定，且不连续的多个N+区的间距可以设定为等间距的，也可以设定为不等间距的，具体的间距可以结合实际需要合理设定。
具体地，多层衬底P型硅层2中的n层P型硅层的厚度可以是相等的，也可以不相等，掺杂浓度也可以是相等或者不相等的，具体根据实际需要合理设定。
具体地，N型有源层4为Si、SiC、GaN半导体材料中的一种或多种。
下面结合具体的实施例对本发明的横向功率MOS器件工作原理进行详细说明。
图5为本发明具有2层P型硅层的横向功率MOS器件结构示意图，参见附图，横向功率MOS高压器件，包括多层衬底P型硅层2、N型有源层4和P型区15，N型有源层4设置于多层衬底P型硅层2的上方，多层衬底P型硅层2包括两层P型硅层，第2层P型硅层3与第1层P型硅层1之间设有设有不连续的N+区，N+区与P型硅层衬底形成NP结，N型有源层4与第2层P型硅层3部分通过P型区15接触。
本实施例中N型有源层4包括P-Body区14和漏N+区8，P-Body区14底部与P型区15接触，P-Body区14内设有源N+区11和源P+区10，紧贴源N+区11和源P+区10的上方设置有源电极17，紧贴漏N+区8上方设置有漏电极9，源电极17与漏电极9之间设置有场氧化硅层16，场氧化硅层16内设有多晶硅栅12，紧贴多晶硅栅12下表面设置有栅氧化硅层13，P-Body区14同时与源P+区10、源N+区11和栅氧化硅层13接触，多层衬底P型硅层2下部设有衬底电极7。
本实施例中多层衬底P型硅层2中的两层P型硅层的厚度可以是相等的，也可以不相等，掺杂浓度也可以是相等或者不相等的，具体根据实际需要合理设定。
本实施例中当其漏电极9端外加一个高电压Vd，而源电极17、栅电极12及衬底电极7接地，不连续的N+区一方面可以看成是在器件衬底形成一系列新的NP结，其带来衬底的辅助耗尽作用，衬底耗尽区边界向下扩展，器件纵向耐压增加。另一方面，漏端纵向高电势被引向源端，增加源端下方纵向耐压，避免器件在漏端提前击穿。另外，不连续的N+区在衬底内形成一系列横向耐压结构，实现衬底电势钉扎，抬高器件漂移区中间电场。
图6和图7分别为相同尺寸的本发明提供的横向功率MOS器件结构和常规器件结构击穿时的等势线分布图。参见附图，本发明所提出新器件结构等势线分布明显更加均匀，衬底耗尽区也更深，因而击穿电压较高，达到701V，而常规器件结构仅有378V。
图8为本发明横向功率MOS器件在n为3时击穿时刻的等势线分布图，参见附图，可以看出衬底电势进一步被调制。因此本发明所提出的新器件结构可有效提高常规LDMOS器件的击穿电压。
以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (3)
1.一种横向功率MOS高压器件，其特征在于，包括多层衬底P型硅层、N型有源层和P型区，所述N型有源层设置于多层衬底P型硅层的上方，所述多层衬底P型硅层包括n层P型硅层，所述P型硅层的层数n为大于或等于2的整数，第n层P型硅层与第(n-1)层P型硅层之间设有不连续的N+区，所述N+区与所述P型硅层衬底形成NP结，所述N型有源层与第n层P型硅层部分通过P型区接触。
2.根据权利要求1所述一种横向功率MOS高压器件，其特征在于，所述N型有源层包括P-Body区和漏N+区，所述P-Body区底部与P型区接触，所述P-Body区内设有源N+区和源P+区，紧贴所述源N+区和源P+区的上方设置有源电极，紧贴所述漏N+区上方设置有漏电极，所述源电极与所述漏电极之间设置有场氧化硅层，所述场氧化硅层内设有多晶硅栅，紧贴所述多晶硅栅下表面设置有栅氧化硅层，所述P-Body区同时与源P+区、源N+区和栅氧化硅层接触。
3.根据权利要求1所述一种横向功率MOS高压器件，其特征在于，所述N型有源层为Si、SiC、GaN半导体材料中的一种或多种。
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| CN103928526A (zh) * | 2014-04-28 | 2014-07-16 | 重庆大学 | 一种横向功率mos高压器件 |
| US20150179527A1 (en) * | 2012-12-21 | 2015-06-25 | Macronix International Co., Ltd. | Semiconductor device having varying p-top and n-grade regions |
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