CN109903722B - 像素驱动电路、显示装置及像素驱动方法 - Google Patents

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Abstract

本申请实施例提供了一种像素驱动电路、显示装置及像素驱动方法。该像素驱动电路中，阈值电压补偿模块的第一至第五端分别与第一节点、第二节点、数据信号源、第三节点、第二信号源电连接；驱动模块的第一至第三端分别与第一节点、第三节点、第二节点电连接；第一开关模块的第一至第三端分别与电源、第一节点、第一信号源电连接；第二开关模块的第一至第三端分别与第三节点、发光元件、第四节点电连接；第三开关模块的第一至第三端分别与第五信号源、第二节点、第三信号源电连接；第四开关模块第一至第三端分别与第五信号源、第四节点、第四信号源电连接。本申请实施例能够有效地对驱动晶体管的阈值电压进行补偿。

Description

像素驱动电路、显示装置及像素驱动方法
技术领域
本申请涉及显示技术领域，具体而言，本申请涉及一种像素驱动电路、显示装置及像素驱动方法。
背景技术
有机发光二极管(OLED，Organic Light-Emitting Diode)作为一种电流型发光器件已越来越多地被应用于新一代显示装置中。
基础的OLED驱动电路为2T1C。2T1C的OLED驱动电路包括两个薄膜晶体管(TFT，Thin Film Transistor)和一个电容(C，Capacitance)。驱动电流(即流过驱动晶体管的电流)的值可决定OLED器件所产生的亮度，驱动电流的大小与驱动晶体管的阈值电压有关。
由于晶体管的制程因素，在显示装置各区域的晶体管的特性会存在差异，即驱动晶体管的阈值电压存在差异。因此，当不同区域的多个显示单元输入相同的数据信号时，各显示单元处的各驱动晶体管提供给各自对应的OLED器件不同的驱动电流，导致显示装置亮度显示不均。
发明内容
本申请针对现有方式的缺点，提出一种像素驱动电路、显示装置及像素驱动方法，用以解决现有技术中由于各驱动晶体管的阈值电压存在差异导致驱动电流不均匀导致各OLED器件的显示亮度不均的技术问题。
第一方面，本申请实施例提供了一种像素驱动电路，包括：阈值电压补偿模块、驱动模块、第一开关模块、第二开关模块、第三开关模块和第四开关模块；
阈值电压补偿模块的第一至第五端，分别与第一节点、第二节点、数据信号源、第三节点、第二信号源电连接；
驱动模块的第一至第三端，分别与第一节点、第三节点、第二节点电连接；
第一开关模块的第一至第三端，分别与电源、第一节点、第一信号源电连接；
第二开关模块的第一至第三端，分别与第三节点、发光元件、第四节点电连接；
第三开关模块的第一至第三端，分别与第五信号源、第二节点、第三信号源电连接；
第四开关模块的第一至第三端，分别与第五信号源、第四节点、第四信号源电连接。
第二方面，本申请实施例提供了一种显示装置，包括本申请实施例提供的像素驱动电路。
第三方面，本申请实施例提供了一种像素驱动方法，应用于本申请实施例提供的像素驱动电路，包括：
在复位阶段，第四开关模块导通，将通过其第一端接收到的第二电平信号输出至第四节点；
在驱动重置阶段，第三开关模块导通，将通过其第一端接收到的第一电平信号输出至第二节点；
在阈值电压补偿阶段，第三开关模块关闭，第一开关模块导通，阈值电压补偿模块导通，使得第一节点和第二节点之间的电压差为驱动模块的阈值电压；
在驱动增益阶段，阈值电压补偿模块接收当前帧数据信号，将当前帧数据信号转换为驱动增益信号输出至第二节点；阈值电压补偿模块关闭，第一开关模块关闭；
在阈值电压补偿阶段和驱动增益阶段的至少一项中，第五信号源产生第一电平信号；
在发光阶段，第四开关模块导通，将通过其第一端接收到的第一电平信号输出至第四节点，使得第二开关模块导通；第一开关模块导通；驱动增益信号对应的电流经由第一节点、驱动模块、第三节点、第二开关模块输出至发光元件。
本申请实施例提供的技术方案，至少具有如下有益效果：
1)采用本申请实施例提供的像素驱动电路、显示装置和像素驱动方法，能够有效地对驱动晶体管的阈值电压进行补偿，使得补偿后的驱动晶体管输出至OLED的驱动电流的大小，与驱动晶体管的阈值电压无关。可降低驱动晶体管的阈值电压的差异对OLED显示亮度的影响，使显示亮度更加稳定和均匀，从而改善显示画面的质量。
2)在本申请实施例提供的像素驱动电路工作时，能够增加驱动模块中的驱动晶体管的开启程度，降低信号通过驱动模块时产生的失真程度，进而保证发光效果。
本申请附加的方面和优点将在下面的描述中部分给出，这些将从下面的描述中变得明显，或通过本申请的实践了解到。
附图说明
本申请上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：
图1为现有技术的晶体管驱动电路的电路原理示意图；
图2为本申请实施例提供的一种像素驱动电路的电路原理示意图；
图3为本申请实施例提供的另一种像素驱动电路的电路原理示意图；
图4a为本申请实施例提供的一种像素驱动方法的流程示意图；
图4b为本申请实施例提供的一种像素驱动方法的流程示意图；
图5为本申请实施例提供的像素驱动电路的控制信号示意图。
其中，附图标号的说明如下：
1-第一开关模块；
2-第二开关模块；
3-第三开关模块；
4-第四开关模块；
5-阈值电压补偿模块；
6-驱动模块；
7-发光元件；
C1-第一电容，C2-第二电容，C3-第三电容，Cst-存储电容；
M1-第一晶体管，M2-第二晶体管，M3-第三晶体管，M4-第四晶体管，M5-第五晶体管，M6-第六晶体管，M7-第七晶体管，M8-第八晶体管，Dr-T-驱动管，Sw-T-开关管；
N1-第一节点，N2-第二节点，N3-第三节点，N4-第四节点；
V1-第一信号源的信号，V2-第二信号源的信号，V3-第三信号源的信号，V4-第四信号源的信号，V5-第五信号源的信号，V6-第六信号源的信号，Vdata-数据信号源的数据信号，vdata-数据信号中的第一电平信号的值，vdata1-数据信号中的数据电平信号的值，VDD-电源电压，VSS-接地端电压，Vg-驱动管的栅极电压，Vs-驱动管的源极电压；
Gate-扫描信号线(栅极信号线或栅线)，Data-数据信号线(数据线)。
具体实施方式
下面详细描述本申请，本申请实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的部件或具有相同或类似功能的部件。此外，如果已知技术的详细描述对于示出的本申请的特征是不必要的，则将其省略。下面通过参考附图描述的实施例是示例性的，仅用于解释本申请，而不能解释为对本申请的限制。
本技术领域技术人员可以理解，除非另外定义，这里使用的所有术语(包括技术术语和科学术语)，具有与本申请所属领域中的普通技术人员的一般理解相同的意义。还应该理解的是，诸如通用字典中定义的那些术语，应该被理解为具有与现有技术的上下文中的意义一致的意义，并且除非像这里一样被特定定义，否则不会用理想化或过于正式的含义来解释。
本技术领域技术人员可以理解，除非特意声明，这里使用的单数形式“一”、“一个”、“所述”和“该”也可包括复数形式。应该进一步理解的是，本申请的说明书中使用的措辞“包括”是指存在所述特征、整数、步骤、操作、元件和/或组件，但是并不排除存在或添加一个或多个其他特征、整数、步骤、操作、元件、组件和/或它们的组。这里使用的措辞“和/或”包括一个或更多个相关联的列出项的全部或任一单元和全部组合。
本申请的发明人进行研究发现，基础的像素驱动电路(2T1C)如图1所示，图1中的Gate表示扫描信号线(亦可称栅极信号线或栅线)，Data表示数据信号线(亦可称数据线)；Sw-T表示开关晶体管；Dr-T表示驱动TFT(Thin Film Transistor，薄膜晶体管)；Vg和Vs分别表示Dr-T的栅极电压和源极电压；VDD表示电源电压；VSS表示接地端电压，Cst表示存储电容。
流经图1中的二极管元件的驱动电流Id可表示为：
Figure BDA0002023502950000051
表达式(1)中，k为驱动TFT的导电参数，Vgs为驱动TFT的栅极与源极的电压差，Vth为驱动TFT的阈值电压。
由表达式(1)可知，驱动电流Id的大小与Vth有关，当Vth的大小不稳定时，在不同区域的多个显示单元输入相同的当前帧数据信号时，驱动电流Id也不稳定，从而将导致显示装置的亮度显示不均。
本申请提供的像素驱动电路、显示装置及像素驱动方法，旨在解决现有技术的如上技术问题。
下面以具体地实施例对本申请的技术方案以及本申请的技术方案如何解决上述技术问题进行详细说明。下面这几个具体的实施例可以相互结合，对于相同或相似的概念或过程可能在某些实施例中不再赘述。下面将结合附图，对本申请的实施例进行描述。
本申请实施例提供了一种像素驱动电路，如图2所示，该像素驱动电路包括：阈值电压补偿模块5、驱动模块6、第一开关模块1、第二开关模块2、第三开关模块3和第四开关模块4。
阈值电压补偿模块5的第一至第五端，分别与第一节点N1、第二节点N2、数据信号源、第三节点N3、第二信号源电连接。
驱动模块6的第一至第三端，分别与第一节点N1、第三节点N3、第二节点N2电连接。
第一开关模块1的第一至第三端，分别与电源、第一节点N1、第一信号源电连接。
第二开关模块2的第一至第三端，分别与第三节点N3、发光元件7、第四节点N4电连接。
第三开关模块3的第一至第三端，分别与第五信号源、第二节点N2、第三信号源电连接。
第四开关模块4的第一至第三端，分别与第五信号源、第四节点N4、第四信号源电连接。
可选地，阈值电压补偿模块5包括第一电容C1、第二电容C2和第三晶体管M3。第一电容C1的一端作为阈值电压补偿模块5的第三端，与数据信号源电连接，接收数据信号源的当前帧数据信号Vdata，数据信号Vdata可为脉冲信号。第一电容C1的另一端和第二电容C2的一端共同作为阈值电压补偿模块5的第一端，阈值电压补偿模块5的第一端与第一节点N1电连接。
第二电容C2的另一端和第三晶体管M3的第二极共同作为阈值电压补偿模块5的第二端，与第二节点N2电连接。第三晶体管M3的第一极、控制极，分别作为阈值电压补偿模块5的第四端、第五端。阈值电压补偿模块5的第四端与第三节点N3电连接。阈值电压补偿模块5的第五端与第二信号源电连接，接收第二信号源的信号V2。第二信号源的信号V2用于控制第三晶体管M3的关闭或导通。第二信号源的信号V2可为脉冲信号。
可选地，驱动模块6包括第二晶体管M2。第二晶体管M2的第一极、第二极和控制极，分别作为驱动模块6的第一端、第二端、第三端。第二晶体管M2的第一极与第一节点N1电连接，第二晶体管M2的第二极与第三节点N3电连接，第二晶体管M2的控制极与第二节点N2电连接。
可选地，第一开关模块1包括第一晶体管M1。第一晶体管M1的第一极、第二极和控制极，分别作为第一开关模块1的第一端、第二端、第三端。第一开关模块1的第一端与电源电连接，接收电压的电源电压VDD。第一开关模块1的第二端与第一节点N1电连接。第一开关模块1的第三端与第一信号源电连接，接收第一信号源的信号V1。第一信号源的信号V1用于控制第一晶体管M1的关闭或导通。第一信号源的信号V1可为脉冲信号。
可选地，第二开关模块2包括第四晶体管M4。第四晶体管M4的第一极、第二极和控制极，分别作为第二开关模块2的第一端、第二端、第三端。第二开关模块2的第一端与第三节点N3电连接，第二开关模块2的第二端与发光元件7电连接，第二开关模块2的第三端与第四节点N4电连接。发光元件7可为有机发光二极管(OLED，Organic Light-EmittingDiode)。
可选地，第二开关模块2包括第四晶体管M4和第三电容C3。第四晶体管M4的第一极与第三电容C3的一端共同作为第二开关模块2的第一端。第四晶体管M4的第二极作为第二开关模块2的第二端。第四晶体管M4的控制极与第三电容C3的另一端共同作为第二开关模块2的第三端。第二开关模块2的第一端与第三节点N3电连接，第二开关模块2的第二端与发光元件7电连接，第二开关模块2的第三端与第四节点N4电连接。
可选地，第二开关模块2包括第四晶体管M4和第五晶体管M5。第四晶体管M4的第一极作为第二开关模块2的第一端，第二极与第五晶体管M5的第一极电连接。第五晶体管M5的第二极作为第二开关模块2的第二端。第四晶体管M4和第五晶体管M5各自的控制极共同作为第二开关模块2的第三端。第二开关模块2的第一端与第三节点N3电连接，第二开关模块2的第二端与发光元件7电连接，第二开关模块2的第三端与第四节点N4电连接。
现有的像素驱动电路，发光元件的发光效果主要由其最终接收到的对应于数据电平信号的电流控制。在发光元件发光过程中，该对应于数据电平信号的电流会流经多个晶体管，多个晶体管的开启程度共同决定了发光元件的发光效果。仅调整驱动管的开启程度无法有效的改善像素驱动电路控制下的发光元件的发光效果。而该多个晶体管均具有各自的电阻，可通过增加晶体管的沟道宽度的方式降低电路的等效电阻，但此种方式将会引起晶体管产生漏电流的风险。
本申请实施例中，将第四晶体管M4和第五晶体管M5串联作为第二开关模块2，用于控制通往发光元件7的电流。在发光过程中，第二开关模块2作为对应于发光元件7的等效开关，其等效沟道宽度大于第四晶体管M4的沟道宽度以及第五晶体管M5的沟道宽度，能够有效降低第二开关模块2的等效电阻。并且，当第二开关模块2处于关闭状态时，在第四晶体管M4和第五晶体管M5的位置均断开发光元件7与电路其他部位的连接，能够有效的防止漏电流的产生。
可选地，第二开关模块2包括第四晶体管M4、第五晶体管M5和第三电容C3。第四晶体管M4的第一极和第三电容C3的一端共同作为第二开关模块2的第一端，第四晶体管M4的第二极与第五晶体管M5的第一极电连接。第五晶体管M5的第二极作为第二开关模块2的第二端。第四晶体管M4的控制极、第五晶体管M5的控制极、以及第三电容C3的另一端，共同作为第二开关模块2的第三端。第二开关模块2的第一端与第三节点N3电连接，第二开关模块2的第二端与发光元件7电连接，第二开关模块2的第三端与第四节点N4电连接。
可选地，第三开关模块3包括第六晶体管M6。第六晶体管M6的第一极、第二极和控制极，分别作为第三开关模块3的第一端、第二端、第三端。第三开关模块3的第一端与第五信号源电连接，接收第五信号源的信号V5。第三开关模块3的第二端与第二节点N2电连接。第三开关模块3的第三端与第三信号源电连接，接收第三信号源的信号V3。第三信号源的信号V3用于控制第六晶体管M6的关闭或导通。第五信号源的信号V5以及第三信号源的信号V3可为脉冲信号。
可选地，第四开关模块4包括第七晶体管M7。第七晶体管M7的第一极、第二极和控制极，分别作为第四开关模块4的第一端、第二端、第三端。第四开关模块4的第一端与第五信号源电连接，接收第五信号源的信号V5。第四开关模块4的第二端与第四节点N4电连接。第四开关模块4的第三端与第四信号源电连接，接收第四信号源的信号V4。第四信号源的信号V4用于控制第七晶体管M7的关闭或导通。第四信号源的信号V4可为脉冲信号。
可选地，如图3所示，第二开关模块2包括第四晶体管M4、第五晶体管M5和第八晶体管M8。第四晶体管M4的第一极作为第二开关模块2的第一端，第二极与第五晶体管M5的第一极电连接。第五晶体管M5的第二极作为第二开关模块2的第二端。第四晶体管M4和第五晶体管M5各自的控制极共同与第八晶体管M8的第二极电连接，第八晶体管M8的第一极作为第二开关模块2的第三端。第二开关模块2的第一端与第三节点N3电连接，第二开关模块2的第二端与发光元件7电连接，第二开关模块2的第三端与第四节点N4电连接。第八晶体管M8的控制极电连接至第六信号源，接收第六信号源的信号V6。第六信号源的信号V6用于控制第八晶体管M8的关闭或导通。第六信号源的信号V6可为脉冲信号。
可选地，第二开关模块2包括第四晶体管M4、第五晶体管M5、第八晶体管M8和第三电容C3。第四晶体管M4的第一极和第三电容C3的第一端共同作为第二开关模块2的第一端，第二极与第五晶体管M5的第一极电连接。第五晶体管M5的第二极作为第二开关模块2的第二端。第四晶体管M4和第五晶体管M5各自的控制极共同与第八晶体管M8的第二极电连接。第八晶体管M8的第一极和第三电容C3的另一端共同作为第二开关模块2的第三端。第二开关模块2的第一端与第三节点N3电连接，第二开关模块2的第二端与发光元件7电连接，第二开关模块2的第三端与第四节点N4电连接。第八晶体管M8的控制极电连接至第六信号源，接收第六信号源的信号V6。
可选地，前述各晶体管均为薄膜晶体管(TFT，Thin Film Transistor)，晶体管的控制极为薄膜晶体管的栅极。晶体管的第一极为薄膜晶体管的源极或漏极，第二极为与第一极相对应的薄膜晶体管的漏极或源极。即当同一晶体管的第一极为源极时其第二极为漏极，当同一晶体管的第一极为漏极时其第二极为源极。
可选地，上述各晶体管均可以是N型MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor，金属氧化物场效应晶体管)或P型MOSFET，当各晶体管均为P型MOSFET时，所形成的像素驱动电路如图2或图3所示。
本领域技术人员可以理解，图2或图3所示的电路连接方式仅作为本申请实施例提供的像素驱动电路的一种示例，当各晶体管均为N型薄膜晶体管或各晶体管的第一极和第二极分别为薄膜晶体管的不同的极时，可适应地调整本申请实施例提供的像素驱动电路中各元件的电连接方式，适应地调整后的电连接方式仍然属于本申请实施例的保护范围。
基于同一发明构思，本申请实施例提供了一种像素驱动方法，可应用于本申请实施例提供的像素驱动电路，如图4a所示，该像素驱动方法包括：
S401：在复位阶段，第四开关模块4导通，将通过其第一端接收到的第二电平信号输出至第四节点N4。
可选地，在复位阶段，第四开关模块4通过其第三端接收到第四信号源的第一电平信号时导通，将通过第四开关模块4的第一端接收到的第二电平信号输出至第四节点N4。
S402：在驱动重置阶段，第三开关模块3导通，将通过其第一端接收到的第一电平信号输出至第二节点N2。
可选地，在驱动重置阶段，第三开关模块3在通过其第三端接收到第三信号源的第一电平信号时导通，将通过第三开关模块3的第一端接收到的第五信号源的第一电平信号输出至第二节点N2。
S403：在阈值电压补偿阶段，第三开关模块3关闭，第一开关模块1导通，阈值电压补偿模块5导通，使得第一节点N1和第二节点N2之间的电压差为驱动模块6的阈值电压。
可选地，在阈值电压补偿阶段，第三开关模块3在通过其第三端接收到第三信号源的第二信号时关闭。第一开关模块1在通过其第三端接收到第一信号源的第一电平信号时导通。阈值电压补偿模块5在通过其第五端接收到第二信号源的第一电平信号时导通，使得第一节点N1和第二节点N2之间的电压差为驱动模块的阈值电压。
S404：在驱动增益阶段，阈值电压补偿模块5接收当前帧数据信号，将当前帧数据信号转换为驱动增益信号叠加输出至第二节点N2；阈值电压补偿模块5关闭，第一开关模块1关闭。
可选地，在驱动增益阶段，阈值电压补偿模块5通过其第三端接收数据信号源的当前帧数据信号，并将当前帧数据信号转换为驱动增益信号叠加输出至第二节点N2；阈值电压补偿模块5在通过其第五端接收到第二电平信号时关闭，第一开关模块1在通过其第三端接收到第二电平信号时关闭。
在阈值电压补偿阶段和驱动增益阶段的至少一项中，第五信号源产生第一电平信号。
S405：在发光阶段，第四开关模块4导通，将通过其第一端接收到的第一电平信号输出至第四节点N4，使得第二开关模块2导通；第一开关模块1导通；使得驱动增益信号对应的电流经由第一节点N1、驱动模块6、第三节点N3、第二开关模块2输出至发光元件7。
可选地，在发光阶段，第四开关模块4导通，将通过第四开关模块4的第一端接收到的第一电平信号输出至第四节点N4，使得第二开关模块2导通；第一开关模块1在通过其第三端接收到第一电平信号时导通；当前帧数据信号中数据电平信号对应的驱动电流经由第一节点N1、驱动模块6、第三节点N3、第二开关模块2输出至发光元件7。
可选地，本申请实施例还提供了另一种的像素驱动方法，如图4b所示，该方法在上述步骤S401-S405的基础上，还包括步骤S406：
S406：在发光增益阶段，第四开关模块4在通过其第三端接收到第四信号源的第二电平信号时关闭，使得第二开关模块2的开启程度增加。
可选地，第一电平信号为低电平信号，第二电平信号为高电平信号。或者，第一电平信号为高电平信号，第二电平信号为低电平信号。
下面参照图2所示的像素驱动电路以及图5所示的像素驱动电路的控制信号示意图，以各晶体管均为P型薄膜晶体管的情况为例，对本申请实施例提供的像素驱动方法具体介绍如下：
T1：复位阶段
在图2所示的像素驱动电路和图5所示的各信号源时序中，第一信号源、第二信号源、第三信号源、第四信号源、第五信号源和数据信号源的信号，分别表示为V1、V2、V3、V4、V5和Vdata。V1、V2、V3、V4、V5或Vdata可以包括高电平信号、低电平信号或其它电平信号。本阶段中，V1、V2、V3、V5和Vdata为高电平信号。V4为低电平信号。
第四信号源向第四开关模块4中的第七晶体管M7的栅极输入处于低电平的V4。，第四开关模块4在通过其第三端接收到第四信号源的处于低电平的V4时导通，即第七晶体管M7导通。
第五信号源将处于高电平的V5输入至第七晶体管M7的源极，该处于高电平的V5经由第七晶体管M7的漏极输入第四节点N4，置高第四节点N4的电平，使得第二开关模块2中的第四晶体管M4和第五晶体管M5关闭，阻断流向发光元件7的电流，使得发光元件7复位。
T2：驱动重置阶段
本阶段中，第一信号源、第二信号源和数据信号源保持上一阶段的逻辑高电位，分别输出处于高电平的信号V1、V2和Vdata。第三信号源和第五信号源由逻辑高电位调整为逻辑低电位，分别输出处于低电平的信号V3和V5。第四信号源由逻辑低电位调整为逻辑高电位，输出处于高电平的信号V4。本阶段中，V1、V2、V4和Vdata为高电平信号，V3和V5为低电平信号。
第四开关模块4，在其栅极接收到第四信号源的处于高电平的信号V4时关闭，断开第五信号源与第二开关模块2之间的连接。
第三开关模块3中第六晶体管M6，在其栅极接收到第三信号源的处于低电平的信号V3时导通。第五信号源的处于低电平的信号V5输出至第六晶体管M6的源极。第六晶体管M6将该处于低电平的信号V5经由其漏极输入第二节点N2，将第二节点N2的电平置低，进而重置作为驱动晶体管的第二晶体管M2。
T3：阈值电压补偿阶段
本阶段中，第四信号源和数据信号源保持上一阶段的逻辑高电位，分别输出处于高电平的信号V4和Vdata。第五信号源保持上一阶段的逻辑低电位输出处于低电平的信号V5。第一信号源和第二信号源由逻辑高电位调整为逻辑低电位，分别输出处于低电平的信号V1和V2。第三信号源由逻辑低电位调整为逻辑高电位，输出处于高电平的信号V3。本阶段中，V3、V4和Vdata为高电平信号，V1、V2和V5为低电平信号。
第一开关模块1的第一晶体管M1，在通过M1的栅极接收到第一信号源的处于低电平的信号V1时导通，电源电压VDD输出至第一晶体管M1的源极。第一晶体管M1将该电源电压VDD经由其漏极输入第一节点N1。
阈值电压补偿模块5中的第三晶体管M3，在通过M3的栅极接收到第二信号源的处于低电平的信号V2时导通，此时M3类似于导线，第二晶体管M2处于导通状态，第一节点N1的电压VDD输出至第二晶体管M2的源极，M2的源极向M2的漏极所在的第三节点N3输出电流，第三晶体管M3此时导通相当于导线，将M2的漏极电压从第三节点N3输出至第二节点N2。由于第二晶体管M2的栅极通过电容C2电连接至M2的源极，即M2为源跟随的电连接方式，第二晶体管M2的源极向漏极输出电流，直到M2的栅极电压(即第二节点N2处的电压)VN2-T3满足下述表达式(2)：
VN2-T3＝＝VDD+Vth
表达式(2)
表达式(2)中，VDD为M2的源极电压，此时在数值与电源电压相等，Vth为第二晶体管M2的阈值电压。Vth＜0。
此时，第二节点N2和第三节点N3的电压相等，数值都可以由上述表达式(2)表征；第一节点N1和第二节点N2之间的电压差为第二晶体管M2的阈值电压Vth。即，第二晶体管M2的栅极和源极之间的电压差的值为第二晶体管M2的阈值电压Vth。
在T1至T3阶段，数据信号源持续输出第一电平信号vdata。
在T1-T3阶段，串联的第四晶体管M4和第五晶体管M5保持关闭状态，可以减小M2的漏电流。
T4：驱动增益阶段
本阶段中，第三信号源和第四信号源保持上一阶段的逻辑高电位，分别输出处于高电平的信号V3和V4。第五信号源保持上一阶段的逻辑低电位，输出处于低电平的信号V5。第一信号源和第二信号源由逻辑低电位调整为逻辑高电位，分别输出处于高电平的信号V1和V2。数据信号源由逻辑高电位调整为输出当前帧数据信号。本阶段中，V1、V2、V3和V4为高电平信号，V5为低电平信号。相比于逻辑高电位，当前帧数据信号更加靠近逻辑低电位。
第一开关模块1的第一晶体管M1，在通过M1的栅极接收到第一信号源的处于高电平的信号V1时关闭，断开电源与第一节点N1之间的电连接。
阈值电压补偿模块5的第三晶体管M3，在通过M3的栅极接收到第二信号源的处于高电平的信号V2时关闭，断开第三节点N3与第二节点N2之间的电连接。在电容耦合的作用下，第二节点N2的电压VN2-T4被调整为：
VN2-T4＝VDD+Vth+vdata1*C1/(C1+C2)
表达式(3)
Vdata-T4＝vdata+vdata1
表达式(4)
在表达式(3)和(4)中，(vdata+vdata1)为数据信号源产生的当前帧数据信号，vdata为当前帧数据信号中第一电平信号的值，vdata1为当前帧数据信号中的数据电平信号的值。数据电平信号的值vdata1，为数据信号Vdata在当前(T4)阶段的当前帧数据信号，与上一(T3)阶段的第一电平信号之间的差值。vdata1＜0。c1为第一电容C1的电容值。c2为第二电容C2的电容值。
可知，在驱动增益阶段中第二节点N2的电压，相较于阈值电压补偿阶段中第二节点N2的电压更低，则第二晶体管M2的开启程度增加，当前帧数据信号经由第二晶体管M2时产生的损耗更少，有利于提高下一阶段中发光元件7的发光效果。
T5：发光阶段
本阶段中，第二信号源和第三信号源保持上一阶段的逻辑高电位，分别输出处于高电平的信号V2和V3。第五信号源保持上一阶段的逻辑低电位，输出处于低电平的信号V5。数据信号源持续输出上一阶段的当前帧数据信号(vdata+vdata1)。第一信号源和第四信号源由逻辑高电位调整为逻辑低电位，分别输出处于低电平的信号V1和V4。本阶段中，V2和V3为高电平信号，V1、V4和V5为低电平信号。
第四开关模块4的第七晶体管M7，在通过M7的栅极接收到第四信号源的处于低电平的信号V4时导通，使得第五信号源的处于低电平的信号V5输入至第四节点N4。第四节点N4的电平置低，第二开关模块2的第四晶体管M4和第五晶体管M5导通。
第一开关模块1的第一晶体管M1，在通过M1的栅极接收到第一信号源的处于低电平的信号V1时导通。此时，作为驱动晶体管的第二晶体管M2的源极电压为VDD，第二节点N2处即M2的栅极电压仍为[VDD+Vth+vdata1*c1/(c1+c2)]，那么M2的栅源电压差为[Vth+vdata1*c1/(c1+c2)]，使得M2的栅源电压差减去M2的阈值电压的差值为vdata1*c1/(c1+c2)，即为M2的等效栅源电压差或驱动增益信号。可见M2的驱动增益信号vdata1*c1/(c1+c2)，与M2的阈值电压Vth无关。
M2在驱动增益信号的作用下输送驱动电流，驱动增益信号对应的驱动电流经由第一节点N1、驱动模块6、第三节点N3、第二开关模块2输出至发光元件7，使得发光元件7发光。
上述阶段T1至T5对应像素驱动电路在发光元件一个发光周期内的电路原理。在T3至T5阶段，第五信号源均处于逻辑低电位。在一个可选的实施例中，在T3阶段，第五信号源处于逻辑高电位；T4阶段第五信号源由逻辑高电位调整为逻辑低电位，T5阶段第五信号源保持上一阶段的逻辑低电位。在另一个可选的实施例中，在T3和T4阶段，第五信号源均处于逻辑高电位；T5阶段第五信号源由逻辑高电位调整为逻辑低电位。
在本申请一个可选的实施例中，在发光元件一个发光(即一个帧)的周期中，像素驱动电路经历的工作阶段还包括发光增益阶段T6。发光增益阶段T6在发光阶段T5之后进行。
T6：发光增益阶段
本阶段中，第二信号源和第三信号源保持上一阶段的逻辑高电位，分别输出处于高电平的信号V2和V3。第一信号源保持上一阶段的逻辑低电位，输出处于低电平的信号V1。数据信号源持续输出上一阶段的当前帧数据信号(vdata+vdata1)，第四信号源由上一阶段的逻辑低电位调整为逻辑高电位，输出处于高电平的信号V4。第五信号源的信号输出不作限制，可保持上一阶段的逻辑低电位并输出处于低电平的信号V5。本阶段中，V2、V3和V4为高电平信号，V1为低电平信号。
第七晶体管M7在通过其第三端接收到第四信号源的高电平信号V4时关闭，断开第五信号源和第二开关模块2之间的连接，使得第四节点N4保持低电平。串联的M4和M5持续导通，导通电流逐渐增大并趋向饱和，与M4源极电连接的第三节点N3的电平被拉低，在电容C3的作用下，继续拉低与M4和M5栅极电连接的第四节点N4的电位。使得第四晶体管M4和第五晶体管M5的开启程度增加，减小驱动增益信号对应的电流流经M4和M5时的损耗，改善发光元件7的发光效果。
在本申请一个可选的实施例中，像素驱动电路具有如图3所示的结构。第二开关模块2包括第四晶体管M4、第五晶体管M5、第八晶体管M8和第三电容C3。第四晶体管M4和第五晶体管M5各自的栅极共同与第八晶体管M8的漏极连接。第三电容C3的一端与第四晶体管M4的源极共同与第三节点N3连接，第三电容C3的另一端和第八晶体管M8的源极共同与第四开关模块4的第七晶体管M7的漏极连接。
在如图3所示的像素驱动电路工作时，在发光元件一个发光的周期中，像素驱动电路经历以下几个工作阶段：
T1：复位阶段
本阶段中，第六信号源为逻辑低电位，输出信号V6。本阶段中，信号V6为处于低电平的信号。其他信号源的状态与上述实施例中的复位阶段T1各信号源的状态一致。
第六信号源将处于低电平的信号V6输出至第八晶体管M8的栅极，第八晶体管M8导通。第四节点N4的高电平信号输入第四晶体管M4和第五晶体管M5的栅极。第四晶体管M4和第五晶体管M5关闭。
T2：驱动重置阶段
本阶段中，第六信号源为逻辑高电位，输出信号V6。本阶段中，信号V6为处于高电平的信号。其他信号源的状态与上述实施例中的驱动重置阶段T2各信号源的状态一致。
第六信号源将处于高电平的信号V6输出至第八晶体管M8的栅极，第八晶体管M8关闭，将第四晶体管M4和第五晶体管M5各自的栅极分别与第四节点N4之间的连接断开；第四节点N4保持高电平，第四晶体管M4和第五晶体管M5处于关闭状态。
T3：阈值电压补偿阶段
本阶段中，第六信号源持续上一阶段的逻辑高电位，输出处于高电平的信号V6。其他信号源的状态与上述实施例中的阈值电压补偿阶段T3各信号源的状态一致。
T4-1：驱动增益阶段
本阶段中，第六信号源持续上一阶段的逻辑高电位，输出处于高电平的信号V6。其他信号源的状态与上述实施例中的驱动增益阶段T4各信号源的状态一致。
T4-2：发光准备阶段
本阶段中，第二信号源、第三信号源和第六信号源持续上一阶段的逻辑高电位，分别输出信号V2、V3和V6。第五信号源保持上一阶段的逻辑低电位，输出信号V5。数据信号源持续输出上一阶段的当前帧数据信号。第一信号源和第四信号源由逻辑高电位调整为逻辑低电位，分别输出信号V1和V4。本阶段中，V2、V3和V6为处于高电平的信号，V1、V4和V5为处于低电平的信号。
第四开关模块4的第七晶体管M7的栅极接收到第四信号源的处于低电平的信号V4时导通，使得第五信号源的低电平信号输入第四节点N4，第四节点N4的电平置低。
第一开关模块1的第一晶体管M1的栅极接收到第一信号源的处于低电平的信号V1时导通。第八晶体管M8在处于高电平的信号V6的控制下处于关闭状态，则第四晶体管M4和第五晶体管M5的栅极保持上一阶段的高电位，处于关闭状态。
T5：发光和增益阶段
本阶段中，第四信号源由逻辑低电位调整为逻辑高电位，输出信号V4。第六信号源由逻辑高电位调整为逻辑低电位，输出信号V6。其他信号源的状态保持上一阶段的状态不变。本阶段中，V4为处于高电平的信号，V6为处于低电平的信号。本阶段中，数据信号源持续输出上一阶段的当前帧数据信号(vdata+vdata1)。第五信号源的信号输出不作限制，可保持上一阶段的逻辑低电位并输出处于低电平的信号V5。
第四开关模块4的第七晶体管M7，通过M7的栅极接收到第四信号源的处于高电平的信号V4时关闭，断开第五信号源和第四节点N4之间的连接，使得第四节点N4保持低电平。第八晶体管M8在通过M8的栅极接收到第六信号源的处于低电平的信号V6时导通，将第四节点N4的低电平信号输出至第四晶体管M4和第五晶体管M5的栅极，使得第四晶体管M4和第五晶体管M5导通。
串联的M4和M5持续导通，导通电流逐渐增大并趋向饱和，与M4源极电连接的第三节点N3的电平被拉低，在电容C3的作用下，与M8源极电连接的第四节点N4的电位继续被逐渐拉低，使得M8漏极、以及与M8漏极电连接的M4栅极和M5栅极的电位都被拉低，使得第四晶体管M4和第五晶体管M5的开启程度增加，减小驱动增益信号对应的电流流经M4和M5时的损耗，改善发光元件7的发光效果。
上述阶段T1至T5对应像素驱动电路在发光元件一个发光的周期内的电路原理。在T3至T5阶段，第五信号源均处于逻辑低电位。在一个可选的实施例中，在T3阶段，第五信号源处于逻辑高电位；T4-1阶段第五信号源由逻辑高电位调整为逻辑低电位，T4-2、T5阶段第五信号源保持上一阶段的逻辑低电位。在另一个可选的实施例中，T4-2阶段第五信号源由逻辑高电位调整为逻辑低电位，T5阶段第五信号源保持上一阶段的逻辑低电位。在另一个可选的实施例中，在T3、T4-1和T4-2阶段，第五信号源均处于逻辑高电位；T5阶段第五信号源由逻辑高电位调整为逻辑低电位。
应用本申请实施例提供的像素驱动电路和像素驱动方法，至少可以实现如下有益效果：
1)采用本申请实施例提供的像素驱动电路、显示装置和像素驱动方法，能够有效地对驱动晶体管的阈值电压进行补偿，使得补偿后的驱动晶体管输出至OLED的驱动电流的大小，与驱动晶体管的阈值电压无关。可降低驱动晶体管的阈值电压对显示亮度的影响，使显示亮度更加稳定、均一性更佳，从而改善显示画面的质量。
2)在本申请实施例提供的像素驱动电路工作时，能够增加驱动模块中的驱动晶体管的开启程度，降低信号通过驱动模块时产生的失真程度，进而保证发光效果。
基于同一发明构思，本申请实施例提供了一种显示装置，包括本申请实施例提供的像素驱动电路。
本申请实施例提供的显示装置，与前面所述的各实施例具有相同的发明构思及相同的有益效果，该显示装置中未详细示出的内容可参照前面所述的各实施例，在此不再赘述。
本技术领域技术人员可以理解，本申请中已经讨论过的各种操作、方法、流程中的步骤、措施、方案可以被交替、更改、组合或删除。进一步地，具有本申请中已经讨论过的各种操作、方法、流程中的其他步骤、措施、方案也可以被交替、更改、重排、分解、组合或删除。进一步地，现有技术中的具有与本申请中公开的各种操作、方法、流程中的步骤、措施、方案也可以被交替、更改、重排、分解、组合或删除。
术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，除非另有说明，“多个”的含义是两个或两个以上。
应该理解的是，虽然附图的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，其可以以其他的顺序执行。而且，附图的流程图中的至少一部分步骤可以包括多个子步骤或者多个阶段，这些子步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，其执行顺序也不必然是依次进行，而是可以与其他步骤或者其他步骤的子步骤或者阶段的至少一部分轮流或者交替地执行。
以上仅是本申请的部分实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本申请的保护范围。

Claims (11)

1.一种像素驱动电路，其特征在于，包括：阈值电压补偿模块、驱动模块、第一开关模块、第二开关模块、第三开关模块和第四开关模块；
所述阈值电压补偿模块的第一至第五端，分别与第一节点、第二节点、数据信号源、第三节点、第二信号源电连接；
所述驱动模块的第一至第三端，分别与所述第一节点、所述第三节点、所述第二节点电连接；
所述第一开关模块的第一至第三端，分别与电源、所述第一节点、第一信号源电连接；
所述第二开关模块的第一至第三端，分别与所述第三节点、发光元件、第四节点电连接；
所述第三开关模块的第一至第三端，分别与第五信号源、所述第二节点、第三信号源电连接；
所述第四开关模块的第一至第三端，分别与所述第五信号源、所述第四节点、第四信号源电连接；
所述阈值电压补偿模块包括第一电容、第二电容和第三晶体管；
所述第一电容的一端作为所述阈值电压补偿模块的第三端；
所述第一电容的另一端和所述第二电容的一端共同作为所述阈值电压补偿模块的第一端；
所述第二电容的另一端和所述第三晶体管的第二极共同作为所述阈值电压补偿模块的第二端；
所述第三晶体管的第一极、控制极，分别作为所述阈值电压补偿模块的第四端、第五端。
2.根据权利要求1所述的像素驱动电路，其特征在于，所述驱动模块包括第二晶体管；
所述第二晶体管的第一极、第二极和控制极，分别作为所述驱动模块的第一端、第二端、第三端。
3.根据权利要求1所述的像素驱动电路，其特征在于，所述第一开关模块包括第一晶体管；
所述第一晶体管的第一极、第二极和控制极，分别作为所述第一开关模块的第一端、第二端、第三端。
4.根据权利要求1所述的像素驱动电路，其特征在于，所述第二开关模块包括第四晶体管和第五晶体管；
所述第四晶体管的第一极作为所述第二开关模块的第一端，第二极与所述第五晶体管的第一极电连接；所述第五晶体管的第二极作为所述第二开关模块的第二端；所述第四晶体管和第五晶体管各自的控制极共同作为所述第二开关模块的第三端。
5.根据权利要求1所述的像素驱动电路，其特征在于，所述第二开关模块包括第四晶体管、第五晶体管和第三电容；
所述第四晶体管的第一极和所述第三电容的一端共同作为所述第二开关模块的第一端，所述第四晶体管的第二极与所述第五晶体管的第一极电连接；
所述第五晶体管的第二极作为所述第二开关模块的第二端；
所述第四晶体管的控制极、第五晶体管的控制极、以及所述第三电容的另一端，共同作为所述第二开关模块的第三端。
6.根据权利要求1所述的像素驱动电路，其特征在于，所述第三开关模块包括第六晶体管；
所述第六晶体管的第一极、第二极和控制极，分别作为所述第三开关模块的第一端、第二端、第三端。
7.根据权利要求1所述的像素驱动电路，其特征在于，所述第四开关模块包括第七晶体管；
所述第七晶体管的第一极、第二极和控制极，分别作为所述第四开关模块的第一端、第二端、第三端。
8.一种显示装置，其特征在于，包括如权利要求1至7中任一项所述的像素驱动电路。
9.一种像素驱动方法，应用于如权利要求1至7中任一项所述的像素驱动电路，其特征在于，包括：
在复位阶段，所述第四开关模块导通，将通过其第一端接收到的第二电平信号输出至所述第四节点；
在驱动重置阶段，所述第三开关模块导通，将通过其第一端接收到的第一电平信号输出至所述第二节点；
在阈值电压补偿阶段，所述第三开关模块关闭，所述第一开关模块导通，所述阈值电压补偿模块导通，使得所述第一节点和所述第二节点之间的电压差为所述驱动模块的阈值电压；
在驱动增益阶段，所述阈值电压补偿模块接收当前帧数据信号，将所述当前帧数据信号转换为驱动增益信号叠加输出至所述第二节点；所述阈值电压补偿模块关闭，所述第一开关模块关闭；
在所述阈值电压补偿阶段和驱动增益阶段的至少一项中，所述第五信号源产生第一电平信号；
在发光阶段，所述第四开关模块导通，将通过其第一端接收到的第一电平信号输出至所述第四节点，使得所述第二开关模块导通；所述第一开关模块导通；使得所述驱动增益信号对应的电流经由所述第一节点、驱动模块、第三节点、第二开关模块输出至所述发光元件。
10.根据权利要求9所述的像素驱动方法，其特征在于，在所述发光阶段之后，还包括：
在发光增益阶段，所述第四开关模块在通过其第三端接收到所述第四信号源的第二电平信号时关闭，使得所述第二开关模块的开启程度增加。
11.根据权利要求9或10所述的像素驱动方法，其特征在于，所述第一电平信号为低电平信号，所述第二电平信号为高电平信号。
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