CN109861535B - 一种芯片嵌入式同步整流dcdc防过压击穿的电路系统 - Google Patents
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Abstract
本发明公开的是一种芯片嵌入式同步整流DCDC防过压击穿的电路系统，DCDC控制电路包括输出管脚LX以及至少两条支路，延时驱动电路包括输出端口、输出端口，DCDC控制电路的两条支路分别连接延时驱动电路、降压驱动电路，降压驱动电路输出端口和延时驱动电路的输出端口分别与功率管串联电路相连，延时驱动电路的输出端口与NMOS功率管相连，功率管串联电路、NMOS功率管均与DCDC控制电路的输出管脚LX相连，NMOS功率管与所有电路均有一端接地,本发明可以将同步整流型DCDC集成于55nm甚至更低尺寸工艺的SOC，提高SOC芯片的集成度；不会过压击穿导致良率降低；无需要外置DCDC，开发成本低。
Description
技术领域
本发明涉及一种防过压击穿的电路系统，更具体一点说，涉及一种芯片嵌入式同步整流DCDC防过压击穿的电路系统，属于电子计时领域。
背景技术
现有的SOC嵌入式DCDC开关电源电路，针对采用了55nm甚至更小尺寸先进工艺的SOC，DCDC工作电压达到工艺最高限度时，由于DCDC的开关过冲导致工艺器件很容易过压击穿，从而DCDC很难集成到一个SOC芯片中，而目前现有解决DCDC开关过冲击穿器件的方案大大增加了设计成本，同时限制了设计的灵活性。具体的目前CPU的设计工艺一般为90nm，甚至采用55nm或者28nm更低线程工艺，该工艺要求的电压普遍较低不高于3.3v，由于薄栅氧器件耐压能力有限，大部分工艺器件会因为超过3.3v而击穿，而同步DCDC的特有开关脉冲常常超过1V，因此这种同步整流DCDC几乎不可能集成到CPU芯片中。
同步整流DCDC不能集成到超低线程工艺中的原因在于以下几点：1、低线程的工艺，栅氧薄，沟道长度短，因此工艺的最高耐压通常低于3.3v，略微过压都会导致内部器件击穿烧毁；2、为了节约成本，CPU相关电路板的电源管理通常采用12v转3.3v的DCDC、3.3v转1.2的DCDC和3.3v转1.8/2.8等LDO为其他模块供电，因此，如果要将3.3v转1.2v的DCDC集成到SOC中，该DCDC也必须采用3.3v作为输入，这样达到节约成本的目的，但是DCDC的电源输入就达到工艺要求的最高限度；3、为了节约产品成本和增加电源效率，通常DCDC会采用同步整流型DCDC，然而同步整流型DCDC特有的开关脉冲会超过电源电压1v以上。由于上述原因，当同步整流型DCDC集成到低线程工艺，而输入电压达到工艺最高电压3.3v时，特有的DCDC开关脉冲将导致器件产生雪崩击穿，从而损坏芯片，DCDC引起的芯片失效大大降低整个芯片的良品率，从而大大增加芯片成品的成本。除此之外，过压导致的热载流子效应也会大大降低芯片的使用寿命。
现有芯片设计中，在确定工艺线程，确定工作电压时，目前嵌入式DCDC的方案如下：
1、电源采用二极管降压作为芯片输入，该方案降低芯片电压，因此降低击穿的可能性；
2、改善栅氧化层厚度，降低mos器件的源漏和注入掺杂，这样可以提高工艺器件的耐压；
3、采用LDO作为芯片的3.3v转1.2v的实施方案，由于LDO工作为静态，没有开关脉冲过冲，不会导致器件损坏，该方案也常常用于低线程芯片中；
4、采用异步DCDC，外置续流二极管，该方案可以大大降低开关脉冲的幅度，但是仍然会有过压现象存在，不过可以大大降低芯片击穿的概率。
以上方法要么降低了效率，增加了功耗，要么工艺上难以实现，要么增加产品开发成本。因此需要设计一种方法在嵌入式DCDC工作电压达到工艺最高限度时，既保证电路器件的安全性，高良率，又不增加开发成本。
发明内容
本发明针对以上问题，提供一种芯片嵌入式同步整流DCDC防过压击穿的电路系统，目的是克服现有技术中存在的小尺寸工艺SOC无法低成本兼容DCDC的问题，具有可防止同步整流型DCDC在mos器件额定电压下工作导致过压击穿，可提高SOC集成度和SOC电源兼容度，降低产品开发成本，提高芯片整体竞争力等技术特点。
为了实现上述目的，本发明采用的技术方案是：
一种芯片嵌入式同步整流DCDC防过压击穿的电路系统，包括DCDC控制电路、延时驱动电路、降压驱动电路、功率管串联电路和NMOS功率管，所述DCDC控制电路包括输出管脚LX以及至少两条支路，延时驱动电路包括输出端口、输出端口，所述DCDC控制电路的两条支路分别连接延时驱动电路、降压驱动电路，所述降压驱动电路输出端口和延时驱动电路的输出端口分别与功率管串联电路相连，所述延时驱动电路的输出端口与NMOS功率管相连，所述功率管串联电路、NMOS功率管均与DCDC控制电路的输出管脚LX相连，NMOS功率管与所有电路均有一端接地。
作为一种改进，所述功率管串联电路包括功率管、功率管，所述功率管与功率管串联，所述功率管并联有电阻，功率管并联有电阻，所述延时驱动电路的输出端口连接功率管的栅极，所述降压驱动电路的输出端口与功率管的栅极相连，所述延时驱动电路输出端口与NMOS功率管的栅极相连，所述功率管的源极、电阻的正端均连接有3.3V电源，功率管的漏极、电阻的负端、功率管的源极均与电阻的正端相连；功率管的漏极、电阻的负端、NMOS功率管的漏极均与DCDC控制电路的输出管脚LX相连，NMOS功率管的源极接地。
作为一种改进，所述延时驱动电路内设置有延时调节机构，所述降压驱动电路内设置有降压调节机构。
作为一种改进，所述DCDC控制电路、延时驱动电路、降压驱动电路、功率管串联电路和NMOS功率管均集成在系统芯片内部。
本发明的有益效果是：与现有技术相比，具备以下优点：
1、可以将同步整流型DCDC集成于55nm甚至更低尺寸工艺的SOC，提高SOC芯片的集成度；
2、该同步整流型DCDC可以工作于低线程工艺要求的最高额定电压，且不会因DCDC开关脉冲过压击穿导致良率降低，从而提高整个产品级的电源兼容性；
3、不需要外置DCDC，从而降低整个产品级的开发成本。
附图说明
图1是本本发明的系统结构示意图。
具体实施方式
下面将结合附图与具体实施例对本发明作详细的说明，但不应理解为是对本申请的限制。
系统芯片往往采用3.3v 90nm及以下的工艺尺寸，电源管理方案要求一个DCDC实现12v转3.3v，需要一个低成本高效率的同步整流DCDC实现3.3v转1.2v，目前需要将3.3v转1.2v的同步DCDC集成到该工艺中，输入电压为3.3v，达到工艺要求的最高额定电压，由于同步DCDC特有的开关脉冲，导致功率管过压，从而损坏芯片，所以需要提供一种解决问题的电路系统。
如图1所示为一种芯片嵌入式同步整流DCDC防过压击穿的电路系统的具体实施例，该实施例一种芯片嵌入式同步整流DCDC防过压击穿的电路系统，包括DCDC控制电路1、延时驱动电路2、降压驱动电路3、功率管串联电路4和NMOS功率管N1，所述DCDC控制电路1包括输出管脚LX以及至少两条支路，延时驱动电路2包括输出端口D1、输出端口D2，所述DCDC控制电路1的两条支路分别连接延时驱动电路2、降压驱动电路3，所述降压驱动电路3输出端口D3和延时驱动电路的输出端口D1分别与功率管串联电路4相连，所述延时驱动电路2的输出端口D2与NMOS功率管N1相连，所述功率管串联电路4、NMOS功率管N1均与DCDC控制电路1的输出管脚LX相连，NMOS功率管N1与所有电路均有一端接地，所述功率管串联电路4包括功率管P1、功率管P2，所述功率管P1与功率管P2串联，所述功率管P1并联有电阻R1，功率管P2并联有电阻R2，所述延时驱动电路的输出端口D1连接功率管P1的栅极P1_G，所述降压驱动电路的输出端口D3与功率管P2的栅极P2_G相连，所述延时驱动电路输出端口D2与NMOS功率管N1的栅极N1_G相连，所述功率管P1的源极P1_S、电阻R1的正端R1_P均连接有3.3V电源，功率管P1的漏极P1_D、电阻R1的负端R1_N、功率管P2的源极P2_S均与电阻R2的正端R2_P相连；功率管P2的漏极P2_D、电阻R2的负端R2_N、NMOS功率管N1的漏极N1_D均与DCDC的输出管脚LX相连，NMOS功率管的源极N1_S接地VSS。
本发明延时驱动电路2和降压驱动电路3协同工作，并通过功率管串联电路4中的两个功率管P1、P2和两个电阻串联R1、R2分压，保证功率管P1和功率管P2在DCDC开关瞬间不会超过耐压值，从而防止功率管P1、功率管P2承受超过3.3v的脉冲电压而损坏，当延时驱动电路2的输出端口D1、D2和降压驱动电路的输出端口D3为低电平时，功率管P1和功率管P2导通，NMOS功率管N1关闭，DCDC控制电路的输出管脚LX输出为高；开关切换过程时，当延时驱动电路的输出端口D2为低，延时驱动电路的输出端口D1为高，降压驱动电路的输出端口D3为低的时候，功率管P1关闭，功率管P2仍然导通，NMOS功率管N1关闭，DCDC控制电路的输出管脚LX无电流泄放，由于电感效应，DCDC控制电路的输出管脚LX将出现低于0v的脉冲，甚至降低到-1v；延时驱动电路2的合理设计，使得DCDC控制电路的输出管脚LX在降至0的过程中，延时驱动电路的输出端口D1变高之后一定延时才会出现降压驱动电路的输出端口D3的变高，于是降压驱动电路的输出端口D3变为高的过程中，使得P2的源极S也在逐渐升高，从而使得LX变为-1v的开关脉冲过程中，P2的源漏电压不高于3.3v，而P1的源漏电压也不高于3.3v，同时由于降压驱动电路的合理设计，使得D3变为高的时候，D3的高电平低于3.3v，使得功率管P2的栅极P2_G与漏极P2_D之间的电压均低于3.3v；当延时驱动电路的输出端口D1、D2和降压驱动电路的输出端口D3均变为高之后，功率管P1和功率管P2关闭，NMOS功率管N1导通，DCDC控制电路的输出管脚LX的电压降至0v附近，由于电阻R1和电阻R2串联分压导致功率管P1的源极P1_S与漏极P1_D之间的电压和功率管P2的源极P2_S与漏极P2_D之间的电压均不超过3.3v，从而功率管P1、功率管P2在整个切换过程中，均不过压。
所述延时驱动电路2内设置有延时调节机构，所述降压驱动电路3内设置有降压调节机构，通过延时驱动电路2、降压驱动电路3和功率管串联电路3的协同作用，使得功率管P1和功率管P2在完成整个切换周期过程中，源极、漏极和栅极的两两之间的电压均低于3.3v。如果没有这三者电路的协同作用，以及P2管的串联，那么功率管P1将独自承担切换过程中DCDC控制电路的输出管脚LX变为0v甚至-1v脉冲所有电压，该过压在瞬时超过了3.3v甚至达到4.3v，从而导致过压击穿，所述DCDC控制电路1、延时驱动电路2、降压驱动电路3、功率管串联电路4和NMOS功率管N1均集成在系统芯片内部。
本发明使得同步整流DCDC可以集成在90nm甚至更低线程工艺的SOC中，提高了集成度，也可以安全的工作在芯片的最高允许电压，提高了良率，同时也保证了同步整流型DCDC的高效率低纹波等性能，使得DCDC可以正常发挥作用，这样从电源管理领域大大降低了90nm甚至更低线程工艺SOC的开发成本。
最后，需要注意的是，本发明不限于以上实施例，还可以有很多变形，本领域技术人员能从本发明公开内容直接导出或联想到的所有变形，均应认为是本发明的保护范围。
Claims (4)
1.一种芯片嵌入式同步整流DCDC防过压击穿的电路系统，包括DCDC控制电路(1)、延时驱动电路(2)、降压驱动电路(3)、功率管串联电路(4)和NMOS功率管(N1)，其特征在于：所述DCDC控制电路(1)包括输出管脚LX以及至少两条支路，延时驱动电路(2)包括输出端口(D1)、输出端口(D2)，所述DCDC控制电路(1)的两条支路分别连接延时驱动电路(2)、降压驱动电路(3)，所述降压驱动电路(3)输出端口和延时驱动电路的输出端口(D1)分别与功率管串联电路(4)相连，所述延时驱动电路(2)的输出端口(D2)与NMOS功率管(N1)相连，所述功率管串联电路(4)、NMOS功率管(N1)均与DCDC控制电路(1)的输出管脚LX相连，NMOS功率管(N1)与所有电路均有一端接地。
2.根据权利要求1所述的一种芯片嵌入式同步整流DCDC防过压击穿的电路系统，其特征在于：所述功率管串联电路(4)包括功率管(P1)、功率管(P2)，所述功率管(P1)与功率管(P2)串联，所述功率管(P1)并联有电阻(R1)，功率管(P2)并联有电阻(R2)，所述延时驱动电路的输出端口(D1)连接功率管(P1)的栅极，所述降压驱动电路的输出端口与功率管(P2)的栅极相连，所述延时驱动电路输出端口(D2)与NMOS功率管(N1)的栅极相连，所述功率管(P1)的源极、电阻(R1)的正端均连接有3.3V电源，功率管(P1)的漏极、电阻(R1)的负端、功率管(P2)的源极均与电阻(R2)的正端相连,功率管(P2)的漏极、电阻(R2)的负端、NMOS功率管(N1)的漏极均与DCDC的输出管脚LX相连，NMOS功率管的源极接地。
3.根据权利要求1或2所述的一种芯片嵌入式同步整流DCDC防过压击穿的电路系统，其特征在于：所述延时驱动电路(2)内设置有延时调节机构，所述降压驱动电路(3)内设置有降压调节机构。
4.根据权利要求1所述的一种芯片嵌入式同步整流DCDC防过压击穿的电路系统，其特征在于：所述DCDC控制电路(1)、延时驱动电路(2)、降压驱动电路(3)、功率管串联电路(4)和NMOS功率管(N1)均集成在系统芯片内部。
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