CN105119493A - 一种dc-dc转换器 - Google Patents

Abstract

本发明公开了一种DC-DC转换器。所述转换器包括：比较器、过零比较器、控制逻辑电路、输出功率管、反馈电阻、电感、负载电容以及负载电阻，所述比较器，与所述反馈电阻的一端连接；所述过零比较器，与所述输出功率管的漏极连接；所述控制逻辑电路，与所述比较器和所述过零比较器连接；所述负载电容与所述负载电阻并联连接，且并联连接的所述负载电容和所述负载电阻与所述反馈电阻并联连接；所述电感的一端与所述输出功率管的漏极连接，其另一端与并联连接的负载电容、负载电阻以及反馈电阻的一端连接，所述转换器还包括：检测逻辑电路，与所述控制逻辑电路和所述过零比较器连接；以及驱动电路，与所述控制逻辑电路和所述检测逻辑电路连接。

Description

一种DC-DC转换器

技术领域

本发明涉及电子电路技术领域，具体地，涉及一种DC-DC转换器。

背景技术

在电源管理领域，同步降压型DC-DC转换器的转换效率是一个非常重要的指标，要提高效转换率，必须减小转换器的各项功耗。在同步降压型DC-DC转换器的典型拓扑结构中，通常采用同步整流技术来提高转换器的转换效率。同步整流技术采用功率MOS管替代肖特基二极管。由于续流功率MOS管的导通压降远远小于肖特基二极管的正向导通压降，因而降低了续流功率MOS管在工作时所产生的损耗，大大提高了转换器的转换效率。图1是现有的同步降压型DC-DC转换器中不包括逻辑驱动电路的电路结构框图。如图1所示，输入端VIN通过高端PMOS管M1连接到SW端，低端NMOS管M2的漏极连接到SW端，其源极连接到GND，电感L的一端连接SW端，其另一端连接输出端Vout。高端PMOS管M1导通时对电感L进行充电，低端NMOS管M2导通时对电感进行放电。通过调节高端PMOS与低端NMOS的导通时间来控制电感L的充放电时间，从而实现转换器的输出端Vout输出一个稳定的直流电压信号。图2是现有的同步降压型DC-DC转换器的电路结构框图。如图2所示，所述转换器包括：比较器，控制逻辑电路，模拟及偏置电路，驱动电路，PMOS输出功率管M1，NMOS输出功率管M2，电感L，负载电容CL，负载电阻RL和反馈电阻RF1、RF2。其中，比较器的负相输入端连接反馈电阻RF1、RF2的公共端，接收电压反馈信号VFB，其正相输入接收预设的控制电压信号VCTRL，其输出端输出差值放大信号PUMP，并连接至控制逻辑模块的输入端。控制逻辑模块，其输出信号HSON和LSON通过驱动模块分别控制PMOS功率管M1和NMOS功率管M2导通或断开，其输出信号Sleep输入模拟及偏置模块，用于断开该模块，减小静态电流。该PMOS输出功率管M1的源极接电源VIN，其漏极与电感L共同接到SW端。NMOS输出功率管M2的漏极与PMOS输出功率管M1的漏极相连，其源极接地。电感L的一端连接SW端，其另一端连接输出端Vout。负载电容CL与负载电阻RL并联后跨接于DC-DC转换器的输出端Vout与地之间，反馈电阻RF1、RF2串联后跨接于DC-DC转换器的输出端Vout与地之间，其公共端输出电压反馈信号VFB。现有的同步降压型DC-DC转换器的转换效率随着负载电流的变化而变化。当转换器处于轻载时，转换器进入休眠状态。在休眠状态下，转换器的所有开关停止切换，芯片的大部分电路断开，负载通过输出电容来提供能量。此时，转换器的静态功耗降低，使得转换器的转换效率得到提高。

然而，对于整个转换器来说，这些电路的功耗本身较小，所以对于提高转换效率的效果不明显，致使转换器处于轻载时的转换效率依然偏低，影响其应用范围。此外，由于负载的变化会使得转换器的转换效率发生相应的变化。当转换器处于轻载状态时，转换器的转换效率显著降低。这影响了转换器的性能，也限制了转换器的应用范围。

发明内容

本发明的目的是提供一种DC-DC转换器。所述转换器在判断其负载为轻载时断开一部分输出功率管以降低开关损耗，从而避免了转换器在轻载时转换效率过低的问题，扩大了转换器的应用范围。

为了实现上述目的，本发明提供一种DC-DC转换器。所述转换器包括：比较器、过零比较器、控制逻辑电路、输出功率管、反馈电阻、电感、负载电容以及负载电阻，所述比较器，与所述反馈电阻的一端连接，用于接收电压反馈信号，并将所述电压反馈信号与预设的控制电压信号的差值进行放大以输出控制信号；所述过零比较器，与所述输出功率管的漏极连接，用于接收所述输出功率管的漏极的电压信号，并将所述电压信号与零电压信号进行比较以输出零电流检测信号；所述控制逻辑电路，用于接收所述控制信号和所述零电流检测信号，并根据所述控制信号和所述零电流检测信号产生逻辑控制信号；所述负载电容与所述负载电阻并联连接，且并联连接的所述负载电容和所述负载电阻与所述反馈电阻并联连接；所述电感的一端与所述输出功率管的漏极连接，其另一端与并联连接的负载电容、负载电阻以及反馈电阻的一端连接，所述转换器还包括：检测逻辑电路，与所述控制逻辑电路和所述过零比较器连接，用于根据所述零电流检测信号和所述逻辑控制信号判断所述转换器的输出端是否处于轻载状态；以及驱动电路，与所述控制逻辑电路和所述检测逻辑电路连接，用于在所述检测逻辑电路判断所述转换器的输出端处于轻载状态的情况下，根据所述逻辑控制信号产生栅极控制信号以断开一部分输出功率管，从而降低开关损耗。

优选地，所述反馈电阻包括第一反馈电阻和第二反馈电阻，且所述第一反馈电阻和所述第二反馈电阻串联连接。

优选地，所述比较器的反相输入端与所述第一反馈电阻和所述第二反馈电阻的公共端连接。

优选地，所述输出功率管包括PMOS输出功率管和NMOS输出功率管。

优选地，所述PMOS输出功率管包括第一PMOS输出功率管和第二PMOS输出功率管，其栅极均与所述驱动电路连接，其源极均与所述转换器的输入端连接，其漏极均连接到所述电感的一端。

优选地，所述NMOS输出功率管包括第一NMOS输出功率管和第二NMOS输出功率管，其栅极均与所述驱动电路连接，其源极均接地，其漏极均连接到所述电感的一端。

优选地，并联连接的负载电容、负载电阻以及反馈电阻的另一端接地。

优选地，所述逻辑控制信号包括第一逻辑控制信号和第二逻辑控制信号，所述控制逻辑电路的第一输出端输出所述第一逻辑控制信号，所述控制逻辑电路的第二输出端输出所述第二逻辑控制信号。

优选地，所述检测逻辑电路包括：第一RS锁存器、第二RS锁存器、第三RS锁存器、第四RS锁存器、第一与非门以及第二与非门，所述第一RS锁存器，其置位端连接所述控制逻辑电路的第二输出端，其复位端连接所述过零比较器的输出端，其输出端连接所述第一与非门的第二输入端；所述第二RS锁存器，其置位端连接所述过零比较器的输出端，其复位端连接所述控制逻辑电路的第一输出端，其输出端与所述第三RS锁存器的置位端和所述第二与非门的第一输入端连接；所述第三RS锁存器，其复位端连接第一与非门的输出端，其输出端连接第二与非门的第二输入端；所述第四RS锁存器，其置位端连接第二与非门的输出端，其复位端连接第一与非门的输出端，其输出端输出轻载检测信号；所述第一与非门，其第一输入端连接所述控制逻辑电路的第一输出端。

优选地，所述驱动电路包括：非门、第一反相器、第二反相器，第一与非门、第二与非门、第三与非门、第四与非门、第一缓冲器、第二缓冲器、第三缓冲器以及第四缓冲器，所述非门，其输入端连接所述过零比较器的输出端，其输出端连接所述第二与非门的第三输入端和所述第三与非门的第一输入端；所述第一反相器，其输入端连接所述控制逻辑电路的第二输出端，其输出端连接所述第一与非门的第二输入端和所述第二与非门的第二输入端；所述第一与非门，其第一输入端连接所述控制逻辑电路的第一输出端，其输出端连接所述第一缓冲器的输入端；所述第二与非门，其第一输入端连接所述控制逻辑电路的第一输出端，其输出端连接所述第二缓冲器的输入端；所述第二反相器，其输入端连接所述控制逻辑电路的第一输出端，其输出端连接所述第三与非门的第三输入端和所述第四与非门的第二输入端；所述第三与非门，其第二输入端连接所述控制逻辑电路的第二输出端，其输出端连接所述第三缓冲器的输入端；所述第四与非门，其第一输入端连接所述控制逻辑电路的第二输出端，其输出端连接所述第四缓冲器的输入端；所述第一缓冲器，其输出端连接所述第一PMOS输出功率管的栅极；所述第二缓冲器，其输出端连接所述第二PMOS输出功率管的栅极；所述第三缓冲器，其输出端连接所述第二NMOS输出功率管的栅极；所述第四缓冲器，其输出端连接所述第一NMOS输出功率管的栅极。

通过上述技术方案，判断转换器的输出端是否处于轻载状态，在判断转换器的输出端处于轻载的状态下，断开一部分功率管以降低开关损耗，从而提高了转换器在轻载时的转换效率，扩大了转换器的应用范围。

附图说明

图1是现有的同步降压型DC-DC转换器中不包括逻辑驱动电路的电路结构框图；

图2是现有的同步降压型DC-DC转换器的电路结构框图；

图3是本发明提供的DC-DC转换器的电路结构框图；

图4是本发明提供的DC-DC转换器的检测逻辑电路的具体实施方式的电路结构框图；以及

图5是本发明提供的DC-DC转换器的驱动电路的具体实施方式的电路结构框图。

具体实施方式

以下结合附图对本发明的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本发明，并不用于限制本发明。

转换器的损耗大部分来自开关器件。这些损耗主要包括导通损耗和开关损耗。当转换器的输出端处于轻载状态时，导通电流和占空比都较小。此时，开关损耗比导通损耗所占比例更大。因此，当转换器的输出端处于轻载状态时，必须将开关损耗降至最低，才能保证转换器在轻载时的高效率。因此，本发明特提供一种DC-DC转换器。

图3是本发明提供的DC-DC转换器的电路结构框图。如图3所示，本发明提供的DC-DC转换器包括：比较器、过零比较器、控制逻辑电路、输出功率管、反馈电阻、电感L、负载电容CL以及负载电阻RL，所述比较器，与所述反馈电阻的一端连接，用于接收电压反馈信号VFB，并将所述电压反馈信号VFB与预设的控制电压信号VCTRL的差值进行放大以输出控制信号PUMP；所述过零比较器，与所述输出功率管的漏极连接，用于接收所述输出功率管的漏极的电压信号，并将所述电压信号与零电压信号进行比较以输出零电流检测信号LSZCD；所述控制逻辑电路，用于接收所述控制信号PUMP和所述零电流检测信号LSZCD，并根据所述控制信号PUMP和所述零电流检测信号LSZCD产生逻辑控制信号；所述负载电容CL与所述负载电阻RL并联连接，且并联连接的所述负载电容CL和所述负载电阻RL与所述反馈电阻并联连接；所述电感L的一端与所述输出功率管的漏极连接，其另一端与并联连接的负载电容CL、负载电阻RL以及反馈电阻的一端连接，所述转换器还包括：检测逻辑电路，与所述控制逻辑电路和所述过零比较器连接，用于根据所述零电流检测信号LSZCD和所述逻辑控制信号判断所述转换器的输出端是否处于轻载状态；以及驱动电路，与所述控制逻辑电路和所述检测逻辑电路连接，用于在所述检测逻辑电路判断所述转换器的输出端处于轻载状态的情况下，根据所述逻辑控制信号产生栅极控制信号以断开一部分输出功率管，从而降低开关损耗。藉此，不仅提高了转换器的转换效率，而且还扩大了转换器的应用范围。

其中，所述预设的控制电压信号VCTRL一般由一个误差放大器产生。在图3中没有示出该误差放大器。所述误差放大器的第一输入端接收信号FB，其第二输入端接收参考电压信号。所述误差放大器用于放大信号FB和参考电压信号的差值，从而产生控制电压信号VCTRL。

在具体的实施方式中，所述反馈电阻包括第一反馈电阻RF1和第二反馈电阻RF2，且所述第一反馈电阻RF1和所述第二反馈电阻RF2串联连接。所述比较器的反相输入端与所述第一反馈电阻RF1和所述第二反馈电阻RF2的公共端连接。

在具体的应用中，所述输出功率管包括PMOS输出功率管和NMOS输出功率管。所述PMOS输出功率管包括第一PMOS输出功率管MP1和第二PMOS输出功率管MP2，其栅极均与所述驱动电路连接，其源极均与所述转换器的输入端连接，其漏极均连接到所述电感的一端SW。所述NMOS输出功率管包括第一NMOS输出功率管MN1和第二NMOS输出功率管MN2，其栅极均与所述驱动电路连接，其源极均接地，其漏极均连接到所述电感的一端。其中，并联连接的负载电容、负载电阻以及反馈电阻的另一端与第一NMOS输出功率管MN1和第二NMOS输出功率管MN2的源极连结在一起接地。

其中，所述逻辑控制信号包括第一逻辑控制信号HSON和第二逻辑控制信号LSON，所述控制逻辑电路的第一输出端输出所述第一逻辑控制信号HSON，所述控制逻辑电路的第二输出端输出所述第二逻辑控制信号LSON。

检测逻辑电路用于判断转换器的输出端是否处于轻载状态，并输出轻载检测信号LITELD，其第一输入端连接控制逻辑电路的第一输出端，其第二输入端连接控制逻辑电路的第二输出端，其第三输入端连接过零比较器的输出端，其输出端连接驱动电路的第三输入端。

驱动电路的第一输入端连接控制逻辑电路的第一输出端，其第二输入端连接控制逻辑电路的第二输出端。驱动电路通过对第一逻辑控制信号HSON、第二逻辑控制信号LSON以及轻载检测信号LITELD进行逻辑处理，产生分别用于控制第一PMOS输出功率管MP1、第二PMOS输出功率管MP2、第一NMOS输出功率管MN1以及第二NMOS输出功率管MN2的栅极控制信号HSGTS、HSGTL、LSGTS以及LSGTL。所述栅极控制信号HSGTS、HSGTL、LSGTS以及LSGTL分别用于导通或断开第一PMOS输出功率管MP1、第二PMOS输出功率管MP2、第一NMOS输出功率管MN1以及第二NMOS输出功率管MN2。

图4是本发明提供的DC-DC转换器的检测逻辑电路的具体实施方式的电路结构框图。如图4所示，在具体的实施方式中，所述检测逻辑电路包括：第一RS锁存器RS1、第二RS锁存器RS2、第三RS锁存器RS3、第四RS锁存器RS4、第一与非门NAND1以及第二与非门NAND2，所述第一RS锁存器RS1，其置位端S连接所述控制逻辑电路的第二输出端，其复位端R连接所述过零比较器的输出端，其输出端Q连接所述第一与非门的第二输入端；所述第二RS锁存器RS2，其置位端S连接所述过零比较器的输出端，其复位端R连接所述控制逻辑电路的第一输出端，其输出端Q与所述第三RS锁存器的置位端S和所述第二与非门的第一输入端连接；所述第三RS锁存器RS3，其复位端R连接第一与非门的输出端，其输出端Q连接第二与非门的第二输入端；所述第四RS锁存器RS4，其置位端S连接第二与非门的输出端，其复位端R连接第一与非门的输出端，其输出端Q输出轻载检测信号LITELD；所述第一与非门NAND1，其第一输入端连接所述控制逻辑电路的第一输出端。

图5是本发明提供的DC-DC转换器的驱动电路的具体实施方式的电路结构框图。如图5所示，所述驱动电路包括：非门INV、第一反相器S1、第二反相器S2，第一与非门NAND1、第二与非门NAND2、第三与非门NAND3、第四与非门NAND4、第一缓冲器BUF1、第二缓冲器BUF2、第三缓冲器BUF3以及第四缓冲器BUF4，所述非门INV，其输入端连接所述过零比较器的输出端，其输出端连接所述第二与非门的第三输入端和所述第三与非门的第一输入端；所述第一反相器S1，其输入端连接所述控制逻辑电路的第二输出端，其输出端连接所述第一与非门的第二输入端和所述第二与非门的第二输入端；所述第一与非门NAND1，其第一输入端连接所述控制逻辑电路的第一输出端，其输出端连接所述第一缓冲器的输入端；所述第二与非门NAND2，其第一输入端连接所述控制逻辑电路的第一输出端，其输出端连接所述第二缓冲器的输入端；所述第二反相器S2，其输入端连接所述控制逻辑电路的第一输出端，其输出端连接所述第三与非门的第三输入端和所述第四与非门的第二输入端；所述第三与非门NAND3，其第二输入端连接所述控制逻辑电路的第二输出端，其输出端连接所述第三缓冲器的输入端；所述第四与非门NAND4，其第一输入端连接所述控制逻辑电路的第二输出端，其输出端连接所述第四缓冲器的输入端；所述第一缓冲器BUF1，其输出端连接所述第一PMOS输出功率管的栅极，并输出栅极控制信号HSGTS；所述第二缓冲器BUF2，其输出端连接所述第二PMOS输出功率管的栅极，并输出栅极控制信号HSGTL；所述第三缓冲器BUF3，其输出端连接所述第二NMOS输出功率管的栅极，并输出栅极控制信号LSGTL；所述第四缓冲器BUF4，其输出端连接所述第一NMOS输出功率管的栅极，并输出栅极控制信号LSGTS。

在具体的实施方式中，第一缓冲器BUF1和第二缓冲器BUF2均为同相缓冲器，第三缓冲器BUF3和第四缓冲器BUF4均为反相缓冲器。

在具体的应用中，当DC-DC转换器的负载电流减小时，即当转换器的输出电流减小时，反馈电压信号VFB随之变大。当DC-DC转换器的负载电流减小到一定值时，比较器输出与DC-DC转换器输出电流成比例的控制电压信号PUMP。此时，PUMP为低电平，并与零电流检测信号LSZCD共同作用于控制逻辑电路。当PUMP为低电平且LSZCD为高电平时，即当转换器的输出端处于轻载状态时且NMOS输出功率管上的电流过零时，控制逻辑电路产生的第一逻辑控制信号HSON和第二逻辑控制信号LSON与零电流检测信号LSZCD共同作用于检测逻辑电路。此时，该检测逻辑电路内部产生的轻载指示信号DCM变为高电平。检测逻辑电路对输入信号和轻载指示信号DCM进行逻辑处理后，产生轻载检测信号LITELD，该信号与第一逻辑控制信号HSON和第二逻辑控制信号LSON共同作用于驱动电路，通过驱动电路输出分别用于控制第一PMOS输出功率管MP1、第二PMOS输出功率管MP2、第一NMOS输出功率管MN1以及第二NMOS输出功率管MN2的栅极控制信号HSGTS、HSGTL、LSGTS以及LSGTL，使得大尺寸的第二PMOS输出功率管MP2和大尺寸的第二NMOS输出功率管MN2断开，大幅度降低了开关损耗，从而大大提高了转换器在轻载时的转换效率，改善了转换器的性能。此外，当转换器的输出端处于重载状态时，检测逻辑电路内部产生的重载指示信号CCM变为高电平。

更为具体地，PMOS输出功率管和NMOS输出功率管的导通或断开由DC-DC转换器的具体控制模式来决定。例如，在DC-DC转换器的具体控制模式为峰值电流模式的情况下，PMOS输出功率管由时钟信号导通。当峰值电流达到控制值时，断开PMOS输出功率管。在断开PMOS输出功率管后立即导通NMOS输出功率管。在转换器的输出端处于重载状态时，在下一个时钟信号到来时断开NMOS输出功率管。在断开NMOS输出功率管后，当信号FB小于控制电压信号VCTRL时导通PMOS输出功率管。之后，开始下一个工作周期。在转换器的输出端处于轻载状态时，当电感L的电流减小到零值时，断开NMOS输出功率管。然后，等到下一个时钟周期时，再导通PMOS输出功率管，从而进入下一个工作周期。

本发明在判断转换器的输出端处于轻载的状态下，断开尺寸较大的PMOS和NMOS输出功率管，使开关损耗大幅度降低，提高了DC-DC转换器在轻载时的转换效率，扩展了转换器的应用范围。

以上结合附图详细描述了本发明的优选实施方式，但是，本发明并不限于上述实施方式中的具体细节，在本发明的技术构思范围内，可以对本发明的技术方案进行多种简单变型，这些简单变型均属于本发明的保护范围。

另外需要说明的是，在上述具体实施方式中所描述的各个具体技术特征，在不矛盾的情况下，可以通过任何合适的方式进行组合，为了避免不必要的重复，本发明对各种可能的组合方式不再另行说明。

此外，本发明的各种不同的实施方式之间也可以进行任意组合，只要其不违背本发明的思想，其同样应当视为本发明所公开的内容。

Claims (10)

1.一种DC-DC转换器，所述转换器包括：比较器、过零比较器、控制逻辑电路、输出功率管、反馈电阻、电感、负载电容以及负载电阻，

所述比较器，与所述反馈电阻的一端连接，用于接收电压反馈信号，并将所述电压反馈信号与预设的控制电压信号的差值进行放大以输出控制信号；

所述过零比较器，与所述输出功率管的漏极连接，用于接收所述输出功率管的漏极的电压信号，并将所述电压信号与零电压信号进行比较以输出零电流检测信号；

所述控制逻辑电路，用于接收所述控制信号和所述零电流检测信号，并根据所述控制信号和所述零电流检测信号产生逻辑控制信号；

所述负载电容与所述负载电阻并联连接，且并联连接的所述负载电容和所述负载电阻与所述反馈电阻并联连接；

所述电感的一端与所述输出功率管的漏极连接，其另一端与并联连接的负载电容、负载电阻以及反馈电阻的一端连接，

其特征在于，所述转换器还包括：

检测逻辑电路，与所述控制逻辑电路和所述过零比较器连接，用于根据所述零电流检测信号和所述逻辑控制信号判断所述转换器的输出端是否处于轻载状态；以及

驱动电路，与所述控制逻辑电路和所述检测逻辑电路连接，用于在所述检测逻辑电路判断所述转换器的输出端处于轻载状态的情况下，根据所述逻辑控制信号产生栅极控制信号以断开一部分输出功率管，从而降低开关损耗。

2.根据权利要求1所述的转换器，其特征在于，所述反馈电阻包括第一反馈电阻和第二反馈电阻，且所述第一反馈电阻和所述第二反馈电阻串联连接。

3.根据权利要求2所述的转换器，其特征在于，所述比较器的反相输入端与所述第一反馈电阻和所述第二反馈电阻的公共端连接。

4.根据权利要求1所述的转换器，其特征在于，所述输出功率管包括PMOS输出功率管和NMOS输出功率管。

5.根据权利要求4所述的转换器，其特征在于，所述PMOS输出功率管包括第一PMOS输出功率管和第二PMOS输出功率管，其栅极均与所述驱动电路连接，其源极均与所述转换器的输入端连接，其漏极均连接到所述电感的一端。

6.根据权利要求5所述的转换器，其特征在于，所述NMOS输出功率管包括第一NMOS输出功率管和第二NMOS输出功率管，其栅极均与所述驱动电路连接，其源极均接地，其漏极均连接到所述电感的一端。

7.根据权利要求6所述的转换器，其特征在于，并联连接的负载电容、负载电阻以及反馈电阻的另一端接地。

8.根据权利要求7所述的转换器，其特征在于，所述逻辑控制信号包括第一逻辑控制信号和第二逻辑控制信号，

所述控制逻辑电路的第一输出端输出所述第一逻辑控制信号，

所述控制逻辑电路的第二输出端输出所述第二逻辑控制信号。

9.根据权利要求8所述的转换器，其特征在于，所述检测逻辑电路包括：第一RS锁存器、第二RS锁存器、第三RS锁存器、第四RS锁存器、第一与非门以及第二与非门，

所述第一RS锁存器，其置位端连接所述控制逻辑电路的第二输出端，其复位端连接所述过零比较器的输出端，其输出端连接所述第一与非门的第二输入端；

所述第二RS锁存器，其置位端连接所述过零比较器的输出端，其复位端连接所述控制逻辑电路的第一输出端，其输出端与所述第三RS锁存器的置位端和所述第二与非门的第一输入端连接；

所述第三RS锁存器，其复位端连接第一与非门的输出端，其输出端连接第二与非门的第二输入端；

所述第四RS锁存器，其置位端连接第二与非门的输出端，其复位端连接第一与非门的输出端，其输出端输出轻载检测信号；

所述第一与非门，其第一输入端连接所述控制逻辑电路的第一输出端。

10.根据权利要求9所述的转换器，其特征在于，所述驱动电路包括：非门、第一反相器、第二反相器，第一与非门、第二与非门、第三与非门、第四与非门、第一缓冲器、第二缓冲器、第三缓冲器以及第四缓冲器，

所述非门，其输入端连接所述过零比较器的输出端，其输出端连接所述第二与非门的第三输入端和所述第三与非门的第一输入端；

所述第一反相器，其输入端连接所述控制逻辑电路的第二输出端，其输出端连接所述第一与非门的第二输入端和所述第二与非门的第二输入端；

所述第一与非门，其第一输入端连接所述控制逻辑电路的第一输出端，其输出端连接所述第一缓冲器的输入端；

所述第二与非门，其第一输入端连接所述控制逻辑电路的第一输出端，其输出端连接所述第二缓冲器的输入端；

所述第二反相器，其输入端连接所述控制逻辑电路的第一输出端，其输出端连接所述第三与非门的第三输入端和所述第四与非门的第二输入端；

所述第三与非门，其第二输入端连接所述控制逻辑电路的第二输出端，其输出端连接所述第三缓冲器的输入端；

所述第四与非门，其第一输入端连接所述控制逻辑电路的第二输出端，其输出端连接所述第四缓冲器的输入端；

所述第一缓冲器，其输出端连接所述第一PMOS输出功率管的栅极；

所述第二缓冲器，其输出端连接所述第二PMOS输出功率管的栅极；

所述第三缓冲器，其输出端连接所述第二NMOS输出功率管的栅极；

所述第四缓冲器，其输出端连接所述第一NMOS输出功率管的栅极。