CN109817581A - 形成半导体结构的方法 - Google Patents

形成半导体结构的方法 Download PDF

Info

Publication number
CN109817581A
CN109817581A CN201811251062.4A CN201811251062A CN109817581A CN 109817581 A CN109817581 A CN 109817581A CN 201811251062 A CN201811251062 A CN 201811251062A CN 109817581 A CN109817581 A CN 109817581A
Authority
CN
China
Prior art keywords
layer
dielectric layer
interlayer dielectric
metal gate
gate stacks
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201811251062.4A
Other languages
English (en)
Inventor
张书维
曾建华
吴中书
蔡雅怡
陈嘉仁
魏安祺
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN109817581A publication Critical patent/CN109817581A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02142—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing silicon and at least one metal element, e.g. metal silicate based insulators or metal silicon oxynitrides
    • H01L21/02156—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing silicon and at least one metal element, e.g. metal silicate based insulators or metal silicon oxynitrides the material containing at least one rare earth element, e.g. silicate of lanthanides, scandium or yttrium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02186—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing titanium, e.g. TiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H01L21/31055—Planarisation of the insulating layers involving a dielectric removal step the removal being a chemical etching step, e.g. dry etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Ceramic Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

一种形成半导体结构的方法包括：在半导体基板中的浅沟槽隔离(STI)材料上方形成金属栅极堆叠；在浅沟槽隔离材料上方形成层间介电层；凹陷层间介电层至低于金属栅极堆叠的顶表面的一高度处；在已凹陷的层间介电层上方形成护盔结构；以及在形成护盔结构之后，蚀刻金属栅极堆叠直到到达浅沟槽隔离材料。

Description

形成半导体结构的方法
技术领域
本揭露是有关一种形成半导体结构的方法。
背景技术
半导体装置是在半导体晶圆基板上制造的小电子元件。使用各种制造技术，这些装置被制造且连接在一起以形成集成电路。在一个晶片上可找到数个集成电路，并且这些集成电路在操作电子设备时能够执行一组有用功能。这些电子设备例如移动电话、个人计算机及个人游戏装置。依照这些受欢迎的装置的尺寸，意味着在晶片上形成的元件是小的。
发明内容
根据本揭露一些实施例，一种形成半导体结构的方法包括：在半导体基板中的浅沟槽隔离(STI)材料上方形成金属栅极堆叠；在浅沟槽隔离材料上方形成层间介电层；凹陷层间介电层至低于金属栅极堆叠的顶表面的高度处；在凹陷的层间介电层上方形成护盔结构；以及在形成护盔结构之后，蚀刻金属栅极堆叠直到到达浅沟槽隔离材料。
附图说明
当结合随附附图阅读时，自以下详细描述将很好地理解本揭露的态样。应注意，根据工业中的标准实务，各个特征并非按比例绘制。事实上，出于论述清晰的目的，可任意增加或减小各个特征的尺寸。
图1是根据本揭露的一些实施例的形成半导体结构的方法的流程图；
图2是根据本揭露的一些实施例的半导体装置的立体图；
图3是沿着图2所示的线L1-L1截取的半导体装置的剖面图；
图4至图7、图9、图11、图13、图15、图17、图19及图21是在图3的阶段之后沿着图2的线L1-L1截取的形成半导体结构的中间阶段的剖面图；
图8、图10、图12、图14A、图16A、图18A、图20及图22是在图6的阶段之后沿着图2的线L2-L2截取的形成半导体结构的中间阶段的剖面图；
图14B、图16B及图18B是在图12的阶段之后沿着图2的线L3-L3截取的形成半导体结构的中间阶段的剖面图。
具体实施方式
以下揭露内容提供许多不同实施例或实例，以便实施所提供标的的不同特征。下文描述组件及排列的特定实例以简化本揭露。当然，这些仅为实例且并不意欲为限制性。例如，以下描述中在第二特征上方或第二特征上形成第一特征可包括以直接接触形成第一特征及第二特征的实施例，且亦可包括在第一特征与第二特征之间形成额外特征以使得第一特征及第二特征可不处于直接接触的实施例。另外，本揭露可在各个实例中重复元件符号及/或字母。此重复是出于简便性及清晰的目的且本身并不指示所论述的各个实施例及/或配置之间的关系。
另外，为了便于描述，本文可使用空间相对性术语(诸如“之下”、“下方”、“下部”、“上方”、“上部”及类似者)来描述诸图中所示出的一个元件或特征与另一元件(或多个元件)或特征(或多个特征)的关系。除了诸图所描绘的定向外，空间相对性术语意欲包含使用或操作中元件的不同定向。设备可经其他方式定向(旋转90度或处于其他定向)且由此可类似解读本文所使用的空间相对性描述词。
形成场效晶体管(FinFET)包括：在半导体基板上方形成遮罩层；图案化遮罩层以形成暴露基板的部分的开口；在遮罩层的开口之下的基板中形成沟槽，使得鳍在沟槽之间形成；移除剩余的遮罩层；在沟槽中形成浅沟槽隔离(STI)材料；凹陷STI材料；在STI材料上方并且跨过鳍形成虚设闸电极；在虚设闸电极的侧壁上形成栅极间隔件；在鳍的上部上方磊晶生长半导体材料；在磊晶生长的半导体材料及STI材料上方形成层间介电层(ILD)；移除虚设闸电极以在栅极间隔件之间形成开口；以及在栅极间隔件之间的开口中形成金属栅极堆叠。鳍可通过任何适宜方法来图案化。例如，鳍可使用一或多个光微影制程(包括双图案化或多图案化制程)来图案化。大体上，双图案化或多图案化制程结合光微影及自对准的制程，从而允许产生图案，这些图案具有例如小于可另外使用单个直接光微影制程获得的间距。例如，在一个实施例中，牺牲层在基板上方形成并且使用光微影制程图案化。间隔件使用自对准制程在图案化的牺牲层旁边形成。随后移除牺牲层，并且剩余间隔件可随后用于图案化鳍。
图1是根据本揭露的一些实施例的形成半导体结构的方法的流程图。方法开始于方块10，其中金属栅极堆叠130、栅极间隔件140及层间介电层150(ILD)在半导体基板110中的浅沟槽隔离(STI)材料120上形成(如图2及图3所示)。方法继续到方块20，其中凹陷层间介电层150以形成低于金属栅极堆叠130的顶表面134的第一凹面152(如图4所示)。方法继续到方块30，其中凹陷栅极间隔件140以形成邻接层间介电层150的第一凹面152的第二凹面142(如图5所示)。方法继续到方块40，其中护盔层160在金属栅极堆叠130、层间介电层150的第一凹面152、及栅极间隔件140的第二凹面142上方形成(如图6所示)。方法继续到方块50，其中研磨护盔层160，直到到达金属栅极堆叠130以形成护盔结构160a(如图7及图8所示)。方法继续到方块60，其中图案化的硬遮罩层190在护盔结构160a及金属栅极堆叠130上方形成，并且在金属栅极堆叠130及栅极间隔件140之上具有开口O2(如图13及图14A所示)。方法继续到方块70，其中移除在开口O2之下的金属栅极堆叠130、栅极间隔件140、硬遮罩层190及层间介电层150以形成另一开口O3(如图17及图18A所示)。方法继续到方块80，其中介电材料220a及220b在开口O3中并且在金属栅极堆叠130的剩余部分及护盔结构160a上方形成(如图19及图20所示)。方法继续到方块90，其中研磨介电材料220a及220b以及护盔结构160a，直到移除护盔结构160a(如图21及图22所示)。
图2是根据本揭露的一些实施例的半导体装置100的立体图。图3是沿着图2所示的线L1-L1截取的半导体装置100的剖面图。参看图2及图3，半导体装置100包括具有凸出的半导体鳍112的半导体基板110、在鳍112之间的浅沟槽隔离(STI)材料120、在浅沟槽隔离材料120及鳍112上方的金属栅极堆叠130，邻接金属栅极堆叠130的侧壁132的栅极间隔件140以及未由金属栅极堆叠130及栅极间隔件140覆盖的浅沟槽隔离材料120及鳍112上方的层间介电层(ILD)150。金属栅极堆叠130及栅极间隔件140跨过鳍112。形成半导体装置100包括：从半导体基板110或在半导体基板110上形成鳍112；在鳍112之间的沟槽中形成浅沟槽隔离材料120；凹陷浅沟槽隔离材料；在浅沟槽隔离材料120及鳍112上方形成图案化的虚设闸电极(未绘示)；在虚设闸电极的横向侧壁上形成栅极间隔件140；在鳍112的上部114上方磊晶生长半导体材料170；在磊晶生长的半导体材料170及浅沟槽隔离材料120上方形成层间介电层150；移除虚设闸电极以在栅极间隔件140之间形成开口；以及在开口中形成金属栅极堆叠130。因此，可以形成图2的半导体装置100。
凹陷半导体基板110以形成鳍112，但本揭露的各个实施例不限于此。在一些实施例中，鳍112在半导体基板110上磊晶生长。鳍112及半导体基板110由硅、锗、锗硅、III-V化合物半导体之一或另一半导体材料形成。凹陷浅沟槽隔离材料120的上部，使得鳍112的上部114从浅沟槽隔离材料120凸出，或在浅沟槽隔离材料120之上延伸。在一些实施例中，上部114是锗(Ge)，鳍112的剩余部分是锗硅(SiGe)，并且半导体基板110是硅晶圆。在替代实施例中，上部114及鳍112的剩余部分是锗硅(SiGe)。在又一些实施例中，上部(通道区域)114是硅(Si)，并且鳍112的剩余部分是锗硅(SiGe)。
浅沟槽隔离材料120可包括氧化硅、氮氧化硅、氮化硅、低介电常数材料或其他适宜材料。浅沟槽隔离材料120使用高深宽比制程(HARP)形成，此制程可为增强的HARP(EHARP)，但本揭露的各个实施例不限于此。在一些实施例中，浅沟槽隔离材料120使用具有良好间隙填充能力的其他方法(诸如旋涂)形成。
在一些实施例中，上部114由硅形成，并且虚设闸电极由多晶硅形成，但本揭露的各个实施例不限于此。在一些实施例中，上部114由锗形成，虚设闸电极由多晶锗形成。栅极间隔件140可由包括氮化硅、氧化硅、氮氧化硅或任何其组合的材料制成。每一栅极间隔件140可包括单层或复合层。栅极间隔件140可通过以下步骤来形成：使用热制程、低压化学气相沉积(LPCVD)或电浆增强化学气相沉积(PECVD)在浅沟槽隔离材料120及虚设闸电极上方毯覆式沉积介电层，随后非等向性蚀刻介电材料以从虚设闸电极的水平表面移除介电材料，但不从侧壁移除介电材料。
在形成栅极间隔件140之后，半导体材料170(亦即，磊晶材料或磊晶结构)在无栅极及栅极间隔件的鳍112的上部114上方磊晶生长。在一些实施例中，半导体材料170可在磊晶制程期间利用n型掺杂物或p型掺杂物原位(in-situ)掺杂。在其他实施例中，执行额外植入制程以将n型掺杂物或p型掺杂物掺杂到磊晶生长的半导体材料170中。在一些实施例中，半导体材料170由硅、锗硅、磷碳硅等等来形成。半导体材料170可包括单层或多层结构。在单层实施例中，半导体材料170可包括含硅材料。在一些实施例中，含硅材料包括磷硅(SiP)、碳硅(SiC)或锗硅(SiGe)。在一些实施例中，半导体材料170(诸如碳硅(SiC))通过低压化学气相沉积(LPCVD)制程磊晶生长以形成n型鳍式场效晶体管(FinFET)的源极/漏极区域。在替代实施例中，半导体材料170(诸如锗硅(SiGe))通过LPCVD制程磊晶生长以形成p型FinFET的源极/漏极区域。在多层实施例中，半导体材料170可在含硅材料与鳍112的上部114之间进一步包括II-VI半导体材料或III-V半导体材料。在一些实施例中，II-VI半导体材料包括选自由ZeSe、ZnO、CdTe及ZnS组成的群组的材料。在一些实施例中，III-V半导体材料包括选自由GaAs、InAs、InGaAs、AlAs、AlGaAs、InP、AlInP、InGaP、GaN、AlGaN、InN、InGaN、InSb、InGaAsSb、InGaAsN及InGaAsP组成的群组的材料。在一些实施例中，半导体材料170(诸如砷化镓(GaAs))通过金属有机化学气相沉积(MOCVD)制程来磊晶生长。
层间介电层(ILD)150在半导体材料170及浅沟槽隔离材料120上方形成。在一些实施例中，层间介电层(ILD)150可包括氧化硅、氮化硅、氮氧化硅、四乙氧基硅烷(TEOS)、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BPSG)、低介电常数介电材料及/或其他适宜介电材料。低介电常数介电材料的实例包括但不限于氟化硅玻璃(FSG)、碳掺杂的氧化硅、非晶氟化碳、聚对二甲苯、双-苯并环丁烯(BCB)或聚酰亚胺。层间介电层150可使用例如化学气相沉积(CVD)、原子层沉积(ALD)、旋涂玻璃(SOG)或其他适宜技术来形成。
金属栅极堆叠130可包括界面层、高介电常数介电层、覆盖层、具有适当功函数的材料层、导电层、其他适宜层及/或其组合。例如，金属栅极堆叠130可以包括具有适当功函数的导电层(由此亦被称为功函数层)及在功函数层上形成的导电材料层。在各个实例中，功函数层包括钽、氮化钽、硅化镍、硅化钴、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、其他适宜材料或其组合。在功函数层上形成的导电材料层包括适宜导电材料，诸如铝、钨或铜。导电材料层可额外或共同地包括多晶硅、钛、钽、金属合金、其他适宜材料及/或其组合。在形成金属栅极堆叠130之后，可执行化学机械平坦化(CMP)制程以提供金属栅极堆叠130、栅极间隔件140及层间介电层150的实质上共面的表面。
图4至图7、图9、图11、图13、图15、图17、图19及图21是在图3的阶段之后的沿着图2的线L1-L1截取的形成半导体结构的中间阶段的剖面图。参看图4，随后凹陷层间介电层150以形成低于金属栅极堆叠130的顶表面134的第一凹(例如，盘状)面152。此外，层间介电层150的第一凹面152亦低于栅极间隔件140的顶部。在一些实施例中，层间介电层150通过利用非电浆制作方法的蚀刻制程(诸如氧化物蚀刻)来凹陷，但本揭露的各个实施例不限于此。氧化物蚀刻是非电浆气体蚀刻，其中与栅极间隔件140及金属栅极堆叠130的蚀刻速率相比，层间介电层150在氧化物蚀刻制程中具有较高蚀刻速率。由此，凹陷层间介电层150，而栅极间隔件140及金属栅极堆叠130保持实质上完整。在一些实施例中，在氧化物蚀刻中的反应气体是HF及NH3的气体混合物，其不与金属反应。在一些实施例中，蚀刻制程的非电浆制作方法利用不同的HF/NH3气体比用于层间介电层150的凹陷加载控制，但本揭露的各个实施例不限于此。因此，已蚀刻的层间介电层150可以具有空间变化的厚度，并且形成远离半导体基板110的第一凹面152。层间介电层150的第一凹面152具有凹陷拋物线轮廓，例如，此轮廓具有较低中心区域及较高周边区域。
参看图5，随后凹陷栅极间隔件140以形成低于金属栅极堆叠130的顶部的第二凹面142。第二凹面142是栅极间隔件140的顶表面。拉回栅极间隔件140以邻接层间介电层150的第一凹面152。栅极间隔件140的拉回深度是在约0nm至约30nm的范围。若拉回深度是不足够的，则随后形成的护盔结构160a(例如，YSiO)的有效深度将减小，使得图17及图18A的后续CMG(切割金属栅极)蚀刻中的制程窗(Process window)将不足够。若将栅极间隔件140拉回过深，则图21及图22的后续CMP制程需要研磨更多的护盔结构160a。层间介电层150的第一凹面152及栅极间隔件140的第二凹面142可以组合地被称为凹面147。此外，归因于凹陷的栅极间隔件140暴露出金属栅极堆叠130的侧壁132，并且邻接栅极间隔件140的第二凹面142。在一些实施例中，栅极间隔件140通过远端电浆蚀刻制程来凹陷。远端电浆SiN蚀刻是干式蚀刻，如H3PO4湿式蚀刻应用，其具有SiN对氧化物的良好选择性，并且不具有湿式蚀刻的副作用。在一些实施例中，层间介电层150包括氧化硅，栅极间隔件140由氮化硅制成。与层间介电层150的蚀刻速率相比，栅极间隔件140在远端电浆蚀刻中具有较高蚀刻速率。由此，栅极间隔件140通过远端电浆蚀刻制程凹陷，而层间介电层150保持实质上完整。蚀刻栅极间隔件140使用与在蚀刻层间介电层150中使用的蚀刻剂不同的蚀刻剂来执行。在一些实施例中，蚀刻制程利用NF3及H2气体的组合作为用于在氮化硅与氧化硅之间的高选择性的蚀刻剂，但本揭露的各个实施例不限于此。因此，已蚀刻的栅极间隔件140可以具有空间变化的厚度，并且形成远离半导体基板110的第二凹面142。栅极间隔件140的第二凹面142具有邻接层间介电层150的较低区域及邻接金属栅极堆叠130的较高区域。
参看图6，护盔层160在层间介电层150的第一凹面152、栅极间隔件140的第二凹面142及金属栅极堆叠130上方形成。护盔层160与金属栅极堆叠130的侧壁132接触。护盔层160在层间介电层150的第一凹面152及栅极间隔件140的第二凹面142上方不共形地形成。护盔层160的此不共形形成制成具有不同几何形状的其顶表面162及底表面164。在一些其他实施例中，护盔层160通过适宜沉积技术(诸如化学气相沉积(CVD)或原子层沉积(ALD))不共形地形成以沉积足够厚的层，使得与其底表面164相比，其顶表面162具有较小曲率。护盔层160及层间介电层150是由不同材料制成。在一些实施例中，护盔层160可由包括氮化钛(TiN)、氮化钽(TaN)、或硅酸钇(YSiOx)的材料制成，但本揭露的各个实施例不限于此。此外，护盔层160的厚度是在约18nm至约30nm的范围。
参看图7，在形成护盔层160之后，护盔层160从其顶表面162研磨，直到到达金属栅极堆叠130。因此，护盔层160的剩余部分分别在凹面147上方形成。护盔层160的剩余部分被称为护盔结构160a。在一些实施例中，护盔层160使用化学机械平坦化(CMP)制程来研磨，但本揭露的各个实施例不限于此。在图7的CMP制程之后，护盔结构160a的厚度是在约8nm至约22nm的范围。若护盔结构160a(例如，YSiO)过厚，则因为需要研磨较厚护盔结构160a，护盔结构160a为图21及图22的CMP制程的负担。若护盔结构160a过浅，则不存在足够的护盔结构160a用于保护层间介电层150不受图17及图18A的后续CMG(切割金属栅极)蚀刻影响。护盔结构160a与金属栅极堆叠130的侧壁132接触。换言之，不由栅极间隔件140覆盖的金属栅极堆叠130的侧壁132与护盔结构160a形成界面。此外，由栅极间隔件140的顶表面及层间介电层150界定的凹面147与护盔结构160a接触。换言之，护盔结构160a具有在栅极间隔件140的顶表面(亦即，第二凹面142)及层间介电层150的顶表面(亦即，第一凹面152)上方共形的凸面(亦即，底表面164)。由此，护盔结构160a具有底表面164，底表面164具有随着护盔层160的厚度减小而增加的坡度。此外，在使用CMP制程研磨护盔层160之后，远离半导体基板110的金属栅极堆叠130的顶表面134与护盔结构160a的顶表面162实质上齐平。因此，护盔结构160a具有随着层间介电层150的厚度减小而增加的厚度，并且具有随着栅极间隔件140的厚度减小而增加的厚度。
图8、图10、图12、图14A、图16A、图18A、图20及图22是在图6的阶段之后沿着图2的线L2-L2截取的形成半导体结构的中间阶段的剖面图。图14B、图16B及图18B是在图12的阶段之后沿着图2的线L3-L3截取的形成半导体结构的中间阶段的剖面图。注意到，图8、图10、图12、图14A、图16A、图18A、图20及图22的阶段分别对应于图7、图9、图11、图13、图15、图17、图19及图21的阶段，并且图14B、图16B及图18B的阶段分别对应于图14A、图16A、图18A的阶段。参看图8，护盔结构160a在层间介电层150上方形成，并且与具有磊晶生长的半导体材料170的鳍112的上部114重叠。换言之，护盔结构160a覆盖源极/漏极区域。在研磨护盔层160以形成护盔结构160a之后，可以获得图7及图8所示的半导体结构100a。
参看图9及图10，在形成护盔结构160a之后，在护盔结构160a及金属栅极堆叠130a上方形成硬遮罩层190。硬遮罩层190可通过化学气相沉积(CVD)、物理气相沉积(PVD)及/或其他适当技术来沉积。此外，在一些实施例中，缓冲层180视情况在硬遮罩层190下方形成。硬遮罩层190可由氮化硅形成，缓冲层180可由氮化钛(TiN)形成，但本揭露的各个实施例不限于此方面。例如，硬遮罩层190可由碳化硅、氮氧化硅或其他适宜材料形成。
接下来，参看图11及图12，在硬遮罩层190上方形成光阻层210，并且随后图案化光阻层210以在金属栅极堆叠130及栅极间隔件140之上形成开口O1。此外，光阻层210的开口O1在鳍112的上部114中的两个上部之间的一位置之上形成。在一些实施例中，光阻层210使用超紫外线(EUV)光微影技术来图案化，但本揭露的各个实施例不限于此。因此，硬遮罩层190的部分从光阻层210的开口O1暴露出。
参看图13及图14A，移除硬遮罩层190从开口O1暴露出的部分，使得图案化硬遮罩层190来在金属栅极堆叠130之上与栅极间隔件140形成开口O2。此外，开口O2亦在护盔结构160a及层间介电层150之上。接下来，移除光阻层210。缓冲层180的部分经由开口O2暴露出。在一些实施例中，光阻层210通过湿式剥离及/或电浆灰化来移除，但本揭露的各个实施例不限于此。此外，开口O2亦可在图14B中以不同的剖面绘示。
参看图15及图16A，在形成硬遮罩层190的开口O1之后，在开口O2中的硬遮罩层190及缓冲层180上方视情况形成覆盖层190a。覆盖层190a及硬遮罩层190可由相同材料制成。例如，覆盖层190a由氮化硅形成，但本揭露的各个实施例不限于此。此外，覆盖层190a以可在图16B中以不同的剖面绘示。
接下来，参看图17，移除金属栅极堆叠130的部分及栅极间隔件140在开口O2下方的相邻部分以形成开口O3，并且因此浅沟槽隔离材料120的部分及层间介电层150经由开口O3暴露出。以此方式，可以切割金属栅极堆叠130，并且因此此步骤亦可以被称为切割金属栅极(CMG)制程。移除金属栅极堆叠130的部分及栅极间隔件140的部分包括使用一或多个蚀刻制程移除在硬遮罩层190的开口O2之下的覆盖层190a、缓冲层180、护盔结构160a及栅极间隔件140。
图18A是图17的阶段的另一剖面图。在选择性移除具有栅极间隔件140的金属栅极堆叠130之后，亦蚀刻在硬遮罩层190的开口O2下(参见图16A)且邻接已移除的金属栅极堆叠130的护盔结构160a及层间介电层150，并且开口O3在护盔结构160a及下层层间介电层150中形成。在一些实施例中，开口O3可延伸到分别在鳍112的上部114其中两者上磊晶生长的半导体材料170之间的一位置，而半导体材料170保持由层间介电层150覆盖，不由开口O3暴露出。换言之，磊晶材料(亦即，半导体材料170)的整体在蚀刻金属栅极堆叠130之后由层间介电层150覆盖。此外，开口O3亦可在图18B中以不同剖面绘示。
对于蚀刻金属栅极堆叠130，护盔结构160a与层间介电层150相比具有较高蚀刻抗性。由于护盔结构160a在层间介电层150的第一凹面152及栅极间隔件140的第二凹面142(参见图15)上方形成，在切割金属栅极堆叠130时层间介电层150的损失(ILD损失)可以减小到小于5nm，诸如4.7nm。换言之，层间介电层150的损失可以由护盔结构160a减小，并且可以精确地控制开口O3的深度。因此，切割金属栅极堆叠130的制程窗可以归因于减小的层间介电层150的损失而扩大。此外，当层间介电层150的损失减小或切割金属栅极堆叠130的制程窗扩大时，可以在形成开口O3时防止破坏磊晶生长的半导体材料170的问题。在一些实施例中，减小的开口O3的深度导致开口O3的底部处于不低于鳍112的上部114的顶部的一高度处。例如，开口O3的底部可处于鳍112的顶部之上的一高度处。
参看图19及图20，在切割具有栅极间隔件140的金属栅极堆叠130的部分以形成开口O3之后，介电材料220a在开口O3中并且在金属栅极堆叠130及护盔结构160a(或缓冲层180)的剩余部分上方形成，并且随后另一介电材料220b在开口O3中并在介电材料220a上方依次形成。在一些实施例中，介电材料220a及硬遮罩层190(参见图17)是由相同材料制成。图19所示的介电材料的数量是出于说明，并且本揭露的各个实施例不限于此。在一些实施例中，介电材料220a及220b在开口O3中不共形地形成。例如，可执行旋转涂覆制程以利用介电材料220a及220b填充开口O3。在一些实施例中，介电材料220a及220b由氮化硅形成。在其他实施例中，氧化硅、氮氧化硅或其他适宜介电材料亦可用于形成介电材料220a及220b。在一些实施例中，介电材料220a及220b可通过化学气相沉积(CVD)、物理气相沉积(PVD)及/或其他适宜技术来沉积。
由于沉积介电材料，因此开口O3由介电材料220a填满，并且介电材料220a及220b的部分可位于分别在鳍112的上部114其中两者上磊晶生长的半导体材料170之间。
参看图21及图22，在形成介电材料220a及220b之后，执行化学机械平坦化(CMP)制程。研磨介电材料220a及220b以及护盔结构160a，直到移除护盔结构160a并到达层间介电层150。因此，介电材料220a及220b在开口O3中的剩余部分从层间介电层150暴露出。介电材料220b位于介电材料220a中。此外，介电材料220a是在介电材料220b与层间介电层150之间。在先前提及的CMP制程之后，可以获得图21及图22所示的半导体装置100b。如图21所示，介电材料220a是具有第一部分221及第二部分222的介电结构。介电结构220a的第一部分221是在金属栅极堆叠130的两个金属栅极堆叠之间。介电结构220a的第二部分222从第一部分221延伸出，并且嵌入层间介电层150中。介电结构220a的第一部分221具有在低于介电结构220a的第二部分222的底部的一高度处的底部，并且在第一部分221的底部与第二部分222的底部之间的高度差是在约10nm至约70nm的范围。此外，如图22所示，介电结构220a的第二部分222具有在不低于半导体鳍112的顶部的一高度处的底部。在一些实施例中，介电结构220a的第二部分222的底部是在高于半导体鳍112的顶部的一高度处。
半导体装置100b可经历进一步的CMOS或MOS技术处理以形成本领域中已知的各种特征及区域。例如，后续处理可在半导体基板110上方形成各种触点/通孔/接线以及多层互连特征(例如，金属层及层间介电层)，半导体基板110经构造以连接鳍式场效晶体管(FinFET)的各种特征或结构。例如，多层互连包括垂直互连(诸如习知通孔或触点)以及水平互连(诸如金属接线)。各种互连特征可实现各种导电材料，包括铜、钨及/或硅化物。
在上述形成半导体结构的方法中，所形成的护盔结构在由层间介电层及栅极间隔件界定的凹面上方形成。由此，当晶圆经历CMG制程时，可以减少层间介电层(ILD)的高度损失，这继而在获自CMG制程的ILD中导致较小开口，其继而防止由CMG制程破坏磊晶源极/漏极材料。因此，CMG制程的制程窗可以归因于减小的ILD的高度损失而扩大。
根据一些实施例，一种形成半导体结构的方法包括：在半导体基板中的浅沟槽隔离(STI)材料上方形成金属栅极堆叠；在浅沟槽隔离材料上方形成层间介电层；凹陷层间介电层至低于金属栅极堆叠的顶表面的一高度处；在凹陷的层间介电层上方形成护盔结构；以及在形成护盔结构之后，蚀刻金属栅极堆叠直到到达浅沟槽隔离材料。
在一些实施例中，形成护盔结构包括在金属栅极堆叠及凹陷的层间介电层上方形成护盔层，以及研磨护盔层直到到达金属栅极堆叠。
在一些实施例中，形成护盔层包括在凹陷的层间介电层上方不共形地形成护盔层。
在一些实施例中，此方法进一步包括：在浅沟槽隔离材料上方形成栅极间隔件，其中金属栅极堆叠在栅极间隔件旁边形成；以及凹陷栅极间隔件以暴露金属栅极堆叠的侧壁，其中执行形成护盔结构使得护盔结构与金属栅极堆叠的侧壁接触。
在一些实施例中，护盔结构由氮化钛或硅化钇制成。
在一些实施例中，执行凹陷层间介电层，使得凹陷的层间介电层具有凹陷的顶表面。
在一些实施例中，执行蚀刻金属栅极堆叠，使得开口贯穿护盔结构到层间介电层中。
在一些实施例中，此方法进一步包括在开口中并在金属栅极堆叠及护盔结构上方形成介电材料，以及研磨介电材料直到暴露出层间介电层。
根据一些实施例，一种形成半导体结构的方法包括：在半导体基板中形成复数个鳍；在鳍之间形成浅沟槽隔离(STI)材料；在沟槽隔离材料及鳍上方形成金属栅极堆叠及栅极间隔件；蚀刻栅极间隔件，使得栅极间隔件的顶部低于金属栅极堆叠的顶部；在栅极间隔件的顶部上方形成护盔结构；以及在形成护盔结构之后，蚀刻金属栅极堆叠，直到到达沟槽隔离材料。
在一些实施例中，此方法进一步包括在蚀刻栅极间隔件之前形成层间介电层，其中执行形成护盔结构，使得护盔结构进一步在层间介电层上方形成。
在一些实施例中，此方法进一步包括在形成护盔结构之前蚀刻层间介电层。
在一些实施例中，蚀刻栅极间隔件使用的蚀刻剂与蚀刻层间介电层使用的蚀刻剂不同。
在一些实施例中，不使用电浆执行蚀刻层间介电层，并且使用电浆执行蚀刻栅极间隔件。
在一些实施例中，执行蚀刻金属栅极堆叠，使得开口穿过护盔结构形成到层间介电层中。
在一些实施例中，此方法进一步包括利用介电材料填充开口。
在一些实施例中，执行蚀刻金属栅极堆叠，使得开口的底部处于不低于鳍的其中之一的顶部的一高度处。
在一些实施例中，此方法进一步包括：在形成栅极间隔件之后，在鳍的其中之一上形成磊晶材料；以及在磊晶材料上方形成层间介电层，其中护盔结构在层间介电层上方形成，并且在蚀刻金属栅极堆叠之后磊晶材料的整体由层间介电层覆盖。
在一些实施例中，对于蚀刻金属栅极堆叠，护盔结构与层间介电层相比具有较高蚀刻抗性。
根据一些实施例，一种形成半导体结构的方法包括：在第一及第二鳍上形成第一及第二磊晶结构；在第一及第二磊晶结构上方形成层间介电层；跨过第一及第二鳍形成金属栅极堆叠；在形成金属栅极堆叠之后凹陷层间介电层；在凹陷的层间介电层上方形成护盔结构；穿过金属栅极堆叠及护盔结构形成开口，此开口在第一及第二鳍之间；以及在开口中形成介电结构。
在一些实施例中，此方法进一步包括对护盔结构及介电结构执行化学机械平坦化制程，直到到达层间介电层。
上文概述了若干实施例的特征，使得熟悉此项技术者可更好地理解本揭露的态样。熟悉此项技术者应了解，可轻易使用本揭露作为设计或修改其他制程及结构的基础，以便实施本文所介绍的实施例的相同目的及/或实现相同优点。熟悉此项技术者亦应认识到，此类等效结构并未脱离本揭露的精神及范畴，且可在不脱离本揭露的精神及范畴的情况下产生本文的各种变化、替代及更改。

Claims (1)

1.一种形成半导体结构的方法，其特征在于，包含：
在一半导体基板中的一浅沟槽隔离材料上方形成一金属栅极堆叠；
在该浅沟槽隔离材料上方形成一层间介电层；
将该层间介电层凹陷至低于该金属栅极堆叠的一顶表面的一高度；
在凹陷的该层间介电层上方形成一护盔结构；以及
在形成该护盔结构之后，蚀刻该金属栅极堆叠直到到达该浅沟槽隔离材料。
CN201811251062.4A 2017-11-22 2018-10-25 形成半导体结构的方法 Pending CN109817581A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201762590178P 2017-11-22 2017-11-22
US62/590,178 2017-11-22
US16/115,394 2018-08-28
US16/115,394 US10672613B2 (en) 2017-11-22 2018-08-28 Method of forming semiconductor structure and semiconductor device

Publications (1)

Publication Number Publication Date
CN109817581A true CN109817581A (zh) 2019-05-28

Family

ID=66533962

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811251062.4A Pending CN109817581A (zh) 2017-11-22 2018-10-25 形成半导体结构的方法

Country Status (3)

Country Link
US (2) US10672613B2 (zh)
CN (1) CN109817581A (zh)
TW (1) TWI740072B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108807267B (zh) * 2017-04-26 2020-12-08 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
US10886269B2 (en) * 2018-09-18 2021-01-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US11335603B2 (en) 2020-06-26 2022-05-17 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-layered insulating film stack

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9245805B2 (en) 2009-09-24 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium FinFETs with metal gates and stressors
US8486834B2 (en) * 2011-05-24 2013-07-16 Nanya Technology Corporation Method for manufacturing memory device
US8962400B2 (en) 2011-07-07 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. In-situ doping of arsenic for source and drain epitaxy
US8598028B2 (en) * 2011-12-22 2013-12-03 Taiwan Semiconductor Manufacturing Company, Ltd. Gate height loss improvement for a transistor
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US9159824B2 (en) 2013-02-27 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with strained well regions
US9093514B2 (en) 2013-03-06 2015-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Strained and uniform doping technique for FINFETs
US10861748B2 (en) * 2013-11-28 2020-12-08 Institute of Microelectronics, Chinese Academy of Sciences Semiconductor arrangement and method for manufacturing the same
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9608116B2 (en) 2014-06-27 2017-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. FINFETs with wrap-around silicide and method forming the same
CN105575885B (zh) * 2014-10-14 2021-07-06 联华电子股份有限公司 半导体元件及其制作方法
US9418897B1 (en) 2015-06-15 2016-08-16 Taiwan Semiconductor Manufacturing Company, Ltd. Wrap around silicide for FinFETs
CN106683990B (zh) * 2015-11-06 2021-03-30 联华电子股份有限公司 半导体元件及其制作方法
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US9812363B1 (en) 2016-11-29 2017-11-07 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of forming same
US10355095B2 (en) * 2017-03-31 2019-07-16 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET structure with composite gate helmet
US10134604B1 (en) * 2017-04-28 2018-11-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US10269636B2 (en) * 2017-05-26 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of fabricating the same
US10522392B2 (en) * 2017-05-31 2019-12-31 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of fabricating the same
US10269787B2 (en) * 2017-06-29 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Metal gate structure cutting process
US10157790B1 (en) * 2017-09-28 2018-12-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method for manufacturing the same
US10468527B2 (en) * 2017-11-15 2019-11-05 Taiwan Semiconductor Manufacturing Co., Ltd. Metal gate structure and methods of fabricating thereof
US10109525B1 (en) * 2017-11-21 2018-10-23 United Microelectronics Corp. Fabrication method and structure of semiconductor device with contact and plug
US11031290B2 (en) * 2017-11-30 2021-06-08 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure with cutting depth control and method for fabricating the same

Also Published As

Publication number Publication date
US20190157090A1 (en) 2019-05-23
US10672613B2 (en) 2020-06-02
US10879074B2 (en) 2020-12-29
TW201926549A (zh) 2019-07-01
US20200294804A1 (en) 2020-09-17
TWI740072B (zh) 2021-09-21

Similar Documents

Publication Publication Date Title
US10672892B2 (en) Self-aligned epitaxy layer
US20230215935A1 (en) Fets and methods of forming fets
US10943901B2 (en) Semiconductor device and method
US9704883B2 (en) FETS and methods of forming FETS
CN109841619B (zh) 半导体结构切割工艺和由此形成的结构
CN107316904A (zh) FinFET及其形成方法
CN108807270A (zh) Finfet器件及其形成方法
CN109841506A (zh) 半导体装置
CN106252350A (zh) FinFET器件和形成方法
KR20180069701A (ko) FinFET 구조체 및 이를 형성하는 방법
US20180286811A1 (en) Semiconductor Device and Method
CN106469684B (zh) 半导体装置及其形成方法
US11404315B2 (en) Method for manufacturing semiconductor device
CN109817564A (zh) 用于半导体器件中的噪声隔离的结构和方法
US11217486B2 (en) Semiconductor device and method
US10510867B2 (en) FinFETs and methods of forming the same
CN107039508A (zh) 半导体装置
CN109817581A (zh) 形成半导体结构的方法
CN109585560A (zh) 半导体元件的制造方法
KR102521890B1 (ko) 반도체 장치
CN109841617A (zh) 鳍式场效晶体管装置结构
CN112750775A (zh) 半导体装置的形成方法
CN106971975A (zh) 半导体装置的制造方法
CN110875392B (zh) FinFET器件及其形成方法
US11121129B2 (en) Semiconductor device

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination