CN109817268A - 一种熔丝信号的多路选择电路、方法及半导体存储器 - Google Patents

Abstract

本发明提出一种熔丝信号的多路选择电路，包括信号选择模块，用于接收第一熔丝信号、第二熔丝信号和控制信号，当控制信号为高电平时，输出第一熔丝信号，当所述控制信号为低电平时，输出所述第二熔丝信号；脉冲产生模块，用于接收控制信号，当控制信号由低电平转变为高电平时，产生上升沿脉冲信号，当控制信号由高电平转变为低电平时，产生下降沿脉冲信号；信号锁存模块，其输入端连接于信号选择模块和脉冲产生模块，当接收上升沿脉冲信号时，锁存第一熔丝信号，当接收下降沿脉冲信号时，锁存第二熔丝信号。通过对两个独立的熔丝信号的绕线端口进行选择，共用一条信号线，可以节约绕线资源，进而可以从整体上减少电路的尺寸大小。

Description

一种熔丝信号的多路选择电路、方法及半导体存储器

技术领域

本发明涉及半导体存储技术领域，尤其涉及一种熔丝信号的多路选择电路、方法及半导体存储器。

背景技术

在当今的集成电路设计中，大多数的电路都是芯片尺寸敏感电路。因此，在常规的设计中都会设置许多进行测试的熔丝信号绕线。然而，这些测试模式和熔丝信号的绕线会占用许多空间和绕线资源从而影响这个芯片的最终尺寸。

以上的说明仅仅是为了帮助本领域技术人员理解本发明的背景，不代表以上内容为本领域技术人员所公知或知悉。

发明内容

本发明实施例提供一种熔丝信号的多路选择电路，以至少解决现有技术中的以上技术问题。

第一方面，本发明实施例提供了一种熔丝信号的多路选择电路，包括

信号选择模块，包括用于接收第一熔丝信号的第一输入端、用于接收第二熔丝信号的第二输入端、用于接收控制信号的控制端，以及第一输出端，其中当所述控制端接收到的所述控制信号为高电平时，所述第一输出端输出所述第一熔丝信号；以及当所述控制端接收到的所述控制信号为低电平时，所述第一输出端输出所述第二熔丝信号；

脉冲产生模块，包括用于接收所述控制信号的第三输入端和用于输出脉冲信号的第二输出端和第三输出端，其中，当所述第三输入端接收到的所述控制信号由低电平转变为高电平时，所述第二输出端输出上升沿脉冲信号；以及当所述第三输入端接收到的所述控制信号由高电平转变为低电平时，所述第三输出端输出产生下降沿脉冲信号；以及

信号锁存模块，包括与所述信号选择模块的所述第一输出端连接的第四输入端和第五输入端、以及与所述脉冲产生模块的所述第二输出端连接的第六输入端、以及与所述脉冲产生模块的第三输出端连接的第七输入端，其中，当所述第六输入端接收到所述脉冲产生模块生成的所述上升沿脉冲信号时，所述信号锁存模块锁存从所述第四输入端接收的所述第一熔丝信号；以及当所述第七输入端接收到所述脉冲产生模块生成的所述下降沿脉冲信号时，所述信号锁存模块锁存从所述第五输入端接收所述第二熔丝信号。

结合第一方面，本发明实施例在第一方面的第一种实现方式中，所述信号选择模块包括第一缓冲器和第二缓冲器；

所述第一缓冲器，用于从所述第一输入端接收所述第一熔丝信号和从所述控制端接收所述控制信号，以及当所述控制信号为高电平时，所述第一缓冲器导通，并将所述第一熔丝信号输出至所述第一输出端；

所述第二缓冲器，用于从所述第二输入端接收所述第二熔丝信号和从所述控制端接收所述控制信号，以及当所述控制信号为低电平时，所述第二缓冲器导通，并将所述第二熔丝信号输出至所述第一输出端。

结合第一方面，本发明在第一方面的第二种实现方式中，所述脉冲产生模块包括第一脉冲电路和第二脉冲电路；

所述第一脉冲电路，用于从所述控制端接收所述控制信号，当所述控制信号由低电平转变为高电平时，所述第一脉冲电路输出所述上升沿脉冲信号至所述第二输出端；

所述第二脉冲电路，用于从所述控制端接收所述控制信号，当所述控制信号由高电平转变为低电平时，所述第二脉冲电路输出所述下降沿脉冲信号至所述第三输出端。

结合第一方面的第二种实现方式，本发明在第一方面的第三种实现方式中，所述第一脉冲电路包括第一延迟单元、第一信号翻转器和与门逻辑器；

其中在所述第一脉冲电路中，由所述第三输入端依次经过所述第一延迟单元、所述第一信号翻转器与所述与门逻辑器的输入端连接成所述控制信号两路传输至所述与门逻辑器的其中一路，由所述第三输入端直接与所述与门逻辑器的输入端连接成所述控制信号两路传输至所述与门逻辑器的另一路；

所述与门逻辑器输出脉冲信号至所述第二输出端。

结合第一方面的第二种实现方式，本发明在第一方面的第四种实现方式中，所述第二脉冲电路包括第二延迟单元、第二信号翻转器和与非门逻辑器；

其中在所述第二脉冲电路中，由所述第三输入端通过所述第二延迟单元与所述与非门逻辑器的输入端连接成所述控制信号两路传输至所述与非门逻辑器的其中一路，由所述第三输入端通过所述第二信号翻转器与所述与非门逻辑器的输入端连接成所述控制信号两路传输至所述与非门逻辑器的另一路；

所述与非门逻辑器输出脉冲信号至所述第三输出端。

结合第一方面，本发明在第一方面的第五种实现方式中，所述信号锁存模块包括第一触发器和第二触发器；

所述第一触发器分别与所述第一输出端和所述第二输出端连接，当接收所述上升沿信号时，所述第一触发器导通，并对所述第一熔丝信号进行锁存；

所述第二触发器分别与所述第一输出端和所述第三输出端连接，当接收所述下降沿信号时，所述第二触发器导通，并对所述第二熔丝信号进行锁存。

第二方面，本发明实施例还提供了一种熔丝信号的多路选择方法，包括以下步骤：

接收控制信号、第一熔丝信号和第二熔丝信号至所述信号选择模块，其中所述控制信号更接收至所述脉冲产生模块；；

当所述控制信号由低电平转变为高电平时，所述信号锁存模块对所述第一熔丝信号进行锁存；

当所述控制信号由高电平转变为低电平时，所述信号锁存模块对所述第二熔丝信号进行锁存。

第三方面，本发明实施例还提供一种半导体存储器，包括第一方面的熔丝信号的多路选择电路。

本发明实施例采用上述技术方案，具备如下有益效果：通过对两个独立的熔丝信号的绕线端口进行选择，共用一条信号线，可以节约绕线资源，进而可以从整体上减少电路的尺寸大小。

上述概述仅仅是为了说明书的目的，并不意图以任何方式进行限制。除上述描述的示意性的方面、实施方式和特征之外，通过参考附图和以下的详细描述，本发明进一步的方面、实施方式和特征将会是容易明白的。

附图说明

在附图中，除非另外规定，否则贯穿多个附图相同的附图标记表示相同或相似的部件或元素。这些附图不一定是按照比例绘制的。应该理解，这些附图仅描绘了根据本发明公开的一些实施方式，而不应将其视为是对本发明范围的限制。

图1为本发明实施例一的熔丝信号的多路选择电路的整体示意图。

图2为控制信号由低变高时第一脉冲电路中的控制信号的时序图。

图3为控制信号由低变高时第二脉冲电路中的控制信号的时序图。

图4为控制信号由高变低时第一脉冲电路中的控制信号的时序图。

图5为控制信号由高变低时第二脉冲电路中的控制信号的时序图。

具体实施方式

在下文中，仅简单地描述了某些示例性实施例。正如本领域技术人员可认识到的那样，在不脱离本发明的精神或范围的情况下，可通过各种不同方式修改所描述的实施例。因此，附图和描述被认为本质上是示例性的而非限制性的。

在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接，还可以是通信；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。

在本发明中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度小于第二特征。

下文的公开提供了许多不同的实施方式或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。

本发明实施例旨在解决现有技术中需要每个熔丝信号都需要占用一条绕线，从而导致芯片尺寸过大的技术问题，本发明实施例通过采用一个多路选择电路，使两个熔丝信号共用一条绕线，从而减少了绕线的数量，整体上减少电路的尺寸大小。

具体通过以下的实施例对本发明实施例的技术方案进行介绍。

实施例一

请参阅图1，其为本发明实施例一的熔丝信号的多路选择电路的整体示意图。

本发明实施例一提供了一种熔丝信号的多路选择电路100，包括信号选择模块110、脉冲产生模块120和信号锁存模块130。

其中，所述信号选择模块110，包括用于接收第一熔丝信号FA的第一输入端A1、用于接收第二熔丝信号FB的第二输入端A2、用于接收控制信号CTRL的控制端A3，以及第一输出端A4，其中当所述控制端A3接收到的所述控制信号为高电平时，所述第一输出端A4输出所述第一熔丝信号；以及当所述控制端A3接收到的所述控制信号为低电平时，所述第一输出端A4输出所述第二熔丝信号；

脉冲产生模块120，包括用于接收所述控制信号的第三输入端B1和用于输出脉冲信号的第二输出端B2和第三输出端B3，其中，当所述第三输入端B1接收到的所述控制信号由低电平转变为高电平时，所述第二输出端B2输出上升沿脉冲信号；以及当所述第三输入端B1接收到的所述控制信号由高电平转变为低电平时，所述第三输出端B3输出产生下降沿脉冲信号；以及

信号锁存模块130，包括与所述信号选择模块的所述第一输出端A1连接的第四输入端C1和第五输入端C2，以及与所述脉冲产生模块的所述第二输出端连接的第六输入端C3、以及与所述脉冲产生模块的第三输出端B4连接的第七输入端C4，其中，当所述第六输入端C3接收到所述脉冲产生模块生成的所述上升沿脉冲信号时，所述信号锁存模块锁存从所述第四输入端C1接收的所述第一熔丝信号；以及当所述第七输入端C4接收到所述脉冲产生模块生成的所述下降沿脉冲信号时，所述信号锁存模块锁存从所述第五输入端C2接收所述第二熔丝信号。

进一步，以下分别对上述信号选择模块110、脉冲产生模块120和信号锁存模块130的具体构成进行介绍，分别如下：

本实施例一中，所述信号选择模块110包括第一缓冲器111和第二缓冲器112。

所述第一缓冲器111，用于从所述第一输入端A1接收所述第一熔丝信号FA和从所述控制端A3接收所述控制信号，以及当所述控制信号为高电平时，所述第一缓冲器导通，并将所述第一熔丝信号输出至所述第一输出端A4；

所述第二缓冲器112，用于从所述第二输入端A2接收所述第二熔丝信号和从所述控制端A3接收所述控制信号，以及当所述控制信号为低电平时，所述第二缓冲器导通，并将所述第二熔丝信号输出至所述第一输出端A4。

需要说明的是，本发明在本实施例一中采用缓冲器对熔丝信号进行选择输出，而本发明也可以采用其他的选择电路方式。

在本实施例一中，所述脉冲产生模块120包括第一脉冲电路121和第二脉冲电路122。

所述第一脉冲电路121，用于从所述控制端A3接收所述控制信号，当所述控制信号由低电平转变为高电平时，所述第一脉冲电路121输出所述上升沿脉冲信号至所述第二输出端B2；

所述第二脉冲电路122，用于从所述控制端A3接收所述控制信号，当所述控制信号由高电平转变为低电平时，所述第二脉冲电路输出所述下降沿脉冲信号至所述第三输出端B3。

其中，所述第一脉冲电路121包括第一延迟单元121a、第一信号翻转器121b和与门逻辑器121c。

其中在所述第一脉冲电路121中，由所述第三输入端B1依次经过所述第一延迟单元121a、所述第一信号翻转器121b与所述与门逻辑器121c的输入端连接成所述控制信号两路传输至所述与门逻辑器的其中一路，由所述第三输入端B1直接与所述与门逻辑器121c的输入端连接成所述控制信号两路传输至所述与门逻辑器的另一路。

所述与门逻辑器121c输出脉冲信号至所述第二输出端B2。

所述第二脉冲电路122包括第二延迟单元122a、第二信号翻转器122b和与非门逻辑器122c。

其中在所述第二脉冲电路122中，由所述第三输入端B1通过所述第二延迟单元122a与所述与非门逻辑器122c的输入端连接成所述控制信号两路传输至所述与非门逻辑器122c的其中一路，由所述第三输入端B1通过所述第二信号翻转器122b与所述与非门逻辑器122c的输入端连接成所述控制信号两路传输至所述与非门逻辑器122c的另一路。

所述与非门逻辑器122c输出脉冲信号至所述第三输出端B3。

在本实施例一，所述信号锁存模块130包括第一触发器131和第二触发器132。

所述第一触发器131分别与所述第一输出端A4和所述第二输出端B2连接，当接收所述上升沿信号时，所述第一触发器131导通，并对所述第一熔丝信号FA进行锁存；

所述第二触发器132分别与所述第一输出端A4和所述第三输出端B3连接，当接收所述下降沿信号时，所述第二触发器132导通，并对所述第二熔丝信号FB进行锁存。

以下具体介绍以下本实施例一的熔丝信号的多路选择电路的工作原理及过程：

当控制信号由低电平转为高电平时，此时第一缓冲器111导通，而第二缓冲器112截止。其中，在第一脉冲电路中，控制信号分为两路，其中一路依次经过所述延迟单元121a、所述信号翻转器121b与所述与门逻辑器121c的输入端连接，另一路直接与所述与门逻辑器121c的输入端连接。

请参阅图2，其为控制信号由低变高时第一脉冲电路中的控制信号的时序图。控制信号CTRL经过第一延迟单元121a时，对控制信号CTRL进行延迟。然后，再经过翻转器121b后，控制信号CTRL进行翻转，即如图2中所示的CTRL_inv。然后，将初始控制信号CTRL与CTRL_inv进行逻辑“与”处理后，形成具备上升沿的脉冲信号。即此时第一触发器131导通，对熔丝信号FA进行锁存处理。

而在第二脉冲电路122中，所述控制信号CTRL分为两路，其中一路通过所述第二延迟单元122b与所述与非门逻辑器122c的输入端连接，另一路通过所述第二信号翻转器122b与所述与非门逻辑器122c的输入端连接。

如图3所示，其为控制信号由低变高时第二脉冲电路中的控制信号的时序图。控制信号CTRL经过第一延迟单元122a后，对控制信号进行延迟处理，如图3中CTRL_delay所示。同时控制信号经过翻转器122b后，高低电平产生翻转，如图3中CTRL_inv所示。对两路信号进行逻辑“与非”处理后，形成的为高电平，因此此时第二触发器不导通。

同理，当控制信号由高电平转为低电平时，此时第一缓冲器111截止，而第二缓冲器112导通。

请参阅图4，其为控制信号由高变低时第一脉冲电路中的控制信号的时序图。对于第一脉冲电路，控制信号CTRL经过第一延迟单元121a时，对控制信号CTRL进行延迟。然后，再经过翻转器121b后，控制信号CTRL进行翻转，即如图2中所示的CTRL_inv。然后，将初始控制信号CTRL与CTRL_inv进行逻辑“与”处理后，保持低电平。即此时第一触发器131截止。

如图5所示，其为控制信号由高变低时第二脉冲电路中的控制信号的时序图。控制信号CTRL经过第一延迟单元122a后，对控制信号进行延迟处理，如图3中CTRL_delay所示。同时控制信经过翻转器122b后，高低电平产生翻转，如图3中CTRL_inv所示。对两路信号进行逻辑“与非”处理后，形成的了具备下降沿的脉冲信号，因此此时第二触发器导通，对第二熔丝信号进行锁存处理。

实施例二

本发明实施例二基于实施例一的基础上，提供了一种熔丝信号的多路选择方法，包括以下步骤：

S110：接收控制信号、第一熔丝信号和第二熔丝信号至所述信号选择模块，其中所述控制信号更接收至所述脉冲产生模块。

S120：当所述控制信号由低电平转变为高电平时，所述信号锁存模块对所述第一熔丝信号进行锁存。

S130：当所述控制信号由高电平转变为低电平时，所述信号锁存模块对所述第二熔丝信号进行锁存。

本实施例二与实施例一的实现原理相同，故不再赘述。

实施例三

本发明实施例三还提供一种半导体存储器，包括上述实施例一所述的熔丝信号的多路选择电路。

综上，本发明通过对两个独立的熔丝信号的绕线端口进行选择，共用一条信号线，可以节约绕线资源，进而可以从整体上减少电路的尺寸大小。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到其各种变化或替换，这些都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (8)

1.一种熔丝信号的多路选择电路，其特征在于，包括

信号选择模块，包括用于接收第一熔丝信号的第一输入端、用于接收第二熔丝信号的第二输入端、用于接收控制信号的控制端、以及第一输出端，其中当所述控制端接收到的所述控制信号为高电平时，所述第一输出端输出所述第一熔丝信号；以及当所述控制端接收到的所述控制信号为低电平时，所述第一输出端输出所述第二熔丝信号；

脉冲产生模块，包括用于接收所述控制信号的第三输入端和用于输出脉冲信号的第二输出端和第三输出端，其中，当所述第三输入端接收到的所述控制信号由低电平转变为高电平时，所述第二输出端输出上升沿脉冲信号；以及当所述第三输入端接收到的所述控制信号由高电平转变为低电平时，所述第三输出端输出产生下降沿脉冲信号；以及

信号锁存模块，包括与所述信号选择模块的所述第一输出端连接的第四输入端和第五输入端、以及与所述脉冲产生模块的所述第二输出端连接的第六输入端、以及与所述脉冲产生模块的第三输出端连接的第七输入端，其中，当所述第六输入端接收到所述脉冲产生模块生成的所述上升沿脉冲信号时，所述信号锁存模块锁存从所述第四输入端接收的所述第一熔丝信号；以及当所述第七输入端接收到所述脉冲产生模块生成的所述下降沿脉冲信号时，所述信号锁存模块锁存从所述第五输入端接收所述第二熔丝信号。

2.根据权利要求1所述熔丝信号的多路选择电路，其特征在于，所述信号选择模块包括第一缓冲器和第二缓冲器；

所述第一缓冲器，用于从所述第一输入端接收所述第一熔丝信号和从所述控制端接收所述控制信号，以及当所述控制信号为高电平时，所述第一缓冲器导通，并将所述第一熔丝信号输出至所述第一输出；

所述第二缓冲器，用于从所述第二输入端接收所述第二熔丝信号和从所述控制端接收所述控制信号，以及当所述控制信号为低电平时，所述第二缓冲器导通，并将所述第二熔丝信号输出至所述第一输出端。

3.根据权利要求1所述熔丝信号的多路选择电路，其特征在于，所述脉冲产生模块包括第一脉冲电路和第二脉冲电路；

所述第一脉冲电路，用于从所述控制端接收所述控制信号，当所述控制信号由低电平转变为高电平时，所述第一脉冲电路输出所述上升沿脉冲信号至所述第二输出端；

所述第二脉冲电路，用于从所述控制端接收所述控制信号，当所述控制信号由高电平转变为低电平时，所述第二脉冲电路输出所述下降沿脉冲信号至所述第三输出端。

4.根据权利要求3所述熔丝信号的多路选择电路，其特征在于，所述第一脉冲电路包括第一延迟单元、第一信号翻转器和与门逻辑器；

其中在所述第一脉冲电路中，由所述第三输入端依次经过所述第一延迟单元、所述第一信号翻转器与所述与门逻辑器的输入端连接成所述控制信号两路传输至所述与门逻辑器的其中一路，由所述第三输入端直接与所述与门逻辑器的输入端连接成所述控制信号两路传输至所述与门逻辑器的另一路；

所述与门逻辑器输出脉冲信号至所述第二输出端。

5.根据权利要求3所述熔丝信号的多路选择电路，其特征在于，所述第二脉冲电路包括第二延迟单元、第二信号翻转器和与非门逻辑器；

其中在所述第二脉冲电路中，由所述第三输入端通过所述第二延迟单元与所述与非门逻辑器的输入端连接成所述控制信号两路传输至所述与非门逻辑器的其中一路，由所述第三输入端通过所述第二信号翻转器与所述与非门逻辑器的输入端连接成所述控制信号两路传输至所述与非门逻辑器的另一路；

所述与非门逻辑器输出脉冲信号至所述第三输出端。

6.根据权利要求1至5中任意一项所述熔丝信号的多路选择电路，其特征在于，所述信号锁存模块包括第一触发器和第二触发器；

所述第一触发器分别与所述第一输出端和所述第二输出端连接，当接收所述上升沿信号时，所述第一触发器导通，并对所述第一熔丝信号进行锁存；

所述第二触发器分别与所述第一输出端和所述第三输出端连接，当接收所述下降沿信号时，所述第二触发器导通，并对所述第二熔丝信号进行锁存。

7.一种应用于如权利要求1至5中任意一项所述熔丝信号的多路选择电路的选择方法，其特征在于，包括以下步骤：

接收控制信号、第一熔丝信号和第二熔丝信号至所述信号选择模块，其中所述控制信号更接收至所述脉冲产生模块；

当所述控制信号由低电平转变为高电平时，所述信号锁存模块对所述第一熔丝信号进行锁存；

当所述控制信号由高电平转变为低电平时，所述信号锁存模块对所述第二熔丝信号进行锁存。

8.一种半导体存储器，其特征在于，包括如权利要求1至5中任意一项所述的熔丝信号的多路选择电路。