CN109815176A - 特定dma数据发送方法、接收方法、系统及介质 - Google Patents

Abstract

本发明提供一种特定DMA数据发送方法、接收方法、系统及介质，应用于作为发送端和接收端的电子设备，所述电子设备包括内存、CPU和DMA，所述特定DMA数据发送接收方法包括：DMA接收源于CPU指令后，从内存读取数据并发送，以及将接收数据存储，然后向CPU发送中断指令；在发送端，从内存中读取纯载荷数据并加入地址、类型信息作为数据包发送，在接收端，DMA控制器包含的过滤器自动将数据按照DA/SA等字段分开为多组，每组按照乒乓机制进行存储，并对接收数据顺序进行重组，还原发送端的纯载荷数据。通过特定DMA控制方法节省CPU资源的同时也提供了多种控制信息即时交互手段。

Description

特定DMA数据发送方法、接收方法、系统及介质

技术领域

本发明属于高速以太网应用领域，涉及一种高速以太网数据传输控制方法，特别是涉及一种特定DMA数据发送方法、接收方法、系统及介质。

背景技术

DMA控制器主要功能为传输数据。DMA控制器获得总线控制权后，CPU即刻挂起或只执行内部操作，此时DMA控制器输出读写命令，直接控制RAM与I/O接口进行DMA传输。待数据传输完成后发送中断至CPU，CPU再开始执行对DMA控制寄存器和内存的下一步操作。

DMA控制下，存储器和外部设备间直接进行数据传送，传送过程不需要CPU的参与，只需在开始时提供传送数据的起始位置和数据长度。传统的基于描述符的DMA对内存进行数据的读写，首先要通过CPU发送控制指令查找相应描述符地址，通过该描述符信息映射到相应存储单元，完成对数据的读写或存储过程。描述符地址的增加会显著增加逻辑资源消耗，此外，读写的数据不仅包含有效数据字段，包含DA，SA，Type等字段信息，在高速以太网如100G以太网传输时，内存读写数据过长也会延缓读取速率，使得系统整体传输效率有限。因为读写的数据包包含多个字段且内容完整，考虑以太网协议特性，不保证DMA一定会按顺序读取或存储数据包，另外DMA存入内存的数据包不会按照地址进行分类，会显著增加后续数据处理工作量。

因此，如何提供一种高速以太网数据传输DMA控制方法，以解决现有技术描述符地址的增加会显著增加逻辑资源消耗，高速以太网传输时内存读写数据过长会延缓读取速率，使得系统整体传输效率降低，增加后续数据处理工作量，实已成为本领域技术人员亟待解决的技术问题。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种特定DMA数据发送方法、接收方法、系统及介质，用于解决现有技术CPU资源消耗大，效率低，数据处理工作量大的问题。

为实现上述目的及其他相关目的，本发明提供一种特定DMA数据发送方法，其特征在于，应用于作为发送端的电子设备，所述电子设备包括内存、CPU和DMA，所述特定DMA数据发送方法包括：DMA接收源于CPU的中断包发送指令后，从内存读取并发送中断包，然后向CPU发送中断指令；DMA接收CPU数据包发送指令后，从内存中读取纯载荷数据并加入地址、长度、类型信息作为数据包发送，同时发送的数据包个数的计数值加1后自动填入数据包的索引字段，所述纯载荷数据为所述数据包中除地址、类型信息以外的数据；DMA数据包发送完毕，向CPU发送中断。

于本发明的一实施例中，在DMA接收源于CPU的中断包发送指令步骤之前，所述特定DMA数据发送方法还包括：

判断中断帧是否准备好，若是，则CPU发送中断包发送指令；若否，转入CPU设置的寄存器开始位数值是否为1的步骤；若为1，则执行所述数据包计数清零的步骤；若为0，返回判断中断帧是否准备好的步骤；所述中断帧为高速以太网中断包的传输格式。

于本发明的一实施例中，所述中断包在内存中存储形式为包括地址信息、类型信息的完整形式；所述地址信息包括源地址信息和目的地址信息。

于本发明的一实施例中，在判断中断帧是否准备好步骤之前，所述特定DMA数据发送方法还包括：

系统上电复位后，对内存、寄存器、DMA进行初始化设置；

所述初始化设置包括：计数器清零操作、中断帧清零操作和/或寄存器默认关闭操作；

所述初始化设置是针对数据发送的初始化。

于本发明的一实施例中，所述数据包发送指令以CPU设置的寄存器开始位为标志，判断寄存器开始位是否置1，若是，则CPU发送数据包发送指令。

于本发明的一实施例中，所述DMA数据包为连续发送，当发送的数据包个数达到设定的上限值时，则表示所有数据包发送完毕。

于本发明的一实施例中，从内存中读取纯载荷数据时，DMA按地址顺序，根据乒乓反转跳变，读取内存中固定长度字段的纯载荷数据，并加入地址、类型信息进行封装，发送数据包；

所述地址顺序具体指CPU将所述纯载荷数据存储到内存中，并将内存地址和长度设置到与之对应的DMA控制寄存器中，同时CPU将数据包的地址、类型信息存储到DMA控制寄存器中，所述固定长度字段的纯载荷数据按照地址顺序有唯一内存地址。

本发明又提供一种特定DMA数据接收方法，其特征在于，应用于作为接收端的电子设备；所述特定DMA数据接收方法包括：接收以太网包，并对以太网包进行过滤操作，以判断其地址是否匹配，若否，则丢弃该以太网包；所述以太网包包括：中断包和数据包；若是，则根据以太网包的类型，判断该以太网包是否为中断包；若是，则根据对应起始地址将中断包完整写入对应地址内存；若否，则提取纯载荷数据按索引字段依次写入对应地址内存；其中，所述地址包括：源地址和目的地址。

于本发明的一实施例中，在接收以太网包步骤之前，所述特定DMA数据接收方法还包括：

系统上电复位后，对DMA控制寄存器进行初始化设置，设置完成后开启所述DMA控制寄存器；

所述初始化设置包括：计数器清零操作和/或寄存器默认关闭操作；

所述初始化设置是针对数据接收的初始化。

于本发明的一实施例中，所述判断其地址是否匹配的步骤为CPU预先设置的地址信息条件，CPU设置多组自定义地址信息过滤条件，并为每组地址信息分配对应的乒乓机制内存空间，支持一对一、多对一、一对多和多对多的数据传输；

所述根据以太网包的类型，判断该以太网包是否为中断包的步骤为CPU预先设置的类型信息条件，CPU设置多组类型信息过滤条件，并为每组类型信息分配对应的乒乓机制内存空间。

于本发明的一实施例中，所述写入对应地址内存为乒乓机制内存，检测乒乓反转跳变确定存储地址；

所述乒乓反转跳变位于16位索引字段的最高位，用来反转触发数据的乒乓机制操作；

所述索引字段最高位为乒乓标记，除乒乓标记以外的字段为计数值，计数值最大值可配置，当计数值达到最大时数值归0，并对最高位乒乓数值反转切换，即由0跳1，或由1跳0；接收端根据索引字段确定纯载荷数据存储具体位置，其中由乒乓标记选择乒乓机制内存中的一个，是针对内存地址0还是内存地址1，由计数值选择具体存储地址。

于本发明的一实施例中，所述提取纯载荷数据为在所述数据包接收时，DMA将接收的数据包按照源地址、目的地址过滤并分类，将匹配相同源地址、目的地址条件的数据包进行拆解并提取纯载荷数据得到固定长度字段。

于本发明的一实施例中，所述数据包在内存中的数据为连续的纯载荷数据，且接收端高度还原发送端的纯载荷数据，与接收端的以太网包接收顺序无关。

本发明又提供一种特定DMA数据发送系统，其特征在于，所述特定DMA数据发送系统包括：

中断包发送模块，用于DMA接收源于CPU的中断包发送指令后，从内存读取并发送中断包，然后向CPU发送中断指令；

数据包发送模块，用于DMA接收CPU数据包发送指令后，从内存中读取纯载荷数据并加入地址、类型信息作为数据包发送，同时发送的数据包个数的计数值加1，所述纯载荷数据为所述数据包中除地址、类型信息以外的数据；

反馈模块，用于DMA数据包发送完毕，向CPU发送中断。

本发明又提供一种特定DMA数据接收系统，其特征在于，所述特定DMA数据接收系统包括：

地址判断模块，用于接收以太网包，并对以太网包进行过滤操作，以判断其地址是否匹配，若否，则丢弃该以太网包；所述以太网包包括：中断包和数据包；

若是，则调用一类型判断模块根据以太网包的类型，判断该以太网包是否为中断包；

若是，则调用一中断包接收模块根据对应起始地址将中断包完整写入对应地址内存；

若否，则调用一数据包接收模块提取纯载荷数据按索引字段依次写入对应地址内存；

其中，所述地址包括：源地址和目的地址。

本发明最后提供一种计算机可读存储介质，其上存储有计算机程序，其特征在于，该程序被处理器执行时实现所述特定DMA数据发送方法或实现所述特定DMA数据接收方法。

如上所述，本发明的一种特定DMA数据发送方法、接收方法、系统及介质，具有以下有益效果：

1、通过使用DMA控制寄存器代替DMA描述符实现对DMA过程的控制。由DMA控制器来封装和拆解以太网数据包，实现了内存中仅存储纯载荷数据，节省了CPU处理包结构的资源消耗；在接收端，DMA控制器包含的过滤器自动将数据按照DA/SA等字段分开存储，节省了CPU分类存储的资源消耗；DMA对数据块的操作采用固定内存的兵乓机制，节省了CPU分配和回收内存的资源消耗。

2、自定义一种以太网数据包字段，配合本DMA控制器，保证了接收数据重组的顺序，准确还原发送端的纯载荷数据。此外，DMA还额外支持中断包机制，通过中断包，可提供更多控制信息即时交互的手段。

附图说明

图1显示为本发明的一种特定DMA数据发送方法于一实施例中的电子设备连接图。

图2显示为本发明的一种特定DMA数据发送方法于一实施例中的原理流程图。

图3显示为本发明的一种特定DMA数据发送方法于一实施例中的发送流程图。

图4显示为本发明的一种特定DMA数据接收方法于一实施例中的原理流程图。

图5显示为本发明的一种特定DMA数据发送方法、接收方法于一实施例中的传输方式连接图。

图6显示为本发明的一种特定DMA数据接收方法于一实施例中的接收流程图。

图7显示为本发明的一种特定DMA数据发送方法、接收方法于一实施例中的乒乓操作示意图。

图8显示为本发明的一种特定DMA数据发送系统于一实施例中的系统原理图。

图9显示为本发明的一种特定DMA数据接收系统于一实施例中的系统原理图。

元件标号说明

1 电子设备

11 内存

12 CPU

13 DMA

131 DMA控制器

8 特定DMA数据发送系统

81 中断包发送模块

82 数据包发送模块

83 反馈模块

9 特定DMA数据接收系统

91 地址判断模块

92 类型判断模块

93 中断包接收模块

94 数据包接收模块

S201～S203 步骤

S301～S308 步骤

S401～S404 步骤

S601～S608 步骤

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。

需要说明的是，以下实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

实施例一

本实施例提供一种特定DMA数据发送方法，其特征在于，应用于作为发送端的电子设备，所述电子设备包括内存、CPU和DMA，所述特定DMA数据发送方法包括：

DMA接收源于CPU的中断包发送指令后，从内存读取并发送中断包，然后向CPU发送中断指令；

DMA接收CPU数据包发送指令后，从内存中读取纯载荷数据并加入地址、长度、类型信息作为数据包发送，同时发送的数据包个数的计数值加1后自动填入数据包的索引字段，所述纯载荷数据为所述数据包中除地址、类型信息以外的数据；

DMA数据包发送完毕，向CPU发送中断。

以下将结合图示对本实施例所提供的一种特定DMA数据发送方法进行详细说明。

请参阅图1，显示为本发明的一种特定DMA数据发送方法于一实施例中的电子设备连接图。本实施例所述特定DMA数据发送方法应用于如图1所述的电子设备1中，所述电子设备1包括内存11，CPU12及DMA13。所述DMA13包括DMA控制寄存器131。

内存11与CPU12及内存11与DMA13之间经AXI总线连接，DMA13通过读取CPU12配置的DMA控制寄存器131实现与高速以太网之间的数据接收与发送。

所述DMA13通过CPU12配置的DMA控制寄存器131，在发送端读取内存中有效数据，并加入DA，SA，Type等信息后发送完整数据包，或直接发送中断包；在接收端，对数据包和中断包经过滤器分类后进行乒乓处理，将数据包的纯载荷数据存储，或将中断包DA，SA，Type及纯载荷数据完整存储，从而实现对内存的读写访问。

所述内存11主要接收CPU12控制指令和DMA13读写指令，按数据起始地址来存储数据包和中断包；

所述CPU12可发送指令给内存11，配置DMA控制寄存器131，同时接收DMA13的中断指令，读取内存接收的中断包内容，实现传输模式的切换或自协商等功能。

请参阅图2，显示为本发明的一种特定DMA数据发送方法于一实施例中的原理流程图。如图2所示，所述一种特定DMA数据发送方法具体包括以下几个步骤：

S201，DMA接收源于CPU的中断包发送指令后，从内存读取并发送中断包，然后向CPU发送中断指令。

在本实施例中，在DMA接收源于CPU的中断包发送指令步骤之前，所述特定DMA数据发送方法还包括：

判断中断帧是否准备好，若是，则CPU发送中断包发送指令；若否，转入CPU设置的寄存器开始位数值是否为1的步骤；若为1，则执行所述数据包计数清零的步骤；若为0，返回判断中断帧是否准备好的步骤；

所述中断帧为高速以太网中断包的传输格式。

在本实施例中，所述中断包在内存中存储形式为包括地址信息、类型信息的完整形式；所述地址信息包括源地址信息和目的地址信息。

在本实施例中，在判断中断帧是否准备好步骤之前，所述特定DMA数据发送方法还包括：

系统上电复位后，对内存、寄存器、DMA进行初始化设置；

所述初始化设置包括：计数器清零操作、中断帧清零操作和/或寄存器默认关闭操作；

所述初始化设置是针对数据发送的初始化。

S202，DMA接收CPU数据包发送指令后，从内存中读取纯载荷数据并加入地址、长度、类型信息作为数据包发送，同时发送的数据包个数的计数值加1后自动填入数据包的索引字段，所述纯载荷数据为所述数据包中除地址、类型信息以外的数据。

在本实施例中，所述数据包发送指令以CPU设置的寄存器开始位为标志，判断寄存器开始位是否置1，若是，则CPU发送数据包发送指令。

在本实施例中，所述DMA数据包为连续发送，当发送的数据包个数达到设定的上限值时，则表示所有数据包发送完毕。

在本实施例中，从内存中读取纯载荷数据时，DMA按地址顺序，根据乒乓反转跳变，读取内存中固定长度字段的纯载荷数据，并加入地址、类型信息进行封装，发送数据包；

所述地址顺序具体指CPU将所述纯载荷数据存储到内存中，并将内存地址和长度设置到与之对应的DMA控制寄存器中，同时CPU将数据包的地址、类型信息存储到DMA控制寄存器中，所述固定长度字段的纯载荷数据按照地址顺序有唯一内存地址。

S203，DMA数据包发送完毕，向CPU发送中断。

具体地，请参阅图3，显示为本发明的一种特定DMA数据发送方法于一实施例中的发送流程图。如图3所示，所述一种特定DMA数据发送方法在DMA读取内存进行以太网包发送时，具体包括以下几个步骤：

S301，系统上电复位。

S302，初始化，系统上电复位后，软件对内存，寄存器，DMA等进行初始化配置。

所述软件对内存及相关寄存器进行配置，完成后设置开始位。

S303，中断帧是否准备好。

S304，若准备好，发送中断包，DMA从内存中读取中断包并发送出去。

所述步骤204中的中断包为手动发送，用于配置可调的控制参数，提供多种控制信息即时交互手段。

S305，向CPU发送中断。

在所述中断包发送时，从内存读取对应的64字节(无CRC)，并作为中断包发送出去，然后根据中断使能设置向CPU发送中断，完成后返回，继续判断中断帧是否准备好。

S306，若未准备好，检测CPU配置DMA控制寄存器后是否进行开启，DMA为发送数据包做准备。

S307，发送数据包。

若寄存器开启，开始发送数据包，首先对计数器清零，然后对总发送包计数器是否达到上限进行判断。

若是，清除寄存器开始位，并根据中断使能设置向CPU发送中断，从内存读取对应的64字节(无CRC)，并作为中断包发送出去，再根据中断使能设置向CPU发送中断；

若否，判断逻辑记录当前发送的计数值是否超过上限。若是，计数值清零，乒乓数值反转跳变；

若否，找到该数据包内存数据包起始地址并按照数据长度读取出来，整合DA、SA、Type及计数信息以及CRC组成发送以太网包，同时计数器加1，然后返回对总发送包计数器是否达到上限进行判断。

S308，向CPU发送中断。DMA在完成数据发送工作后向CPU发送中断进行信息反馈。

所述数据包的纯载荷数据字段是固定的，所以按照每个数据字段的地址持续读出内存中数据加入DA,SA及Type信息，每发送完1数据包后计数值加1，总发送包计数同样加1，然后继续寻找下一个数据字段发送。当计数值到最大后，乒乓数值反转，即由1变0或由0变1，计数值继续从0开始计数。当总发送包计数达到上限后，DMA自动发送1个中断包，用于向高速以太网传递发送完毕的信息，然后判断是否给CPU发送中断指令。

本实施例所提供的一种特定DMA数据发送方法通过使用DMA控制寄存器代替DMA描述符实现对DMA过程的控制，降低CPU资源消耗，提高了高速以太网数据传输效率，并且提供多种控制信息即时交互手段。

实施例二

本实施例提供一种特定DMA数据接收方法，其特征在于，应用于作为接收端的电子设备；所述特定DMA数据接收方法包括：

接收以太网包，并对以太网包进行过滤操作，以判断其地址是否匹配，若否，则丢弃该以太网包；所述以太网包包括：中断包和数据包；

若是，则根据以太网包的类型，判断该以太网包是否为中断包；

若是，则根据对应起始地址将中断包完整写入对应地址内存；

若否，则提取纯载荷数据按索引字段依次写入对应地址内存；

其中，所述地址包括：源地址和目的地址。

请参阅图4，显示为本发明的一种特定DMA数据接收方法于一实施例中的原理流程图。如图4所示，所述一种特定DMA数据接收方法具体包括以下几个步骤：

S401，接收以太网包，并对以太网包进行过滤操作，以判断其地址是否匹配，若否，则丢弃该以太网包。

在本实施例中，在接收以太网包步骤之前，所述特定DMA数据接收方法还包括：

系统上电复位后，对DMA控制寄存器进行初始化设置，设置完成后开启所述DMA控制寄存器；

所述初始化设置包括：计数器清零操作和/或寄存器默认关闭操作；

所述初始化设置是针对数据接收的初始化。

S402，若是，则根据以太网包的类型，判断该以太网包是否为中断包。

在本实施例中，所述判断其地址是否匹配的步骤为CPU预先设置的地址信息条件，CPU设置多组自定义地址信息过滤条件，并为每组地址信息分配对应的乒乓机制内存空间，支持一对一、多对一、一对多和多对多的数据传输；具体地，请参阅图5，图5显示为本发明的一种特定DMA数据发送方法、接收方法于一实施例中的传输方式连接图。如图5所示，DMA在数据发送时可发送给一个或多个DMA，DMA在数据接收时可接收源于一个或多个DMA的发送。

所述根据以太网包的类型，判断该以太网包是否为中断包的步骤为CPU预先设置的类型信息条件，CPU设置多组类型信息过滤条件，并为每组类型信息分配对应的乒乓机制内存空间。

S403，若是，则根据对应起始地址将中断包完整写入对应地址内存。

在本实施例中，所述写入对应地址内存为乒乓机制内存，检测乒乓反转跳变确定存储地址；

所述乒乓反转跳变位于16位索引字段的最高位，用来反转触发数据的乒乓机制操作；

所述索引字段最高位为乒乓标记，除乒乓标记以外的字段为计数值，计数值最大值可配置，当计数值达到最大时数值归0，并对最高位乒乓数值反转切换，即由0跳1，或由1跳0；接收端根据索引字段确定纯载荷数据存储具体位置，其中由乒乓标记选择乒乓机制内存中的一个，是针对内存地址0还是内存地址1，由计数值选择具体存储地址。

具体地，高速以太网数据包和中断包的传输格式中，帧头包含同步信息，速率及其它有效信息，DA为目标地址，SA为源地址，类型Type指明该包为数据包还是中断包，索引为16bit位宽字段，其中最高位为乒乓数值位，用来反转触发数据的乒乓操作；其余位用来计数，计数最大值可配。所述数据传输中的数据帧格式以表格形式编辑，参见表1数据帧结构表。

表1：数据帧结构表

帧头

DA

SA

类型

索引

数据

CRC

S404，若否，则提取纯载荷数据按顺序依次写入对应地址内存。

在本实施例中，所述提取纯载荷数据为在所述数据包接收时，DMA将接收的数据包按照源地址、目的地址过滤并分类，将匹配相同源地址、目的地址条件的数据包进行拆解并提取纯载荷数据得到固定长度字段。

在本实施例中，所述数据包在内存中的数据为连续的纯载荷数据，且接收端高度还原发送端的纯载荷数据，与接收端的以太网包接收顺序无关。

DMA接收源于CPU指令后，从内存读取数据并发送，以及将接收数据存储，然后向CPU发送中断指令；在发送端，从内存中读取纯载荷数据并加入地址、类型信息作为数据包发送，在接收端，DMA控制器包含的过滤器自动将数据按照DA/SA等字段分开为多组，每组按照乒乓机制进行存储，并对接收数据顺序进行重组，还原发送端的纯载荷数据。

具体地，请参阅图6，显示为本发明的一种特定DMA数据接收方法于一实施例中的接收流程图。如图6所示，所述一种特定DMA数据接收方法在DMA对接收到的以太网包写入内存时，具体包括以下几个步骤：

S601，系统上电复位。

S602，初始化。软件对接收时的DMA控制寄存器进行配置，完成后开启，可以判断是否接收到以太网包。若否，继续进行检测；若是，执行步骤S403。

S603，以太网包DA/SA匹配。

所述DA/SA预设M组，同样地，内存中也分配了M组对应存储空间，根据过滤器规则，若匹配其中一组，则该以太网包进入对应的处理通道。

S604，若无匹配，丢弃该包。

S605，Type匹配，类型Type指明该包为数据包还是中断包，匹配的以太网包开始检查Type值，确认该包为中断包还是数据包。

S606，若无匹配，丢弃该包。

S607，若为中断包，接收中断包，DMA根据对应的起始地址把中断包包括SA、DA、Type、DATA信息的64字节写入对应内存地址；登记中断状态；根据中断屏蔽寄存器决定是否发送中断至CPU。

S608，若为数据包，接收数据包，首先判断乒乓数值是否为1，若是，登记中断状态，根据中断使能寄存器决定是否发送中断至CPU；若否，DMA根据乒乓数值，选择对应的数据存储起始地址address0或address1，计算数据存储长度，把数据按顺序依次写入对应地址内存。

具体地，请参阅图7，图7显示为本发明的一种特定DMA数据发送方法、接收方法于一实施例中的乒乓操作示意图。如图7所示，所述内存中地址分为base_addr0和base_addr1两块，用来存储接收数据包的有效字段。其中，索引最高位为乒乓数值，低15位为计数使用。因为存在M组过滤器，所以对应每组过滤器，都存在base_addr0和base_addr1两块存储单元。当乒乓数值为0时，数据存入base_addr0对应单元，当乒乓数值为1时，数据存入base_addr1对应单元。这种设计优势在于，假如当base_addr0存储到阈值时，乒乓数值触发跳转base_addr1再开始存储操作，此时CPU可发送指令对base_addr0的数据进行处理，避免了等数据全部存储完毕后CPU进行处理操作，多线程的处理方式提高了数据处理效率。

本实施例所提供的一种特定DMA数据接收方法通过使用DMA控制寄存器代替DMA描述符实现对DMA过程的控制，降低CPU资源消耗，提高了高速以太网数据传输效率，并且提供多种控制信息即时交互手段。

实施例三

本实施例提供一种特定DMA数据发送系统，其特征在于，所述特定DMA数据发送系统包括：

中断包发送模块，用于DMA接收源于CPU的中断包发送指令后，从内存读取并发送中断包，然后向CPU发送中断指令；

数据包发送模块，用于DMA接收CPU数据包发送指令后，从内存中读取纯载荷数据并加入地址、长度、类型信息作为数据包发送，同时发送的数据包个数的计数值加1后自动填入数据包的索引字段，所述纯载荷数据为所述数据包中除地址、类型信息以外的数据；

反馈模块，用于DMA数据包发送完毕，向CPU发送中断。

以下将结合图示对本实施例所提供的一种特定DMA数据发送系统进行详细说明。本实施例所述的一种特定DMA数据发送系统，应用于如图1、图2、图3、图5和图7所示的一种特定DMA数据发送方法。

请参阅图8，显示为本发明的一种特定DMA数据发送系统于一实施例中的系统原理图。如图8所示，所述一种特定DMA数据发送系统8包括：中断包发送模块81、数据包发送模块82和反馈模块83。

中断包发送模块81，用于DMA13接收源于CPU12的中断包发送指令后，从内存11读取并发送中断包，然后向CPU12发送中断指令；

数据包发送模块82，用于DMA13接收CPU12数据包发送指令后，从内存11中读取纯载荷数据并加入地址、长度、类型信息作为数据包发送，同时发送的数据包个数的计数值加1后自动填入数据包的索引字段，所述纯载荷数据为所述数据包中除地址、类型信息以外的数据；

反馈模块83，用于DMA13数据包发送完毕，向CPU12发送中断。

需要说明的是，应理解以上推荐系统的各个模块的划分仅仅是一种逻辑功能的划分，实际实现时可以全部或部分集成到一个物理实体上，也可以物理上分开。且这些模块可以全部以软件通过处理元件调用的形式实现；也可以全部以硬件的形式实现；还可以部分模块通过处理元件调用软件的形式实现，部分模块通过硬件的形式实现。例如，x模块可以为单独设立的处理元件，也可以集成在上述装置的某一个芯片中实现，此外，也可以以程序代码的形式存储于上述装置的存储器中，由上述装置的某一个处理元件调用并执行以上x模块的功能。其它模块的实现与之类似。此外这些模块全部或部分可以集成在一起，也可以独立实现。这里所述的处理元件可以是一种集成电路，具有信号的处理能力。在实现过程中，上述方法的各步骤或以上各个模块可以通过处理器元件中的硬件的集成逻辑电路或者软件形式的指令完成。

例如，以上这些模块可以是被配置成实施以上方法的一个或多个集成电路，例如：一个或多个特定集成电路(ApplicationSpecificIntegratedCircuit，简称ASIC)，或，一个或多个微处理器(digitalsingnalprocessor，简称DSP)，或，一个或者多个现场可编程门阵列(FieldProgrammableGateArray，简称FPGA)等。再如，当以上某个模块通过处理元件调度程序代码的形式实现时，该处理元件可以是通用处理器，例如中央处理器(CentralProcessingUnit，简称CPU)或其它可以调用程序代码的处理器。再如，这些模块可以集成在一起，以片上系统(system-on-a-chip，简称SOC)的形式实现。

本实施例所提供的一种特定DMA数据发送系统通过使用DMA控制寄存器代替DMA描述符实现对DMA过程的控制，降低CPU资源消耗，提高了高速以太网数据传输效率，并且提供多种控制信息即时交互手段。

实施例四

本实施例提供一种特定DMA数据接收系统，其特征在于，所述特定DMA数据接收系统包括：

地址判断模块，用于接收以太网包，并对以太网包进行过滤操作，以判断其地址是否匹配，若否，则丢弃该以太网包；所述以太网包包括：中断包和数据包；

若是，则调用一类型判断模块根据以太网包的类型，判断该以太网包是否为中断包；

若是，则调用一中断包接收模块根据对应起始地址将中断包完整写入对应地址内存；

若否，则调用一数据包接收模块提取纯载荷数据按索引字段依次写入对应地址内存；

其中，所述地址包括：源地址和目的地址。

以下将结合图示对本实施例所提供的一种特定DMA数据接收系统进行详细说明。本实施例所述的一种特定DMA数据接收系统，应用于如图1、图4、图5、图6和图7所示的一种特定DMA数据接收方法。

请参阅图9，显示为本发明的一种特定DMA数据接收系统于一实施例中的系统原理图。如图9所示，所述一种特定DMA数据接收系统9包括：地址判断模块91、类型判断模块92、中断包接收模块93和数据包接收模块94。

地址判断模块91，用于接收以太网包，并对以太网包进行过滤操作，以判断其地址是否匹配，若否，则丢弃该以太网包；

若是，则调用一类型判断模块92根据以太网包的类型，判断该以太网包是否为中断包；

若是，则调用一中断包接收模块93根据对应起始地址将中断包完整写入对应地址内存；

若否，则调用一数据包接收模块94提取纯载荷数据按索引字段依次写入对应地址内存；

需要说明的是，应理解以上推荐系统的各个模块的划分仅仅是一种逻辑功能的划分，实际实现时可以全部或部分集成到一个物理实体上，也可以物理上分开。且这些模块可以全部以软件通过处理元件调用的形式实现；也可以全部以硬件的形式实现；还可以部分模块通过处理元件调用软件的形式实现，部分模块通过硬件的形式实现。例如，x模块可以为单独设立的处理元件，也可以集成在上述装置的某一个芯片中实现，此外，也可以以程序代码的形式存储于上述装置的存储器中，由上述装置的某一个处理元件调用并执行以上x模块的功能。其它模块的实现与之类似。此外这些模块全部或部分可以集成在一起，也可以独立实现。这里所述的处理元件可以是一种集成电路，具有信号的处理能力。在实现过程中，上述方法的各步骤或以上各个模块可以通过处理器元件中的硬件的集成逻辑电路或者软件形式的指令完成。

例如，以上这些模块可以是被配置成实施以上方法的一个或多个集成电路，例如：一个或多个特定集成电路(ApplicationSpecificIntegratedCircuit，简称ASIC)，或，一个或多个微处理器(digitalsingnalprocessor，简称DSP)，或，一个或者多个现场可编程门阵列(FieldProgrammableGateArray，简称FPGA)等。再如，当以上某个模块通过处理元件调度程序代码的形式实现时，该处理元件可以是通用处理器，例如中央处理器(CentralProcessingUnit，简称CPU)或其它可以调用程序代码的处理器。再如，这些模块可以集成在一起，以片上系统(system-on-a-chip，简称SOC)的形式实现。

在上述实施例中，本发明还提供一种计算机可读存储介质，其上存储有计算机程序，其特征在于，该程序被处理器执行时实现所述一种在双连接切换场景下降低数据传输时延的方法。

本领域普通技术人员可以理解：实现上述各方法实施例的全部或部分步骤可以通过计算机程序相关的硬件来完成。前述的计算机程序可以存储于一计算机可读存储介质中。该程序在执行时，执行包括上述各方法实施例的步骤；而前述的存储介质包括：ROM、RAM、磁碟或者光盘等各种可以存储程序代码的介质。

综上所述，本发明所述的一种特定DMA数据发送方法、接收方法、系统及介质，通过使用DMA控制寄存器代替DMA描述符实现对DMA过程的控制，降低CPU资源消耗，提高了高速以太网数据传输效率，并且提供多种控制信息即时交互手段。本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (16)

1.一种特定DMA数据发送方法，其特征在于，应用于作为发送端的电子设备，所述电子设备包括内存、CPU和DMA，所述特定DMA数据发送方法包括：

DMA接收源于CPU的中断包发送指令后，从内存读取并发送中断包，然后向CPU发送中断指令；

DMA接收CPU数据包发送指令后，从内存中读取纯载荷数据并加入地址、长度、类型信息作为数据包发送，同时发送的数据包个数的计数值加1后自动填入数据包的索引字段，所述纯载荷数据为所述数据包中除地址、类型信息以外的数据；

DMA数据包发送完毕，向CPU发送中断。

2.根据权利要求1所述的特定DMA数据发送方法，其特征在于，在DMA接收源于CPU的中断包发送指令步骤之前，所述特定DMA数据发送方法还包括：

判断中断帧是否准备好，若是，则CPU发送中断包发送指令；若否，转入CPU设置的寄存器开始位数值是否为1的步骤；若为1，则执行所述数据包计数清零的步骤；若为0，返回判断中断帧是否准备好的步骤；

所述中断帧为高速以太网中断包的传输格式。

3.根据权利要求2所述的特定DMA数据发送方法，其特征在于，

所述中断包在内存中存储形式为包括地址信息、类型信息的完整形式；

所述地址信息包括源地址信息和目的地址信息。

4.根据权利要求2所述的特定DMA数据发送方法，其特征在于，在判断中断帧是否准备好步骤之前，所述特定DMA数据发送方法还包括：

系统上电复位后，对内存、寄存器、DMA进行初始化设置；

所述初始化设置包括：计数器清零操作、中断帧清零操作和/或寄存器默认关闭操作；

所述初始化设置是针对数据发送的初始化。

5.根据权利要求1所述的特定DMA数据发送方法，其特征在于，所述数据包发送指令以CPU设置的寄存器开始位为标志，判断寄存器开始位是否置1，若是，则CPU发送数据包发送指令。

6.根据权利要求1所述的特定DMA数据发送方法，其特征在于，

所述DMA数据包为连续发送，当发送的数据包个数达到设定的上限值时，则表示所有数据包发送完毕。

7.根据权利要求1所述的特定DMA数据发送方法，其特征在于，

从内存中读取纯载荷数据时，DMA按地址顺序，根据乒乓反转跳变，读取内存中固定长度字段的纯载荷数据，并加入地址、类型信息进行封装，发送数据包；

所述地址顺序具体指CPU将所述纯载荷数据存储到内存中，并将内存地址和长度设置到与之对应的DMA控制寄存器中，同时CPU将数据包的地址、类型信息存储到DMA控制寄存器中，所述固定长度字段的纯载荷数据按照地址顺序有唯一内存地址。

8.一种特定DMA数据接收方法，其特征在于，应用于作为接收端的电子设备；所述特定DMA数据接收方法包括：

接收以太网包，并对以太网包进行过滤操作，以判断其地址是否匹配，若否，则丢弃该以太网包；其中，所述以太网包包括：中断包和数据包；

若是，则根据以太网包的类型，判断该以太网包是否为中断包；

若是，则根据对应起始地址将中断包完整写入对应地址内存；

若否，则提取纯载荷数据按索引字段依次写入对应地址内存；

其中，所述地址包括：源地址和目的地址。

9.根据权利要求8所述的特定DMA数据接收方法，其特征在于，在接收以太网包步骤之前，所述特定DMA数据接收方法还包括：

系统上电复位后，对DMA控制寄存器进行初始化设置，设置完成后开启所述DMA控制寄存器；

所述初始化设置包括：计数器清零操作和/或寄存器默认关闭操作；

所述初始化设置是针对数据接收的初始化。

10.根据权利要求8所述的特定DMA数据接收方法，其特征在于，

所述判断其地址是否匹配的步骤为CPU预先设置的地址信息条件，CPU设置多组自定义地址信息过滤条件，并为每组地址信息分配对应的乒乓机制内存空间，支持一对一、多对一、一对多和多对多的数据传输；

所述根据以太网包的类型，判断该以太网包是否为中断包的步骤为CPU预先设置的类型信息条件，CPU设置多组类型信息过滤条件，并为每组类型信息分配对应的乒乓机制内存空间。

11.根据权利要求8所述的特定DMA数据接收方法，其特征在于，

所述写入对应地址内存为乒乓机制内存，检测乒乓反转跳变确定存储地址；

所述乒乓反转跳变位于16位索引字段的最高位，用来反转触发数据的乒乓机制操作；

所述索引字段最高位为乒乓标记，除乒乓标记以外的字段为计数值，计数值最大值可配置，当计数值达到最大时数值归0，并对最高位乒乓数值反转切换，即由0跳1，或由1跳0；接收端根据索引字段确定纯载荷数据存储具体位置，其中由乒乓标记选择乒乓机制内存中的一个，是针对内存地址0还是内存地址1，由计数值选择具体存储地址。

12.根据权利要求8所述的特定DMA数据接收方法，其特征在于，

所述提取纯载荷数据为在所述数据包接收时，DMA将接收的数据包按照源地址、目的地址过滤并分类，将匹配相同源地址、目的地址条件的数据包进行拆解并提取纯载荷数据得到固定长度字段。

13.根据权利要求8所述的特定DMA接收方法，其特征在于，

所述数据包在内存中的数据为连续的纯载荷数据，且接收端高度还原发送端的纯载荷数据，与接收端的以太网包接收顺序无关。

14.一种特定DMA数据发送系统，其特征在于，所述特定DMA数据发送系统包括：

中断包发送模块，用于DMA接收源于CPU的中断包发送指令后，从内存读取并发送中断包，然后向CPU发送中断指令；

数据包发送模块，用于DMA接收CPU数据包发送指令后，从内存中读取纯载荷数据并加入地址、长度、类型信息作为数据包发送，同时发送的数据包个数的计数值加1后自动填入数据包的索引字段，所述纯载荷数据为所述数据包中除地址、类型信息以外的数据；

反馈模块，用于DMA数据包发送完毕，向CPU发送中断。

15.一种特定DMA数据接收系统，其特征在于，所述特定DMA数据接收系统包括：

地址判断模块，用于接收以太网包，并对以太网包进行过滤操作，以判断其地址是否匹配，若否，则丢弃该以太网包；其中，所述以太网包包括：中断包和数据包

若是，则调用一类型判断模块根据以太网包的类型，判断该以太网包是否为中断包；

若是，则调用一中断包接收模块根据对应起始地址将中断包完整写入对应地址内存；

若否，则调用一数据包接收模块提取纯载荷数据按索引字段依次写入对应地址内存；

其中，所述地址包括：源地址和目的地址。

16.一种计算机可读存储介质，其上存储有计算机程序，其特征在于，该程序被处理器执行时实现权利要求1至7任一项所述特定DMA数据发送方法或实现权利要求8至13任一项所述特定DMA数据接收方法。