CN109801906A - 一种Wettable Flank封装结构及其制备方法 - Google Patents
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Abstract
本发明涉及一种Wettable Flank封装结构及其制备方法,所述封装结构包括引线框架(1),所述引线框架(1)包括基岛(11)和引脚(12),所述基岛(11)上通过胶片胶(2)设置有芯片(3),所述芯片(3)外围区域包封有塑封料(4),所述塑封料(4)四周通过切割形成第一台阶(5),所述第一台阶(5)四周通过切割形成第二台阶(6),所述第二台阶(6)区域的引脚(12)裸露在外,所述基岛(11)和引脚(12)裸露在外的表面上设置有保护镀层(7)。本发明它能够克服传统DFN产品引脚面积过小、焊接高度低而产生PCB贴装焊锡易开裂以及PCB贴装焊锡后无法检测确认焊点质量或检测确认困难的问题。
Description
技术领域
本发明涉及一种Wettable Flank(可润湿侧爬)封装结构及其制备方法,属于半导体封装技术领域。
背景技术
传统DFN是一种无引脚封装,呈正方形或矩形,封装底部中央位置有一个大面积裸露基岛用来导热,围绕大基岛的封装外围四周有实现电气连结的导电引脚。引脚面积较小,并且DFN产品与印刷电路板之间的焊接高度低,当DFN产品与印刷电路板热膨胀系数不同时,会导致引脚焊锡开裂。
传统DFN产品引脚在塑封体正下方形成,因此,检查焊点质量时,采用传统视觉检查技术,困难且耗时,需要将PCB倾斜一定的角度才可能进行检测确认;采用X-ray检查技术,因焊锡高度低,焊锡量少也需要精度更高的专用设备才能满足检查要求。此时,电测试是确定焊接端子电连接性的唯一方法。但是在某些应用中,所有终端的全电测试比较困难或不完整。
发明内容
本发明所要解决的技术问题是针对上述现有技术提供一种Wettable Flank封装结构及其制备方法,它能够克服传统DFN产品引脚面积过小、焊接高度低而产生PCB贴装焊锡易开裂以及PCB贴装焊锡后无法检测确认焊点质量或检测确认困难的问题。
本发明解决上述问题所采用的技术方案为:一种Wettable Flank封装结构,它包括引线框架,所述引线框架包括基岛和引脚,所述基岛上通过装片胶设置有芯片,所述芯片外围区域包封有塑封料,所述塑封料四周通过切割形成第一台阶,所述第一台阶四周通过切割形成第二台阶,所述第二台阶区域的引脚裸露在外,所述基岛和引脚裸露在外的表面上设置有保护镀层。
一种Wettable Flank封装结构的制备方法,所述方法包括以下步骤:
步骤一、取一DFN引线框架,引线框架单颗产品的四周引脚与相邻产品引脚互连导通,并在DFN引线框架上进行装片、球焊和包封作业;
步骤二、对引脚区域的塑封体上利用刀片进行第一次切割,形成第一凹槽;
步骤三、在第一凹槽上利用激光进行第二次切割,形成第二凹槽,第二凹槽区域的引脚裸露在外,第二次切割宽度小于第一次切割宽度;
步骤四、将引线框架底部及切割裸露的引脚表面镀敷一层保护层;
步骤五、从引线框架背面利用刀片进行第第三次切割,第三次切割宽度小于第二次切割宽度,将单颗产品切割分离成型。
优选的,步骤二中第一凹槽处预留包封厚度40~60um。
优选的,步骤四中保护层采用锡、镍金或镍钯金。
一种Wettable Flank封装结构的制备方法,所述方法包括以下步骤:
步骤一、取一DFN引线框架,引线框架单颗产品的四周引脚与相邻产品引脚互连导通,并在DFN引线框架上进行装片、球焊和包封作业;
步骤二、对引脚区域的塑封体上利用刀片进行第一次切割,形成第一凹槽;
步骤三、在第一凹槽上利用激光进行第二次切割,第二次切割宽度小于第一次切割宽度,第一凹槽的塑封体形成第一台阶,引脚区域形成第二凹槽,第二凹槽区域的引脚裸露在外;
步骤四、从引线框架背面利用刀片进行第三次切割,第三次切割宽度小于第二次切割宽度,将单颗产品切割分离成型;
步骤五、单颗产品通过化镀方式将裸露的基岛和引脚表面镀上可焊层。
优选的,步骤二中第一凹槽处预留包封厚度40~60um。
优选的,步骤五中保护层采用锡、镍金或镍钯金。
与现有技术相比,本发明的优点在于:
1、本发明具有外露引脚结构,可在SMT贴装后便于视觉检测设备检测焊点质量情况,可应用于汽车电子领域,提供了可焊性的视觉指标,并降低了检查时间;
2、本发明外露引脚结构可增加SMT焊锡面积,增强引脚与PCB的结合力,通过可润湿侧爬结构,增加引脚上锡能力,一定程度上减少了焊锡开裂的风险;
3、本发明加工工艺简单,通过成熟的切割工艺即可实现外露引脚的目的,操作上比其他Wettable Flank制备工艺更方便可行,且成本更低。
附图说明
图1为本发明一种Wettable Flank封装结构的示意图。
图2为本发明一种Wettable Flank封装结构焊锡的结构示意图。
图3~图7为本发明一种Wettable Flank封装结构制备方法实施例1的各工序流程示意图。
图8~图12为本发明一种Wettable Flank封装结构制备方法实施例2的各工序流程示意图。
其中:
引线框架1
基岛11
引脚12
装片胶2
芯片3
塑封体4
第一台阶5
第二台阶6
保护镀层7
锡膏8
PCB板9。
具体实施方式
以下结合附图实施例对本发明作进一步详细描述。
参见图1、图2,本发明涉及的一种Wettable Flank封装结构,它包括引线框架1,所述引线框架1包括基岛11和引脚12,所述基岛11上通过胶片胶2设置有芯片3,所述芯片3外围区域包封有塑封料4,所述塑封料4四周通过切割形成第一台阶5,所述第一台阶5四周通过切割形成第二台阶6,所述第二台阶6区域的引脚12裸露在外,所述基岛11和引脚12裸露在外的表面上设置有保护镀层7;
实施例1:
本发明一种Wettable Flank封装结构的制备方法,它包括以下步骤:
步骤一、参见图3,取一DFN引线框架,引线框架单颗产品的四周引脚与相邻产品引脚互连导通,并在DFN引线框架上进行装片、球焊和包封作业;
步骤二、参见图4,对引脚区域的塑封体上利用刀片进行第一次切割,塑封体形成第一凹槽,第一凹槽处预留包封厚度40~60um,优选为50um;
步骤三、参见图5,在第一凹槽上利用激光进行第二次切割,第二次切割宽度小于第二次切割宽度,引脚上方形成第二凹槽,第二凹槽区域的引脚裸露在外;
步骤四、参见图6,将引线框架底部及切割裸露的引脚表面镀敷一层保护层,可以是电镀锡、NiAu、NiPaAu,亦或是通过其他方式形成的防氧化保护层;
步骤五、参见图7,从引线框架背面利用刀片进行第三次切割,第三次切割宽度小于第二次切割宽度,将单颗产品切割分离成型。
实施例2:
本发明一种Wettable Flank封装结构的制备方法,它包括以下步骤:
步骤一、参加图8,取一DFN引线框架,引线框架单颗产品的四周引脚与相邻产品引脚互连导通,并在DFN引线框架上进行装片、球焊和包封作业;
步骤二、参见图9,对引脚区域的塑封体上进行刀片一次切割,形成第一凹槽,第一凹槽处预留包封厚度40~60um,优选为50um;
步骤三、参见图10,在第一凹槽上利用激光进行第二次切割,第二次切割宽度小于第二次切割宽度,引脚上方形成第二凹槽,第二凹槽区域的引脚裸露在外;
步骤四、参见图11,从引线框架背面利用刀片进行第三次切割,第三次切割宽度小于第二次切割宽度,将单颗产品切割成型;
步骤五、参见图12,单颗产品通过化镀方式将裸露的基岛和引脚表面镀上可焊层。
上述实施例外,本发明还包括有其他实施方式,凡采用等同变换或者等效替换方式形成的技术方案,均应落入本发明权利要求的保护范围之内。
Claims (6)
1.一种Wettable Flank封装结构,其特征在于:它包括引线框架(1),所述引线框架(1)包括基岛(11)和引脚(12),所述基岛(11)上通过胶片胶(2)设置有芯片(3),所述芯片(3)外围区域包封有塑封料(4),所述塑封料(4)四周通过切割形成第一台阶(5),所述第一台阶(5)四周通过切割形成第二台阶(6),所述第二台阶(6)区域的引脚(12)裸露在外,所述基岛(11)和引脚(12)裸露在外的表面上设置有保护镀层(7)。
2.一种Wettable Flank封装结构的制备方法,其特征在于所述方法包括以下步骤:
步骤一、取一DFN引线框架,引线框架单颗产品的四周引脚与相邻产品引脚互连导通,并在DFN引线框架上进行装片、球焊和包封作业;
步骤二、对引脚区域的塑封体上利用刀片进行第一次切割,形成第一凹槽;
步骤三、在第一凹槽上利用激光进行第二次切割,第二次切割宽度小于第一次切割宽度,形成第二凹槽,第二凹槽区域的引脚裸露在外;
步骤四、将引线框架底部及切割裸露的引脚表面镀敷一层保护层;
步骤五、从引线框架背面利用刀片进行第三次切割,第三次切割宽度小于第二次切割宽度,将单颗产品切割成型。
3.一种Wettable Flank封装结构的制备方法,其特征在于所述方法包括以下步骤:
步骤一、取一DFN引线框架,引线框架单颗产品的四周引脚与相邻产品引脚互连导通,并在DFN引线框架上进行装片、球焊和包封作业;
步骤二、对引脚区域的塑封体上利用刀片进行第一次切割,形成第一凹槽;
步骤三、在第一凹槽上利用激光进行第二次切割,第二次切割宽度小于第一次切割宽度,形成第二凹槽,第二凹槽区域的引脚裸露在外;
步骤四、从引线框架背面利用刀片进行第三次切割,第三次切割宽度小于第二次切割宽度,将单颗产品切割分离成型;
步骤五、单颗产品通过化镀方式将裸露的基岛和引脚表面镀上可焊层。
4.根据权利要求2或3所述的一种Wettable Flank封装结构的制备方法,其特征在于:步骤二中第一凹槽处预留包封厚度40~60um。
5.根据权利要求2所述的一种Wettable Flank封装结构的制备方法,其特征在于:步骤四中保护层采用锡、镍金或镍钯金。
6.根据权利要求3所述的一种Wettable Flank封装结构的制备方法,其特征在于:步骤五中保护层采用锡、镍金或镍钯金。
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---|---|---|---|---|
WO2022183393A1 (zh) * | 2021-03-03 | 2022-09-09 | 泉州三安半导体科技有限公司 | Led封装器件及其制备方法 |
CN118398589A (zh) * | 2024-06-28 | 2024-07-26 | 苏州元脑智能科技有限公司 | 一种bga芯片封装结构和测试方法 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20150262919A1 (en) * | 2014-03-14 | 2015-09-17 | Texas Instruments Incorporated | Structure and method of packaged semiconductor devices with qfn leadframes having stress-absorbing protrusions |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20150262919A1 (en) * | 2014-03-14 | 2015-09-17 | Texas Instruments Incorporated | Structure and method of packaged semiconductor devices with qfn leadframes having stress-absorbing protrusions |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2022183393A1 (zh) * | 2021-03-03 | 2022-09-09 | 泉州三安半导体科技有限公司 | Led封装器件及其制备方法 |
CN118398589A (zh) * | 2024-06-28 | 2024-07-26 | 苏州元脑智能科技有限公司 | 一种bga芯片封装结构和测试方法 |
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