CN109791879A - 碳化硅外延衬底和制造碳化硅半导体器件的方法 - Google Patents

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Abstract

本发明涉及一种碳化硅外延衬底，所述碳化硅外延衬底包含：碳化硅单晶衬底，所述碳化硅单晶衬底具有100mm以上的直径并且包括相对于{0001}面以大于0°且不小于8°的角度倾斜的主表面；碳化硅外延层，所述碳化硅外延层形成在所述主表面上并具有20μm以上的厚度；以及基面位错，所述基面位错包含在所述碳化硅外延层中并且具有连接到包含在所述碳化硅外延层中的螺纹螺旋位错的一端和存在于所述碳化硅外延层的表面中的另一端。所述基面位错在相对于{0001}基面中的<11‑20>方向具有20°以上且80°以下的倾斜度的方向上延伸。所述基面位错的密度为0.05/cm2以下。

Description

碳化硅外延衬底和制造碳化硅半导体器件的方法
技术领域
本发明涉及碳化硅外延衬底和制造碳化硅半导体器件的方法。
本申请基于并要求2016年10月4日提交的日本专利申请2016-196636号的优先权，通过参考将其全部内容并入本文中。
背景技术
例如，作为碳化硅外延衬底，已知的是减少螺纹刃型位错(threading edgedislocation)和连接到所述螺纹刃型位错的基面位错的碳化硅外延衬底(例如专利文献1)。
引用列表
专利文献
专利文献1：国际公开WO 2009/0350095号小册子
发明内容
根据本发明的一个方面的碳化硅外延衬底包含：碳化硅单晶衬底，所述碳化硅单晶衬底具有100mm以上的直径并且包括相对于{0001}面以大于0°且不小于8°的角度倾斜的主表面；碳化硅外延层，所述碳化硅外延层形成在所述主表面上并具有20μm以上的厚度；以及基面位错，所述基面位错包含在所述碳化硅外延层中并且具有连接到包含在所述碳化硅外延层中的螺纹螺旋位错(threading screw dislocation)的一端和存在于所述碳化硅外延层的表面中的另一端。所述基面位错在相对于{0001}基面中的<11-20>方向具有20°以上且80°以下的倾斜度的方向上延伸。所述基面位错的密度为0.05/cm2以下。
附图说明
图1是示意性显示根据本发明实施方案的碳化硅外延衬底的局部横断面视图；且
图2是示意性显示具有连接到螺纹螺旋位错的一端的基面位错和连接到所述基面位错的另一基面位错的俯视图；
图3是示意性显示具有连接到螺纹螺旋位错的一端的基面位错和连接到所述基面位错的另一基面位错的透视图(1)；
图4是示意性显示具有连接到螺纹螺旋位错的一端的基面位错和连接到所述基面位错的另一基面位错的透视图(2)；
图5是示意性显示具有连接到螺纹螺旋位错的一端的基面位错和产生另一基面位错的机制的俯视图(1)；
图6是示意性显示具有连接到螺纹螺旋位错的一端的基面位错和产生另一基面位错的机制的俯视图(2)；
图7是示意性显示具有连接到螺纹螺旋位错的一端的基面位错和产生另一基面位错的机制的俯视图(3)；
图8是示意性显示具有连接到螺纹螺旋位错的一端的基面位错和产生另一基面位错的机制的俯视图(4)；
图9是示意性显示具有连接到螺纹螺旋位错的一端的基面位错和产生另一基面位错的机制的俯视图(5)；
图10是具有连接到螺纹螺旋位错的一端的基面位错和另一基面位错的PL图像(光致发光)(1)；
图11是具有连接到螺纹螺旋位错的一端的基面位错和另一基面位错的PL图像(光致发光)(2)；
图12是示意性显示膜沉积设备的构造的实例的侧视图；
图13是示意性显示膜沉积设备的构造的实例的侧视图；
图14是显示根据本发明实施方案的制造碳化硅外延衬底的方法的概要的流程图；
图15是显示膜沉积设备中的温度控制和气体流量控制的实例的时序图；
图16是显示在不实施快速冷却工艺条件下制造碳化硅外延衬底的方法的膜沉积设备中的温度控制和气体流量控制的实例的时序图；
图17是通过在不实施快速冷却工艺条件下制造碳化硅外延衬底的方法制造的碳化硅外延衬底中的位错的PL图像；
图18是显示根据本发明实施方案的制造碳化硅半导体器件的方法的概要的流程图；
图19是根据本发明实施方案的制造碳化硅半导体器件的方法的工艺流程图(1)；
图20是根据本发明实施方案的制造碳化硅半导体器件的方法的工艺流程图(2)；以及
图21是根据本发明实施方案的制造碳化硅半导体器件的方法的工艺流程图(3)。
具体实施方式
同时，应注意，当在使用含有许多被称为位错的晶格缺陷的碳化硅外延衬底的同时制造半导体器件时，半导体器件的可靠性降低。因此，期望没有位错的碳化硅外延衬底，但是制造没有位错的碳化硅外延衬底非常困难。因此，专利文献1公开了一种碳化硅外延衬底，所述碳化硅外延衬底减少了螺纹刃型位错和连接到所述螺纹刃型位错的基面位错。
然而，仅通过减少螺纹刃型位错和连接到螺纹刃型位错的基面位错，在碳化硅外延衬底中不能充分地提高要制造的半导体器件的可靠性。
因此，期望一种能够制造具有高可靠性的半导体器件的碳化硅衬底。
因此，本发明旨在提供碳化硅衬底和制造碳化硅外延衬底的方法，所述方法能够减少连接到螺纹螺旋位错的基面位错作为目的之一。
下面描述用于实施本发明的技术的实施方案。此处，省略对相同构件等的描述，同时将相同的附图标记分配给相同的构件。
[本发明实施方案的描述]
首先，下面列出并描述了本发明的实施方案。在下面的附图中，相同或相应的元件具有相同的分配的附图标记，并且不再重复其说明。另外，关于本文中的结晶学表示，单个取向、组取向、单个平面和组平面分别以[]、<>、()和{}显示。此外，结晶学上的负指数由上面带有横杠“-”的数字表示，然而，本文中的负号在数字之前。此外，本发明的外延生长是同质外延生长。
[1]根据本发明实施方案的碳化硅外延衬底包括：碳化硅单晶衬底，所述碳化硅单晶衬底具有100mm以上的直径并且包括相对于{0001}面以大于0°且不小于8°的角度倾斜的主表面；碳化硅外延层，所述碳化硅外延层形成在所述主表面上并具有20μm以上的厚度；以及基面位错，所述基面位错包含在所述碳化硅外延层中并且具有连接到包含在所述碳化硅外延层中的螺纹螺旋位错的一端和存在于所述碳化硅外延层的表面中的另一端，其中所述基面位错在相对于{0001}基面中的<11-20>方向具有20°以上且80°以下的倾斜度的方向上延伸，并且其中所述基面位错的密度为0.05/cm2以下。
本申请的发明人发现了一种基面位错，所述基面位错具有连接到螺纹螺旋位错的一端和形成碳化硅外延衬底中的碳化硅层的表面的另一端，所述碳化硅外延衬底包含形成在所述碳化硅单晶衬底上的碳化硅外延层。基面位错具有位错线，所述位错线相对于{0001}面中的<11-20>方向具有20°以上且80°以下的倾斜度。根据本申请的发明人的发现，基面位错易于产生在碳化硅单晶衬底中，所述碳化硅单晶衬底具有相对于{0001}面在大于0°且不小于8°的角度下倾斜的主表面，且特别地具有100mm以上的直径，进一步具有150mm以上的直径。当存在这样的基面位错时，基面位错增加，并且可以制造包含许多基面位错的碳化硅外延衬底。当使用包含许多这样的基面位错的碳化硅外延衬底制造半导体器件时，所制造的半导体器件的可靠性可能降低。
因此，在碳化硅外延衬底中，通过将在整个表面中基面位错的数量控制为一个以上并且将密度控制为0.05/cm2以下，通过使用所述碳化硅外延衬底制造的半导体器件的可靠性的下降能够受到抑制。
此处，通过使用PL(光致发光)成像装置对碳化硅外延层的整个表面进行分析并且通过将检测到的基面位错的数量除以所述碳化硅外延层表面的面积，能够计算基面位错的数量和密度。例如，能够使用PL成像装置PLIS-100(由PHOTON Design Corporation制造)。此处，上述整个表面不包含未用于半导体器件的区域。此处，未用于半导体器件的区域是指例如距衬底边缘3mm的区域。
[2]存在另一基面位错，所述另一基面位错连接到所述基面位错的另一端且在<11-20>方向上延伸。
[3]所述碳化硅单晶衬底的直径为150mm以上。
[4]一种制造碳化硅半导体器件的方法，所述方法包括：准备碳化硅外延衬底的步骤；以及加工碳化硅外延衬底的步骤。
[本发明实施方案的细节]
下面参考附图对本发明的实施方案(下文中将其称作“本实施方案”)进行描述，但是本发明不限于这些图示。
[碳化硅外延衬底]
下面对本发明中的碳化硅外延衬底100进行描述。
图1是显示本实施方案中的碳化硅外延衬底的结构的实例的横断面视图。本实施方案中的碳化硅外延衬底包含：碳化硅单晶衬底10，所述碳化硅单晶衬底10具有相对于预定晶面以偏离角θ倾斜的主表面10A；以及碳化硅外延层11，所述碳化硅外延层11形成在所述碳化硅单晶衬底10的主表面10A上。预定晶面优选为(0001)面或(000-1)面。
本实施方案中的碳化硅外延衬底100包括基面位错，所述基面位错具有连接到螺纹螺旋位错的一端和形成碳化硅外延衬底100的表面的另一端。该基面位错的位错线的方向相对于{0001}基面中的<11-20>方向具有20°以上且80°以下的角度。基面位错的数量为一个以上，并且位错的密度为0.05/cm2以下。
在通过使用碳化硅外延衬底制造的半导体器件的可靠性方面，基面位错的密度优选尽可能低，并且理想地优选为0(零)。然而，因为使基面位错为0非常困难，所以基面位错的密度优选为0.05/cm2以下，更优选0.03/cm2以下。
[基面位错]
下面参考图2～图4对上述基面位错进行描述。图2是碳化硅外延衬底100的俯视图；图3是透视图；且图4是放大主要部分的透视图。上述基面位错111的一端111a连接到螺纹螺旋位错120，且另一端111b形成碳化硅外延层11的表面11A。该基面位错111相对于{0001}基面中的<11-20>方向具有20°以上且80°以下的角度φ。
在这样的基面位错111中，另一端111b有时与另一基面位错112连接。基面位错111和另一基面位错112是作为本申请发明人研究的结果发现的。
[位错产生的机制]
接下来，下面基于图5～图9对产生基面位错111的机制等进行描述。
通过在碳化硅单晶衬底上沉积碳化硅外延层来形成本实施方案中的碳化硅外延衬底。碳化硅单晶衬底包括基面位错和螺纹螺旋位错。因此，如图5所示，因为碳化硅外延衬底中的一部分基面位错和螺纹螺旋位错而在碳化硅单晶衬底上形成的碳化硅外延层中也产生基面位错110和螺纹螺旋位错120。
在碳化硅外延层中产生的基面位错110能够在{0001}面中在<1-100>方向上滑动和移动。由此，尽管基面位错110在虚线箭头A所示的方向上滑动并移动，但如图6所示，基面位错110的滑动运动在基面位错110碰撞螺纹螺旋位错120的位置处停止。
随后，如图7所示，基面位错110的螺纹螺旋位错120与碳化硅外延层之间的部分，如虚线箭头B所示，移动直到相对于<11-20>方向的角度φ在{0001}面上变为20°以上且80°以下，从而形成基面位错111。基面位错111的一端111a连接到螺纹螺旋位错120，且另一端111b形成碳化硅外延层的表面。也就是说，基面位错111的另一端111b从螺纹螺旋位错120到达碳化硅外延层的表面，并且以包含在所述表面中的方式存在。在这种情况下，从基面位错111的另一端111b产生另一基面位错112。因为上述机制而产生基面位错111和另一基面位错112。
随后，如图8所示，另一基面位错112，如虚线箭头C所示，离开基面位错111的另一端111b，在{0001}面上滑动，并在<1-100>方向上移动。然后，再次从基面位错111的另一端111b产生另一基面位错112，并且基面位错离开基面位错111的另一端111b，这是重复的。因此，如图9所示，许多基面位错可以从单个基面位错111产生。
图10和图11是碳化硅外延衬底的PL图像(PL成像图像)。此处，PL成像装置PLIS-100(由PHOTON Design Corporation制造)用于测量PL图像。在PL图像的测量中，在室温下使用汞氙灯作为激发光源，并且波长313nm的已经通过带通滤光器(bandpass filter)的光被发射到碳化硅外延衬底。PL图像是通过从碳化硅外延衬底产生并通过使得光具有750nm以上波长的滤光器的光而得到的图像。以这种方式得到的PL图像使得可观察碳化硅外延层上的位错，但是不可观察碳化硅外延衬底中的位错。由此，图10和图11中所示的位错是碳化硅外延层中的位错。图10显示了与另一基面位错连接的倾斜延伸的基面位错111状态，且图11显示了在<11-20>和<1-100>方向上以锯齿状形成的基面位错111的状态。在图11的PL图像中，通过光线显示了锯齿状基面位错中的<1-100>方向上的部分。
同时，当研究产生上述基面位错的机制时，认为在碳化硅外延层沉积后在对碳化硅外延衬底进行冷却的同时产生上述基面位错，而不是在沉积碳化硅外延层期间产生上述基面位错。也就是说，认为图6～图9中所示的基面位错110的滑动运动是在相对较高的温度下、具体是在1000℃以上的温度下产生的，并且认为是由在碳化硅外延衬底中产生的应力造成的。在碳化硅外延衬底中，当碳化硅衬底的温度分布差异很大时，在碳化硅外延衬底中产生的应力变大。另一方面，在制造碳化硅外延衬底的过程中，引用冷却碳化硅外延衬底的工艺作为增加碳化硅外延衬底中的温度分布差异的工艺。在冷却过程中，在碳化硅外延衬底中特别易于产生应力。
换句话说，在约1600℃的非常高的温度下实施碳化硅外延层的沉积的同时，在这种情况下，温度分布的均匀性相对较高。在沉积碳化硅外延层之后，整体不会在均匀的温度下冷却，并且易于发生温度分布的变化。由此，在碳化硅外延衬底中，如果温度分布变化的时间段长，则与此同时，认为产生基面位错111，并且认为另一基面位错112的数量增加。而且，根据本申请的发明人的发现，尽管在具有小尺寸的碳化硅单晶衬底10的衬底中几乎没有发现基面位错111，但是在具有大尺寸的衬底中明显地产生了基面位错111。例如，当碳化硅单晶衬底10的尺寸为100mm以上时，并且进一步当尺寸为150mm(例如6英寸)以上时，确认明显产生了基面位错。这似乎是因为随着碳化硅单晶衬底10的面积增加，温度分布的差异增加，并且因为随着温度分布的增加而易于产生应力。
因此，通过在碳化硅外延衬底上沉积碳化硅外延层之后向其鼓吹气体的同时快速冷却碳化硅外延衬底，得到本实施方案中的碳化硅外延衬底。换句话说，通过在沉积之后快速冷却碳化硅外延层，使得直到其中不可能产生基面位错的滑动运动且不可能产生基面位错增加的温度变为1000℃以下的时间缩短。由此，能够制造包括更少基面位错111和更少另一基面位错112的碳化硅外延衬底。
[膜沉积设备]
接下来，下面对制造本实施方案中的碳化硅外延衬底的方法进行描述。首先，下面对在碳化硅外延衬底中沉积碳化硅外延层的膜沉积设备进行描述。图12是示意性显示膜沉积设备的构造的实例的侧视图。此外，图13是沿着点划线12A-12B截取的横断面视图。图12和图13中所示的膜沉积设备1是横向型热壁CVD(化学气相沉积)设备。如图12所示，膜沉积设备1包括加热元件6、隔热材料5、石英管4和感应加热线圈3。加热元件6例如由碳制成。如图13所示，在膜沉积设备1中设置两个加热元件6，并且各个加热元件6具有形成为包含弯曲部6A和平坦部6B的半圆筒的中空结构。两个平坦部6B相互面对着排列，并且由两个平坦部6B包围的空间形成室1A，其中装载有碳化硅单晶衬底10。将室1A称作“气体流动通道”。
隔热材料5以包围加热元件6的外周部分的方式排列。室1A通过隔热材料5与膜沉积设备1的外部绝热。石英管4以包围隔热材料5的外周部分的方式排列。感应加热线圈3缠绕在石英管4的外周部分上。在膜沉积设备1中，通过向感应加热线圈3提供交流电来感应加热加热元件6，并能够控制室1A内的温度。在这种情况下，石英管4难以加热，因为隔热材料5隔热。
[制造碳化硅外延衬底的方法]
接下来，下面对制造本实施方案中的碳化硅外延衬底的方法进行描述。
图14是显示制造本实施方案的碳化硅外延衬底的方法的概要的流程图。如图14所示，本实施方案的制造碳化硅外延衬底的方法包括：准备工艺(S101)、减压工艺(S102)、升温工艺(S103)、氢气供应工艺(S104)、外延生长工艺(S105)和快速冷却工艺(S106)。在本实施方案中，通过在外延生长工艺(S105)之后实施快速冷却工艺(S106)，能够减少碳化硅单晶衬底10中的基面位错。在下文中，将对各个工艺进行描述。
在准备工艺(S101)中，通过切割由例如碳化硅单晶制成的晶锭来制造碳化硅单晶衬底10。例如，将线锯用于切割。碳化硅的多型体优选为4H。这是因为4H多型体在电子迁移率、介电击穿强度等方面优于其他多型体。碳化硅单晶衬底10的直径为100mm以上，并且优选为150mm以上(例如6英寸以上)。直径变得越大，制造成本的降低越有效。
碳化硅单晶衬底10包括主表面10A，稍后在所述主表面10A上生长碳化硅外延层11。碳化硅单晶衬底10具有大于0°且不大于8°的偏离角。换句话说，主表面10A是相对于预定晶面在大于0°且不大于8°的偏离角θ下倾斜的表面。通过将偏离角θ引入碳化硅单晶衬底10，当通过CVD法生长碳化硅外延层11时，引发呈现在主表面10A上的来自原子阶梯(step)的横向生长，所谓的“阶梯流动生长”。由此，单晶在继承碳化硅单晶衬底10的多型体的同时生长，从而抑制不同类型多型体的混入。此处，预定晶面优选为(0001)面或(000-1)面。换句话说，预定晶面优选为{0001}面。提供偏离角的方向是<11-20>方向。偏离角θ更优选为2°以上且7°以下，进一步更优选3°以上且6°以下，最优选3°以上且5°以下。通过将偏离角设定在这样的范围内，能够保持抑制不同类型的多型体与生长速度之间的平衡。在膜沉积设备1中实施后续工艺。
在减压工艺(S102)中，如图12和图13中所示，将碳化硅单晶衬底10装载在膜沉积设备1的室1A中，并且降低室1A中的压力。将碳化硅单晶衬底10放置在室1A中未在图中显示的基座上。基座可以涂布有SiC涂层等。
图15是显示在减压工艺(S102)之后室1A内的温度和气体流量的控制的时序图。在图15中，减压工艺(S102)对应于在将碳化硅单晶衬底10装载在室1A中之后从室1A的减压开始时的时间t1到室1A中的压力达到目标值时的时间t2的时间段。减压工艺(S102)中的压力的目标值例如是约1×10-6Pa。
在升温工艺(S103)中，将膜沉积设备1的室1A中的温度加热到第二温度T2。在升温工艺(S103)中，在温度通过低于第二温度T2的第一温度T1之后，温度达到第二温度T2。如图15所示，温度从时间t2开始上升；室1A内的温度在时间t3达到第一温度T1；并且室1A中的温度在时间t4进一步达到第二温度T2。第一温度T1例如是1100℃。
此外，第二温度T2优选为1500℃以上且1700℃以下。当第二温度T2低于1500℃时，可能难以在稍后描述的外延生长工艺(S105)中均匀地生长单晶，并且生长速度会降低。此外，当第二温度T2超过1700℃时，氢气的蚀刻作用变强，并且生长速度会进一步降低。第二温度T2更优选为1520℃以上且1680℃以下，进一步更优选1550℃以上且1650℃以下。在本实施方案中，第二温度T2是1630℃。
在氢气供应工艺(S104)中，如图15所示，从室1A中的温度达到第一温度T1的时间t3开始将氢气(H2)供应到室1A中，并将室1A中的压力设定在预定压力如8kPa。氢气的供应从时间t3开始，并且氢气的流量逐渐增加，使得氢气的流量在时间t4变为120slm。此处，即使在氢气供应工艺(S104)中，也继续升温工艺(S103)，直到膜沉积设备1的室1A内的温度达到第二温度T2。在膜沉积设备1的室1A中的温度达到第二温度T2之后，实施外延生长工艺(S105)。
在外延生长工艺(S105)中，利用氢气将烃类气体和硅烷(SiH4)气体供应到膜沉积设备1的室1A中。外延生长工艺(S105)中的室1A中的预定压力为例如8kPa。由此，碳化硅外延层11能够生长在碳化硅单晶衬底10的主表面10A上。
作为烃类气体，能够使用甲烷(CH4)气体、乙烷(C2H6)气体、丙烷(C3H8)气体、丁烷(C4H10)气体、乙炔(C2H2)气体等。在这些烃类气体中，可以单独使用单一类型的气体，或者可以使用通过组合两种以上气体形成的混合气体。换句话说，烃类气体优选含有选自如下中的一种或多种：甲烷气体、乙烷气体、丙烷气体、丁烷气体和乙炔气体。烃类气体的流量优选为5sccm以上且30sccm以下。在本实施方案中，例如在15sccm下供应作为烃类气体的丙烷气体。
另外，硅烷气体的流量没有特别限定，优选调整硅烷气体的流量，使烃类气体中含有的碳(C)原子数对硅烷气体中含有的硅(Si)原子数之比(C/Si)变为0.5以上且2.0以下。这是因为通过外延生长来生长具有适当化学计量混合比的SiC。在本实施方案中，例如，在45sccm下供应硅烷气体。
在外延工艺(S105)中，可以提供氮(N2)等作为掺杂剂。在调整到碳化硅外延层11的目标厚度的同时，实施外延生长工艺(S105)直到时间t5。
在完成外延生长工艺(S105)之后，实施快速冷却工艺(S106)。在快速冷却工艺(S106)中，在外延生长完成之后，通过将氢气或氩气(Ar)吹向碳化硅外延衬底来快速冷却碳化硅外延衬底。在本实施方案中，氢气的流量增加，并且在完成外延生长之后，将氢气吹向碳化硅外延衬底。在这种情况下，室1A中的压力可能超过8kPa。在本实施方案中，在从时间t5开始经过10分钟后的时间t6时的第三温度T3能够设定在约700℃。因此，在外延生长之后，因为温度能够在10分钟以内的短时间内设定在1000℃以下的温度下，所以不太可能产生基面位错的滑动运动。由此，在本实施方案中，能够使得碳化硅外延衬底中的基面位错111的密度为0.05/cm2以下。
随后，进一步冷却碳化硅外延衬底，并在温度变为600℃时在时间t7时停止供应氢气。然后，在碳化硅外延衬底冷却直到当碳化硅外延衬底达到能够将形成的碳化硅外延衬底从室1A中取出的温度时的时间t7之后，将室1A的内部敞开到大气压，使室1A的内部恢复到大气压，并将碳化硅外延衬底100从室1A中取出。
本实施方案中的碳化硅外延衬底100能够通过上述工艺来制造。
接下来，为了与本实施方案进行比较，下面对在其上已经在不实施快速冷却工艺(S106)的条件下完成外延生长的衬底进行冷却的情况进行描述，其与本实施方案的制造方法不同。在图16中显示了表示在这种情况下在减压工艺中和之后对室1A中的温度和气体流量进行控制的时序图。与图15中所示的本实施方案的制造方法的不同点在于：在外延工艺结束的时间t5之后，通常进行冷却而不快速冷却已经在其上完成外延生长的碳化硅外延衬底。具体地，在图16中所示的时序图中，从外延生长完成的时间t5开始，在将氢气流量设定为100slm的同时进行冷却。此时室1A内的预定压力为例如8kPa。在这种情况下，从时间t5开始经过10分钟后的时间t16时的温度为约1200℃，并且不低于1000℃。由此，基面位错在时间16时滑动并移动，并且推测基面位错111和另一基面位错112增加。
随后，进一步进行冷却，并在温度达到600℃时在时间t17时停止供应氢气。然后，在冷却碳化硅外延衬底直到能够取出碳化硅外延衬底的时间t18之后，室1A的内部向大气开放，使得室1A中的压力恢复到大气压，并且从室1A中取出碳化硅外延衬底。
将通过图16中所示的时序图的上述制造方法制造的碳化硅外延衬底的PL图像示于图17中。在图16中所示的制造方法中，因为温度为约1200℃(不低于1000℃)，即使当自完成外延生长之后经过10分钟时，基面位错仍滑动并移动，并且如图17中所示确认了非常多的位错(约40/cm2)。
根据制造本实施方案中的碳化硅外延衬底的方法，通过在外延生长之后快速冷却碳化硅外延衬底，能够在短时间内将温度降低到基面位错不太可能滑动并且移动的1000℃以下。由此，基面位错能够比图17中所示的碳化硅外延衬底更多地减少。
[制造碳化硅半导体器件的方法]
接下来，下面对根据本实施方案的制造碳化硅半导体器件300的方法进行描述。
根据本实施方案的制造碳化硅半导体器件的方法主要包括外延衬底准备工艺(S210：图18)和衬底加工工艺(S220：图18)。
首先，实施碳化硅外延衬底准备工艺(S210：图18)。具体地，通过上述制造碳化硅外延衬底的方法制备碳化硅外延衬底。
接下来，实施衬底加工工艺(S220：图18)。具体地，通过加工碳化硅外延衬底，制造碳化硅半导体器件。在“加工”中，例如，包括诸如离子注入、热处理、蚀刻、氧化膜形成、电极形成和切割的多种加工。换句话说，衬底加工步骤可以包括如下中的至少任意一种加工：离子注入、热处理、蚀刻、氧化膜形成、电极形成和切割。
下面描述制造MOSFET(金属氧化物半导体场效应晶体管)的方法，所述MOSFET是碳化硅半导体器件的实例。衬底加工工艺(S220：图18)包括离子注入工艺(S221：图18)、氧化膜形成工艺(S222，图18)、电极形成工艺(S223：图18)和切割工艺(S224：图18)。
首先，实施离子注入工艺(S221：图18)。例如，注入诸如铝(Al)的p型杂质。由此，形成具有p型导电类型的主体区232。接下来，将诸如磷(P)的n型杂质注入到主体区232中的预定位置。由此，形成具有n型导电类型的源区233。接下来，将诸如铝的p型杂质注入到主体区232的预定位置。由此，形成具有p型导电类型的接触区234(参见图19)。
在碳化硅外延层11中，除了主体区232、源区233和接触区234之外的部分变成漂移区231。源区233通过主体区232与漂移区231分开。可以通过在约300℃～约600℃下加热碳化硅外延衬底100来实施离子注入。在离子注入之后，对碳化硅外延衬底100进行活化退火。注入到碳化硅外延层11中的杂质通过活化退火来活化，并且在各个区域中产生载流子。活化退火的气氛可以是例如氩(Ar)气氛。例如，活化退火的温度可以为约例如1800℃。活化退火的时间段可以是例如约30分钟。
接下来，实施氧化膜形成工艺(S222：图18)。例如，通过在含氧气氛中加热碳化硅外延衬底100，在表面11A上形成氧化膜236(参见图20)。氧化膜236例如由二氧化硅(SiO2)等制成。氧化膜236用作栅极绝缘膜。热氧化工艺的温度可以是例如约1300℃。热氧化工艺的时间段可以是例如约30分钟。
在形成氧化膜236之后，可以在氮气环境中进行进一步的热处理。例如，热处理可以在诸如一氧化氮(NO)和一氧化二氮(N2O)的气氛中在1100℃下实施约一小时。此外，随后，可以在氩气氛中实施热处理。例如，热处理可以在约1100℃～约1500℃的氩气氛中实施约一小时。
接下来，实施电极形成工艺(S223：图18)。第一电极241形成在氧化膜236上。第一电极241用作栅电极。第一电极241例如通过CVD法形成。第一电极241例如由包含杂质并具有导电性的多晶硅制成。第一电极241形成在面对源极区233和主体区232的位置处。
接下来，形成覆盖第一电极241的层间绝缘膜237。层间绝缘膜237通过例如CVD法形成。层间绝缘膜237例如由二氧化硅制成。以接触第一电极241和氧化膜236的方式形成层间绝缘膜237。随后，通过蚀刻除去预定位置处的氧化膜236和层间绝缘膜237。由此，源区233和接触区234从氧化膜236露出。
例如，通过溅射法在露出部分上形成第二电极242。第二电极242区域用作源电极。第二电极242由例如钛、铝、硅等制成。在形成第二电极之后，在例如约900～1100℃下对第二电极242和碳化硅外延衬底100进行加热。由此，以形成欧姆接触的方式使得第二电极242和碳化硅外延衬底100相互接触。接下来，以接触第二电极242的方式形成互连层238。互连层238例如由包含铝的材料制成。
随后，通过例如等离子体CVD在互连层238上形成钝化保护膜(图中未显示)。钝化保护膜例如包含SiN膜。将钝化保护膜的一部分蚀刻到互连层238，并且在钝化保护膜中形成开口以将接合线连接到其上。接下来，在碳化硅单晶衬底10的背面10A上进行背面研磨。由此，碳化硅单晶衬底10变薄。接下来，在背面10B上形成第三电极243。第三后表面243用作漏电极。第三电极243例如由包含镍和硅的合金(例如NiSi等)制成。
接下来，实施切割工艺(S224：图18)。例如，通过沿着切割线切割碳化硅外延衬底100，将碳化硅外延衬底100划分为多个半导体芯片。由此，制造碳化硅半导体器件300(参见图21)。
在上文中，通过显示MOSFET来描述制造碳化硅半导体器件的方法，根据本发明的制造方法不限于此。根据本发明的制造方法能够应用于例如各种碳化硅半导体器件如IGBT(绝缘栅双极晶体管)、SBD(肖特基(Schottky)势垒二极管)、晶闸管、GTO(栅极关断晶闸管)和PiN二极管。
尽管上文已经对实施方案进行了描述，但是应理解，本文中公开的实施方案在任何方面都是示例性的而非限制性的。在不背离本发明的范围的条件下，本发明的范围旨在包括任何修改。
附图标记说明
1 膜沉积设备
1A 室
3 感应加热线圈
4 石英管
5 绝热材料
6 加热元件
6A 弯曲部
6B 平坦部
10 碳化硅单晶衬底
10A 主表面
10B 背表面
11 碳化硅外延层
11A 表面
100 碳化硅外延衬底
110 基面位错
111 基面位错
111a 一端
111b 另一端
112 其他基面错位
120 螺纹螺旋错位
231 漂移区
232 主体区
233 源区
234 接触区
236 氧化膜
237 层间绝缘膜
238 互连层
241 第一电极
242 第二电极
243 第三电极

Claims (4)

1.一种碳化硅外延衬底，所述碳化硅外延衬底包含：
碳化硅单晶衬底，所述碳化硅单晶衬底具有100mm以上的直径并且包括相对于{0001}面以大于0°且不小于8°的角度倾斜的主表面；
碳化硅外延层，所述碳化硅外延层形成在所述主表面上并具有20μm以上的厚度；以及
基面位错，所述基面位错包含在所述碳化硅外延层中并且具有连接到包含在所述碳化硅外延层中的螺纹螺旋位错的一端和存在于所述碳化硅外延层的表面中的另一端，
其中所述基面位错在相对于{0001}基面中的<11-20>方向具有20°以上且80°以下的倾斜度的方向上延伸，并且
其中所述基面位错的密度为0.05/cm2以下。
2.根据权利要求1所述的碳化硅衬底，还包含：
另一基面位错，所述另一基面位错连接到所述基面位错的另一端且在<11-20>方向上延伸。
3.根据权利要求1或2所述的碳化硅衬底，其中所述碳化硅单晶衬底的直径为150mm以上。
4.一种制造碳化硅半导体器件的方法，所述方法包括：
准备根据权利要求1～3中任一项所述的碳化硅外延衬底的步骤；以及
加工所述碳化硅外延衬底的步骤。
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