CN109727992B - 电荷俘获型存储器和其制作方法 - Google Patents
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Abstract
本申请提供了一种电荷俘获型存储器和其制作方法。该电荷俘获型存储器包括依次叠置的衬底、沟道层、隧穿层、电荷俘获层以及阻挡层，其中，隧穿层、电荷俘获层以及阻挡层位于沟道层的远离衬底的表面的部分区域上，电荷俘获型存储器还包括第一电极和第二电极，其中，第一电极位于沟道层的远离衬底的上且位于未设置有隧穿层的区域上，第二电极位于阻挡层的远离电荷俘获层的表面上，沟道层的材料的电子迁移率大于或等于1500cm2/V·s。该器件的P/E速度较高，闪存器件的驱动电流较高。
Description
技术领域
本申请涉及半导体领域，具体而言，涉及一种电荷俘获型存储器和其制作方法。
背景技术
目前DRAM和NAND闪存的总产值占全球存储器产业的95％。IBS数据预计，未来十年NAND闪存的需求量还将持续增长10倍，主要应用在云计算、物联网及数据中心等领域。
NAND闪存存储器单元的结构从传统的二维浮栅存储器到二维电荷俘获存储器，再到环形栅电荷俘获存储器，一直发展到现在的三维电荷俘获存储器。自从2006年，各种三维(3D)NAND闪存结构陆续被提出来。
目前的3D NAND主要都是基于电荷俘获存储技术——Charge trapping Memory(CTM)。在电荷俘获型存储器中，SONOS(silicon-oxide-nitride-oxide-silicon)型电荷俘获存储器因其较低的功耗，较高的P/E速度而得到广泛关注。然而，随着器件尺寸的缩小，编程/擦除(P/E)速度与数据保持特性之间的矛盾变得更加严重，器件的编程/擦除(P/E)速度难以提高。另外，SONOS存储器件容易出现过擦除。
因此，亟需一种具有高的P/E速度的电荷俘获型存储器。
在背景技术部分中公开的以上信息只是用来加强对本文所描述技术的背景技术的理解，因此，背景技术中可能包含某些信息，这些信息对于本领域技术人员来说并未形成在本国已知的现有技术。
发明内容
本申请的主要目的在于提供一种电荷俘获型存储器和其制作方法，以缓解编程/擦除(P/E)速度不大的问题。
为了实现上述目的，根据本申请的一个方面，提供了一种电荷俘获型存储器，包括依次叠置的衬底、沟道层、隧穿层、电荷俘获层以及阻挡层，其中，上述隧穿层、上述电荷俘获层以及上述阻挡层位于上述沟道层的远离上述衬底的表面的部分区域上，上述电荷俘获型存储器还包括第一电极和第二电极，其中，上述第一电极位于上述沟道层的远离上述衬底的上且位于未设置有上述隧穿层的区域上，上述第二电极位于上述阻挡层的远离上述电荷俘获层的表面上，上述沟道层的材料的电子迁移率大于或等于1500cm2/V·s。
进一步地，上述沟道层为SiGe层，且上述SiGe层中，Ge的重量占20％～40％之间。
进一步地，上述电荷俘获型存储器还包括：缓冲层，位于上述沟道层的远离上述衬底的表面的部分区域中，上述隧穿层位于上述缓冲层的远离上述沟道层的表面上，上述缓冲层的介电常数小于上述隧穿层的介电常数。
进一步地，上述缓冲层的材料包括SiO2，且上述缓冲层的厚度小于1nm。
进一步地，上述隧穿层的材料包括第一高K介质，上述电荷俘获层的材料包括第二高K介质，上述阻挡层的材料包括第三高K介质，且上述电荷俘获层的材料的禁带宽度小于上述隧穿层的材料的禁带宽度以及上述阻挡层的材料的禁带宽度。
进一步地，上述隧穿层为Al2O3层，上述阻挡层为Al2O3层，上述电荷俘获层为HfO2层。
进一步地，上述第二电极为金属电极，且上述金属电极中的金属的功函数大于4.5eV。
根据本申请的另一方面，提供了一种电荷俘获型存储器的制作方法，包括：提供衬底；在上述衬底的表面上依次设置沟道层、隧穿层、电荷俘获层以及阻挡层，其中，上述隧穿层设置在上述沟道层的部分表面上，使得上述沟道层的远离上述衬底的表面的部分裸露，其中，上述沟道层的材料的电子迁移率大于或等于1500cm2/V·s；在上述沟道层的裸露表面上设置第一电极；在上述阻挡层的裸露表面上设置第二电极。
进一步地，在上述衬底的表面上设置上述沟道层之后，在设置上述隧穿层之前，上述制作方法还包括：在上述沟道层的裸露表面上的部分区域上设置缓冲层，上述隧穿层位于上述缓冲层的裸露表面上，上述缓冲层的介电常数小于上述隧穿层的介电常数。
进一步地，上述缓冲层为SiO2层，采用去离子水和臭氧对上述沟道层进行氧化，使得上述沟道层的远离上述衬底的部分形成缓冲层。
进一步地，上述沟道层为SiGe层，且上述SiGe层中，Ge的重量占20％～40％之间。
应用本申请的技术方案，上述的器件中由于沟道层的材料的电子迁移率大于或等于1500cm2/V·s，这样使得沟道层的电子/空穴的注入效率较高，位于隧穿层和沟道层之间的电子/空穴注入数量较大，隧穿通过隧穿层的电子数量较大，使得器件的电流增大，进而P/E效率较高，，即P/E速度较大，并且采用较低的工作电压就可以实现较高的驱动电流。另外，SiGe沟道层可以提高隧穿层的电场强度，也可以提高P/E效率。
附图说明
构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：
图1示出了根据本申请的荷俘获型存储器的实施例的结构示意图。
其中，上述附图包括以下附图标记：
10、衬底；20、沟道层；30、缓冲层；40、隧穿层；50、电荷俘获层；60、阻挡层；70、第一电极；80、第二电极。
具体实施方式
应该指出，以下详细说明都是例示性的，旨在对本申请提供进一步的说明。除非另有指明，本文使用的所有技术和科学术语具有与本申请所属技术领域的普通技术人员通常理解的相同含义。
需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。
应该理解的是，当元件(诸如层、膜、区域、或衬底)描述为在另一元件“上”时，该元件可直接在该另一元件上，或者也可存在中间元件。而且，在说明书以及权利要求书中，当描述有元件“连接”至另一元件时，该元件可“直接连接”至该另一元件，或者通过第三元件“连接”至该另一元件。
正如背景技术所介绍的，现有技术中的电荷俘获型存储器的P/E速度不大，为了解决如上的技术问题，本申请提出了一种电荷俘获型存储器和其制作方法。
本申请的一种典型的实施方式中，提供了一种电荷俘获型存储器，如图1所示，该器件包括依次叠置的衬底10、沟道层20、隧穿层40、电荷俘获层50以及阻挡层60，其中，上述隧穿层40、上述电荷俘获层50以及上述阻挡层60位于上述沟道层20的远离上述衬底10的表面的部分区域上，上述电荷俘获型存储器还包括第一电极70和第二电极80，其中，上述第一电极70位于上述沟道层20的远离上述衬底10的上且位于未设置有上述隧穿层40的区域上，上述第二电极80位于上述阻挡层60的远离上述电荷俘获层50的表面上，上述沟道层20的材料的电子迁移率大于或等于1500cm2/V·s。
上述的器件中由于沟道层的材料的电子迁移率大于或等于1500cm2/V·s，这样使得沟道层的电子/空穴的注入效率较高，位于隧穿层和沟道层之间的电子/空穴注入数量较大，隧穿通过隧穿层的电子数量较大，使得器件的电流增大，P/E效率较高，即P/E速度较大，并且采用较低的工作电压就可以实现较高的驱动电流。另外，SiGe沟道层可以提高隧穿层的电场强度，也可以提高P/E效率。
本申请中的沟道层的材料可以选择现有半导体领域中的任何电子迁移率大于或等于1500cm2/V·s的材料，例如，可以采用的Ⅲ-Ⅴ材料、SiGe与Ge中的至少一种。
为了进一步提高本申请的沟道层的编程/擦除(P/E)速度，降低编程/擦除(P/E)电压，且更好地与CMOS工艺兼容，本申请的一种实施例中，上述沟道层为SiGe层或者Ge层。
电子/空穴的注入效率与沟道层的带隙呈指数反比例关系，为了进一步提升电子/空穴的注入效率，且同时保证SiGe层具有合适的带隙，并更好地与硅工艺兼容，本申请的一种实施例中，上述沟道层为SiGe层，且上述SiGe层中，Ge的重量占20％～40％之间。Ge含量在该范围内，沟道层的带隙相对较小，隧穿电流较大，进一步提高了P/E速度且降低了P/E电压。
为了进一步保证P/E速度较大，且不对器件的其他性能造成不良影响，本申请的一种实施例中，上述SiGe层的厚度在10～30nm之间。
本申请的另一种实施例中，上述电荷俘获型存储器还包括缓冲层30，如图1所示，缓冲层30位于上述沟道层20的远离上述衬底10的表面的部分区域中，上述隧穿层40位于上述缓冲层30的远离上述沟道层20的表面上，上述缓冲层30的介电常数小于上述隧穿层40的介电常数。缓冲层30可以降低沟道层20和隧穿层40之间的界面态密度，减少界面的缺陷，抑制电子在界面的散射，进一步增加了电子的/空穴的注入效率，进而增加了隧穿电流较大，进一步提高了P/E速度且降低了P/E电压。
本申请中的缓冲层可以为现有技术中任何可以起到降低隧穿层和沟道层之间的界面态密度的材料形成，本申请的一种实施例中，上述缓冲层的材料包括SiO2，这样可以更好地起到优化隧穿层和沟道层之间的界面态密的作用。
为了进一步保证隧穿层和沟道层之间的界面态密较小，本申请的一种实施例中，上述缓冲层的厚度小于1nm。
本申请的再一种实施例中，上述隧穿层的材料包括第一高K介质，上述电荷俘获层的材料包括第二高K介质，上述阻挡层的材料包括第三高K介质，且上述电荷俘获层的材料的禁带宽度小于上述隧穿层的材料的禁带宽度以及上述阻挡层的材料的禁带宽度。该实施例中，隧穿层、阻挡层以及电荷俘获层均包括高K介质，这使得器件也可以在相同的物理厚度下，获得更高的电容耦合，有利于提高器件的存储密度和P/E速度，降低器件的操作电压，实现更大的存储窗口和更好的可靠性。
其中，与SONOS存储器中采用的Si3N4电荷俘获层相比，第二高K介质形成的电荷俘获层可以有效降低等效氧化物厚度(EOT)，实现更高的电荷俘获密度，提高P/E速度并增大编程窗口，抑制过度擦除。
第一高K电介质形成的隧穿层以及第一高K电介质形成的阻挡层替代传统SONOS中采用的SiO2材料，可以增强隧穿层的电场，减低编程电压，提高编程速度，也可有效提高擦除速度。
本申请的三个高K介质均可以为现有技术中的任何一种或者多种高K介质，例如HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al2O3、La2O3、ZrO2或LaAlO等。本申请的一种具体的实施例中，上述隧穿层为Al2O3层，上述阻挡层为Al2O3层，上述电荷俘获层为HfO2层，这样使得器件的存储密度和P/E速度更高。
为了进一步保证器件具有较大的存储密度和P/E速度，较小的器件的操作电压，更大的存储窗口和更好的可靠性，本申请的一种实施例中，上述隧穿层的厚度在2～6nm之间，上述电荷俘获层的厚度在4～10nm之间，阻挡层的厚度在3～9nm之间。
为了降低存储电荷泄露，且有效地抑制擦除操作期间的电子的反向隧穿，从而提高擦除效率，本申请的一种实施例中，上述第二电极为金属电极，且上述金属电极中的金属的功函数大于4.5eV，即采用高功函数的金属栅代替传统的多晶硅栅。
本申请的高功函数金属可以为现有技术中的任何可行的高功函数的金属，例如TiN、TiAlN、TaN、TaAlN以及TaC中的任何一种或者多种，本申请的一种具体的实施例中，高功函数金属包括W和TiN。
本申请的另一种典型的实施方式中，提供了一种电荷俘获型存储器的制作方法，该方法包括：
提供衬底10；
在上述衬底10的表面上依次设置沟道层20、隧穿层40、电荷俘获层50以及阻挡层60，其中，上述隧穿层40设置在上述沟道层20的部分表面上，使得上述沟道层20的远离上述衬底10的表面的部分裸露，其中，上述沟道层20的材料的电子迁移率大于或等于1500cm2/V·s；
在上述沟道层20的裸露表面上设置第一电极70；
在上述阻挡层60的裸露表面上设置第二电极80，如图1所示。
上述的制作方法简单，且上述的制作方法制作得到的电荷俘获型存储器的沟道层的材料的电子迁移率大于或等于1500cm2/V·s，这样使得沟道层的电子/空穴的注入效率较高，位于隧穿层和沟道层之间的电子/空穴注入数量较大，隧穿通过隧穿层的电子数量较大，使得器件的电流增大，进而P/E效率较高，，即P/E速度较大，并且采用较低的工作电压就可以实现较高的驱动电流。另外，SiGe沟道层可以提高隧穿层的电场强度，也可以提高P/E效率。
本申请的另一种实施例中，在上述衬底10的表面上设置上述沟道层20之后，在设置上述隧穿层40之前，上述制作方法还包括：在上述沟道层20的裸露表面上的部分区域上设置缓冲层30，如图1所示，上述隧穿层40位于上述缓冲层30的裸露表面上，上述缓冲层30的介电常数小于上述隧穿层40的介电常数。缓冲层30可以降低沟道层20和隧穿层40之间的界面态密度，减少界面的缺陷，抑制电子在界面的散射，进一步增加了电子的/空穴的注入效率，进而增加了隧穿电流较大，进一步提高了P/E速度且降低了P/E电压。
本申请中的缓冲层可以为现有技术中任何可以起到降低隧穿层和沟道层之间的界面态密度的材料形成，本申请的一种实施例中，上述缓冲层的材料包括SiO2，这样可以更好地起到优化隧穿层和沟道层之间的界面态密的作用。
为了进一步保证隧穿层和沟道层之间的界面态密较小，本申请的一种实施例中，上述缓冲层的厚度小于1nm。
为了保证能够形成后续小于1nm的且质量较好的SiO2层，本申请的一种实施例中，采用去离子水和臭氧对上述沟道层进行氧化，生长过程中，离子水、O3和Si反应生成SiO2，使得上述沟道层的远离上述衬底的部分形成缓冲层。
本申请中的沟道层的材料可以选择现有半导体领域中的任何电子迁移率大于或等于1500cm2/V·s的材料，例如，可以采用的Ⅲ-Ⅴ材料、SiGe与Ge中的至少一种。
为了进一步提高本申请的沟道层的编程/擦除(P/E)速度，降低编程/擦除(P/E)电压，且更好地与CMOS工艺兼容，本申请的一种实施例中，上述沟道层为SiGe层或者Ge层。
电子/空穴的注入效率与SiGe层的带隙呈指数反比例关系，为了进一步提升电子/空穴的注入效率，且同时保证SiGe层具有合适的带隙，并更好地与硅工艺兼容，本申请的一种实施例中，上述沟道层为SiGe层，且上述SiGe层中，Ge的重量占20％～40％之间。Ge含量在该范围内，沟道层的带隙相对较小，隧穿电流较大，进一步提高了P/E速度且降低了P/E电压。
为了进一步保证SiGe层较好地提升P/E速度，且不对器件的其他性能造成不良影响，本申请的一种实施例中，上述SiGe层的厚度在10～30nm之间。
本申请的再一种实施例中，上述隧穿层的材料包括第一高K介质，上述电荷俘获层的材料包括第二高K介质，上述阻挡层的材料包括第三高K介质，且上述电荷俘获层的材料的禁带宽度小于上述隧穿层的材料的禁带宽度以及上述阻挡层的材料的禁带宽度。该实施例中，隧穿层、阻挡层以及电荷俘获层均包括高K介质，这使得器件也可以在相同的物理厚度下，获得更高的电容耦合，有利于提高器件的存储密度和P/E速度，降低器件的操作电压，实现更大的存储窗口和更好的可靠性。
其中，与SONOS存储器中采用的Si3N4电荷俘获层相比，第二高K介质形成的电荷俘获层可以有效降低等效氧化物厚度(EOT)，实现更高的电荷俘获密度，提高P/E速度并增大编程窗口，抑制过度擦除。
第一高K电介质形成的隧穿层以及第一高K电介质形成的阻挡层替代传统SONOS中采用的SiO2材料，可以增强隧穿层的电场，减低编程电压，提高编程速度，也可有效提高擦除速度。
本申请的三个高K介质均可以为现有技术中的任何一种或者多种高K介质，例如HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al2O3、La2O3、ZrO2或LaAlO等。本申请的一种具体的实施例中，上述隧穿层为Al2O3层，上述阻挡层为Al2O3层，上述电荷俘获层为HfO2层，这样使得器件的存储密度和P/E速度更高。
为了进一步保证器件具有较大的存储密度和P/E速度，较小的器件的操作电压，更大的存储窗口和更好的可靠性，本申请的一种实施例中，上述隧穿层的厚度在2～6nm之间，上述电荷俘获层的厚度在4～10nm之间，阻挡层的厚度在3～9nm之间。
为了降低存储电荷泄露，且有效地抑制擦除操作期间的电子的反向隧穿，从而提高擦除效率，本申请的一种实施例中，上述第二电极为金属电极，且上述金属电极中的金属的功函数大于4.5eV，即采用高功函数的金属栅代替传统的多晶硅栅。
本申请的高功函数金属可以为现有技术中的任何可行的高功函数的金属，例如TiN、TiAlN、TaN、TaAlN以及TaC中的任何一种或者多种，本申请的一种具体的实施例中，高功函数金属包括W和TiN。
本申请的上述各个结构层可以采用任何可行的方式来制作，为了进一步保证形成的结构层的质量较好，本申请的一种实施例中，上述阻挡层、隧穿层以及电荷俘获层均采用原子层沉积技术(ALD)生长形成。
为了使得本领域技术人员能够更加清楚地了解本申请的技术方案，以下将结合具体的实施例来说明本申请的技术方案。
实施例
电荷俘获型存储器的其制作过程由下面的步骤构成：
第一步，将P型Si(100)作为衬底10。对Si衬底先进行标准的RCA清洗，然后，自然氧化层通过BOE(Buffered Oxide Etchant)去除。
第二步，通过减压化学气相沉积(RPCVD)系统生长具有30％Ge含量的20nm厚的外延SiGe层，作为沟道层20。
第三步，一层高质量的超薄SiO2通过去离子水/O3工艺生长，其生长时间为20s，生成的SiO2层作为缓冲层30可以有效降低高K/SiGe的界面态密度，抑制电子的界面散射，且O3浓度为10ppm。
第四步，通过原子层沉积技术(ALD)生长3nm的Al2O3作为隧穿层40，衬底温度为300℃。
第五步，通过ALD生长7nm的HfO2作为电荷俘获层50。
第六步，通过ALD生长6nm的Al2O3作为阻挡层60。
第七步，高K介质沉积完成后，进行PDA(Post Deposition Annealing)退火，即在450℃，N2气氛中处理15s以改善高K介质的薄膜质量，降低界面态密度。
第八步，随后，通过ALD沉积金属栅——TiN(2nm)/W(100nm)，然后再图形化和干法刻蚀，形成第二电极80。溅射Al作为第一电极70。TiN在此作为功函数金属覆盖层和W粘附层。
第九步，采用FGA(Forming Gas Annealing)气体(5％H2，95％N2)进行金属化处理30min，温度为400℃，形成图1上述的结构。
该电荷俘获存储器具有Al2O3/HfO2/Al2O3三层高K电介质层、高功函数氮化钛/钨(W/TiN)金属栅以及高迁移率SiGe沟道，简称(MAHASG)。MAHASG存储器制备过程中使用的去离子水/O3生长的SiO2超薄膜(～10
)优化高K/SiGe界面质量，因此存储器的界面态密度(Dit)值相对较低。高K电介质生长完成后进行有效的PDA退火，因此高K介质材料质量较好。MAHASG存储器能够呈现理想的存储效应，较高的电荷存储密度，较快的编程/擦除(P/E)速度和较低的P/E电压。存储器性能的提升主要归因于：使用去离子水/O3生长的超薄SiO2层优化了高K/SiGe的界面质量；特殊设计的Al2O3/HfO2/Al2O3高K介质层厚度；高功函数金属控制栅，高迁移率SiGe沟道。
从以上的描述中，可以看出，本申请上述的实施例实现了如下技术效果：
1)、本申请的器件中由于沟道层的材料的电子迁移率大于或等于1500cm2/V·s，这样使得沟道层的电子/空穴的注入效率较高，位于隧穿层和沟道层之间的电子/空穴注入数量较大，隧穿通过隧穿层的电子数量较大，使得器件的电流增大，P/E效率较高，即P/E速度较大，并且采用较低的工作电压就可以实现较高的驱动电流。另外，SiGe沟道层可以提高隧穿层的电场强度，也可以提高P/E效率。
2)、本申请的制作方法简单，且上述的制作方法制作得到的电荷俘获型存储器的沟道层的材料的电子迁移率大于或等于1500cm2/V·s，这样使得沟道层的电子/空穴的注入效率较高，位于隧穿层和沟道层之间的电子/空穴注入数量较大，隧穿通过隧穿层的电子数量较大，使得器件的电流增大，P/E效率较高，即P/E速度较大，并且采用较低的工作电压就可以实现较高的驱动电流。另外，SiGe沟道层可以提高隧穿层的电场强度，也可以提高P/E效率。
以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。
Claims (9)
1.一种电荷俘获型存储器，其特征在于，包括依次叠置的衬底、沟道层、隧穿层、电荷俘获层以及阻挡层，其中，所述隧穿层、所述电荷俘获层以及所述阻挡层位于所述沟道层的远离所述衬底的表面的部分区域上，所述电荷俘获型存储器还包括第一电极和第二电极，其中，所述第一电极位于所述沟道层的远离所述衬底的上且位于未设置有所述隧穿层的区域上，所述第二电极位于所述阻挡层的远离所述电荷俘获层的表面上，所述沟道层的材料的电子迁移率大于或等于1500cm2/V·s，其中，所述电荷俘获型存储器还包括缓冲层，位于所述沟道层的远离所述衬底的表面的部分区域中，所述隧穿层位于所述缓冲层的远离所述沟道层的表面上，所述缓冲层的介电常数小于所述隧穿层的介电常数。
2.根据权利要求1所述的电荷俘获型存储器，其特征在于，所述沟道层为SiGe层，且所述SiGe层中，Ge的重量占20％～40％之间。
3.根据权利要求1所述的电荷俘获型存储器，其特征在于，所述缓冲层的材料包括SiO2，且所述缓冲层的厚度小于1nm。
4.根据权利要求1至3中任一项所述的电荷俘获型存储器，其特征在于，所述隧穿层的材料包括第一高K介质，所述电荷俘获层的材料包括第二高K介质，所述阻挡层的材料包括第三高K介质，且所述电荷俘获层的材料的禁带宽度小于所述隧穿层的材料的禁带宽度以及所述阻挡层的材料的禁带宽度。
5.根据权利要求4所述的电荷俘获型存储器，其特征在于，所述隧穿层为Al2O3层，所述阻挡层为Al2O3层，所述电荷俘获层为HfO2层。
6.根据权利要求1至3中任一项所述的电荷俘获型存储器，其特征在于，所述第二电极为金属电极，且所述金属电极中的金属的功函数大于4.5eV。
7.一种电荷俘获型存储器的制作方法，其特征在于，包括：
提供衬底；
在所述衬底的表面上依次设置沟道层、隧穿层、电荷俘获层以及阻挡层，其中，所述隧穿层设置在所述沟道层的部分表面上，使得所述沟道层的远离所述衬底的表面的部分裸露，其中，所述沟道层的材料的电子迁移率大于或等于1500cm2/V·s；
在所述沟道层的裸露表面上设置第一电极；
在所述阻挡层的裸露表面上设置第二电极；
在所述沟道层的裸露表面上的部分区域上设置缓冲层，所述隧穿层位于所述缓冲层的裸露表面上，所述缓冲层的介电常数小于所述隧穿层的介电常数。
8.根据权利要求7所述的制作方法，其特征在于，所述缓冲层为SiO2层，采用去离子水和臭氧对所述沟道层进行氧化，使得所述沟道层的远离所述衬底的部分形成缓冲层。
9.根据权利要求7或8所述的制作方法，其特征在于，所述沟道层为SiGe层，且所述SiGe层中，Ge的重量占20％～40％之间。
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