CN109727926A - 半导体元件 - Google Patents

半导体元件 Download PDF

Info

Publication number
CN109727926A
CN109727926A CN201810029256.3A CN201810029256A CN109727926A CN 109727926 A CN109727926 A CN 109727926A CN 201810029256 A CN201810029256 A CN 201810029256A CN 109727926 A CN109727926 A CN 109727926A
Authority
CN
China
Prior art keywords
engagement
dielectric layer
mixing
crystal grain
sealing ring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201810029256.3A
Other languages
English (en)
Inventor
邓雅骏
林松榆
宋健铭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN109727926A publication Critical patent/CN109727926A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80009—Pre-treatment of the bonding area
    • H01L2224/8001—Cleaning the bonding area, e.g. oxide removal step, desmearing
    • H01L2224/80013—Plasma cleaning
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/802—Applying energy for connecting
    • H01L2224/80201—Compression bonding
    • H01L2224/80203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80905—Combinations of bonding methods provided for in at least two different groups from H01L2224/808 - H01L2224/80904
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06565—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having the same size and there being no auxiliary carrier between the devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

一种半导体元件，包含多个第一晶粒、多个第二晶粒与一密封环。第一晶粒包含一顶介电层。第二晶粒位于第一晶粒上方，第二晶粒包含一底介电层，底介电层与第一界面的顶介电层接合于第一晶粒与第二晶粒间的一界面。密封环经由界面自第一晶粒延伸至第二晶粒。第一晶粒的顶介电层的一部分与第二晶粒的底介电层的一部分被位于密封环的外侧的一间隙所分离。

Description

半导体元件
技术领域
本揭露是关于一种半导体元件。
背景技术
半导体产业透过缩小最小特征尺寸来持续改善集成电路(integrated circuits；ICs)的功能与功耗。然而，近年来，制程限制使得最小特征尺寸难以继续缩小。二维(two-dimensional；2D)集成电路向三维(three-dimensional；3D)集成电路的垂直整合已经成为改善IC处理功能与功耗的潜在方法。通过垂直整合二维集成电路成三维集成电路，集成电路的底面积可减少，金属间连接距离缩短，从而改善处理能力与降低功效。晶圆间的接合技术已被研发来将两个晶圆接合在一起，使得个别晶圆中的二维集成电路可以整合成三维集成电路中。
发明内容
在一些实施方式中，一种半导体元件包含一第一晶粒、一第二晶粒以及一密封环。第一晶粒包含一顶介电层。第二晶粒位于第一晶粒上方，包含一底介电层，介电层与第一晶粒的顶介电层接合于第一晶粒与第二晶粒间的一界面。密封环自第一晶粒延伸通过界面至第二晶粒，其中第一晶粒的顶介电层的一部分与第二晶粒的底介电层的一部分被位于密封环的外侧的一间隙所分离。
附图说明
本揭露的态样可从以下的详细说明及随附的附图理解。值得注意的是，根据产业上的实际应用，各个特征并未按照比例绘制，事实上，各个特征的尺寸可以任意的放大或缩小，以利清楚地说明。
图1绘示根据本揭露一些实施方式的具有密封环的三维集成电路的平面示意图；
图2绘示沿着图1的线2-2所撷取的剖面图；
图3绘示根据本揭露一些实施方式的密封环外部的间隙；
图4绘示根据本揭露一些实施方式的密封环外部的间隙；
图5绘示根据本揭露一些实施方式的制造三维集成电路的方法的流程图；
图6至图14绘示根据本揭露一些实施方式的制造三维集成电路的制造流程；
图15绘示根据本揭露一些实施方式的密封环的剖面图；
图16绘示图15所示的密封环的俯视图，其中第二晶粒并未被绘示。
具体实施方式
下面提供本揭露的多种不同的实施方式或实施例，以实现本揭露的不同技术特征。特定元件的实施例与配置是如下所述以简化本揭露。当然，这些叙述仅为示例，而非用以限制本揭露。举例而言，第一特征是形成于第二特征上的叙述可包括第一特征与第二特征是直接接触的实施方式，亦可包括额外特征形成于第一与第二特征之间的实施方式，使得第一特征与第二特征可非直接接触。此外，本揭露可重复地使用元件符号于多个实施方式中。此重复是为了简洁，并非用以讨论各个实施方式及/或配置之间的关系。
另外，空间相对用语，如“下”、“下方”、“低”、“上”、“上方”等，是用以方便描述一元件或特征与其他元件或特征在附图中的相对关系。除了附图中所示的方位以外，这些空间相对用语亦可用来帮助理解元件在使用或操作时的不同方位。当元件被转向其他方位(例如旋转90度或其他方位)时，本文所使用的空间相对叙述亦可帮助理解。
本文也会包括其他的技术特征与制程。举例而言，可包括测试结构以辅助三维封装或三维集成电路元件的验证测试。测试结构可包括如形成于重分布层中或位于基底上的测试垫，以允许利用探针及/或探针卡等装置来测试三维封装或三维集成电路。验证测试可在制造过程中的中间结构与制造完成后的最终结构上执行。此外，本文揭露的结构与方法可以结合测试方法使用，所述测试方法结合了在制造过程中的已知良好晶粒的验证，以提高合格率并降低成本。
图1是根据本揭露实施方式的具有密封环300的三维集成电路10的平面示意图。图2是沿着图1的线2-2所撷取的剖面图。如图1与图2所示，第一集成电路晶粒100支撑第二集成电路晶粒200。第一集成电路晶粒100与第二集成电路晶粒200，分别包括第一半导体基底110与第二半导体基底210。第一半导体基底110与第二半导体基底210是彼此分离的，并分别位于密封环300的下方与上方。在一些实施方式中，第一集成电路晶粒100是特定应用集成电路(application specific integrated circuit；ASIC)晶粒，且第二集成电路晶粒200是系统整合晶片(system on chip；SoC)晶粒。在一些实施方式中，第一半导体基底110与第二半导体基底210是单晶硅、一些其他半导体、一些其他类型的半导体基底或上述组合的基底块。此外，在一些实施方式中，半导体基底110与210分别具有不同的厚度。例如，第一集成电路晶粒100的第一半导体基底110可具有比第二集成电路晶粒200的第二半导体基底210大的厚度。
三维集成电路10由第一与第二集成电路晶粒100与200定义，并且包括多个第一与第二半导体元件112与212，以及第一与第二半导体基底110与210之间的内连接结构。在一些实施方式中，半导体元件是主动元件及/或被动元件。例如，半导体元件可以包括在第一半导体基底110及/或第二半导体基底210上形成的金属氧化物半导体场效晶体管(MOSFET)，例如平面晶体管、鳍式场效晶体管(finFETs)或环绕式栅极(gate all around；GAA)晶体管。另一例中，半导体元件可以包括排列在第一与第二半导体基底110与210之间的内连接结构中的金属-绝缘体-金属(metal-insulator-metal；MIM)电容元件、可变电阻式记忆体(resistive random-access memory；RRAM)或螺旋型电感。此外，在一些实施方式中，第一隔离区域114被排列在第一半导体基底110中，以提供第一半导体元件112之间的电性隔离。相似地，第二隔离区域214被排列在第二半导体基底210中，以提供第二半导体元件212之间的电性隔离。第一隔离区域114与第二隔离区域214的至少一者，可以是如浅沟槽隔离(shallow trench isolation；STI)区域或深沟槽隔离(deep trench isolation；DTI)区域。
第一与第二集成电路晶粒100与200分别包含在第一与第二半导体基底110与210之间的第一与第二内连接结构120与220。第一集成电路晶粒100的第一内连接结构120包括第一层间介电(interlayer dielectric；ILD)层121、第一导线结构122、第一导线间导孔结构123，以及第一元件接触结构124。同样地，第二集成电路晶粒200的第二内连接结构220包括多个第二层间介电层221、第二导线结构222、第二导线间导孔结构223，以及第二元件接触结构224。第一层间介电层121与第二层间介电层221可以是如二氧化硅、低介电系数介电质、一些其他介电质，或是上述的组合。如同此处所使用的，低介电系数介电质是具有约小于3.9的介电常数k的介电质。
第一导线结构122与第一导线间导孔结构123及第一层间介电层121中的第一元件接触结构124交替堆叠，使得第一元件接触结构124与形成于第一半导体基底110上的第一半导体元件112接触。相似地，第二导线结构222与第二导线间导孔结构223及第二层间介电层221中的元件接触结构224交替堆叠，使得第二元件接触结构224与形成在第二半导体基底210上的第二半导体元件212接触。第一导线结构122与第二导线结构222由导线构成，第一导线间导孔结构123与第二导线间导孔结构223由导线间导孔构成，且第一元件接触结构124与第二元件接触结构224由元件接触栓塞构成。此外，第一导线结构122与第二导线结构222、第一导线间导孔结构123与第二导线间导孔结构223、第一元件接触结构124与第二元件接触结构224是导电的，可以是如铝铜、铜、铝、钨、一些其他金属或导电材料，或是上述的组合。
在一些实施方式中，第一导线结构122的最低第一导线结构122L与第一导线结构122的最高第一导线结构122H沿着从第一半导体基底110朝向第二半导体基底210的方向排列，并且最高第一导线结构122H比最低第一导线结构122L厚。在一些实施方式中，第二导线结构222的最低第二导线结构222L与第二导线结构222的最高第二导线结构222H沿着从第一半导体基底110朝向第二半导体基底210的方向排列，并且最低第二导线结构222L比最高第二导线结构222H厚。
在一些实施方式中，多个第一导线结构122分别与其紧邻的下层第一导线间导孔结构123与第一元件接触结构124整合在一起，及/或与第一导线间导孔结构123与第一元件接触结构124为相同的材料。在其他实施方式中，多个第一导线结构122分别与其紧邻的下层第一导线间导孔结构123与第一元件接触结构124不同，及/或与第一导线间导孔结构123与第一元件接触结构124为不同的材料。相似地，在一些实施方式中，多个第二导线结构222分别与其紧邻的下层第二导线间导孔结构223与第二元件接触结构224整合在一起，及/或与第二导线间导孔结构223与第二元件接触结构224为相同的材料。在其他实施方式中，第二导线结构222分别与其紧邻的上层第二导线间导孔结构223与第二元件接触结构224整合在一起，及/或与第二导线间导孔结构223与第二元件接触结构224为相同的材料。
在一些实施方式中，第一集成电路晶粒100与第二集成电路晶粒200分别包含在第一内连接结构120与第二内连接结构220之间的第一混和接合结构130与第二混和接合结构230，且第一混和接合结构130与第二混和接合结构230在混和接合(hybrid bond；HB)界面400接触。第一混和接合结构130包含多个第一混和接合介电层131、位于一第一混和接合介电层131中的第一混和接合连接层132、以及位于另一第一混和接合介电层131中的第一混和接合接触结构133。第二混和接合结构230包含多个第二混和接合介电层231、位于一第二混和接合介电层231中的第二混和接合连接层232、以及位于另一第二混和接合介电层231中的第二混和接合接触结构233。在一些实施方式中，最低第一导线结构122L与第一混和接合连接层132沿着从第一半导体基底110朝向第二半导体基底210的方向排列，并且第一混和接合连接层132比最低第一导线结构122L为厚。在一些实施方式中，第二混和接合连接层232与最高第二导线结构222H沿第一半导体基底110朝向第二半导体基底210的方向排列，并且第二混和接合连接层232比最高第二导线结构222H厚。
第一混和接合介电层131与第二混和接合介电层231在混和接合界面400接触，以定义介电对介电的界面。例如，第一集成电路晶粒100与第二集成电路晶粒200之间的混和接合(hybrid bond)包括一介电接合对(dielectric-to-dielectric bond)，此介电接合对位于一最顶的第一混和接合介电层131与一最底的第二混和接合介电层231之间，以将第一混和接合介电层131与第二混和接合介电层231接合在一起。在一些实施方式中，最顶的第一混和接合介电层131可被称为第一集成电路晶粒100的顶介电层，并且最底的第二混和接合介电层231可被称为第二集成电路晶粒200的底介电层。在一些实施方式中，第一混和接合介电层131与第二混和接合介电层231可以是如二氧化硅、一些其他介电质，或是上述的组合。
第一混和接合连接层132与第二混和接合连接电层232分别嵌入到第一与第二混和接合介电层131与231中，使得第一混和接合连接层132与第二混和接合连接层232分别与第一混和接合介电层131与第二混和接合介电层231齐平于混和接合界面400。此外，第一混和接合连接层132与第二混和接合连接层232在混和接合界面400接触，以定义导体对导体的界面，并通过第一混和接合接触结构133与第二混和接合接触结构233，分别电性耦合第一内连接结构120与第二内连接结构220。举例而言，第一集成电路晶粒100及第二集成电路晶粒200之间的混和接合包括第一混和接合连接层132及第二混和接合连接层232之间的导体接合对(conductor-to-conductor bond)，以便将第一混和接合连接层132及第二混和接合连接层232接合在一起。第一混和接合连接层132及第二混和接合连接层232是导电的，且可以是如铝铜、铜、铝、钨的类的金属，一些其他导电材料或是上述的组合。在第一混和接合连接层132及第二混和接合连接层232为金属的一些实施方式中，混和接合连接层132与232间的接合是金属接合对(metal-to-metal bond)。
如上所述，在一些实施方式中，第一混和接合介电层131及第二混和接合介电层231可以被称为第一介电结构及第二介电结构，第一混和接合连接层132及第二混和接合连接层232可以分别被称为第一导电结构及第二导电结构，分别位于第一介电结构131及第二介电结构231中。混和接合是形成于第一晶粒100及第二晶粒200之间的界面400，并且其包括将第一介电结构131及第二介电结构231接合在一起的介电接合对，以及将第一导电结构132及第二导电结构232接合在一起的导体接合对(例如金属接合对)。
第一混和接合接触结构133及第二混和接合接触结构233，分别从第一混和接合连接层132及第二混和接合连接层232分别延伸到第一内连接结构120及第二内连接结构220。第一混和接合接触结构133及第二混和接合接触结构233是导电的，并且可以是如铝铜、铜、铝、钨、一些其他导电材料、或是上述的组合。
在一些实施方式中，第一集成电路晶粒100的第一混和接合连接层132与第一集成电路晶粒100的第一混和接合接触结构133整合在一起，及/或与第一集成电路晶粒100的第一混和接合接触结构133为相同的材料。在其他实施方式中，第一混和接合连接层132与第一混和接合接触结构133不同，及/或与第一混和接合接触结构133不同的材料。相似地，在一些实施方式中，第二集成电路晶粒200的第二混和接合连接层232与第二集成电路晶粒200的第二混和接合接触结构233整合在一起，及/或与第二集成电路晶粒200的第二混和接合接触结构233为相同的材料。在其他实施方式中，第二混和接合连接层232与第二混和接合接触结构233不同，及/或与第二混和接合接触结构233不同的材料。
密封环300位于第一集成电路晶粒100与第二集成电路晶粒200中，并且部分由第一混和接合连接层132与第二混和接合连接层232定义，使得密封环300从第一集成电路晶粒100延伸通过混和接合界面400至第二集成电路晶粒200，以横向环绕三维集成电路10中的混和接合界面400。因此，密封环300定义一屏障或阻挡物以保护位于三维集成电路10中的第一混和接合介电层131和第二混和接合介电层132免于分层(delamination)或分离。举例而言，最顶的第一混和接合介电层131的外侧部分P1与最底的第二混和接合介电层231的外侧部分P2，沿着密封环300的外侧延伸。外侧介电部分P1及P2可以被统称为环绕密封环300的介电环。在制造三维集成电路10的晶粒切割(diesaw)过程期间及/或之后，介电环靠近切割线(scribe line)区域(未显示于图示)，故外侧介电部分P1及P2可能会彼此分离，使得这些外侧介电部分P1和P2被间隙G隔开。由于三维集成电路10中的混和接合界面400被密封环300环绕，密封环300可位于三维集成电路10中的切割线及混和接合界面400之间。因此，由于密封环300的存在，间隙G不会延伸至三维集成电路10中的混和接合界面400中。所以，可以防止由密封环300环绕的第一混和接合介电层131的内侧部分P3和第二混和接合介电层231的内侧部分P4的分层。
在一些实施方式中，即使第一和第二混和接合介电层131及231的外侧部分P1及P2如图3所示遭遇到分层的问题，密封环300仍可阻挡间隙G延伸至第一和第二混和接合介电层131及231的内侧部分P3及P4(如图2所示)。在这种情况下，间隙G在第一和第二混和接合介电层131和231的外部部分P1和P2之间延伸，并终止于密封环300。举例而言，间隙G具有沿着X方向的宽度，并且间隙G的宽度在大约50μm至100μm的范围内。在一些实施方式中，间隙G具有梯形形状。在一些实施方式中，间隙G具有三角形形状。在这样的实施方式中，密封环300的外侧暴露于间隙G。在一些实施方式中，间隙G仅暴露于第一混和接合连接层132或第二混和接合连接层232之中。在一些实施方式中，间隙G会在密封环300前停止。在一些实施方式中，如图4所示，若间隙G被密封在外侧部分P1和P2的组合结构中，则间隙G在外侧部分P1和P2的组合结构中会形成气泡。在至少一个实施方式中，间隙G具有菱形形状。
在一些实施方式中，如图1所示，密封环300的转角区域具有三角形图案或三角形结构T。在一些实施方式中，密封环300在沿着混和接合界面400(如图2所示)截取的剖面中具有三角形图案T。换句话说，密封环300在第一集成电路晶粒100的顶面及/或第二集成电路晶粒200的底面会具有三角形图案T。举例而言，三角形图案T是由第一和第二混和接合连接层132及232所形成。可了解到，三维集成电路10的转角在晶粒切割制程中容易遭遇到分层问题，而此三角形图案T可助于防止在三维集成电路10的转角的分层。举例来说，由于三角形图案T，密封环300转角的宽度会大于侧边的宽度，故可以进一步防止密封环300转角的分层。
在一些实施方式中，如图2所示，密封环300从第一半导体基底110延伸到第二半导体基底210，使得密封环300定义屏障或阻挡物保护三维集成电路10，如图1所示。举例而言，密封环300定义穿过第一混和接合结构130和第二混和接合结构230的导电路径。在一些实施方式中，密封环300进一步定义一自第一半导体基底110至第二半导体基底210的导电路径，此导电路径通过第一和第二内连接结构120及220，以及第一和第二混和接合结构130及230。
在一些实施方式中，密封环300由一个或多个同心对齐的环形结构310与320构成。环形结构310与320每一个横向环绕三维集成电路10中的混和接合界面400。环形结构310与320每一个由第一及第二混和接合连接层132与232，以及第一和第二混和接合接触结构133与233所定义。此外，每一个环形结构310与320是由第一与第二导线结构122与222、第一与第二导线间导孔结构123与223，以及第一和第二元件接触结构124与224所定义。举例而言，内环形结构310可以由元件接触结构124与224中的元件接触、导线间导孔结构123与223中的导线间导孔、内连接结构120与220中的内导线结构122与222的环形导线，以及第一与第二混和接合结构130与230中的混和接合接触与环形混和接合连接的交替堆叠所定义。有利的是，由于每一内部和外部环形结构310与320是进一步由第一和第二导线结构122与222、第一与第二导线间导孔结构123与223，以及第一和第二元件接触结构124和224所定义，密封环300可定义从第一半导体基底110到第二半导体基底210的连续的屏障或阻挡物，从而提升对三维集成电路10的保护。在一些实施方式中，外环形结构320及/或内环形结构310是无空隙的，故可进一步提升对三维集成电路的保护。
图5绘示了根据本揭露实施方式的三维集成电路的制造方法的流程图。本方法包括几个有标号的步骤。本方法的多个实施方式可以包括在有标号的步骤之前、之后、之间及/或作为有标号的步骤的一部分附加步骤。本方法从步骤S1开始，在此步骤中，第一集成电路晶粒是形成在第一晶圆上(如图6至图9所示)。本方法继续进行至步骤S2，在此步骤中，第二集成电路晶粒是形成在第二晶圆上(如图10及图11所示)。本方法继续进行至步骤S3，在此步骤中，第二晶圆接合至第一晶圆(如图12及图13所示)。本方法继续进行至步骤S4，在此步骤中，第一晶圆及第二晶圆被切割成个别的三维集成电路(如图14所示)。
图6至图14绘示根据本揭露实施方式在制造三维集成电路期间的多个中间阶段。如图6所示，第一隔离区域114形成在第一晶圆W1的元件区R1中。第一隔离区域114的示例性形成包括使用适当的蚀刻制程，在第一晶圆W1中形成沟槽，而后使用适当的沉积制程，在沟槽中形成介电材料。半导体元件112是形成在第一晶圆W1的元件区R1中。半导体元件112的形成可以是栅极后制(gate last)制程，包括如在第一晶圆W1上形成伪栅极结构，沿着伪栅极结构的侧壁形成栅极分隔物，在第一晶圆W1的元件区R1与邻近栅极分隔物中形成源极/漏极区，移除伪栅极结构以形成栅极沟槽，以及在栅极沟槽中形成金属栅极。
在形成半导体元件112之后，于第一半导体基底110之上形成第一层间介电层121。举例而言，下层的第一层间介电层121是形成以覆盖第一晶圆W1，随后形成覆盖下层第一层间介电层121的上层第一层间介电层121。第一层间介电层121是形成为堆叠状，并且可以被如气相沉积(例如化学或物理气相沉积)、原子层沉积、热氧化、一些其他的生长或沉积制程、或是上述的组合所形成。此外，第一层间介电层121可以被如二氧化硅、低介电系数介电质，以及其他介电质等所形成。
在一些实施方式中，蚀刻停止层(未显示于图示)是形成在第一层间介电层121之间。蚀刻停止层是与第一层间介电层121不同的材料，可以是如氮化硅、氮氧化硅等。此外，在一些实施方式中，多个第一层间介电层121是被整合在一起，及/或是相同的材料。例如，多个第一层间介电层121可以是由相同沉积或生长所形成的不同区域。
第一导线结构122和第一元件接触结构124分别形成在第一层间介电层121中。举例而言，第一导线结构122可形成为嵌入到上层第一层间介电层121中，且第一元件接触结构124可形成为从第一导线结构122所延伸，并穿过下层第一层间介电层121，至第一晶圆W1或半导体元件112。第一导线结构122及第一元件接触结构124还被形成在环绕个别元件区R1的环形区R2中。环形区R2中的第一导线结构122及第一元件接触结构124的一部分形成有密封环的图案(例如图1和图2所示的密封环300)。
在一些实施方式中，形成第一导线结构122及第一元件接触结构124的制程，包含对上层第一层间介电层121执行第一选择性蚀刻，以在上层第一层间介电层121中形成具有第一导线结构122的图案的沟槽开口。第一选择性蚀刻可停止，例如停止于两第一层间介电层121之间的蚀刻停止层。然后，第二选择性蚀刻被执行于下层第一层间介电层121，以在下层第一层间介电层121中形成具有第一元件接触结构124的图案的通孔开口。导电层可接着被填入通孔及沟槽开口中，并且执行平坦化，以使导电层的上表面或顶面与上层第一层间介电层121的上表面或顶面实质上齐平。此导电层形成第一导线结构122及第一元件接触结构124。第一选择性蚀刻及第二选择性蚀刻可以选择由光微影制程来实现，及/或平坦化制程可由像是化学机械研磨(chemical mechanical polish；CMP)来实现。
尽管在图6中执行的动作说明且描述了用于形成第一导线结构122及第一元件接触结构124的类双镶嵌(dual damascene like)制程，但是在其他实施方式中，可以采用类单镶嵌(single damascene like)制程以形成第一导线结构122及第一元件接触结构124。类双镶嵌制程及类单镶嵌制程分别是不限于铜的双镶嵌及单镶嵌制程。
如图7所示，类双镶嵌制程或类单镶嵌制程是重复一次或多次。如此，在第一晶圆W1上方形成额外的第一层间介电层121堆叠，每一个容纳额外的第一导线结构122及第一导线间导孔结构123。又第一层间介电层121、第一导线结构122、第一内线通路结构123及第一元件接触结构124，定义第一内连接结构120。在图7中所形成的第一导线结构122及第一导线间导孔结构123，会形成在元件区R1或环形区R2的其一中，且环形区R2中第一导线结构122和第一导线间导孔结构123的一部分会形成密封环的图案(如图1及图2所示的密封环300)。
如图8所示，多个第一混和接合介电层131是形成于第一内连接结构120上方。举例而言，下层的第一混和接合介电层131被形成以覆盖第一内连接结构120，且上层的第一混和接合介电层131亦随后形成，以覆盖下层。例如，第一混和接合介电层131可利用如形成第一层间介电层121的相同方式或相似方式所形成。
在一些实施方式中，蚀刻停止层(未显示于图示)是形成在两第一混和接合介电层131之间形成。蚀刻停止层是与第一混和接合介电层131不同的材料，可以是如氮化硅、氮氧化硅等。此外，在一些实施方式中，两第一混和接合介电层131被整合在一起，及/或是相同的材料。例如，两第一混和接合介电层131可以是利用相同沉积或生长的不同区域。
第一混和接合连接层132及第一混和接合接触结构133分别形成在第一混和接合介电层131中。举例而言，第一混和接合连接层132可形成为嵌入到上层第一混和接合介电层131中，且第一混和接合接触结构133可形成为从第一混和接合连接层132所延伸，并穿过下层第一混和接合介电层131，至第一内连接结构120。第一混和接合介电层131、第一混和接合连接层132，以及第一混和接合接触结构133可共同定义第一混和接合结构130。
在一些实施方式中，用于形成第一混和接合连接层132及第一混和接合接触结构133的制程，与图6中的第一导线结构122及第一元件接触结构124的制程相同或相似。此外，尽管图8说明且描述了用于形成第一混和接合连接层132及第一混和接合接触结构133的类双镶嵌制程，但在其他实施方式中仍可替代地使用类单镶嵌制程来形成第一混和接合连接层132及第一混和接合接触结构133。
第一混和接合连接层132及第一混和接合接触结构133会形成在元件区R1与环形区R2中，且环形区R2中的第一混和接合连接层132及第一混和接合接触结构133的一部分会形成密封环的图案(如图1及图2所示的密封环300)。环形区R2中的第一混和接合层132、第一混和接合接触结构133、第一导线结构122、第一导线间导孔结构123及第一元件接触结构124共同定义第一密封环300a。如图8及图9所示，第一密封环300a横向环绕相对应的元件区R1。元件区R1中的元件及对应的第一密封环300a可作为第一集成电路晶粒100。两第一集成电路晶粒100的两第一密封环300a是被介电结构所分开，此介电结构包含第一层间介电层121及第一混和接合介电层131。
在一些实施方式中，在形成第一混和接合结构130之后，可以在第一混和接合结构130的表面上执行表面处理。表面处理可包括如等离子处理及/或酸处理。当执行酸处理时，第一混和接合连接层132的顶面与第一混和接合介电层131的顶面可执行酸处理，如使用甲酸(HCOOH)。通过酸处理，可以去除第一混和接合连接层132的顶面上的金属氧化物。第一混和接合连接层132及第一混和接合介电层131的顶面上的一些微粒和不良物质也会被去除。
等离子处理可以在真空环境(真空室)中进行。用于产生等离子的制程气体可以包括氢气(H2)和氩气(Ar)的第一混和气体，H2和氮气(N2)的第二混和气体，或H2和氦气(He)的第三混和气体。在一些示例性的实施方式中，在等离子处理中使用的第一、第二或第三混和气体中的H2流率可在约百分之四至百分之五之间。氢有助于将第一混和接合连接层132的顶面上的金属氧化物还原回金属。此外，透过这样的处理，第一混和接合介电层131的顶面的OH基团的数量增加，此有利于形成强介电接合对(例如强熔合接合(fusion bond))。等离子处理也可以使用纯或实质上纯的H2、Ar或N2作为气体制程来执行，通过撞击来处理第一混和接合连接层132及第一混和接合介电层131的顶面。例如，等离子处理所使用的等离子可以是低功率等离子，产生等离子的功率约在10瓦至2000瓦之间。在表面处理后，第一混和接合连接层132及第一混和接合介电层131的表面粗糙度与表面处理之前相比没有改变，这样的原因部分是基于采用低功率来产生等离子。
表面处理之后，在第一混和接合结构130上执行表面清洁制程。一些示例性的实施方式中，表面清洁包括去离子(De-Ionized；DI)水冲洗，例如，于第一混和接合结构130的表面上喷洒去离子水。在替代实施方式中，使用氢氧化铵(NH4OH)执行表面清洁。
如图10所示，第二集成电路晶粒200以与图4至图7中的第一集成电路晶粒100所述相同或类似的方式形成在第二晶圆W2上。举例而言，第二内连接结构220形成在第二晶圆W2上方，且第二混和接合结构230形成在第二内连接构220上方。第二内连接结构220包含多个第二层间介电层221以及分别位于多个第二层间介电层221中的第二导线结构222、第二导线间导孔结构223及第二元件接触结构224。第二混和接合结构230包含多个第二混和接合介电层231、以及分别位于多个第二混和接合介电层231中的第二混和接合连接层232及第二混和接合接触结构233。第二导线结构222、第二导线间导孔结构223、第二元件接触结构224、第二混和接合连接层232及第二混和接合接触结构233形成在第二晶圆W2的元件区R3与环形区R4中。
在环形区R4中的第二混和接合连接层232、第二混和接合接触结构233、第二导线结构222、第二导线间导孔结构223及第二元件接触结构224共同定义第二密封环300b。如图10及图11所示，第二密封环300b横向环绕相对应的元件区R3。元件区R3中的元件和对应的第二密封环300b可作为第二集成电路晶粒200。两第二集成电路晶粒200的第二密封环300b被介电结构分开，此介电结构包括第二层间介电层221及第二混和接合介电层231。在形成第二混和接合结构230之后，表面处理及表面清洁处理可依序在第二混和接合结构230的顶面上执行。如上所述，表面处理及表面清洁处理基本上与在第一混和接合结构130上执行的处理相同。
而后，如图12及图13所示，第二晶圆W2被翻转并接合到第一晶圆W1，使得第一及第二混和接合结构130及230形成界面以定义混和接合。混和接合包括第一混和接合介电层131及第二混和接合介电层231之间的介电接合对，以及第一混和接合连接层132及第二混和接合连接层232之间的导体接合对。由于混和接合，第一集成电路晶粒100及相对应的第二集成电路晶粒200接合在一起以定义多个堆叠ST，其中每一个堆叠ST包含第一集成电路晶粒100和位于第一集成电路晶粒100上的第二集成电路晶粒200。导体接合对将第一密封环300a及第二密封环300b作为密封环300接合在一起。在第一混和接合连接层132及第二混和接合连接层232是金属的一些实施方式中，金属接合对位于第一混和接合连接层132及第二混和接合连接层232之间，故第一密封环300a及第二密封环300b通过金属接合对而接合在一起。
在一些实施方式中，接合制程包括预接合制程，之后是退火制程。在预接合制程中，由推压装置施加压力将第一晶圆W1及第二晶圆W2彼此压在一起。在一些实施方式中，压力可以约低于5牛顿，可施加至第一晶圆W1及第二晶圆W2的中心。预接合可以在室温(如接近21℃)下执行，亦可以使用更高的温度。例如，预接合时间可以约小于1分钟。在预接合之后，第一混和接合连接层132及第二混和接合连接层232通过导体接合对相互接合，且第一混和接合介电层131及第二混和接合介电层231通过熔合接合的方式来接合。
在预接合制程之后，执行退火制程以提升第一混和接合结构130及第二混和接合结构230的接合强度。在退火过程中，第一晶圆W1及第二晶圆W2的温度可能升高，例如高过200℃，且可以在约300℃及约450℃之间。这样的温度是为了退火第一混和接合连接层132及第二混和接合连接层232之间的导体接合对。例如，退火制程的持续时间可在约0.5小时至4小时之间。退火导致第一混和接合连接层132及第二混和接合连接层232的互相扩散，因此可以实现第一混和接合连接层132及第二混和接合连接层232之间的接合强化。
然而，由导体(例如金属)形成的第一混和接合连接层132及第二混和接合连接层232具有比第一混和接合介电层131及第二混和接合介电层132更大的热膨胀系数(Coefficients of Thermal Expansion；CTEs)。因此，由于热压缩退火的升高的温度，第一混和接合连接层132及第二混和接合连接层232比第一混和接合介电层131及第二混和接合介电层231更膨胀，并容易突出第一混和接合介电层131及第二混和接合介电层231的表面。故第一混和接合介电层131及第二混和接合介电层231容易相互分层或分离。所以，与第一混和接合连接层132及第二混和接合连接层232相比，第一混和接合介电层131及第二混和接合介电层231具有较高相互分层的趋势。此趋势可能会导致后续制程(例如晶粒切割制程)中第一混和接合介电层131及第二混和接合介电层132的分层。
位于堆叠ST之间的介电结构(如第一层间介电层121、第一混和接合介电层131、第二层间介电层221及第二混和接合介电层231)可用以作为切割线区SC。堆叠ST可以透过如激光或晶粒切割机的切割设备，沿着画线区SC被切割。形成的结构在图14中示出，其中每个堆叠ST包括由密封环300围绕的三维集成电路10。由于第一混和接合介电层131及第二混和接合介电层231与第一混和接合连接层132及第二混和接合连接层232相比具有较高的相互分层倾向，所以在切割制程期间或切割制程之后，第一混和接合介电层131及第二混和接合介电层231可能相互分层，并从切割线区SC开始分层，因而在第一混和接合介电层131及第二混和接合介电层231之间形成间隙G。然而，因为第一混和接合连接层132及第二混和接合连接层232与第一混和接合介电层131及第二混和接合介电层231相比具有较低的相互分层趋势，密封环300的第一混和接合连接层132及第二混和接合连接层232不会分层，故间隙G不会延伸至密封环300及三维集成电路10中。因此，密封环300可以防止三维集成电路10发生分层。
图15及图16绘示密封环302的示例性三角形图案T，其中图15是根据本揭露一些实施方式的密封环302的剖面图，且密封环302的俯视图是如图16所示，而第二集成电路晶粒200未于图16中显示。如图15及图16所示，密封环302包括同心排列的第一环形结构310a、第二环形结构320a、第三环形结构330a及第四环形结构340a。第二环形结构320a在第一环形结构310a及第三环形结构330a之间具有三角形剖面322a。在一些实施方式中，三角形剖面322a被形成为等腰三角形，其中，此三角形的两侧边平行于第三环形结构330a的两侧边延伸，且三角形的斜边平行于第一环形结构310a的剖面延伸。在一些实施方式中，第二环形结构320a具有线性形状剖面的321a及323a，分别从三角形剖面322a的侧边延伸并实质上平行于第三环形结构330a的侧边。第一环形结构310a、第二环形结构320a、第三环形结构330a及第四环形结构340a的组合，在密封环302的转角提供三角形图案，因而更进一步地防止三维集成电路10的转角的分层，此转角的分层是传统集成电路晶粒在切割制程中容易遭遇的问题。举例而言，由于三角形剖面322a，密封环302的转角的宽度大于侧边的宽度，故在转角处可以进一步防止第一混和接合介电层131及第二混和接合介电层231分层。
基于以上讨论，可看出本揭露提供了一些优势。然而，其他实施方式可以提供另外的优势，并非所有的优势都必须在此揭露，且没有一个特定的优势是所有实施方式的必要条件。一个优势是在密封环外侧的混和接合界面发生的分层，不会延伸至密封环中，这是因为与密封环外侧的介电层相比，密封环中的导体层具有较低的分层趋势。另一个优势是若密封环从一个半导体基底延伸至另一个半导体基底，密封环可以提供更好的保护。如上所述的两个晶粒(或两个晶圆)的堆叠结构仅是用于描述密封环的示例。上述密封环也可以整合到其他元件中，例如三个或更多个晶粒(或晶圆)的堆叠结构、堆叠逻辑元件、堆叠快闪记忆体元件、堆叠高电压(high voltage；HV)元件、堆叠鳍式场效晶体管(FinFETs)等。
在一些实施方式中，一种半导体元件包括一第一晶粒、一第二晶粒及一密封环。第一晶粒包括一顶介电层。第二晶粒位于第一晶粒上方。第二晶粒包括一底介电层，底介电层与第一晶粒的顶介电层接合于第一晶粒与第二晶粒间的界面。密封环从第一晶粒延伸通过界面至第二晶粒，其中第一晶粒的顶介电层的一部分与第二晶粒的底介电层的一部分被位于密封环的外侧的一间隙所分离。
在一些实施方式中，密封环在第一晶粒的顶面具有一三角形图案。
在一些实施方式中，三角形图案更位于密封环的一转角。
在一些实施方式中，密封环包含一第一导电结构及一第二导电结构，第二导电结构接合于第一导电结构。
在一些实施方式中，半导体元件中还包含密封环内的一金属接合对。
在一些实施方式中，金属接合对位于第一晶粒与第二晶粒间的界面。
在一些实施方式中，第一晶粒还包含一第一半导体基底，位于顶介电层下方，且密封环与第一半导体基底接触。
在一些实施方式中，第二晶粒还包含一第二半导体基底，位于底介电层上方，且密封环更与第二半导体基底接触。
在一些实施方式中，密封环包含位于第一晶粒中的一第一导线结构及一第二导线结构，其中第一导线结构及第二导线结构沿第一晶粒朝向第二晶粒的方向排列，且第二导线结构比第一导线结构厚。
在一些实施方式中，密封环还包含位于第二晶粒中的一第三导线结构及一第四导线结构，其中第三导线结构及第四导线结构沿第一晶粒朝向第二晶粒的方向排列，且第三导线结构比第四导线结构厚。
在一些实施方式中，一种半导体元件包含一第一晶粒、一第二晶粒、一密封环及一介电结构。第一晶粒包含一第一内连接结构及位于第一内连接结构上方的一第一混和接合结构。第二晶粒位于第一晶粒上方。第二晶粒包含一第二混和接合结构及位于第二混和接合结构上方的一第二内连接结构。第二混和接合结构与第一混和接合结构接触于一混和接合界面。密封环位于第一晶粒及第二晶粒内，且横跨混和接合界面。介电结构沿着密封环的外侧延伸，且具有一间隙于其中。
在一些实施方式中，间隙并未延伸至密封环中。
在一些实施方式中，密封环在第二晶粒的底面具有一三角形图案。
在一些实施方式中，三角形图案位于密封环的一转角。
在一些实施方式中，密封环包含横跨混和接合界面的一金属。
在一些实施方式中，密封环定义一导电路径，导电路径穿过第一混和接合结构与第二混和接合结构。
在一些实施方式中，形成半导体元件的方法包含形成多个第一晶粒于一第一晶圆上，其中形成第一晶粒的每一个包含形成一第一密封环于晶粒中。形成多个第二晶粒于一第二晶圆上，其中形成第二晶粒的每一个包含形成一第二密封环于晶粒中。接合第二晶圆至第一晶圆，使得第二密封环分别与第一密封环接触。切割第一晶圆与第二晶圆，使得第一密封环之间的一第一介电结构分离。
在一些实施方式中，接合第二晶圆至第一晶圆包含接合第二密封环之间的一第二介电结构至第一介电结构。
在一些实施方式中，在切割第一晶圆及第二晶圆后，第一介电结构与第二介电结构被一间隙分离。
在一些实施方式中，切割第一晶圆及第二晶圆包含分离第二介电结构。
上文概述若干实施方式的特征，使得熟悉此项技术者可更好地理解本揭露的态样。熟悉此项技术者应了解，可轻易使用本揭露作为设计或修改其他制程及结构的基础，以便实施本文所介绍的实施方式的相同目的及/或实现相同优势。熟悉此项技术者亦应认识到，此类等效结构并未脱离本揭露的精神及范畴，且可在不脱离本揭露的精神及范畴的情况下产生本文的各种变化、替代及更改。

Claims (1)

1.一种半导体元件，其特征在于，包含：
一第一晶粒，包含一顶介电层；
一第二晶粒，位于该第一晶粒上方，该第二晶粒包含一底介电层，该底介电层与该第一晶粒的该顶介电层接合于该第一晶粒与该第二晶粒间的一界面；以及
一密封环，自该第一晶粒延伸通过该界面至该第二晶粒，其中该第一晶粒的该顶介电层的一部分与该第二晶粒的该底介电层的一部分被位于该密封环的外侧的一间隙所分离。
CN201810029256.3A 2017-10-31 2018-01-12 半导体元件 Pending CN109727926A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/799,355 US10515908B2 (en) 2017-10-31 2017-10-31 Seal ring for bonded dies
US15/799,355 2017-10-31

Publications (1)

Publication Number Publication Date
CN109727926A true CN109727926A (zh) 2019-05-07

Family

ID=66243256

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810029256.3A Pending CN109727926A (zh) 2017-10-31 2018-01-12 半导体元件

Country Status (3)

Country Link
US (1) US10515908B2 (zh)
CN (1) CN109727926A (zh)
TW (1) TW201919158A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023070950A1 (zh) * 2021-10-29 2023-05-04 长鑫存储技术有限公司 一种密封环、堆叠结构及密封环的制作方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10672820B2 (en) * 2017-11-23 2020-06-02 Taiwan Semiconductor Manufacturing Co., Ltd. Hybrid bonded structure
US10629592B2 (en) 2018-05-25 2020-04-21 Taiwan Semiconductor Manufacturing Co., Ltd. Through silicon via design for stacking integrated circuits
US11456247B2 (en) * 2019-06-13 2022-09-27 Nanya Technology Corporation Semiconductor device and fabrication method for the same
US11508665B2 (en) 2020-06-23 2022-11-22 Taiwan Semiconductor Manufacturing Co., Ltd. Packages with thick RDLs and thin RDLs stacked alternatingly
US11373962B2 (en) * 2020-08-14 2022-06-28 Taiwan Semiconductor Manufacturing Co., Ltd. Advanced seal ring structure and method of making the same
CN113488392B (zh) * 2021-07-13 2022-08-02 武汉新芯集成电路制造有限公司 集成电路器件制造方法
US11658152B1 (en) * 2021-11-05 2023-05-23 Nanya Technology Corporation Die bonding structure, stack structure, and method of forming die bonding structure
US20230197640A1 (en) * 2021-12-20 2023-06-22 Taiwan Semiconductor Manufacturing Company, Ltd. Seal Ring Structures

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7906836B2 (en) * 2008-11-14 2011-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Heat spreader structures in scribe lines
US8749027B2 (en) * 2009-01-07 2014-06-10 Taiwan Semiconductor Manufacturing Company, Ltd. Robust TSV structure
JP5115632B2 (ja) * 2010-06-30 2013-01-09 株式会社デンソー 半導体装置
TWI467695B (zh) * 2011-03-24 2015-01-01 Sony Corp 半導體裝置及其製造方法
US9142581B2 (en) * 2012-11-05 2015-09-22 Omnivision Technologies, Inc. Die seal ring for integrated circuit system with stacked device wafers
JP6212720B2 (ja) * 2013-09-20 2017-10-18 パナソニックＩｐマネジメント株式会社 半導体装置及びその製造方法
US9972603B2 (en) * 2015-12-29 2018-05-15 Taiwan Semiconductor Manufacturing Co., Ltd. Seal-ring structure for stacking integrated circuits

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023070950A1 (zh) * 2021-10-29 2023-05-04 长鑫存储技术有限公司 一种密封环、堆叠结构及密封环的制作方法

Also Published As

Publication number Publication date
US20190131255A1 (en) 2019-05-02
US10515908B2 (en) 2019-12-24
TW201919158A (zh) 2019-05-16

Similar Documents

Publication Publication Date Title
CN109727926A (zh) 半导体元件
US11063038B2 (en) Through silicon via design for stacking integrated circuits
CN109891582B (zh) 使用混合键合的结构和器件及其形成方法
US10777539B2 (en) Seal-ring structure for stacking integrated circuits
KR102404490B1 (ko) 후면 커패시터 기법
US9711502B2 (en) Double-side process silicon MOS and passive devices for RF front-end modules
JP2023164841A (ja) ３次元メモリデバイスのハイブリッドボンディングコンタクト構造
JP6014354B2 (ja) 半導体装置の製造方法
US8399936B2 (en) Through substrate via semiconductor components
CN100508130C (zh) 分别应变的n沟道和p沟道晶体管
US8563396B2 (en) 3D integration method using SOI substrates and structures produced thereby
JP7214871B2 (ja) 半導体デバイス、接合構造および半導体デバイスを形成するための方法
KR20210083328A (ko) 확산 불가능한 전도성 재료로 제조된 본딩 컨택을 갖는 본딩된 반도체 구조 및 이를 형성하기 위한 방법
JP7214898B2 (ja) 三次元メモリデバイスおよびその製作方法
JP2022524205A (ja) 三次元メモリデバイスおよびその製作方法
KR20160057077A (ko) 반도체 장치 및 그 제조 방법
JP2023526446A (ja) ３次元（３ｄ）メモリデバイス及び方法
CN110088889B (zh) 用于形成三维综合布线结构和其半导体结构的方法
TW201528427A (zh) 與互補式金屬氧化物半導體相容的晶圓接合層及製程
US8384207B2 (en) Semiconductor integrated circuit device having insulated through wires
US11817306B2 (en) Method for manufacturing semiconductor package with air gap
JP2022539106A (ja) ３次元メモリデバイスのローカルコンタクトおよびそれを形成するための方法
CN107305840A (zh) 一种半导体器件及其制造方法和电子装置
CN105977236B (zh) 键合晶圆结构及其制备方法
CN105742197A (zh) 一种键合晶圆结构及其制备方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
WD01 Invention patent application deemed withdrawn after publication
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20190507