CN109698188A - 芯片组件、封装结构及其成型方法 - Google Patents

Abstract

本发明揭示了一种芯片组件、封装结构及其成型方法，芯片组件包括芯片及屏蔽层，芯片包括相对设置的芯片正面、芯片背面及设置于芯片正面及芯片背面之间的芯片侧面，芯片正面设有芯片连接端子，屏蔽层包括背面屏蔽层、侧面屏蔽层及正面屏蔽层，背面屏蔽层覆盖芯片背面，侧面屏蔽层覆盖芯片侧面，正面屏蔽层位于芯片正面且正面屏蔽层与芯片连接端子相互间隔分布。本发明的芯片正面、芯片背面及芯片侧面均设置有屏蔽层，可将电磁信号对芯片的干扰降至最低。

Description

芯片组件、封装结构及其成型方法

技术领域

本发明涉及封装技术领域，尤其涉及一种芯片组件、封装结构及其成型方法。

背景技术

芯片是一种把电路小型化的结构，芯片对外界电磁信号较为敏感，一般的，可以在芯片上设置屏蔽层以减小外界电磁信号的影响。

芯片一般埋入至基板中而形成封装结构，而芯片埋入主要分为基板级及芯片级。

以基板级埋入来看，一般是将芯片直接埋入到基板的绝缘介质层中，在绝缘介质层上下两面上形成线路，芯片的正面连通到其中一层线路。

线路的一种设计方式是：两层线路包含多种功能作用的线路，如信号线、输入输出线、接地线等，其中，部分功能线路对芯片工作运行存在一定干扰和影响，进而影响产品的功能表现。

线路的另一种设计方式是：绝缘介质层上下两面上的线路均改为接地线，接地线的四周通过通孔连接，这样设计可以将线路对芯片的干扰降至最低，但是会增加基板层数和尺寸，进而增加产品成本。

可以看到，以上两种线路设计方式均未考虑基板自身线路产生的电磁信号、产品内部芯片产生的电磁信号对埋入芯片的影响。

从芯片级埋入来看，业界主要采用芯片级制造工艺，通常将屏蔽层覆盖在芯片的背面和芯片的四个侧面，为五个面的屏蔽层覆盖并接地，而芯片正面的接地端才会连通到接地线。

可以看到，上述方式并未考虑芯片自身线路与后续扇出形成线路间的互相影响。

综上所述，无论是那种方式，都不能保证芯片不被电磁信号干扰。

发明内容

本发明的目的在于提供一种芯片组件、封装结构及其成型方法。

为实现上述发明目的之一，本发明一实施方式提供一种芯片组件，包括芯片及屏蔽层，所述芯片包括相对设置的芯片正面、芯片背面及设置于所述芯片正面及所述芯片背面之间的芯片侧面，所述芯片正面设有芯片连接端子，所述屏蔽层包括背面屏蔽层、侧面屏蔽层及正面屏蔽层，所述背面屏蔽层覆盖所述芯片背面，所述侧面屏蔽层覆盖所述芯片侧面，所述正面屏蔽层位于所述芯片正面且所述正面屏蔽层与所述芯片连接端子相互间隔分布。

作为本发明一实施方式的进一步改进，所述背面屏蔽层、所述侧面屏蔽层及所述正面屏蔽层相互连接。

为实现上述发明目的之一，本发明一实施方式提供一种封装结构，包括基板及如上所述的芯片组件，所述基板设有接地线，所述屏蔽层连接所述接地线。

作为本发明一实施方式的进一步改进，所述基板包括容纳所述芯片组件的容纳腔，所述屏蔽层与所述接地线之间通过通孔导通。

作为本发明一实施方式的进一步改进，对应芯片正面边缘区域的正面屏蔽层与所述接地线相互导通。

作为本发明一实施方式的进一步改进，所述屏蔽层还包括连接所述正面屏蔽层和/或所述侧面屏蔽层的延伸屏蔽层，所述延伸屏蔽层朝向所述芯片的外侧延伸，且所述延伸屏蔽层与所述接地线相互导通。

作为本发明一实施方式的进一步改进，所述芯片组件还包括至少一元器件及预包封层，所述预包封层至少包覆所述元器件，且所述屏蔽层位于所述预包封层远离所述元器件或所述芯片的一侧。

作为本发明一实施方式的进一步改进，所述背面屏蔽层暴露出所述封装结构。

作为本发明一实施方式的进一步改进，所述背面屏蔽层远离所述芯片的一侧设有散热层。

为实现上述发明目的之一，本发明一实施方式提供一种芯片组件的成型方法，包括步骤：

提供一芯片，所述芯片包括相对设置的芯片正面、芯片背面及设置于所述芯片正面及所述芯片背面之间的芯片侧面，所述芯片正面设有芯片连接端子；

提供屏蔽层，所述屏蔽层包括背面屏蔽层、侧面屏蔽层及正面屏蔽层，所述背面屏蔽层覆盖所述芯片背面，所述侧面屏蔽层覆盖所述芯片侧面，所述正面屏蔽层位于所述芯片正面且所述正面屏蔽层与所述芯片连接端子相互间隔分布。

为实现上述发明目的之一，本发明一实施方式提供一种封装结构的成型方法，包括步骤：

提供一承载板，所述承载板具有承载面；

提供一芯片，所述芯片包括相对设置的芯片正面、芯片背面及设置于所述芯片正面及所述芯片背面之间的芯片侧面，所述芯片正面设有芯片连接端子；

将芯片置于承载板上，且所述芯片正面面对所述承载面；

形成第一屏蔽层，所述第一屏蔽层覆盖所述芯片背面、所述芯片侧面及所述承载面；

于所述第一屏蔽层远离所述芯片的一侧形成第一绝缘层；

去除承载板；

形成第二屏蔽层，所述第二屏蔽层至少覆盖所述芯片正面；

曝光并显影以去除多余的第一屏蔽层、第二屏蔽层，所述第二屏蔽层与所述芯片连接端子相互间隔分布；

于所述第一绝缘层靠近芯片正面的一侧形成第二绝缘层，所述第二绝缘层包覆所述芯片连接端子及第二屏蔽层；

于所述第二绝缘层上形成通孔以暴露出所述芯片连接端子、第一屏蔽层和/或第二屏蔽层；

于所述通孔内形成导通件；

在第一绝缘层和/或第二绝缘层上形成线路层及其他绝缘层，所述线路层包括信号线及接地线，所述信号线通过通孔导通所述芯片连接端子，所述接地线通过通孔导通所述第一屏蔽层和/或第二屏蔽层。

作为本发明一实施方式的进一步改进，步骤“将芯片置于承载板上，且所述芯片正面面对所述承载面；形成第一屏蔽层，所述第一屏蔽层覆盖所述芯片背面、所述芯片侧面及所述承载面”具体包括：

提供至少一元器件，所述元器件的元器件正面具有元器件连接端子；

将芯片及元器件置于承载板上，且所述芯片正面、所述元器件正面均面对所述承载面；

形成预包封层，所述预包封层至少包覆所述元器件；

于所述预包封层远离所述元器件或所述芯片的一侧形成第一屏蔽层，所述第一屏蔽层覆盖所述芯片背面、所述芯片侧面、所述预包封层及所述承载面；

步骤“形成第二屏蔽层，所述第二屏蔽层至少覆盖所述芯片正面”具体包括：

形成第二屏蔽层，所述第二屏蔽层至少覆盖所述芯片正面及所述元器件正面。

作为本发明一实施方式的进一步改进，步骤“曝光并显影以去除多余的第一屏蔽层、第二屏蔽层，所述第二屏蔽层与所述芯片连接端子相互间隔分布”具体包括：

曝光并显影以去除多余的第一屏蔽层、第二屏蔽层，所述第二屏蔽层与所述芯片连接端子相互间隔分布，所述第一屏蔽层和/或所述第二屏蔽层还形成延伸屏蔽层，所述延伸屏蔽层朝向所述芯片的外侧延伸；

步骤“于所述第二绝缘层上形成通孔以暴露出所述芯片连接端子、第一屏蔽层和/或第二屏蔽层”具体包括：

于所述第二绝缘层上形成通孔以暴露出所述芯片连接端子及延伸屏蔽层。

作为本发明一实施方式的进一步改进，步骤“在第一绝缘层和/或第二绝缘层上形成线路层及其他绝缘层”具体包括：

去除至少部分第一绝缘层以暴露出对应芯片背面的第一屏蔽层；

在第一绝缘层和/或第二绝缘层上形成线路层及其他绝缘层，且至少部分线路层连接暴露出的第一屏蔽层。

与现有技术相比，本发明的有益效果在于：本发明一实施方式的芯片正面、芯片背面及芯片侧面均设置有屏蔽层，可将电磁信号对芯片的干扰降至最低。

附图说明

图1是本发明一实施方式的芯片组件剖视图；

图2是本发明一实施方式的芯片正面朝上的视图；

图3是本发明一实施方式的芯片组件正面朝上的视图；

图4是本发明第一示例的封装结构剖视图；

图5是本发明第一示例的芯片组件正面朝上的视图；

图6是本发明第二示例的封装结构剖视图；

图7是本发明第三示例的封装结构剖视图；

图8是本发明第四示例的封装结构剖视图；

图9是本发明第五示例的封装结构剖视图；

图10是本发明第六示例的封装结构剖视图；

图11是本发明一实施方式的芯片组件成型方法步骤图；

图12是本发明一实施方式的封装结构成型方法步骤图；

图13a-图13n本发明第一示例的封装结构成型方法中各个步骤示意图；

图14a-图14p本发明第三示例的封装结构成型方法中各个步骤示意图；

图15a-图15t本发明第六示例的封装结构成型方法中各个步骤示意图。

具体实施方式

以下将结合附图所示的具体实施方式对本发明进行详细描述。但这些实施方式并不限制本发明，本领域的普通技术人员根据这些实施方式所做出的结构、方法、或功能上的变换均包含在本发明的保护范围内。

在本发明的各个图示中，为了便于图示，结构或部分的某些尺寸会相对于其它结构或部分夸大，因此，仅用于图示本发明的主题的基本结构。

另外，本文使用的例如“上”、“上方”、“下”、“下方”等表示空间相对位置的术语是出于便于说明的目的来描述如附图中所示的一个单元或特征相对于另一个单元或特征的关系。

空间相对位置的术语可以旨在包括设备在使用或工作中除了图中所示方位以外的不同方位，例如，如果将图中的设备翻转，则被描述为位于其他单元或特征“下方”或“之下”的单元将位于其他单元或特征“上方”，因此，示例性术语“下方”可以囊括上方和下方这两种方位，设备可以以其他方式被定向(旋转90度或其他朝向)，并相应地解释本文使用的与空间相关的描述语。

参图1至图3，为本发明一实施方式的芯片组件100的示意图。

芯片组件100包括芯片10及屏蔽层11。

芯片10包括相对设置的芯片正面101、芯片背面102及设置于芯片正面101及芯片背面102之间的芯片侧面103，芯片正面101设有芯片连接端子1011。

这里，一般的，芯片10包括相连的四个芯片侧面103，但不以此为限。

芯片连接端子1011可以包括输入输出端子、信号端子、接地端子等。

屏蔽层11包括背面屏蔽层112、侧面屏蔽层113及正面屏蔽层111，背面屏蔽层112覆盖芯片背面102，侧面屏蔽层113覆盖芯片侧面103，正面屏蔽层111位于芯片正面101且正面屏蔽层111与芯片连接端子1011相互间隔分布，即正面屏蔽层111与芯片连接端子1011之间具有间隙P。

这里，屏蔽层11为EMI金属层，其可以阻隔外界电磁信号，“覆盖”是指屏蔽层11位于对应的表面的外侧，屏蔽层11可以直接接触芯片10，也可以是屏蔽层11与芯片10之间还有其他结构。

本实施方式的芯片正面101、芯片背面102及芯片侧面103均设置有屏蔽层11，可将电磁信号对芯片10的干扰降至最低。

在本实施方式中，背面屏蔽层112、侧面屏蔽层113及正面屏蔽层111相互连接，也就是说，背面屏蔽层112与侧面屏蔽层113相连，侧面屏蔽层113之间相连，侧面屏蔽层113与正面屏蔽层111也相连，如此，仅需背面屏蔽层112、侧面屏蔽层113及正面屏蔽层111中任一部分接地便可实现整个屏蔽层11的接地，可简化结构及工艺。

当然，在其他实施方式中，背面屏蔽层112、侧面屏蔽层113及正面屏蔽层111也可不相连，或者不完全相连。

结合图4，本发明一实施方式还提供一种封装结构200。

封装结构200包括基板20及芯片组件100。

基板20设有接地线，屏蔽层11连接接地线。

本实施方式的芯片10的外表面(除芯片连接端子1011)均覆盖有屏蔽层11，且屏蔽层11连接至基板20的接地线，芯片10中运行的工作线路全部被屏蔽层11包围，可有效屏蔽基板20线路工作时产生的电磁信号、产品内部运行芯片的电磁信号及产品外界的电磁信号等，即可将电磁信号对芯片10的干扰降至最低。

在本实施方式中，基板20包括容纳芯片组件100的容纳腔S。

也就是说，芯片组件100埋入至基板20中，屏蔽层11可将埋入的芯片10与其他干扰源隔离，或者，屏蔽层11可避免埋入的芯片10对其他元器件产生干扰，从而可降低封装结构200的面积，且屏蔽效果较佳。

现有技术中，组合屏蔽SiP模块(Systemin Package，系统级封装模块)，组合屏蔽SiP模块中产品不同功能区块需要间隔屏蔽，而本实施方式的封装结构200形成的SiP模块可将一部分区块埋入基板20中，可大大缩小模块面积。

在本实施方式中，屏蔽层11与接地线之间通过通孔203导通，当然，也可以是其他导通方式，例如引线等。

具体的，基板20包括若干线路层201(包括第一线路层2011、第二线路层2012、第三线路层2013及第四线路层2014)及位于若干线路层201之间起到绝缘作用的若干绝缘层202(包括第一绝缘层2021、第二绝缘层2022、第三绝缘2023、第四绝缘层2024、第五绝缘层2025、第六绝缘层2026)，若干绝缘层202中形成若干通孔203以实现若干线路层201之间的互连以及芯片连接端子1011、屏蔽层11与线路层201之间的互连。

基板20由上向下依次包括第一线路层2011、第二线路层2012、第三线路层2013及第四线路层2014。

第二线路层2012及第三线路层2013之间设有第一绝缘层2021及第二绝缘层2022，第一绝缘层2021包覆芯片组件100的上方及周缘区域，第二绝缘层2022包覆芯片组件100的下方区域。

需要说明的是，“包覆”是指第一绝缘层2021直接接触并覆盖芯片组件100的上方及周缘区域。

可以理解的，第一绝缘层2021与第二绝缘层2022之间实质为连续结构，可以看做是一体的。

第一线路层2011与第二线路层2012之间具有第三绝缘层2023，且第一线路层2011的上方设有暴露出部分第一线路层2011的第四绝缘层2024，暴露出的第一线路层2011处可设置植球或引线等而作为外接的连接端子。

同样的，第三线路层2013与第四线路层2014之间具有第五绝缘层2025，且第四线路层2014的下方设有暴露出部分第四线路层2014的第六绝缘层2026，暴露出的第四线路层2014处可设置植球或引线等而作为外接的连接端子。

第一绝缘层2021、第二绝缘层2022、第三绝缘层2023及第五绝缘层2025中设置有多个通孔203以实现若干线路层201之间的互连以及芯片连接端子1011、屏蔽层11与线路层201之间的互连等。

这里，通孔203内可设置用于连通信号的导通件2031，导通件2031可为铜柱。

需要说明的是，芯片连接端子1011中的各种类型的端子(例如输入输出端子、信号端子、接地端子等)可通过通孔203连通至对应的线路层(例如信号线、接地线等)，以实现封装结构200内部的互连以及信号的输入输出等。

屏蔽层11通过通孔203连接至线路层201中的接地线，以实现屏蔽层11的接地。

可以理解的，多个线路层201及多个绝缘层202可以通过重布线工艺得到，即可先将芯片组件200埋入第一绝缘层2021、第二绝缘层2022中，再通过打孔、镀铜、曝光显影等工艺在第一绝缘层2021的上方、第二绝缘层2022的下方布设其他线路层201及绝缘层202，此时的封装结构200可以看到是芯片级封装结构，但不以此为限，例如，可以通过镀铜、覆盖、溅镀、快速蚀刻等工艺来形成其他线路层201及绝缘层202。

另外，线路层201、绝缘层202的数量也可根据实际情况而定。

在本实施方式中，屏蔽层11与接地层之间可有多种连接形式。

结合图4及图5，在第一示例的封装结构200中，屏蔽层11包括正面屏蔽层111、背面屏蔽层112、侧面屏蔽层113及延伸屏蔽层114，延伸屏蔽层114连接正面屏蔽层111和/或侧面屏蔽层113，延伸屏蔽层114朝向芯片10的外侧延伸，且延伸屏蔽层114与接地线通过通孔203相互导通，芯片正面101的芯片连接端子1011呈网格状。

这里，侧面屏蔽层113的下边沿沿水平方向延伸出芯片侧面103，且正面屏蔽层111沿水平方向延伸出芯片正面101的边缘，侧面屏蔽层113的延伸段与正面屏蔽层111的延伸段相互重叠而形成延伸屏蔽层114，延伸屏蔽层114超出芯片10区域，延伸屏蔽层114厚度较厚，尺寸可适当做大，可与接地线稳定配合，且不影响芯片连接端子1011的布局。

当然，延伸屏蔽层114并不以上述说明为限，例如，侧面屏蔽层113的下边沿可以不沿水平方向延伸，或者，侧面屏蔽层113延伸段尺寸与正面屏蔽层111的延伸段尺寸不同等等。

结合图6，在第二示例的封装结构200a中，屏蔽层11a包括正面屏蔽层111a、背面屏蔽层112a及侧面屏蔽层113a，对应芯片正面101a边缘区域的正面屏蔽层111a与接地线通过通孔203a相互导通，芯片正面101a的芯片连接端子1011a呈网格状。

这里，侧面屏蔽层113a的下边沿直接连接正面屏蔽层111a，侧面屏蔽层113a及正面屏蔽层111a均未朝芯片10a外延伸，正面屏蔽层111a的边缘区域与接地线通过通孔203a相互导通，正面屏蔽层111a的接地区域位于若干芯片连接端子1011a的周缘，如此，可减小屏蔽层11b的覆盖区域，但仍能保证对电磁信号的屏蔽效果。

当然，也可以是正面屏蔽层111a的其他区域与接地线相互导通。

在本实施方式中，结合图7，以第三示例的封装结构200b为例，芯片组件100b还包括至少一元器件12b及预包封层13b，预包封层13b至少包覆元器件12b，且屏蔽层11b位于预包封层13b远离元器件12b或芯片10b的一侧。

也就是说，芯片组件100b可以包括至少一芯片10b及至少一元器件12b，元器件12b例如为电阻、电容等，当预包封层13b仅包覆元器件12b而未包覆芯片10b时，屏蔽层11b位于预包封层13b远离元器件12b的一侧，且屏蔽层11b直接包覆芯片10b(屏蔽层11b与芯片10b之间不设置预包封层13b)，当预包封层13b同时包覆元器件12b及芯片10b时，屏蔽层11b位于预包封层13b远离元器件12b及芯片10b的一侧，即屏蔽层11b设置于预包封层13b的外侧。

这里，元器件12b的元器件正面121b设有元器件连接端子1211b，参考芯片10b的设置，正面屏蔽层111b也可设置于元器件正面121b，正面屏蔽层111b与元器件连接端子1211b之间相互间隔分布，且元器件连接端子1211b可通过通孔203b连接线路层201b，元器件正面121b的正面屏蔽层111b也可通过通孔203b连接接地线。

可以理解的，通过预包封层13b及屏蔽层11b的配合，可以同时起到保护芯片10b、元器件12b及屏蔽电磁信号的作用。

具体的，结合图7，在第三示例的封装结构200b中，芯片组件100b包括一个芯片10b及一个元器件12b，预包封层13b同时包覆元器件12b及芯片10b，元器件12b及芯片10b作为一个整体而相互不屏蔽，屏蔽层11b包覆预包封层13b的上方及周缘区域，且屏蔽层11b设置于芯片正面101b及元器件正面121b，这里的屏蔽层11b包括延伸屏蔽层114b，当然，屏蔽层11b也可不包括延伸屏蔽层114b，具体可参考前述说明。

结合图8，在第四示例的封装结构200c中，芯片组件100c包括一个芯片10c及一个元器件12c，预包封层13c同时包覆元器件12c及芯片10c，屏蔽层11c还包括设置于元器件12c及芯片10c中间的中间屏蔽层115c，中间屏蔽层115c用于阻隔元器件12c及芯片10c而避免两者之间相互干扰，其他屏蔽层11c包覆预包封层13c的上方及周缘区域，且屏蔽层11c设置于芯片正面101c及元器件正面121c，这里的屏蔽层11c包括延伸屏蔽层114c，当然，屏蔽层11c也可不包括延伸屏蔽层114c，具体可参考前述说明。

结合图9，在第五示例的封装结构200d中，芯片组件100d包括一个芯片10d及一个元器件12d，预包封层13d仅包覆元器件12d而未包覆芯片10d，屏蔽层11d包覆预包封层13d的上方及周缘区域并延伸至芯片10d的上方及周缘区域，且屏蔽层11d设置于芯片正面101d及元器件正面121d，元器件12d及芯片10d之间通过屏蔽层11d相互阻隔而避免两者之间相互干扰，这里的屏蔽层11d包括延伸屏蔽层114d，当然，屏蔽层11d也可不包括延伸屏蔽层114d，具体可参考前述说明。

在本实施方式中，结合图10，在第六示例的封装结构200e中，芯片组件100e的背面屏蔽层112e暴露出封装结构200e，也就是说，第一绝缘层2021e未包覆芯片背面102e处的背面屏蔽层112e。

另外，背面屏蔽层112e远离芯片10e的一侧设有散热层14e，散热层14为具有一定厚度的金属层，散热层14e可在重布线工艺中作为线路层201e一起成型。

如此，一方面，封装结构200e可以实现对电磁信号的有效屏蔽，另一方面，埋入芯片10e的芯片背面102e单面露出，可通过芯片背面102e处设置的背面屏蔽层112e、散热层14e与母板焊接，例如与基板级的PCB板焊接，从而将埋入芯片10e与母板之间的间隔缩小，再一方面，背面屏蔽层112e、散热层14e均为金属层，可通过背面屏蔽层112e及散热层14e将芯片10e的热量传出，提高芯片10e的散热效果。

本发明一实施方式还提供一种芯片组件100的成型方法，结合图11及前述芯片组件100的说明，芯片组件100的成型方法包括步骤：

提供一芯片10，芯片10包括相对设置的芯片正面101、芯片背面102及设置于芯片正面101及芯片背面102之间的芯片侧面103，芯片正面101设有芯片连接端子1011；

提供屏蔽层11，屏蔽层11包括背面屏蔽层112、侧面屏蔽层113及正面屏蔽层111，背面屏蔽层112覆盖芯片背面102，侧面屏蔽层113覆盖芯片侧面103，正面屏蔽层111位于芯片正面101且正面屏蔽层111与芯片连接端子1011相互间隔分布。

本实施方式的芯片正面101、芯片背面102及芯片侧面103均设置有屏蔽层11，可将电磁信号对芯片10的干扰降至最低。

芯片组件100的成型方法的其他说明可以参考芯片组件100的说明，在此不再赘述。

本发明一实施方式还提供一种封装结构200的成型方法，这里，分别以第一示例的封装结构200、第三示例的封装结构200b及第六示例的封装结构200e作举例说明，其他示例的封装结构的成型方法可以参考这三个示例的封装结构的成型方法，将不再做赘述。

结合图12、图13a至图13n及前述第一示例的封装结构200的说明，封装结构200的成型方法包括步骤：

结合图13a，提供一承载板300，承载板300具有承载面301；

这里，可在承载板300上方设置一层具有粘性的膜层302，膜层302可以是紫外线胶膜，在某一温度下，膜层302可变性而与其他部件相互分离，但不以此为限。

结合图13b，提供一芯片10，芯片10包括相对设置的芯片正面101、芯片背面102及设置于芯片正面101及芯片背面102之间的芯片侧面103，芯片正面101设有芯片连接端子1011；

这里，芯片连接端子1011可以包括输入输出端子、信号端子、接地端子等，芯片连接端子1011可以不凸伸出芯片正面101，即芯片连接端子1011的下表面与芯片正面101齐平。

结合图13c，将芯片10置于承载板300上，且芯片正面101面对承载面301；

这里，芯片正面101与膜层302粘合而使得芯片10固定于承载板300上，且芯片连接端子1011靠近承载面301设置。

结合图13d，形成第一屏蔽层11’，第一屏蔽层11’覆盖芯片背面102、芯片侧面103及承载面301；

这里，可在整个承载面301上溅镀金属层而形成第一屏蔽层11’，以确保芯片背面102及芯片侧面103上均包覆有一定厚度的金属层(即第一屏蔽层11’)。

结合图13e，于第一屏蔽层11’远离芯片10的一侧形成第一绝缘层2021；

这里，采用绝缘材料对第一屏蔽层11’及芯片10进行包封处理。

结合图13f，去除承载板300；

这里，可通过加热使得膜层302变性，从而使得膜层302与芯片10、第一屏蔽层11’相互分离，芯片10、第一屏蔽层11’及第一绝缘层2021形成的整体脱离承载板300。

结合图13g，形成第二屏蔽层11”，第二屏蔽层11”至少覆盖芯片正面101；

这里，可在芯片10、第一屏蔽层11’及第一绝缘层2021形成的整体的下方溅镀一定厚度的金属层而形成第二屏蔽层11”，以确保芯片正面101包覆有一定厚度的金属层(即第二屏蔽层11”)。

需要说明的是，第二屏蔽层11”可以完全覆盖第一屏蔽层11’及芯片正面101(即第二屏蔽层11”为连续的金属层，芯片连接端子1011及周边区域均覆盖第二屏蔽层11”)，当然，第二屏蔽层11”也可为其他结构。

结合图13h至图13j，曝光并显影以去除多余的第一屏蔽层11’、第二屏蔽层11”，第二屏蔽层11”与芯片连接端子1011相互间隔分布；

需要说明的是，该步骤具体为：曝光并显影以去除多余的第一屏蔽层11’、第二屏蔽层11”，第二屏蔽层11”与芯片连接端子1011相互间隔分布，第一屏蔽层11’和/或第二屏蔽层11”还形成延伸屏蔽层114，延伸屏蔽层114朝向芯片10的外侧延伸。

也就是说，结合第一示例的封装结构200，最终形成的屏蔽层11可以包括正面屏蔽层111、背面屏蔽层112、侧面屏蔽层113及延伸屏蔽层114，延伸屏蔽层114连接正面屏蔽层111和/或侧面屏蔽层113，延伸屏蔽层114朝向芯片10的外侧延伸。

当然，在其他示例中，例如结合第二示例的封装结构200a，最终形成的屏蔽层11a也可以包括正面屏蔽层111a、背面屏蔽层112a及侧面屏蔽层113a，侧面屏蔽层113a及正面屏蔽层111a均未朝芯片10a外延伸。

这里，该步骤具体如下：

结合图13h，在第二屏蔽层11”的下方设置干膜400；

结合图13i，曝光显影以及快速蚀刻，将远离芯片正面101周缘的大部分第一屏蔽层11’、第二屏蔽层11”以及芯片连接端子1011下方及周边的第二屏蔽层11”蚀刻干净，以确保第二屏蔽层11”与芯片连接端子1011之间具有间隙，在芯片10的外缘保留一部分第一屏蔽层11’及第二屏蔽层11”而形成延伸屏蔽层114；

结合图13j，去除干膜400。

结合图13k，于第一绝缘层2021靠近芯片正面101的一侧形成第二绝缘层2022，第二绝缘层2022包覆芯片连接端子1011及第二屏蔽层11”；

这里，采用绝缘材料对第二屏蔽层11”及芯片10进行包封处理，第二绝缘层2022完全包覆第一绝缘层2021及芯片10的下方区域。

结合图13l，于第二绝缘层2022上形成通孔203以暴露出芯片连接端子1011、第一屏蔽层11’和/或第二屏蔽层11”；

需要说明的是，该步骤具体为：于第二绝缘层2022上形成通孔203以暴露出芯片连接端子1011及延伸屏蔽层114。

结合图13m，于通孔203内形成导通件2031；

这里，导通件2031可为铜柱，即在通孔203内镀铜。

结合图13n，在第一绝缘层2021和/或第二绝缘层2022上形成线路层201及其他绝缘层202，线路层201包括信号线及接地线，信号线通过通孔203导通芯片连接端子1011，接地线通过通孔203导通第一屏蔽层11’和/或第二屏蔽层11”。

这里，接地线通过通孔203导通延伸屏蔽层114。

另外，该步骤可以通过重布线工艺得到，即通过打孔、镀铜、曝光显影等工艺在第一绝缘层2021的上方、第二绝缘层2022的下方布设其他线路层201及绝缘层202，但不以此为限，例如，可以通过镀铜、覆盖、溅镀、快速蚀刻等工艺来形成其他线路层201及绝缘层202，该部分为常规工艺，在此不再赘述。

结合图14a至图14p及前述第三示例的封装结构100b的说明，封装结构200b的成型方法包括步骤：

结合图14a，提供一承载板300b，承载板300b具有承载面301b；

这里，可在承载板300b上方设置一层具有粘性的膜层302b，膜层302b可以是紫外胶膜，在某一温度下，膜层302b可变性而与其他部件相互分离，但不以此为限。

结合图14b，提供一芯片10b，芯片10b包括相对设置的芯片正面101b、芯片背面102b及设置于芯片正面101b及芯片背面102b之间的芯片侧面103b，芯片正面101b设有芯片连接端子1011b；

这里，芯片连接端子1011b可以包括输入输出端子、信号端子、接地端子等，芯片连接端子1011b可以不凸伸出芯片正面101b，即芯片连接端子1011b的下表面与芯片正面101b齐平。

结合图14c，提供至少一元器件12b，元器件12b的元器件正面121b具有元器件连接端子1211b；

这里，元器件12b例如为电阻、电容等。

结合图14d，将芯片10b及元器件12b置于承载板300b上，且芯片正面101b、元器件正面121b均面对承载面301b；

这里，芯片正面101b与膜层302b粘合而使得芯片10b固定于承载板300b上，且芯片连接端子1011b靠近承载面301b设置，同时，元器件正面121b与膜层302b粘合而使得元器件12b固定于承载板300b上，且元器件连接端子1211b靠近承载面301b设置。

结合图14e，形成预包封层13b，预包封层13b至少包覆元器件12b；

需要说明的是，该步骤具体为：形成预包封层13b，预包封层13b同时包覆元器件12b及芯片10b。

也就是说，结合第三示例的封装结构200b，预包封层13b同时包覆元器件12b及芯片10b，且预包封层13b为连续结构，元器件12b及芯片10b作为一个整体而相互不屏蔽。

当然，在其他示例中，预包封层13b也可为其他结构。

结合第四示例的封装结构200c，预包封层13c包覆元器件12c及芯片10c，与第三示例不同的是，第四示例中包覆元器件12c的预包封层13c与包覆芯片10c的预包封层13c之间具有间隙，或者，结合第五示例的封装结构200d，预包封层13d仅包覆元器件12d而未包覆芯片10d。

结合图14f，于预包封层13b远离元器件12b或芯片10b的一侧形成第一屏蔽层11b’，第一屏蔽层11b’覆盖芯片背面102b、芯片侧面103b、预包封层13b及承载面301b；

需要说明的是，该步骤具体为：于预包封层13b远离元器件12b或芯片10b的一侧形成第一屏蔽层11b’，第一屏蔽层11b’包覆预包封层13b的上方、周缘区域及承载面301b。

这里，可在整个承载面301b上溅镀金属层而形成第一屏蔽层11b’，以确保预包封层13b的上方及周缘区域均包覆有一定厚度的金属层(即第一屏蔽层11b’)。

当然，在其他示例中，第一屏蔽层11b’也可为其他结构。

结合第四示例的封装结构200c，第一屏蔽层包覆元器件12c的预包封层13c及芯片10c的预包封层13c，即元器件12c的预包封层13c与芯片10c的预包封层13c之间的间隙内也设置有第一屏蔽层11b’，或者，结合第五示例的封装结构200d，第一屏蔽层包覆元器件12d的预包封层13d，且第一屏蔽层11b’包覆芯片背面102d及芯片侧面103d。

结合图14g，于第一屏蔽层11b’远离芯片10b的一侧形成第一绝缘层2021b；

这里，采用绝缘材料对第一屏蔽层11b’进行包封处理。

结合图14h，去除承载板300b；

这里，可通过加热使得膜层302b变性，从而使得膜层302b与芯片10b、元器件12b、第一屏蔽层11b’相互分离，芯片10b、元器件12b、第一屏蔽层11b’及第一绝缘层2021b形成的整体脱离承载板300b。

结合图14i，形成第二屏蔽层11b”，第二屏蔽层11b”至少覆盖芯片正面101b及元器件正面121b；

这里，可在芯片10b、元器件12b、第一屏蔽层11b’及第一绝缘层2021b形成的整体的下方溅镀一定厚度的金属层而形成第二屏蔽层11b”，以确保芯片正面101b、元器件正面121b包覆有一定厚度的金属层(即第二屏蔽层11b”)。

需要说明的是，第二屏蔽层11b”可以完全覆盖第一屏蔽层11b’及芯片正面101b、元器件正面121b(即第二屏蔽层11b”为连续的金属层，芯片连接端子1011b、元器件连接端子1211b及周边区域均覆盖第二屏蔽层11b”)，当然，第二屏蔽层11b”也可为其他结构。

结合图14j至图14l，曝光并显影以去除多余的第一屏蔽层11b’、第二屏蔽层11b”，第二屏蔽层11b”与芯片连接端子1011b相互间隔分布，且第二屏蔽层11b”与元器件连接端子1211b相互间隔分布；

需要说明的是，该步骤具体为：曝光并显影以去除多余的第一屏蔽层11b’、第二屏蔽层11b”，第二屏蔽层11b”与芯片连接端子1011b相互间隔分布，且第二屏蔽层11b”与元器件连接端子1211b相互间隔分布，第一屏蔽层11b’和/或第二屏蔽层11b”还形成延伸屏蔽层114b，延伸屏蔽层114b朝向芯片10b的外侧延伸。

也就是说，最终由第一屏蔽层11b’及第二屏蔽层11b”组合形成的屏蔽层11b可以超出芯片10b区域外，当然，也可不超出芯片10b区域。

这里，该步骤具体如下：

结合图14j，在第二屏蔽层11b”的下方设置干膜400b；

结合图14k，曝光显影以及快速蚀刻，将远离预包封层13b周缘的大部分第一屏蔽层11b’、第二屏蔽层11b”以及芯片连接端子1011b、元器件连接端子1211b下方及周边的第二屏蔽层11b”蚀刻干净，以确保第二屏蔽层11b”与芯片连接端子1011b之间具有间隙，且第二屏蔽层11b”与元器件连接端子1211b之间具有间隙，预包封层13b的外缘保留一部分第一屏蔽层11b’及第二屏蔽层11b”而形成延伸屏蔽层114b；

结合图14l，去除干膜400b。

结合图14m，于第一绝缘层2021b靠近芯片正面101b的一侧形成第二绝缘层2022b，第二绝缘层2022b包覆芯片连接端子1011b、元器件连接端子1211b及第二屏蔽层11b”；

这里，采用绝缘材料对第二屏蔽层11b”及芯片10b、元器件12b进行包封处理，第二绝缘层2022b完全包覆第一绝缘层2021b及芯片10b、元器件12b的下方区域。

结合图14n，于第二绝缘层2022b上形成通孔203b以暴露出芯片连接端子1011b、元器件连接端子1211b及第一屏蔽层11b’和/或第二屏蔽层11b”；

需要说明的是，该步骤具体为：于第二绝缘层2022b上形成通孔203b以暴露出芯片连接端子1011b及延伸屏蔽层114b。

结合图14o，于通孔203b内形成导通件2031b；

这里，导通件2031b可为铜柱，即在通孔203b内镀铜。

结合图14p，在第一绝缘层2021b和/或第二绝缘层2022b上形成线路层201b及其他绝缘层202b，线路层201b包括信号线及接地线，信号线通过通孔203b导通芯片连接端子1011b及元器件连接端子1211b，接地线通过通孔203b导通第一屏蔽层11b’和/或第二屏蔽层11b”。

这里，接地线通过通孔203b导通延伸屏蔽层114b。

另外，该步骤可以通过重布线工艺得到，即通过打孔、镀铜、曝光显影等工艺在第一绝缘层2021b的上方、第二绝缘层2022b的下方布设其他线路层201b及绝缘层202b，但不以此为限，例如，可以通过镀铜、覆盖、溅镀、快速蚀刻等工艺来形成其他线路层201b及绝缘层202b，该部分为常规工艺，在此不再赘述。

结合图15a至图15t及前述第六示例的封装结构200e的说明，封装结构200e的成型方法包括步骤：

结合图15a，提供一承载板300e，承载板300e具有承载面301e；

这里，可在承载板300e上方设置一层具有粘性的膜层302e，膜层302e可以是紫外胶膜，在某一温度下，膜层302e可变性而与其他部件相互分离，但不以此为限。

结合图15b，提供一芯片10e，芯片10e包括相对设置的芯片正面101e、芯片背面102e及设置于芯片正面101e及芯片背面102e之间的芯片侧面103e，芯片正面101e设有芯片连接端子1011e；

这里，芯片连接端子1011e可以包括输入输出端子、信号端子、接地端子等，芯片连接端子1011e可以不凸伸出芯片正面101e，即芯片连接端子1011e的下表面与芯片正面101e齐平。

结合图15c，将芯片10e置于承载板300e上，且芯片正面101e面对承载面301e；

这里，芯片正面101e与膜层302e粘合而使得芯片10e固定于承载板300e上，且芯片连接端子1011e靠近承载面301e设置。

结合图15d，形成第一屏蔽层11e’，第一屏蔽层11e’覆盖芯片背面102e、芯片侧面103e及承载面301e；

这里，可在整个承载面301e上溅镀金属层而形成第一屏蔽层11e’，以确保芯片背面102e及芯片侧面103e上均包覆有一定厚度的金属层(即第一屏蔽层11e’)。

结合图15e，于第一屏蔽层11e’远离芯片10e的一侧形成第一绝缘层2021e；

这里，采用绝缘材料对第一屏蔽层11e’及芯片10e进行包封处理。

结合图15f，去除承载板300e；

这里，可通过加热使得膜层302e变性，从而使得膜层302e与芯片10e、第一屏蔽层11e’相互分离，芯片10e、第一屏蔽层11e’及第一绝缘层2021e形成的整体脱离承载板300e。

结合图15g，形成第二屏蔽层11e”，第二屏蔽层11e”至少覆盖芯片正面101e；

这里，可在芯片10e、第一屏蔽层11e’及第一绝缘层2021e形成的整体的下方溅镀一定厚度的金属层而形成第二屏蔽层11e”，以确保芯片正面101e包覆有一定厚度的金属层(即第二屏蔽层11e”)。

需要说明的是，第二屏蔽层11e”可以完全覆盖第一屏蔽层11e’及芯片正面101e(即第二屏蔽层11e”为连续的金属层，芯片连接端子1011e及周边区域均覆盖第二屏蔽层11e”)，当然，第二屏蔽层11e”也可为其他结构。

结合图15h至图15j，曝光并显影以去除多余的第一屏蔽层11e’、第二屏蔽层11e”，第二屏蔽层11e”与芯片连接端子1011e相互间隔分布；

需要说明的是，该步骤具体为：曝光并显影以去除多余的第一屏蔽层11e’、第二屏蔽层11e”，第二屏蔽层11e”与芯片连接端子1011e相互间隔分布，第一屏蔽层11e’和/或第二屏蔽层11e”还形成延伸屏蔽层114e，延伸屏蔽层114e朝向芯片10e的外侧延伸。

也就是说，最终由第一屏蔽层11e’及第二屏蔽层11e”组合形成的屏蔽层11e可以超出芯片10e区域外，当然，也可不超出芯片10e区域。

这里，该步骤具体如下：

结合图15h，在第二屏蔽层11e”的下方设置干膜400e；

结合图15i，曝光显影以及快速蚀刻，将远离芯片正面101e周缘的大部分第一屏蔽层11e’、第二屏蔽层11e”以及芯片连接端子1011e上方及周边的第二屏蔽层11e”蚀刻干净，以确保第二屏蔽层11e”与芯片连接端子1011e之间具有间隙，在芯片10e的外缘保留一部分第一屏蔽层11e’及第二屏蔽层11e”而形成延伸屏蔽层114e；

结合图15j，去除干膜400e。

结合图15k，于第一绝缘层2021e靠近芯片正面101e的一侧形成第二绝缘层2022e，第二绝缘层2022e包覆芯片连接端子1011e及第二屏蔽层11e”；

这里，采用绝缘材料对第二屏蔽层11e”及芯片10e进行包封处理，第二绝缘层2022e完全包覆第一绝缘层2021e及芯片10e的下方区域。

结合图15l，于第二绝缘层2022e上形成通孔203e以暴露出芯片连接端子1011e、第一屏蔽层11e’和/或第二屏蔽层11e”；

需要说明的是，该步骤具体为：于第二绝缘层2022e上形成通孔203e以暴露出芯片连接端子1011e及延伸屏蔽层114e。

结合图15m，于通孔203e内形成导通件2031e；

这里，导通件2031e可为铜柱，即在通孔203e内镀铜。

结合图15n，去除至少部分第一绝缘层2021e以暴露出对应芯片背面102e的第一屏蔽层11e’。

这里，可通过蚀刻或者研磨工艺去除部分第一绝缘层2021e而使得芯片背面102e的第一屏蔽层11e’暴露出来。

结合图15o至图15t，在第一绝缘层2021e和/或第二绝缘层2022e上形成线路层201e及其他绝缘层202e，且至少部分线路层201e连接暴露出的第一屏蔽层11e’，线路层201e包括信号线及接地线，信号线通过通孔203e导通芯片连接端子1011e，接地线通过通孔203e导通第一屏蔽层11e’和/或第二屏蔽层11e”

这里，接地线通过通孔203e导通延伸屏蔽层114e。

具体的，该步骤包括：

结合图15o，在第一绝缘层2021e、第二绝缘层2022e上形成通孔203e；

结合图15p，在通孔203e、第一绝缘层2021e的下方及第二绝缘层2022e的上方溅镀金属而使得在第一绝缘层2021e的下方、第二绝缘层2022e的上方形成线路层201e，至少部分线路层201e连接暴露出的第一屏蔽层11e’，且连接第一屏蔽层11e’的线路层201e可以作为散热层14e；

结合图15q至图15t，制作多层电路层201e及多层绝缘层202e，且使得最终得到的封装结构200e中连接第一屏蔽层11e’的散热层14e暴露在外部，从而使得封装结构200e可通过第一屏蔽层11e’及散热层14e与母板焊接，具体可参考第六示例的说明。

另外，该步骤可以通过重布线工艺得到，即通过镀铜、覆盖、溅镀、快速蚀刻等工艺在第一绝缘层2021e的下方、第二绝缘层2022e的上方布设其他线路层201e及绝缘层202e，该部分为常规工艺，在此不再赘述。

综上所述，本发明的芯片10的外表面(除芯片连接端子1011或元器件连接端子1211)均覆盖有屏蔽层11，且屏蔽层11连接至基板20的接地线，芯片10中运行的工作线路全部被屏蔽层11包围，可有效屏蔽基板20线路工作时产生的电磁信号、产品内部运行芯片的电磁信号及产品外界的电磁信号等，即可将电磁信号对芯片10的干扰降至最低。

而且，芯片组件100埋入至基板20中，屏蔽层11可将埋入的芯片10与其他干扰源隔离，或者，屏蔽层11可避免埋入的芯片10对其他元器件产生干扰，从而可降低封装结构200的面积，且屏蔽效果较佳。

应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施方式中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。

上文所列出的一系列的详细说明仅仅是针对本发明的可行性实施方式的具体说明，它们并非用以限制本发明的保护范围，凡未脱离本发明技艺精神所作的等效实施方式或变更均应包含在本发明的保护范围之内。

Claims (14)

1.一种芯片组件，其特征在于，包括芯片及屏蔽层，所述芯片包括相对设置的芯片正面、芯片背面及设置于所述芯片正面及所述芯片背面之间的芯片侧面，所述芯片正面设有芯片连接端子，所述屏蔽层包括背面屏蔽层、侧面屏蔽层及正面屏蔽层，所述背面屏蔽层覆盖所述芯片背面，所述侧面屏蔽层覆盖所述芯片侧面，所述正面屏蔽层位于所述芯片正面且所述正面屏蔽层与所述芯片连接端子相互间隔分布。

2.根据权利要求1所述的芯片组件，其特征在于，所述背面屏蔽层、所述侧面屏蔽层及所述正面屏蔽层相互连接。

3.一种封装结构，其特征在于，包括基板及如权利要求1或2所述的芯片组件，所述基板设有接地线，所述屏蔽层连接所述接地线。

4.根据权利要求3所述的封装结构，其特征在于，所述基板包括容纳所述芯片组件的容纳腔，所述屏蔽层与所述接地线之间通过通孔导通。

5.根据权利要求3所述的封装结构，其特征在于，对应芯片正面边缘区域的正面屏蔽层与所述接地线相互导通。

6.根据权利要求3所述的封装结构，其特征在于，所述屏蔽层还包括连接所述正面屏蔽层和/或所述侧面屏蔽层的延伸屏蔽层，所述延伸屏蔽层朝向所述芯片的外侧延伸，且所述延伸屏蔽层与所述接地线相互导通。

7.根据权利要求3所述的封装结构，其特征在于，所述芯片组件还包括至少一元器件及预包封层，所述预包封层至少包覆所述元器件，且所述屏蔽层位于所述预包封层远离所述元器件或所述芯片的一侧。

8.根据权利要求3所述的封装结构，其特征在于，所述背面屏蔽层暴露出所述封装结构。

9.根据权利要求8所述的封装结构，其特征在于，所述背面屏蔽层远离所述芯片的一侧设有散热层。

10.一种芯片组件的成型方法，其特征在于，包括步骤：

提供一芯片，所述芯片包括相对设置的芯片正面、芯片背面及设置于所述芯片正面及所述芯片背面之间的芯片侧面，所述芯片正面设有芯片连接端子；

提供屏蔽层，所述屏蔽层包括背面屏蔽层、侧面屏蔽层及正面屏蔽层，所述背面屏蔽层覆盖所述芯片背面，所述侧面屏蔽层覆盖所述芯片侧面，所述正面屏蔽层位于所述芯片正面且所述正面屏蔽层与所述芯片连接端子相互间隔分布。

11.一种封装结构的成型方法，其特征在于，包括步骤：

提供一承载板，所述承载板具有承载面；

提供一芯片，所述芯片包括相对设置的芯片正面、芯片背面及设置于所述芯片正面及所述芯片背面之间的芯片侧面，所述芯片正面设有芯片连接端子；

将芯片置于承载板上，且所述芯片正面面对所述承载面；

形成第一屏蔽层，所述第一屏蔽层覆盖所述芯片背面、所述芯片侧面及所述承载面；

于所述第一屏蔽层远离所述芯片的一侧形成第一绝缘层；

去除承载板；

形成第二屏蔽层，所述第二屏蔽层至少覆盖所述芯片正面；

曝光并显影以去除多余的第一屏蔽层、第二屏蔽层，所述第二屏蔽层与所述芯片连接端子相互间隔分布；

于所述第一绝缘层靠近芯片正面的一侧形成第二绝缘层，所述第二绝缘层包覆所述芯片连接端子及第二屏蔽层；

于所述第二绝缘层上形成通孔以暴露出所述芯片连接端子、第一屏蔽层和/或第二屏蔽层；

于所述通孔内形成导通件；

在第一绝缘层和/或第二绝缘层上形成线路层及其他绝缘层，所述线路层包括信号线及接地线，所述信号线通过通孔导通所述芯片连接端子，所述接地线通过通孔导通所述第一屏蔽层和/或第二屏蔽层。

12.根据权利要求11所述的封装结构的成型方法，其特征在于，步骤“将芯片置于承载板上，且所述芯片正面面对所述承载面；形成第一屏蔽层，所述第一屏蔽层覆盖所述芯片背面、所述芯片侧面及所述承载面”具体包括：

提供至少一元器件，所述元器件的元器件正面具有元器件连接端子；

将芯片及元器件置于承载板上，且所述芯片正面、所述元器件正面均面对所述承载面；

形成预包封层，所述预包封层至少包覆所述元器件；

于所述预包封层远离所述元器件或所述芯片的一侧形成第一屏蔽层，所述第一屏蔽层覆盖所述芯片背面、所述芯片侧面、所述预包封层及所述承载面；

步骤“形成第二屏蔽层，所述第二屏蔽层至少覆盖所述芯片正面”具体包括：

形成第二屏蔽层，所述第二屏蔽层至少覆盖芯片正面及所述元器件正面。

13.根据权利要求11所述的封装结构的成型方法，其特征在于，步骤“曝光并显影以去除多余的第一屏蔽层、第二屏蔽层，所述第二屏蔽层与所述芯片连接端子相互间隔分布”具体包括：

曝光并显影以去除多余的第一屏蔽层、第二屏蔽层，所述第二屏蔽层与所述芯片连接端子相互间隔分布，所述第一屏蔽层和/或所述第二屏蔽层还形成延伸屏蔽层，所述延伸屏蔽层朝向所述芯片的外侧延伸；

步骤“于所述第二绝缘层上形成通孔以暴露出所述芯片连接端子、第一屏蔽层和/或第二屏蔽层”具体包括：

于所述第二绝缘层上形成通孔以暴露出所述芯片连接端子及延伸屏蔽层。

14.根据权利要求11所述的封装结构的成型方法，其特征在于，步骤“在第一绝缘层和/或第二绝缘层上形成线路层及其他绝缘层”具体包括：

去除至少部分第一绝缘层以暴露出对应芯片背面的第一屏蔽层；

在第一绝缘层和/或第二绝缘层上形成线路层及其他绝缘层，且至少部分线路层连接暴露出的第一屏蔽层。