CN109698001B - 刷新计数器电路和方法、刷新计数器及存储器 - Google Patents

刷新计数器电路和方法、刷新计数器及存储器 Download PDF

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Abstract

本发明提供一种刷新计数器电路，包括刷新地址模块，刷新地址模块为利用格雷码算法编码的产生地址码的格雷码刷新地址模块；还包括刷新时钟模块，用于产生芯片做一次刷新的时钟信号，并且用于产生芯片上电初始化启动信号，格雷码刷新地址模块接收刷新时钟模块传输的时钟信号；同步地址输出模块，接收刷新时钟模块的时钟信号和电初始化启动信号，并且接收和同步格雷码刷新地址模块产生的格雷码算法编码的地址信号；地址清零模块，接收刷新时钟模块的电初始化启动信号，并且用于接收地址信号并输出到格雷码刷新地址模块；本发明利用格雷码作为刷新计数器电路的编址，实现每次最少地址变化，减少组合逻辑的竞争冒险和故障，降低电流消耗。

Description

刷新计数器电路和方法、刷新计数器及存储器
技术领域
本发明涉及一种DRAM（Dynamic Random Access Memory）存储器内刷新计数器(Refresh counter)的刷新计数器电路，尤其是一种利用格雷码(Gray code)算法编码生成刷新地址的刷新计数器电路和方法、刷新计数器以及存储器。
背景技术
DRAM，即动态随机存取存储器，最为常见的系统内存。DRAM 只能将数据保持很短的时间。为了保持数据，DRAM使用电容存储，所以必须隔一段时间刷新（refresh）一次，如果存储单元没有被刷新，存储的信息就会丢失。
DRAM刷新是靠其内部电容电位来记录其逻辑值的，但是电容因各方面的技术困难无可避免的有显著的漏电现象（放电现象）而使电位下降，于是需要周期性地对高电位电容进行充电而保持其稳定。
现有DRAM内部刷新计数器（Refresh counter）多采用行地址信号（RAS）和列地址信号（CAS）进行刷新操作，且不可以直接产生以格雷码做编码的地址信号，容易发生故障，增加电流消耗。
发明内容
本发明提供一种利用格雷码算法编码生成刷新地址形成计数实现省电的刷新计数器电路和方法、刷新计数器以及存储器，以至少解决现有技术中的以上技术问题。
为达到上述目的，本发明一种刷新计数器电路，包括刷新地址模块，所述刷新地址模块为利用格雷码算法编码生成刷新地址产生计数的格雷码刷新地址模块。
进一步地，还包括：
刷新时钟模块，用于产生芯片做一次刷新的时钟信号，同时也用于产生芯片上电初始化启动信号，所述格雷码刷新地址模块接收刷新时钟模块传输的时钟信号；
同步输出地址模块，接收刷新时钟模块的时钟信号和电初始化启动信号，并且接收和同步格雷码刷新地址模块产生的格雷码算法编码的地址信号同时输出同步后的地址信号；
地址清零模块，接收刷新时钟模块的电初始化启动信号，并且接收同步输出地址模块输出的地址信号并输出到格雷码刷新地址模块直至接收的地址信号循环一周期后地址清零模块产生内部复位信号将地址信号归零。
进一步地，所述刷新时钟模块包括
刷新时钟，与所述格雷码刷新地址模块和所述同步输出地址模块通信连接，用于发送芯片做一次刷新命令；
启动器，与地址清零模块和所述同步输出地址模块通信连接，用于发送芯片上电初始化启动信号。
进一步地，所述地址清零模块包括有序设置m个地址输入接口，所述地址输入接口的输入端与所述同步输出地址模块通信连接，所述地址输入接口的输出端与第一或非门（或非门，NOR gate，是数字逻辑电路中的基本元件，实现逻辑或非功能）的输入端通信连接，其中10<m<20；
其中，末尾序号的所述地址输入接口在所述第一或非门之前还设置有第一非门(非门，NOT gate，又称非电路、反相器、倒相器、逻辑否定电路，简称非门，是逻辑电路的基本单元)；所述第一非门输入端与地址输入接口通信连接，所述第一非门输出端与所述第一或非门输入端通信连接；
所述启动器与第二或非门输入端通信连接，所述第一或非门输出端与第二非门的输入端通信连接，所述第二或非门的输出端与第二非门的输入端通信连接，所述第二非门的输出端与所述格雷码刷新地址模块通信连接。
进一步地，所述格雷码刷新地址模块包括q个依次通信连接的第一功能单元，其中q>2；
所述第一功能单元包括地址输入接口(Din)、输出接口(Q)、时钟信号接口(CK)以及复位信号接口(Reset)，所述第一功能单元的复位信号接口与所述地址清零模块通信连接，所述时钟信号接口与所述刷新时钟通信连接；
其中，第1个所述第一功能单元的输出接口分别与第三非门输入端、第1个异或门（异或门 ，Exclusive-OR gate，简称XOR gate，又称EOR gate、ExOR gate，是数字逻辑中实现逻辑异或的逻辑门）输入端、第2个异或门输入端通信连接，所述第三非门输出端与第1个所述第一功能单元的地址输入接口通信连接；第1个所述异或门与所述同步输出地址模块通信连接，第2个所述异或门的输出端与第2个所述第一功能单元的地址输入接口通信连接；
第n个所述第一功能单元的输出接口与第2n-3个异或门输入端、第2n-2个异或门输入端、第2n-1个异或门输入端通信连接，第2n-3个异或门和第2n-1个异或门的输出端与所述同步输出地址模块通信连接，第2n-2个异或门输出端与第n个所述第一功能单元的地址输入接口通信连接，其中1<n≤q；
其中，还包括q-2个与门（与门，AND gate，又称“与电路”、逻辑“积”、逻辑“与”电路，是执行“与”运算的基本逻辑门电路）；
第1个所述与门输出端与第4个异或门输入端通信连接，第1个所述与门的输入端分别依次与第1个所述第一功能单元的输出接口和第2个所述第一功能单元的输出接口通信连接；
第n个所述与门输出端与第2n个异或门输入端通信连接，第n个所述与门输入端分别依次与第1、2、… n+1个所述第一功能单元的输出接口通信连接。
进一步地，所述时钟信号接口与所述刷新时钟之间还设置有延时时钟电路(Refresh clock delay)，所述延时时钟电路包括若干输入端和输出端依次通信连接的非门，其中，所述刷新时钟与首端的非门的输入端通信连接，所述时钟信号接口与尾端的非门输出端连接。
进一步地，所述同步输出地址模块包括若干第二功能单元，所述第二功能单元包括地址输入接口、输出接口、时钟信号接口以及复位信号接口，所述时钟信号接口与所述刷新时钟通信连接，所述复位信号接口与所述启动器通信连接，所述地址输入接口与所述格雷码刷新地址模块通信连接，所述输出接口与所述地址清零模块通信连接。
为达到上述目的，本发明一种利用格雷码算法编码生成刷新地址的方法，包括：
步骤S01：接收刷新信号后格雷码刷新地址模块通过逻辑电路产生符合以格雷码算法编码的刷新地址信号并输出。
进一步地，所述步骤S01之前还包括步骤：
发出芯片上电初始化需要的启动信号启动地址清零模块和同步输出地址模块；
发出一次刷新命令的时钟信号分别输入至格雷码刷新地址模块和同步输出地址模块 。
进一步地，所述步骤S01具体包括：
格雷码刷新地址模块接收时钟信号后通过逻辑电路产生符合格雷码算法编码的地址信号Ai〈0〉；
格雷码刷新地址模块将地址信号Ai〈0〉输出至同步输出地址模块；
所述步骤S01之后还包括：
步骤S02：同步输出地址模块通过同一时钟信号将地址信号Ai〈0〉进行同步变为以格雷码算法编码的地址信号A〈0〉，同时将以格雷码算法编码的地址信号A〈0〉输出至地址清零模块；
步骤S03：地址清零模块接收以格雷码算法编码的地址信号A〈0〉并将满足逻辑电路要求的格雷码地址信号A〈0〉输出至格雷码刷新地址模块；
步骤S04：格雷码刷新地址模块重复步骤S01，通过逻辑电路产生符合格雷码算法编码的地址信号Ai〈1〉并如步骤S02所述将地址信号Ai〈1〉利用同一时钟信号同步输出以格雷码算法编码的地址信号A〈1〉并输至地址清零模块；
步骤S05：地址清零模块接收以格雷码算法编码的地址信号A〈1〉并将满足逻辑电路要求的格雷码地址信号A〈1〉输出至格雷码刷新地址模块；
步骤S06：重复上述步骤S02-S06，直至地址清零模块输出以格雷码算法编码的地址信号A〈m〉后，以格雷码算法编码的地址信号循环一个周期，地址清零模块通过逻辑电路产生内部复位(Reset Int)信号使格雷码刷新地址模块中地址信号Ai〈0：m〉归零；其中10<m<20；
步骤S07：刷新时钟再一次发出刷新命令的时钟信号分别输入至格雷码刷新地址模块和同步输出地址模块，格雷码刷新地址模块、同步输出地址模块以及地址清零模块重新继续上述步骤S01-S07，输出符合逻辑电路要求的以格雷码算法编码地址信号至地址信号循环一个周期地址清零模块进行清零，周而复始。
进一步地，发出的刷新命令信号经过一次信号延时后输入至格雷码刷新地址模块。
为解决上述问题，本发明提供一种刷新地址计数器，包括如上任一技术方案所述的刷新地址的刷新计数器电路。
为解决上述问题，本发明提供一种存储器，包括如上技术方案中所述利用刷新计数器电路生成格雷码做编码地址的刷新地址计数器。
本发明在刷新地址循环完一遍时，地址变化的次数最少，降低消耗电量，同时刷新计数器电路输出的为以格雷码算法编码的刷新地址，有效减少了组合逻辑竞争冒险，减少故障产生，减少消耗的电流。
上述概述仅仅是为了说明书的目的，并不意图以任何方式进行限制。除上述描述的示意性的方面、实施方式和特征之外，通过参考附图和以下的详细描述，本发明进一步的方面、实施方式和特征将会是容易明白的。
附图说明
在附图中，除非另外规定，否则贯穿多个附图相同的附图标记表示相同或相似的部件或元素。这些附图不一定是按照比例绘制的。应该理解，这些附图仅描绘了根据本发明公开的一些实施方式，而不应将其视为是对本发明范围的限制。
图1为本发明格雷码算法编码生成刷新地址的电路原理图。
图2为本发明输入地址信号为A〈0〉和A〈1〉两位地址各元件电位逻辑值的时序图。
附图中：101.刷新时钟模块，102.地址清零模块，103.格雷码刷新地址模块，104.同步输出地址模块，105.第一功能单元，106.延时电路，107.第二功能单元。
具体实施方式
在下文中，仅简单地描述了某些示例性实施例。正如本领域技术人员可认识到的那样，在不脱离本发明的精神或范围的情况下，可通过各种不同方式修改所描述的实施例。因此，附图和描述被认为本质上是示例性的而非限制性的。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接，还可以是通信；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
在本发明中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度小于第二特征。
下文的公开提供了许多不同的实施方式或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。
实施例1
如图1所示，一种刷新计数器电路，包括刷新地址模块，所述刷新地址模块为利用格雷码算法编码生成刷新地址产生计数的格雷码刷新地址模块103，所述格雷码刷新地址模块103用于产生符合格雷码算法编码的格雷码地址信号并输出；
还包括
刷新时钟模块101，用于产生芯片做一次刷新的时钟信号，同时也用于产生芯片上电初始化启动信号，所述格雷码刷新地址模块103接收刷新时钟模块传输的时钟信号；
同步输出地址模块104，接收刷新时钟模块101的时钟信号和电初始化启动信号，并且接收和同步格雷码刷新地址模块103产生的格雷码算法编码的地址信号同时输出同步后的地址信号；
地址清零模块102，接收刷新时钟模块101的电初始化启动信号，并且接收同步输出地址模块104的地址信号并输出到格雷码刷新地址模块103直至接收的地址信号循环一周期后地址清零模块102产生内部复位信号将地址信号归零。
其中，所述刷新时钟分别与所述格雷码刷新地址模块103和所述同步输出地址模块104通信连接，所述启动器分别地址清零模块102和所述同步输出地址模块104通信连接。
所述刷新时钟模块包括
刷新时钟，与所述格雷码刷新地址模块和所述同步输出地址模块通信连接，用于发送芯片做一次刷新命令；
启动器，与地址清零模块和所述同步输出地址模块通信连接，用于发送芯片上电初始化启动信号。
当启动器发送启动信号使芯片上电初始化时，所述刷新时钟发送芯片做一次刷新命令的时钟信号至格雷码刷新地址模块103和同步输出地址模块104，格雷码刷新地址模块103接收到时钟信号和输入地址信号后通过逻辑电路产生符合格雷码算法的格雷码地址信号并输出至同步输出地址模块104进行同步输出格雷码地址，地址清零模块102启动接收同步输出地址模块104输出的地址信号并将符合逻辑电路的地址信号输出，地址清零模块102接收地址信号循环一周期后内部产生复位信号使地址信号清零；当刷新时钟再次发送芯片做一次刷新命令的时钟信号时，地址清零模块102重新开始输入符合逻辑电路要求的地址信号并继续上述步骤的输出格雷码地址。
本实施例刷新计数器电路能输出格雷码算法编码的刷新地址，如表1-2所示，使用格雷码算法编码的地址变化只有8次，而普通的递进地址变化有14次，因此刷新计数器电路输出格雷码算法编码的地址，实现最少地址变化，减少消耗电流，同时格雷码地址的输出减少组合逻辑的竞争冒险，减少故障。
实施例2
如图1所示，基于实施例1，本实施例所述地址清零模块102包括有序设置m个地址输入接口，所述地址输入接口的输入端与所述同步输出地址模块104通信连接，所述地址输入接口的输出端与第一或非门的输入端通信连接，其中10<m<20；
其中，末尾序号的所述地址输入接口在所述第一或非门之前还设置有第一非门；所述第一非门输入端与地址输入接口通信连接，所述第一非门输出端与所述第一或非门输入端通信连接；
所述启动器与第二或非门输入端通信连接，所述第一或非门输出端与第二非门的输入端通信连接，所述第二或非门的输出端与第二非门的输入端通信连接，所述第二非门的输出端与所述格雷码刷新地址模块103通信连接。
本实施例启动器输出启动信号，所述地址清零模块102启动后接收同步输出地址模块104输出的地址信号并通过逻辑电路将符合要求的地址信号输出，同时在输入地址信号循环一个周期后，通过逻辑电路在内部产生复位信号将输入的地址信号清零，等待下次刷新时重新输入地址信号，实现每次最少地址变化，从而实现省电。
实施例3
如图1所示，基于实施例1，本实施例所述格雷码刷新地址模块103包括q个依次通信连接的第一功能单元105，其中q>2；
所述第一功能单元105包括地址输入接口（Din）、输出接口(Q)、时钟信号接口(CK)以及复位信号接口(Reset)，所述第一功能单元105的复位信号接口与所述地址清零模块102通信连接，所述时钟信号接口与所述刷新时钟通信连接；
其中，第1个所述第一功能单元105的输出接口分别与第三非门输入端、第1个异或门输入端、第2个异或门输入端通信连接，所述第三非门输出端与第1个所述功能单元的地址输入接口通信连接；第1个所述异或门与所述同步输出地址模块通信连接，第2个所述异或门的输出端与第2个所述第一功能单元105的地址输入接口通信连接；
第n个所述第一功能单元105的输出接口与第2n-3个异或门输入端、第2n-2个异或门输入端、第2n-1个异或门输入端通信连接，第2n-3个异或门和第2n-1个异或门的输出端与所述同步输出地址模块通信连接，第2n-2个异或门输出端与第n个所述第一功能单元105的地址输入接口通信连接，其中1<n≤q；
其中，还包括q-2个与门；
第1个所述与门输出端与第4个异或门输入端通信连接，第1个所述与门的输入端分别依次与第1个所述第一功能单元105的输出接口和第2个所述第一功能单元105的输出接口通信连接；
第n所述与门输出端与第2n异或门输入端通信连接，第n所述与门输入端分别依次与第1、2、… n+1个所述第一功能单元105的输出接口通信连接。
所述时钟信号接口与所述刷新时钟之间还设置有延时时钟电路106，所述延时时钟电路106包括若干输入端和输出端依次通信连接的非门，其中，所述刷新时钟与首端的非门的输入端通信连接，所述时钟信号接口与尾端的非门输出端连接。
本实施例所述第一功能单元105的时钟信号接口用于接收到刷新时钟的时钟信号，同时若干功能单元与逻辑电路的连接，实现输入的地址信号转变为以格雷码算法编码的格雷码地址信号并将产生的格雷码地址信号输出至所述同步输出地址模块，实现格雷码算法编码的地址信号输出，减少输出的组合逻辑和故障，从而减少消耗电流。
实施例4
如图1所示，基于实施例1，本实施例所述同步输出地址模块包括若干第二功能单元107，所述第二功能单元107包括地址输入接口、输出接口、时钟信号接口以及复位信号接口，所述时钟信号接口与所述刷新时钟通信连接，所述复位信号接口与所述启动器通信连接，所述地址输入接口与所述格雷码刷新地址模块通信连接，所述输出接口与所述地址清零模块通信连接。
本实施例通过启动器的启动信号启动同步输出地址模块104，同时接收格雷码刷新地址模块的格雷码地址信号通过时钟信号进行同步输出地址信号，使同步输出地址模块104输出以格雷码算法编码的地址信号，减少刷新地址变化次数，降低消耗电流。
实施例5
如图1所示，本实施例一种利用格雷码算法编码生成刷新地址的方法，包括：
步骤S01：接收刷新信号后格雷码刷新地址模块103通过逻辑电路产生符合以格雷码算法编码的刷新地址信号并输出。
所述步骤S01之前还包括步骤：
发出芯片上电初始化需要的启动信号启动地址清零模块102和同步输出地址模块104；
发出一次刷新命令的时钟信号分别输入至格雷码刷新地址模块103和同步输出地址模块104。
如图2所示，所述步骤S01具体包括：
格雷码刷新地址模块103接收时钟信号后通过逻辑电路产生符合格雷码算法编码的地址信号Ai〈0〉；
格雷码刷新地址模块103将地址信号Ai〈0〉输出至同步输出地址模块104；
所述步骤S01之后还包括：
步骤S02：同步输出地址模块104通过同一时钟信号将地址信号Ai〈0〉进行同步变为以格雷码算法编码的地址信号A〈0〉，同时将以格雷码算法编码的地址信号A〈0〉输出至地址清零模块102；
步骤S03：地址清零模块102接收以格雷码算法编码的地址信号A〈0〉并将满足逻辑电路要求的格雷码地址信号A〈0〉输出至格雷码刷新地址模块103；
步骤S04：格雷码刷新地址模块103重复步骤S01，通过逻辑电路产生符合格雷码算法编码的地址信号Ai〈1〉并如步骤S02所述将地址信号Ai〈1〉利用同一时钟信号同步输出以格雷码算法编码的地址信号A〈1〉并传输至地址清零模块102；
步骤S05：地址清零模块102接收以格雷码算法编码的地址信号A〈1〉并将满足逻辑电路要求的格雷码地址信号A〈1〉输出至格雷码刷新地址模块103；
步骤S06：重复上述步骤S02-S06，直至地址清零模块102输出以格雷码算法编码的地址信号A〈m〉后，以格雷码算法编码的地址信号循环一个周期，地址清零模块102通过逻辑电路内部产生复位信号使格雷码刷新地址模块103中地址信号Ai〈0：m〉归零；其中10<m<20；
步骤S08：刷新时钟再一次发出刷新命令的时钟信号分别输入至格雷码刷新地址模块103和同步输出地址模块104，格雷码刷新地址模块103、同步输出地址模块104以及地址清零模块102重新继续上述步骤S01-S07，输出符合逻辑电路要求的以格雷码算法编码地址信号至地址信号循环一个周期地址清零模块102进行清零，周而复始。
其中，发出刷新命令信号经过一次信号延时后输入至格雷码刷新地址模块。
本实施例刷新地址循环一次时，地址变化的次数最少，同时刷新计数器电路能输出以格雷码算法编码的刷新地址，有效减少了组合逻辑的竞争冒险，减少故障产生减少消耗电流。
实施例6
本实施例一种刷新地址计数器，包括实施例1-4任一技术方案中所述的刷新计数器电路。
本实施例所述刷新地址计数器能输出以格雷码算法编码的格雷码地址信号，减少刷新地址计数器输出的刷新地址变化，降低消耗电流。
实施例7
本实施例一种存储器，包括实施例6技术方案中所述利用刷新计数器电路生成格雷码算法编码的刷新地址的刷新地址计数器。
本实施例的存储器内部装配有能输出以格雷码算法编码的刷新地址计数器，减少刷新地址计数器输出刷新地址的变化，消除故障，降低消耗电流。
上述实施例仅供说明本发明之用，而并非是对本发明的限制，有关技术领域的普通技术人员，在不脱离本发明范围的情况下，还可以做出各种变化和变型，因此，所有等同的技术方案也应属于本发明公开的范畴。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到其各种变化或替换，这些都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (9)

1.一种刷新计数器电路，包括其特征在于，包括：
刷新地址模块，所述刷新地址模块为利用格雷码算法编码生成刷新地址产生计数的格雷码刷新地址模块；
刷新时钟模块，用于产生芯片做一次刷新的时钟信号，并且用于产生芯片上电初始化启动信号，所述格雷码刷新地址模块接收刷新时钟模块传输的时钟信号；
同步输出地址模块，接收刷新时钟模块的时钟信号和电初始化启动信号，并且接收和同步格雷码刷新地址模块产生的格雷码算法编码的地址信号同时输出同步后的地址信号；
地址清零模块，接收刷新时钟模块的电初始化启动信号，并且用于接收同步输出地址模块输出的地址信号并输出到格雷码刷新地址模块直至接收的地址信号循环一周期后产生内部复位信号将地址信号归零；
其中，所述格雷码刷新地址模块包括：
依次通信连接的q个第一功能单元，所述第一功能单元包括地址输入接口、输出接口、时钟信号接口以及复位信号接口，所述第一功能单元的复位信号接口与所述地址清零模块通信连接，所述时钟信号接口与所述刷新时钟通信连接，其中q>2，第1个所述第一功能单元的输出接口分别与第三非门输入端、第1个异或门输入端、第2个异或门输入端通信连接，所述第三非门输出端与第1个所述第一功能单元的地址输入接口通信连接；第1个所述异或门与所述同步输出地址模块通信连接，第2个所述异或门的输出端与第2个所述第一功能单元的地址输入接口通信连接；第n个所述第一功能单元的输出接口与第2n-3个异或门输入端、第2n-2个异或门输入端、第2n-1个异或门输入端通信连接，第2n-3个异或门和第2n-1个异或门的输出端与所述同步输出地址模块通信连接，第2n-2个异或门输出端与第n个所述第一功能单元的地址输入接口通信连接，其中1<n≤q；
q-2个与门；其中，第1个所述与门输出端与第4个异或门输入端通信连接，第1个所述与门的输入端分别依次与第1个所述第一功能单元的输出接口和第2个所述第一功能单元的输出接口通信连接；第n所述与门输出端与第2n异或门输入端通信连接，第n所述与门输入端分别依次与第1、2、… n+1个所述第一功能单元的输出接口通信连接。
2.如权利要求1所述的刷新计数器电路，其特征在于，所述刷新时钟模块包括：
刷新时钟，与所述格雷码刷新地址模块和所述同步输出地址模块通信连接，用于发送芯片做一次刷新命令；
启动器，与地址清零模块和所述同步输出地址模块通信连接，用于发送芯片上电初始化启动信号。
3.如权利要求2所述的刷新计数器电路，其特征在于，所述地址清零模块包括：
有序设置的m个地址输入接口，所述地址输入接口的输入端与所述同步输出地址模块通信连接，所述地址输入接口的输出端与第一或非门的输入端通信连接，其中10<m<20；
其中，末尾序号的所述地址输入接口在所述第一或非门之前还设置有第一非门；所述第一非门输入端与地址输入接口通信连接，所述第一非门输出端与所述第一或非门输入端通信连接；
所述启动器与第二或非门输入端通信连接，所述第一或非门输出端与第二非门的输入端通信连接，所述第二或非门的输出端与第二非门的输入端通信连接，所述第二非门的输出端与所述格雷码刷新地址模块通信连接。
4.如权利要求1所述的刷新计数器电路，其特征在于，所述时钟信号接口与所述刷新时钟之间还设置有延时时钟电路，所述延时时钟电路包括若干输入端和输出端依次通信连接的非门，其中，所述刷新时钟与首端的非门的输入端通信连接，所述时钟信号接口与尾端的非门输出端连接。
5.如权利要求2所述的刷新计数器电路，其特征在于，所述同步输出地址模块包括若干第二功能单元，所述第二功能单元包括地址输入接口、输出接口、时钟信号接口以及复位信号接口，所述时钟信号接口与所述刷新时钟通信连接，所述复位信号接口与所述启动器通信连接，所述地址输入接口与所述格雷码刷新地址模块通信连接，所述输出接口与所述地址清零模块通信连接。
6.一种利用格雷码算法编码生成刷新地址的方法，包括：
发出芯片上电初始化需要的启动信号启动地址清零模块和同步输出地址模块；
发出一次刷新命令的时钟信号分别输入至格雷码刷新地址模块和同步输出地址模块；
步骤S01：接收刷新信号后，格雷码刷新地址模块通过逻辑电路产生符合以格雷码算法编码的刷新地址信号并输出；其中，所述步骤S01具体包括：
格雷码刷新地址模块接收时钟信号后通过逻辑电路产生符合格雷码算法编码的地址信号Ai〈0〉；
格雷码刷新地址模块将地址信号Ai〈0〉输出至同步输出地址模块；
所述步骤S01之后还包括：
步骤S02：同步输出地址模块通过同一时钟信号将地址信号Ai〈0〉进行同步变为以格雷码算法编码的地址信号A〈0〉，同时将以格雷码算法编码的地址信号A〈0〉输出至地址清零模块；
步骤S03：地址清零模块接收以格雷码算法编码的地址信号A〈0〉并将满足逻辑电路要求的格雷码地址信号A〈0〉输出至格雷码刷新地址模块；
步骤S04：格雷码刷新地址模块重复步骤S01，通过逻辑电路产生符合格雷码算法编码的地址信号Ai〈1〉并如步骤S02所述将地址信号Ai〈1〉利用同一时钟信号同步输出以格雷码算法编码的地址信号A〈1〉并输至地址清零模块；
步骤S05：地址清零模块接收以格雷码算法编码的地址信号A〈1〉并将满足逻辑电路要求的格雷码地址信号A〈1〉输出至格雷码刷新地址模块；
步骤S06：重复上述步骤S02-S06，直至地址清零模块输出以格雷码算法编码的地址信号A〈m〉后，以格雷码算法编码的地址信号循环一个周期，地址清零模块通过逻辑电路内部产生复位信号使格雷码刷新地址模块中地址信号Ai〈0：m〉归零，其中10<m<20；
步骤S07：刷新时钟再一次发出刷新命令的时钟信号分别输入至格雷码刷新地址模块和同步输出地址模块，格雷码刷新地址模块、同步输出地址模块以及地址清零模块重新继续上述步骤S01-S07，输出符合逻辑电路要求的以格雷码算法编码地址信号至地址信号循环一个周期地址清零模块进行清零，周而复始。
7.如权利要求6所述的利用格雷码算法编码生成刷新地址的方法，其特征在于，发出刷新命令信号经过一次信号延时后输入至格雷码刷新地址模块。
8.一种刷新地址计数器，其特征在于，包括权利要求1-5任一所述的刷新计数器电路。
9.一种存储器，其特征在于，包括权利要求8所述的刷新地址计数器，所述刷新地址计数器利用刷新计数器电路生成格雷码做编码的刷新地址。
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