CN109658966B - 非易失性存储器件的读取电路和方法 - Google Patents

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Abstract

本公开的实施例涉及非易失性存储器件的读取电路和方法。感测放大器电路可以与具有存储器阵列的非易失性存储器器件一起使用，该存储器阵列具有布置在字线和位线中并且耦合到相应源极线的存储器单元。该电路具有第一电路分支和第二电路分支，其在对存储在存储器单元中的数据的读取步骤期间在相应的第一比较输入和第二比较输入上接收来自与存储器单元相关联的位线的单元电流和参考电流，所述参考电流在差分读取操作中来自参考位线或者在单端读取操作中来自参考电流发生器。在数据读取步骤期间，第一和第二电路分支根据单元电流和参考电流之间的差值产生第一输出电压和第二输出电压。

Description

非易失性存储器件的读取电路和方法
相关申请的交叉引用
本申请要求于2017年10月11日提交的意大利专利申请No.102017000114539的优先权，该申请通过引用结合于此。
技术领域
本发明涉及用于非易失性存储器件的读取电路和读取方法。
背景技术
众所周知并且如图1中示意性所示，整体用1表示的非易失性存储器件，例如闪存类型，通常包括由多个按行(字线，WL)和列(位线，BL)排列的存储器单元3组成的存储器阵列2。存储器阵列2通常还被分成多个扇区，每个扇区包括相应的字线和位线。
每个存储器单元3由存储元件构成，例如由浮栅晶体管形成，其具有被设计为连接到相应字线WL的栅极端子、被设计耦合到相应位线BL的第一导电端子(特别地是漏极端子)以及连接到参考电位线(定义为源极线SL)的第二导电端子(特别地是源极端子)。同一字线WL的存储器单元3的栅极端子和源极端子进一步彼此电连接。
列解码器电路4和行解码器电路5使得能够基于在输入处接收的地址信号(以本身已知的方式生成并且通过Add整体指定)来选择存储器单元3，并且特别是选择相应的字线WL和位线BL，每次被选择，使得能够在存储器操作期间以适当的电压和电流值对字线WL和位线BL进行偏置。
特别地，列解码器电路4提供读取路径，其被设计为在每次选择时在存储器阵列2的位线BL与感测放大器电路10之间产生导电路径，所述感测放大器电路10被设计用于将在要被读取的被寻址的存储器单元3(所谓的直接存储器单元)中循环的电流与参考电流比较以便确定存储的数据的值。在所谓的单端读取的情况下，该参考电流可以由适当的电流发生器产生，或者在所谓的差分读取的情况下，该参考电流可以由参考存储器单元(所谓的互补存储器单元)产生，所述参考存储器单元与相应的参考位线或互补位线BL'相关联，在相同的存储器阵列2中物理地或逻辑地相邻。
例如，已知将在编程操作之后的验证操作设想了对已编程在存储器单元中的数据的单端类型的读取，而有效读取存储的数据的操作通常设想了差分类型的读取。
发明内容
本发明涉及一种用于非易失性存储器件的读取电路和读取方法。例如，该方法可以包括对位线进行预充电并获得改善的电性能。
一个实施例提供了一种感测放大器电路，其可以与具有存储器阵列的非易失性存储器件一起使用，所述存储器阵列具有以字线和位线布置的并且耦合到相应源极线的存储器单元。所述电路包括第一电路分支和第二电路分支，所述第一电路分支和第二电路分支被设计用于在对存储在存储器单元中的数据的读取步骤期间，分别在第一比较输入和第二比较输入处接收来自与存储器单元相关联的位线的单元电流和参考电流，该参考电流在差分读取操作中来自与互补存储器单元相关联的参考位线，或在单端读取操作中来自参考电流发生器。第一电路分支和第二电路分支被配置为在数据读取步骤期间根据单元电流和参考电流之间的差生成在第一输出端子的第一输出电压和在第二输出端子的第二输出电压。所述电路还包括电流注入模块，其被配置为将电流注入到与存储器单元和互补存储器单元相关联的源极线中，注入的电流在差分读取操作和单端读取操作中基本上是一致的。
另一个实施例提供了一种用于读取具有存储器阵列的非易失性存储器件的方法，所述存储器阵列具有以字线和位线布置的并且耦合到相应源极线的存储器单元。在对存储在存储器单元中的数据的读取步骤期间，单元接收来自与存储器单元相关联的位线的电流，以及接收参考电流，该参考电流在差分读取操作中来自与互补存储器单元相关联的参考位线，或者在单端读取操作中来自参考电流发生器。在数据读取步骤期间，第一输出电压和第二输出电压根据单元电流与参考电流之间的差产生。将电流注入与存储器单元和互补存储器单元相关联的源极线中，电流在差分读取操作和单端读取操作中基本上是一致的。
附图说明
为了更好地理解本发明，现在仅通过非限制性示例并参考附图来描述其优选实施例，其中：
图1示出了非易失性存储器件的总体框图；
图2示出了非易失性存储器件的读取电路的简化框图；
图3示出了读取电路的已知类型的第一电路实现；
图4示出了读取电路的已知类型的第二电路实现；
图5示出了根据本解决方案的第一实施例的读取电路的电路实现；
图6示出了与图5的读取电路相关的电量的时间图；
图7A-7C示出了图5的读取电路在不同操作读取条件下的相应配置；
图8A-8C示出了与图7A-7C的电路配置相关的电量的时间图；和
图9示出了根据本解决方案的第二实施例的读取电路的不同电路实现。
具体实施方式
如现在将详细讨论的，本解决方案的一个方面设想在感测放大器电路的每个电路分支中引入电流注入模块，其被配置为在差分操作模式期间和单端操作模式期间都可以使电流基本一致地注入到源极线SL中，由此防止先前在不同的操作模式中在单元电流Icell的值中出现的明显差异。
图2示出了可以与图1的存储器一起使用的感测放大器10。感测放大器电路10一般包括偏置级11和电流-电压(I/V)转换器级12。
偏置级11被设计成偏置存储器阵列2的位线BL，并且进而包括偏置发生器13和处于所谓的共源共栅配置中的nMOS类型的一对偏置晶体管14a、14b。
偏置发生器13在其输入端例如从电荷泵升压级接收升压电压Vboost，并在其输出端产生偏置节点Np上的偏置电压Vcasc。可替换地，并且根据期望获得的偏置电压Vcasc的值，偏置发生器13可以接收逻辑值的电源电压Vdd(低于升压电压Vboost)。
所述一对中的第一偏置晶体管14a具有：第一导电端子，其经由列解码器4耦合到所选择的位线BL，从位线BL接收单元读取电流Icell；以及第二导电端子，连接到电流-电压转换器级12的第一比较输入INa。另外，所述一对中的第二偏置晶体管14b具有：相应的第一导电端子，其通过列解码器4耦合到参考电流发生器15(或者，替代地耦合到参考单元，并且耦合到相应的位线BL'，以这里未示出的方式)，从参考电流发生器15接收参考读取电流Iref；以及第二导电端子，连接到电流-电压转换器级12的第二比较输入INb。
偏置晶体管14a、14b的控制端子都连接到上述偏置节点Np，以便接收偏置电压Vcasc，从而对各个位线BL、BL'上的电压施加最大允许值，防止读取期间任何可能的应力和损坏。
电流-电压转换器级12还具有电源输入，其在电源输入上接收电源电压Vdd，并且被配置为执行单元读取电流Icell的值与参考读取电流Iref的值之间的比较，和基于比较结果分别在第一输出OUTa和第二输出OUTb上产生具有互补值的第一输出电压Vouta和第二输出电压Voutb。
感测放大器电路10还包括比较器级16，其在输入端接收来自电流-电压转换器级12的第一输出电压Vouta和第二输出电压Voutb，并且基于相同电压之间的比较，产生数字输出信号Sout，其表示存储在存储器单元3中的数据的值。
图2还示出了寄生线电容器Cp，其电耦合在相应的位线BL和接地参考GND之间，表示相同位线BL的电容性负载(类似地，在差分读取的情况下，相应的寄生线电容器耦合到位线BL')。
在操作期间，读取存储在存储器单元3中的数据设想对相应位线BL(以及可能的参考位线BL')进行预充电的第一步骤，这使得能够对耦合到位线BL、BL'的寄生电容Cp、Cp'进行充电，从而均衡相同位线BL、BL'的电压；读取操作随后设想有效读取存储的数据的步骤，该步骤具有对单元读取电流Icell进行检测并与参考读取电流Iref比较，以便生成不平衡的输出电压Vouta、Voutb以及经由比较器级16生成数字输出信号Sout。
例如，如果单元读取电流Icell高于参考读取电流Iref，则数字输出信号Sout可以具有高逻辑值“1”，否则，即，如果单元读取电流Icell低于参考读取电流Iref，则数字输出信号Sout可以具有低逻辑值'0'。
参考图3，现在描述已知类型的读取电路10的第一实施例，特别是相应的电流-电压转换器级12，在这种情况下称为与位线BL相关联的直接存储器单元3和与相应位线BL'相关联的互补存储器单元3'之间的差分类型读取(如图3所示，用于产生参考电流Iref的参考电流发生器15也可以可替换地存在)。
电流-电压转换器级12包括用于每条位线BL、BL'的一个电路分支12a、12b，并且每个电路分支12a、12b包括：
存取晶体管17a、17b——在nMOS型的例子中——具有连接到在相应的第一比较输入INa或第二比较输入INb的第一导电端子、连接到相应的第一输出端子OUTa或第二输出端子OUTb的第二导电端子(其上提供第一和第二输出电压Vouta、Voutb)以及接收使能信号EN的控制端子；
预充电晶体管18a、18b——在pMOS型的例子中——具有连接到在相应的第一比较输入INa或第二比较输入INb的第一导电端子、连接到电源输入的第二导电端子(从其接收电源电压Vdd)和接收预充电信号PRECH的控制端子；和
锁存晶体管19a、19b——在pMOS型的例子中——具有分别连接到第一输出端子OUTa、第二输出端子OUTb的第一导电端子、连接到电源输入的第二导电端子(从其接收电源电压Vdd)以及分别连接到第二输出端子OUTb、第一输出端子OUTa(即，连接到另一电路分支的输出端子)的控制端子。
第一电路分支12和第二电路分支12'的锁存晶体管19a、19b共同实现锁存块，其旨在存储器单元3读取期间在输出处保持表示存储的数据的电压。
电流-电压转换器级12还包括耦合晶体管20，在nMOS类型的示例中，其将第一偏置晶体管14a的第一导电端子耦合到偏置级11的第二偏置晶体管14b的相应第一导电端子，并具有接收均衡信号EQ的控制端子。
在使用中，在第一预充电步骤期间，预充电信号PRECH为低以便闭合预充电晶体管18a、18b，使能信号EN为高以便闭合存取晶体管17a、17b，均衡信号EQ为低使得耦合晶体管20是断开的。以这种方式，确定从电源电压Vdd开始，通过预充电晶体管18a、18b、存取晶体管17a、17b和偏置晶体管14a、14b的预充电电流路径，其设置位线BL、BL'上的电压用于对耦合到位线BL、BL'的寄生电容Cp、Cp'预充电。
接下来，在均衡步骤期间，预充电信号PRECH切换到高值以断开预充电晶体管18，并且均衡信号EQ切换到高值使得耦合晶体管20将切换到闭合状态，从而实现耦合到位线BL、BL'的寄生电容Cp、Cp'之间的电荷共享。
然后，在有效读取步骤期间，均衡信号EQ再次切换到高值，从而断开耦合晶体管20。
假设单元电流Icell高于参考电流Iref，则第一电路分支12a上的电压(特别是在第一输出端OUTa上)逐渐减小，以导致第二电路分支12b的锁存晶体管19b的闭合(以及通过相同的第二电路分支12b的电流通路)。因此，第二电路分支12b的第二输出端子OUTb切换到电源电压Vdd，由此确定维持第一电路分支12a的锁存晶体管19a的断开状态。锁存块以这种方式锁存处在低值的第一输出电压Vouta和处在高值的第二输出电压Voutb，实现了所存储的数据的值的判别(例如，数字输出信号Sout因此变为高逻辑值'1')。
以类似的方式，如果单元电流Icell低于参考电流Iref，则第二电路分支12b上的电压逐渐减小，这在这种情况下导致第一电路分支12a的锁存晶体管19a的闭合(具有通过相同的第一电路分支12a的相应的电流)和锁存块的相反的不平衡，其使第一输出电压Vouta为高值，第二输出电压Voutb为低值(例如，在这种情况下，数字输出信号Sout变为低逻辑值'0')。
参考图4，现在描述读取电路10的电流-电压转换器级12的已知类型的另一实施例。该实施例在以本申请人的名义提交的专利申请No.EP 3 174 200 A1和相应专利US 9,627,011中有详细描述，该实施例由于第一电路分支12a和第二电路分支12b之间的不平衡，还能够补偿读取电路10中可能存在的偏移。
读取电路10的电流-电压转换器级12仍然包括用于每条位线BL、BL'的一个电路分支12a、12b。为了简化说明，这里详细描述与位线BL相关联的电路分支12a(然而，所有类似的考虑适用于与位线BL'相关联的电路分支12b；注意第一电路的电路元件分支12a通常用后缀'a'标识，而第二电路分支12b的电路元件通常用后缀'b'标识)。
在这种情况下，电路分支12a包括：
第一开关22a，连接在第一比较输入INa和电源输入之间，并通过第一控制信号T1控制断开/闭合；
第二开关23a，连接在第一比较输入INa和第一内部节点N1a之间，并通过第二控制信号T2控制断开/闭合；
第一锁存晶体管24a，在pMOS类型的示例中，具有连接到电源输入的第一导电端子和连接到第一内部节点N1a的第二导电端子，以及通过插入第一补偿电容器25a而连接到第二输出端子OUTb的控制端子(注意，同样地，第二电路分支12b的第一锁存晶体管24b具有通过相应的第一补偿电容器25b连接到第一输出端子OUTa的控制端子)；
第二锁存晶体管26a，在该示例中是pMOS类型，具有连接到第一内部节点N1a的第一导电端子、连接到第二内部节点N2a的第二导电端子以及接收第一偏置电压VBIASP的控制端子；
第三锁存晶体管27a，在nMOS类型的示例中，具有连接到第二内部节点N2a的第一导电端子、连接到接地端子GND的第二导电端子以及接收第二偏置电压VBIASN的控制端子；
第三开关28a，连接在第二内部节点N2a和第一锁存晶体管24a的控制端子之间，并通过第一控制信号T1控制断开/闭合；和
第二补偿电容器29A，连接在所述第二内部节点N2a和第一输出端子OUTA之间(注意，同样地，第二电路分支12b的第二补偿电容器29b连接到第二输出端子OUTb)。
同样在这种情况下，第一电路分支12a和第二电路分支12b的锁存晶体管共同实现锁存块，其旨在读取存储器单元3的步骤期间在输出处保持表示存储的数据的电压。
读取电路10的电流-电压转换器级12还包括连接在第一输出端子OUTa和第二输出端子OUTb之间并且由第三控制信号T3控制的耦合开关30，所述第三控制信号T3对应于适当延迟的第一控制信号T1。
在单端读取的情况下(例如，为了验证存储在直接和互补存储器单元3、3'中的数据)，每个电路分支12a、12b可以具有相应的参考电流发生器15、15'，在所示实施例中，其连接在第一比较输入INa或第二比较输入INb和接地端GND之间。
在这种情况下，读取电路10的操作还设想有第一预充电步骤，在此期间第一开关22a由第一控制信号T1控制在闭合状态，第二开关23a由第二控制信号T2控制在断开状态。以这种方式，产生从电源电压Vdd开始，通过前述第一开关22a和偏置晶体管14a的预充电电流路径，以用于对耦合到位线BL的寄生电容Cp充电(同样，在差分读取的情况下，用于对位线BL'的寄生电容Cp'充电)。
此外，第三开关28a切换到闭合状态(通过相同的第一控制信号T1)，并且耦合开关30进一步切换到闭合状态(通过第三控制信号T3)。
在该步骤中，第一电路分支12a和第二电路分支12b的输出电压Vouta、Voutb之间的差异(例如，由于组件的不匹配)通过存储电补偿电荷而被存储在补偿电容器25a、29a(25b，29b)中。
接下来，两个电路分支12a、12b的第一开关22a、22b切换到断开状态(通过第一控制信号T1)。此外，两个电路分支12a、12b的第三开关28a、28b切换到断开状态，而耦合开关30保持在闭合状态(以持续适当的时间间隔)。以这种方式，电偏移补偿电荷保持存储在补偿电容器25a、29a(25b、29b)中。
随后，电路分支12a、12b的第二开关23a、23b切换到闭合状态。以这种方式，通过偏置晶体管14a、14b的预充电被中断，并且偏置晶体管14a、14b的漏极端子处的电压开始通过单元读取电流Icell和参考读取电流Iref放电。
在有效读取存储在存储器单元3中的数据的后续步骤中，通过第三控制信号T3将耦合开关30切换到断开状态(而其他开关的开关状态相对于上一步操作步骤保持不变)。
在该操作步骤中，两个电路分支12a、12b限定相应的再生放大环路，其在由相应的补偿电容器25a、29a(25b、29b)限定的电容路径上闭合。纯粹地由于单元读取电流Icell和参考读取电流Iref之间的差异，该再生放大回路相对于在先前操作步骤中达到的亚稳态是不平衡的。
由于电路分支12a，12b的不平衡，输出电压Vouta、Voutb沿相反方向发展。例如，
如果Icell>Iref,则Vouta<Voutb(并且因此Sout＝“1”)；和
如果Icell<Iref,则Vouta>Voutb(并且因此Sout＝“0”)。
该实施例能够改善读取操作，这归功于在有效读取存储的数据的步骤的预备步骤中检测和存储电流-电压转换器级12中存在的偏移的可能性，特别是电压偏移ΔV，其被定义为第一电路分支12a和第二电路分支12b的放大电压之间的不平衡(例如，由于电路组件的值的不匹配)。
本申请人已经认识到，前面所述类型的已知读取电路10具有某些问题，其在存储器器件1具有高密度存储器阵列2(即，大量存储器单元3和因此大量耦合到相应位线BL、BL'的感测放大器电路10)的情况中证明是特别重要的。
如前所述，在每个读取放大器10的操作期间，电流被注入到源极线SL中，因此，源极线SL由于相同源极线的固有电阻而产生相应的电压降。特别是在特别地为电阻性源极线SL的情况下，如在以高密度和减小存储器单元3的尺寸为特征的技术中，这种电压降甚至可以达到显著的值，例如在100-150mV的范围内。
特别地，本申请人已经认识到，源极线SL上的这些电压降的值根据是以差分还是单端模式执行读取而变化。
实际上，在差分读取的情况下，直接存储器单元3和相关的位线BL以及互补存储器单元3'和相关的位线BL'可以存在电流注入。
相反，在单端读取的情况下，最多仅通过直接存储器单元3向源极线SL注入电流(也可以不发生电流注入，这取决于单元电流Icell和参考电流Iref之间的关系)。
因此，在不同的工作条件下，源极线SL上可能出现甚至大约几百毫伏的电压差，结果是单元电流Icell(其值也取决于源极线SL上存在的电压，即，取决于定义相同存储器单元3的晶体管的源极端子上存在的电压)根据读取是差分还是单端甚至可以变化10％-15％。
显然，单元电流Icell的值的这种差异可能在正确执行例如读取和验证操作中导致问题。如前所述，事实上，存在存储器架构，其中数据的读取是差分类型的(在直接单元3和互补单元3'之间执行)，而读取数据的验证是在单端模式中进行的，即相对于参考电流Iref。
现在将描述本发明的实施例。详细地，图5示出了读取电路，这里用40表示，其中相应的电流-电压转换器级(在此用42表示)包括电流注入模块44。电流-电压转换器级42完全等效于参考图4所示的内容，并且在此不再详细描述(与先前使用的附图标记相同的附图标记被进一步用于表示相同的电路元件)。
对于在此用42a、42b表示的每个电路分支，电流注入模块44包括注入晶体管45a、45b，在所示的nMOS型实施例中，其具有：第一导电端子(特别地是源极端子)，分别连接到第一比较输入INa、第二比较输入INb；第二导电端子(特别地是漏极端子)，连接到中间节点Nint，其设计成选择性地耦合到电源输入；以及控制端子(特别地是栅极端子)，其连接到偏置节点Np并接收偏置电压Vcasc(注意，注入晶体管45a、45b的控制端子因此连接到读取电路10的偏置级11的相应偏置晶体管14a、14b的控制端子)。
在图5所示的实施例中，对于每个电路分支42a、42b，电流注入模块44还包括使能晶体管46a、46b，在pMOS类型的示例中，其具有：连接到中间节点Nint和相应的注入晶体管45a、45b的第一导电端子；连接到从其接收电源电压Vdd的电源输入的第二导电端子，以及控制端子，其在该示例中接收读取使能信号SA_EN的否定版本SA_EN。
上述读取使能信号SA_EN表示由感测放大器电路40执行的读取操作的使能。因此，上述使能晶体管46a、46B在读取操作的整个持续时间内处于闭合(或导通)状态，其包括先前详细描述的预充电、均衡和有效读取的步骤。有利地，使能晶体管46a、46b的存在防止了静态电流的传导现象，即来自电源的电流路径。
图6示出了控制信号的曲线图，该控制信号确定了读取操作的步骤的持续时间和顺序，其通常通过时钟信号Tck的转变来定时。
读取操作的开始由读取开始信号Rd_EN确定，该读取开始信号Rd_EN确定适当持续时间的延迟间隔Delay的开始，以便确保存在用于寻址存储器单元3、3'的有效地址ADD。在延迟间隔Delay结束时，读取使能信号SA_EN切换到高值，并且该切换进一步确定切换到第一控制信号T1和第三控制信号T3的高值(其持续时间被适当延迟)以确定预充电步骤和随后的均衡步骤。切换到所述第一控制信号T1的低值则确定开始有效读取步骤以及切换到第二控制信号T2的高值。有效读取步骤的结束导致切换到读取使能信号SA_EN的低值并且锁存在输出处的数据，其值由数字输出信号Sout表示。
现在给出电流注入模块44的操作的详细描述。
在预充电步骤期间，当第一控制信号T1处于高状态并且第一开关22a闭合时，注入晶体管45a、45b的源极端子处于电源电压Vdd。因此，注入晶体管45a、45b处于断开(非导通)状态，因此对两个电路分支42a、42b的读取电路的操作(并且不确定任何电流注入)没有任何影响。
当第一控制信号T1切换到低状态并且第一开关22a断开时，注入晶体管45a、45b在任何情况下都保持在断开状态，并且偏置晶体管14a、14B被偏置在饱和状态。实际上选择第一偏置电压VBIASP的值，使得第一内部节点N1a、N1b处的电压(与第二锁存晶体管26a、26b的源极端子处的电压一致)足够高以防止偏置晶体管14a、14b在线性条件下工作。以这种方式，确保注入晶体管45a、45b在位线的预充电步骤期间不提供电流。
接下来，一旦两个存储器单元中的一个，即直接单元3或互补单元3'(或相应的参考电流发生器15、15')传导电流，注入晶体管45a(或者45b)的源极端子的电压下降，确定其传导。
特别地，考虑到例如由于锁存块的不平衡，第一电路分支42a的第一锁存晶体管24a断开而第二电路分支42b的第一锁存晶体管24b闭合，第二电路分支42B的注入晶体管45b保持断开，因此不会对任何电流注入做出贡献。相反，第一电路分支42a的第一内部节点N1a处的电压下降，直到相应的偏置晶体管14a进入线性区域并且第一电路分支42a的注入晶体管45a导通，进入导通状态。从该时刻起，注入晶体管45a确定在第一电路分支42a处将电流注入位线BL和源极线SL。
基本上，在这种情况下，在第一电路分支42a处，在电流通过第一电路分支42a的通路要被中断的时刻，电流注入模块44通过注入适当值的电流到源极线SL中而介入。
图7A示出了在读取差分类型并且假设单元电流Icell比参考电流Iref更高的情况下，在有效读取步骤结束时(也就是当已经发生了不平衡时)的读取电路40的电路配置。
特别地，箭头表示注入源极线SL的电流的路径，其进行以下循环：在第一电路分支42a处通过注入晶体管45a(注意，使能晶体管46a表示为短路，给定它处于闭合或导通状态)并且通过偏置晶体管14a；并且在第二电路分支42b处，通过第一锁存晶体管24b(如前所述，处于闭合状态)并通过偏置晶体管14b。
基本上，在该操作条件下，存在从两个电路分支42a、42b以及通过直接存储器单元3和互补存储器单元3'两者向源极线SL注入电流。
图8A示出了在读取操作期间和图7A中所示的操作条件下的最具代表性的电压和电流信号的时间图，并且特别地：第一和第二比较输入上的电压，由V(INa)和V(INb)表示；第一和第二输出电压Vouta、Voutb；在所述第一和第二电路分支42A、42B中流过注入晶体管的电流，由I(45a)和I(45b)表示；并且，流过第一和第二电路分支42a、42b的偏置晶体管的电流，由I(14a)和I(14b)表示。
特别值得注意的是，在读取步骤结束时，由第一电路分支42a注入到源极线SL中的电流完全由电流注入模块44的电流注入晶体管45a提供，以及相同电流基本上决定了注入源极线SL的总电流值。
图7B示出了在单端类型读取的情况下的读取电路40的电路配置(例如，对于在存储器单元3中编程的数据的验证操作，其假定具有比参考电流Iref更高的高单元电流Icell，即，具有要被验证的对应于逻辑'1'的数据)，其假设参考电流Iref由通过在第二电路分支42b中的电流发生器15'供给(在这种情况下，第二电路分支42B的第二开关23b始终通过第二控制信号T2保持断开，第二控制信号T2在这种情况下具有用于第二电路分支42b的特定值)。
同样在这种情况下，箭头指示一旦在有效读取步骤结束时在电路分支42a、42b之间发生不平衡时注入到源极线SL中的电流的路径，这是基于验证操作产生正结果的假设(在Icell>Iref的范围内)而作出的。
在这种情况下，电流仅在第一电路分支42a处通过电流注入模块44的注入晶体管45a(注意，使能晶体管46a仍处于闭合或导通状态)并且通过偏置晶体管14a朝向源极线SL循环。在第二电路分支42b处，存在通过处于闭合状态的第一锁存晶体管24b并且通过电流发生器15'朝向接地端子GND的电流路径。因此，在相同的第二电路分支42b中没有电流注入(如果不是由于基本上可忽略的值的话)到源极线SL中。
图8B还示出了在这种情况下在读取操作期间和对于图7B中表示的操作条件而言最具代表性的电压和电流信号的时间曲线图；与图7A相比，由参考电流发生器15'提供的参考电流Iref被进一步示出。
特别地，可以注意到，注入到源极线SL中的电流在这种情况下基本上完全由电流注入模块44的电流注入晶体管45a提供。换句话说，在没有上述电流注入模块44的情况下，在该操作条件下不会有大量电流注入相同的源极线SL。因此，同样在这种情况下，在通过第一电路分支42a的电流通路将中断时，电流注入模块44在第一电路分支42a处通过将适当值的电流注入到源极线SL中而介入。此外，同样在这种情况下，由电流注入模块44提供的电流基本上确定了注入到源极线SL中的总电流的值。
图7C示出了读取电路40的电路配置，该电路配置在这种情况下也用于单端类型读取，这次是用于对包含在与第二电路分支42b相关的互补存储器单元3'中的数据相对于耦合到第一电路分支42a的参考电流发生器15进行验证，其假设单元电流Icell为低(待验证的数据对应于逻辑'0')。在这种情况下，第一电路分支42a的第二开关23a始终由专用于第一电路分支42a的第二控制信号T2保持断开。
同样在这种情况下，箭头指示一旦在有效读取步骤结束时发生电路分支42a、42b之间的不平衡注入到源极线SL中的电流的路径，其假设验证操作产生正结果(在Iref>Icell的范围内)。
再次，电流在第一电路分支42a中，通过电流注入模块44的注入晶体管45a并通过偏置晶体管14a朝向源极线SL循环。在第二电路分支42B处，存在通过处于闭合状态的第一锁存晶体管24b、通过也处于闭合状态的第二开关23b并且通过偏置晶体管14朝向源极线SL的电流路径。
同样在这种情况下，图8C示出了在读取操作期间和对于图7C中所示的操作条件而言最具代表性的电压和电流信号的时间图。
应特别注意，注入源极线SL的电流再次基本上仅由电流注入模块44的电流注入晶体管45a提供。因此，同样地，在这种情况下，当通过相同的第一电路分支42a的电流通路将中断时，电流注入模块44通过向源极线SL注入适当值的电流而介入第一电路分支42a。
尽管没有详细说明，但很明显，在读取与位线BL'相关的互补存储器单元3'中的高逻辑值('1')数据的情况下，电流注入模块44的操作完全相似。在这种情况下，实际上是与第二电路分支42b相关联的注入晶体管44b进行介入，以将适当的电流注入到源极线SL中，以基本确定在相同源极线SL上发生的电压降。
从前面的描述中可以清楚地看出所提出的解决方案的优点。
在任何情况下，再次强调所描述的解决方案特别根据读取是差分还是单端来防止在读取操作期间源极线SL上的电压的变化。
实际上，电流注入模块44进行介入，使得在各种操作条件下将基本相同的电流值注入到源极线SL中，特别是在差分读取的情况下和在单端读取的情况下，因此，保持源极线SL上的电压降(并且因此保持单元电流Icell的值)基本上不变。
上述优点对于具有大量存储器单元，具有特别减小的尺寸和具有特别是电阻性的源极线SL(由于注入的电流，其导致显著的电压降)的高密度存储器件特别重要。
最后，清楚的是，可以对这里描述和说明的内容进行修改和变化，而不脱离如所附权利要求中限定的本发明的范围。
特别地，强调所描述的解决方案也可以应用于读取电路的不同电路配置。
特别地，图9示出了应用于电流-电压转换器级42的电流注入模块44，在这种情况下，该电流-电压转换器级42完全等同于参考图3所示元件(因此采用与此前使用的附图标记相同的附图标记来表示相同的电路元件)。
在这种情况下，电流注入模块44针对每个电路分支42a、42b包括注入晶体管45a、45b和使能晶体管46a、46b。
nMOS型的注入晶体管45a、45b，在这种情况下也具有：连接到第一比较输入INa的第一导电端子(特别地是源极端子)；连接到中间节点Nint的第二导电端子(特别地是漏极端子)；以及控制端子(特别地是栅极端子)，其连接到偏置节点Np并接收偏置电压Vcasc(注意，注入晶体管45a、45b的控制端子连接到对应偏置晶体管14a、14b的控制端子)。
对于每个电路分支42a、42b，电流注入模块44还包括使能晶体管46a、46b，在pMOS类型的示例中，其具有连接到中间节点Nint和相应注入晶体管45a、45b的第一导电端子、连接到接收电源电压Vdd的电源输入的第二导电端子以及在这种情况下接收使能信号EN的否定版本的控制端子。
最后，要强调的是，所描述的解决方案可以有利地应用于若干不同的非易失性存储器器件和相应存储器单元(例如相变存储器(PCM)类型)的若干不同实施例。

Claims (19)

1.一种感测放大器电路，用于包括存储器阵列的非易失性存储器件，所述存储器阵列具有以字线和位线布置的并且耦合到相应的源极线的存储器单元，所述感测放大器电路包括：
第一电路分支，耦合到第一比较输入；
第二电路分支，耦合到第二比较输入；和
第一偏置晶体管，设置在与所述存储器单元相关联的位线和所述第一比较输入之间，所述第一偏置晶体管的控制端子耦合到被配置为接收偏置电压的偏置节点；以及
第二偏置晶体管，设置在参考位线和所述第二比较输入之间，所述第二偏置晶体管的控制端子耦合到所述偏置节点，其中所述参考位线在差分读取操作中与互补存储器单元相关联，或在单端读取操作中源自于参考电流发生器；
电流注入电路，耦合到所述第一比较输入和所述第二比较输入，其中所述电流注入电路包括；
第一注入晶体管，所述第一注入晶体管具有耦合到所述第一比较输入的第一导电端子、选择性地耦合到电源电压节点的第二导电端子以及耦合到所述偏置节点的控制端子；和
第二注入晶体管，所述第二注入晶体管具有耦合到所述第二比较输入的第一导电端子、选择性地耦合到所述电源电压节点的第二导电端子以及耦合到所述偏置节点的控制端子；
其中，在读取存储在存储器单元中的数据的读取步骤期间，所述第一电路分支被配置为从所述位线接收单元电流；
其中，在所述读取步骤期间，所述第二电路分支被配置为从所述参考位线接收所述参考电流；
其中，所述第一电路分支和所述第二电路分支被配置为在所述读取步骤期间在第一输出端子产生第一输出电压和在第二输出端子产生第二输出电压，所述第一输出电压和所述第二输出电压是所述单元电流和所述参考电流之间的差的函数；和
其中，所述电流注入电路被配置为使电流注入与所述存储器单元和所述互补存储器单元相关联的源极线中，所注入的电流在所述差分读取操作和所述单端读取操作中基本上是一致的。
2.根据权利要求1所述的感测放大器电路，其中，所述电流注入电路被配置为在所述读取步骤之后当没有通过所述第一电路分支或所述第二电路分支的电流路径时，使电流注入所述源极线。
3.根据权利要求1所述的感测放大器电路，其中所述电流注入电路还包括：
第一使能晶体管，设置在所述电源电压节点和所述第一注入晶体管之间，所述第一使能晶体管具有耦合以接收读取使能信号的控制端子；和，
第二使能晶体管，设置在所述电源电压节点和所述第二注入晶体管之间，所述第二使能晶体管具有耦合以接收所述读取使能信号的控制端子。
4.根据权利要求3所述的感测放大器电路，其中所述第一注入晶体管和所述第二注入晶体管是nMOS晶体管，并且所述第一使能晶体管和所述第二使能晶体管是pMOS晶体管。
5.根据权利要求3所述的感测放大器电路，其中所述第一偏置晶体管和所述第二偏置晶体管被配置为在所述读取步骤之前的所述读取操作的预充电步骤中对所述位线和所述参考位线进行偏置以对所述位线和所述参考位线进行预充电；和
其中，所述读取使能信号在所述预充电步骤和所述数据的读取步骤的整个持续时间内具有第一逻辑值，以及在所述读取步骤结束时具有第二逻辑值。
6.根据权利要求1所述的感测放大器电路，其中，所述电路被配置为使得所述第一注入晶体管和所述第二注入晶体管在预充电步骤期间被偏置在截止状态，并且在所述读取步骤结束时被偏置在导通状态。
7.根据权利要求6所述的感测放大器电路，其中所述第一电路分支和所述第二电路分支包括：
第一开关元件，设置在所述电源电压节点和所述第一比较输入之间；
第二开关元件，设置在所述电源电压节点和所述第二比较输入之间；
锁存器，被配置为在所述读取步骤期间根据所述单元电流和所述参考电流之间的差而不平衡，并且由于不平衡而产生所述第一输出电压和所述第二输出电压；和
第三开关元件，设置在所述第一比较输入和所述锁存器之间；和
第四开关元件，设置在所述第二比较输入和所述锁存器之间；
其中所述第一开关元件和所述第二开关元件在所述预充电步骤期间被控制在闭合状态，并且在所述读取步骤期间被控制在断开状态；和
其中所述第三开关元件和所述第四开关元件在所述预充电步骤期间被控制在断开状态，并且在所述读取步骤期间被控制在闭合状态。
8.根据权利要求7所述的感测放大器电路，其中所述锁存器包括：
第一锁存晶体管，设置在所述电源电压节点和耦合到所述第三开关元件的第一内部节点之间；和
第二锁存晶体管，设置在所述第一内部节点和第二内部节点之间，所述第二锁存晶体管具有耦合以接收偏置电压的控制端子，所述偏置电压具有在所述预充电步骤期间保持所述第一注入晶体管偏置在截止状态的值；
第三锁存晶体管，设置在所述电源电压节点和耦合到所述第四开关元件的第二内部节点之间；和
第四锁存晶体管，设置在所述第二内部节点和第二内部节点之间，所述第二锁存晶体管具有耦合以接收所述偏置电压的控制端子。
9.根据权利要求8所述的感测放大器电路，其中所述参考电流发生器耦合在所述第一内部节点和接地参考端子之间，并且其中在所述单端读取操作的整个持续时间期间，所述第二开关元件被控制在断开状态。
10.根据权利要求8所述的感测放大器电路，其中，所述第一电路分支和所述第二电路分支还包括：
第一补偿电容器，设置在所述第一锁存晶体管的控制端子和所述第二输出端子之间；
第二补偿电容器，设置在所述第二锁存晶体管的控制端子和所述第一输出端子之间；
第三补偿电容器，设置在所述第二内部节点和所述第一输出端子之间；和
第四补偿电容器，设置在所述第二内部节点和所述第二输出端子之间。
11.一种非易失性存储器件，包括：
存储器阵列，具有多个存储器单元；和
根据权利要求1所述的感测放大器电路，其耦合到所述存储器阵列，所述感测放大器电路被配置为实现差分读取操作和单端读取操作，以读取存储在所述存储器阵列的所述存储器单元中的数据。
12.一种感测放大器电路，包括：
第一比较输入；
第二比较输入；
第一偏置晶体管，设置在位线和所述第一比较输入之间，所述第一偏置晶体管具有耦合到偏置节点的控制端子；
第二偏置晶体管，设置在参考位线和所述第二比较输入之间，所述第二偏置晶体管具有耦合到所述偏置节点的控制端子；
第一注入晶体管，具有耦合到所述第一比较输入的第一导电端子、第二导电端子以及耦合到所述偏置节点的控制端子；
第二注入晶体管，具有耦合到所述第二比较输入的第一导电端子、第二导电端子以及耦合到所述偏置节点的控制端子；
第一使能晶体管，设置在电源电压节点和所述第一注入晶体管的第二导电端子之间，所述第一使能晶体管具有耦合以接收读取使能信号的控制端子；
第二使能晶体管，设置在电源电压节点和所述第二注入晶体管的第二导电端子之间，所述第二使能晶体管具有耦合以接收所述读取使能信号的控制端子；
第一开关元件，设置在所述电源电压节点和所述第一比较输入之间；
第二开关元件，设置在所述电源电压节点和所述第二比较输入之间；
第三开关元件，耦合到所述第一比较输入和第一输出端子；
第四开关元件，耦合到所述第二比较输入和第二输出端子；
第一锁存晶体管，设置在所述电源电压节点和耦合到所述第三开关元件的第一内部节点之间；
第二锁存晶体管，设置在所述第一内部节点和第二内部节点之间，所述第二锁存晶体管具有耦合以接收偏置电压的控制端子；
第三锁存晶体管，设置在所述电源电压节点和耦合到所述第四开关元件的第二内部节点之间；和
第四锁存晶体管，设置在所述第二内部节点和第二内部节点之间，所述第二锁存晶体管具有耦合以接收所述偏置电压的控制端子。
13.根据权利要求12所述的电路，还包括耦合在所述第一内部节点和接地参考端子之间的参考电流发生器。
14.根据权利要求12所述的电路，还包括：
第一补偿电容器，设置在所述第一锁存晶体管的控制端子和所述第二输出端子之间；
第二补偿电容器，设置在所述第二锁存晶体管的控制端子和所述第一输出端子之间；
第三补偿电容器，设置在所述第二内部节点和所述第一输出端子之间；和
第四补偿电容器，设置在所述第二内部节点和所述第二输出端子之间。
15.一种用于读取具有存储器阵列的非易失性存储器件的方法，所述存储器阵列具有以字线和位线布置的并且耦合到相应源极线的存储器单元，所述方法在对存储在存储器单元中的数据的读取步骤期间包括：
从与所述存储器单元相关联的位线接收单元电流和参考电流，所述参考电流在差分读取操作中来自与互补存储器单元相关联的参考位线，而在单端读取操作中则来自参考电流发生器；
产生根据所述单元电流和所述参考电流之间的差的第一输出电压和第二输出电压；和
使电流注入与所述存储器单元和所述互补存储器单元相关联的源极线中，所注入的电流在所述差分读取操作中和单端读取操作中基本上是一致的。
16.根据权利要求15所述的方法，还包括：偏置所述存储器阵列的位线和参考位线，以便在所述读取步骤之前的预充电步骤中对所述位线和所述参考位线进行预充电。
17.根据权利要求15所述的方法，其中使电流注入包括：在差分读取模式和单端读取模式中通过电阻效应在所述源极线上引起基本恒定的电压降。
18.一种操作感测放大器电路的方法，所述方法包括：
在差分读取操作期间，从与存储器单元相关联的位线接收第一单元电流；
在所述差分读取操作期间，从与互补存储器单元相关联的参考位线接收第一参考电流；
在所述差分读取操作期间，在第一输出端子生成第一输出电压且在第二输出端子生成第二输出电压，所述第一输出电压和所述第二输出电压是所述第一单元电流和所述第一参考电流之间的差的函数；
在单端读取操作期间，从与所述存储器单元相关联的位线接收第二单元电流；
在所述单端读取操作期间，从参考电流发生器接收第二参考电流；
在所述单端读取操作期间，在所述第一输出端子生成第三输出电压并且在所述第二输出端子生成第四输出电压，所述第三输出电压和所述第四输出电压是所述第二单元电流和所述第二参考电流之间的差的函数；和
使电流注入与所述存储器单元和所述互补存储器单元相关联的源极线中，所注入的电流在所述差分读取操作和所述单端读取操作中基本上是一致的。
19.根据权利要求18所述的方法，还包括：在预充电步骤中偏置所述位线和所述参考位线以对所述位线和所述参考位线进行预充电。
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