CN109638646A - 一种低氧化应力的vcsel芯片及其制备方法 - Google Patents

一种低氧化应力的vcsel芯片及其制备方法 Download PDF

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Abstract

本发明提供一种低氧化应力的VCSEL芯片及其制备方法，芯片包括依次层叠设置的衬底、第一DBR层、有源层、氧化限制层、第二DBR层、欧姆接触层和电极，所述氧化限制层包括依次层叠设置的Al0.9Ga0.1As外延层、AlXGa1‑XAs外延层和Al0.98Ga0.02As外延层，所述Al0.9Ga0.1As外延层靠近所述有源层设置，所述Al0.98Ga0.02As外延层靠近所述第二DBR层设置，其中X为Al元素的组分，X大于等于0且小于0.9。本发明采用多层的氧化限制层结构，氧化应力得到平衡，从而降低了氧化应力，进而降低了外延由于应力导致的脱落风险。

Description

一种低氧化应力的VCSEL芯片及其制备方法
技术领域
本发明涉及VCSEL芯片技术领域，更具体地说，尤其涉及一种低氧化应力的VCSEL芯片及其制备方法。
背景技术
随着科学技术的不断发展，各种各样的VCSEL芯片已广泛应用于人们的日常生活、工作以及工业中，为人们的生活带来了极大的便利。
垂直腔面发射激光器（Vertical Cavity Surface Emitting Laser，VCSEL）有别于LED（Light Emitting Diode，发光二极管）和LD（Laser Diode，激光二极管）等其他光源，具有体积小、圆形输出光斑、单纵模输出、阈值电流小、价格低廉且易集成大面积阵列等优点，广泛应用于光通信、光互连和光存储等领域。
传统的VCSEL芯片通常包括GaAs衬底、在GaAs衬底上依次设置的N-DBR层、有源层、氧化限制层、P-DBR层和GaAs层。传统VCSEL芯片结构中的氧化限制层，其氧化收缩产生的应力较大，而由于VCSEL芯片的自身限制，例如整个外延层较薄，且制作成芯片后发光面较小，往往外延层在经过氧化后无法经受较大的外力，否则会导致外延层脱落等问题。
发明内容
有鉴于此，本发明的目的为：提供一种低氧化应力的VCSEL芯片及其制备方法，能够减小氧化层的应力，防止氧化后外延层脱落。
为实现上述目的，本发明采用的技术方案为：
一种低氧化应力的VCSEL芯片，包括依次层叠设置的衬底、第一DBR层、有源层、氧化限制层、第二DBR层、欧姆接触层和电极，所述氧化限制层包括依次层叠设置的Al0.9Ga0.1As外延层、AlXGa1-XAs外延层和Al0.98Ga0.02As外延层，所述Al0.9Ga0.1As外延层靠近所述有源层设置，所述Al0.98Ga0.02As外延层靠近所述第二DBR层设置，其中X为Al元素的组分， X大于等于0且小于0.9。
可选的，所述X为0.8。
可选的，所述X大于等于0且小于等于0.5。
可选的，所述X为0。
可选的，所述氧化限制层还包括第一Al0.7Ga0.3As外延层，所述第一Al0.7Ga0.3As外延层设于所述AlXGa1-XAs外延层和所述Al0.98Ga0.02As外延层之间。
可选的，所述氧化限制层还包括第二Al0.7Ga0.3As外延层，所述第二Al0.7Ga0.3As外延层设于所述Al0.98Ga0.02As外延层远离所述AlXGa1-XAs外延层的一侧。
可选的，所述氧化限制层还包括Al0.1Ga0.9As外延层，所述Al0.1Ga0.9As外延层设于第二Al0.7Ga0.3As外延层远离所述Al0.98Ga0.02As外延层的一侧。
可选的，所述第一DBR层、有源层、氧化限制层、第二DBR层和欧姆接触层的侧面均覆盖有透明绝缘层。
可选的，所述欧姆接触层远离所述第二DBR层的一侧于未设置电极的区域覆盖有所述透明绝缘层。
本发明采用的另一个技术方案为：
一种低氧化应力的VCSEL芯片的制备方法，包括：
提供一衬底，在所述衬底上依次生长第一DBR层、有源层、氧化限制层、第二DBR层和欧姆接触层，然后在所述第二DBR层欧姆接触层远离所述氧化限制层的一侧设置电极；
所述氧化限制层包括依次层叠设置的Al0.9Ga0.1As外延层、AlXGa1-XAs外延层和Al0.98Ga0.02As外延层，所述Al0.9Ga0.1As外延层靠近所述有源层设置，所述Al0.98Ga0.02As外延层靠近所述第二DBR层设置，其中X为Al元素的组分， X大于等于0且小于0.9。
由上述描述可知，本发明的低氧化应力的VCSEL芯片， Al0.9Ga0.1As外延层和Al0.98Ga0.02As被氧化，均会产生收缩应力，而中间Al元素的含量大于等于0小于0.9的AlXGa1-XAs外延层的氧化速率下降较大，其氧化深度远小于Al0.9Ga0.1As外延层和Al0.98Ga0.02As外延层，从而Al0.9Ga0.1As外延层和Al0.98Ga0.02As外延层两层的收缩应力互相拉拽使得外延层受力产生平衡，因此减小了氧化导致的应力，降低了缺陷传导和外延层脱落的风险。
本发明的低氧化应力的VCSEL芯片的制备方法，通过在有源层上生长具有Al0.9Ga0.1As外延层、Al元素的含量大于等于0小于9的AlXGa1-XAs外延层和Al0.98Ga0.02As外延层，使得氧化应力得到平衡，能够有效防止外延层的脱落和缺陷传导，并且具有制作工艺简单的优点。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为本发明实施例的低氧化应力的VCSEL芯片的结构示意图一；
图2为本发明实施例的低氧化应力的VCSEL芯片的氧化限制层的结构示意图一；
图3为本发明实施例的低氧化应力的VCSEL芯片的结构示意图二；
图4为本发明实施例的低氧化应力的VCSEL芯片的结构示意图三；
图5为本发明实施例的低氧化应力的VCSEL芯片的氧化限制层的结构示意图二；
图6为本发明实施例的低氧化应力的VCSEL芯片的氧化限制层的氧化受力示意图；
图7和图8为本发明实施例的低氧化应力的VCSEL芯片的制备方法对应的结构示意图。
图标：
1、衬底；2、第一DBR层；3、有源层；4、氧化限制层；41、Al0.9Ga0.1As外延层；42、AlXGa1-XAs外延层；43、Al0.98Ga0.02As外延层；44、Al0.8Ga0.2As外延层；45、第一Al0.7Ga0.3As外延层；46、第二Al0.7Ga0.3As外延层；47、Al0.1Ga0.9As外延层；48、Al元素的组分从0.1渐变至0.7的AlGaAs过渡层；5、第二DBR层；6、欧姆接触层；7、电极；8、透明绝缘层。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。
在描述本发明实施例之前，需要说明的是，本发明中所述的衬底包括但不限于GaAs层，有源层包括但不限于MQW，欧姆接触层包括但不限于GaAs层。
下面是对具体实施方式的详细说明。
实施例一
如图1所示为本发明实施例提供的一种低氧化应力的VCSEL芯片，包括依次层叠设置的衬底1、第一DBR层2、有源层3、氧化限制层4、第二DBR层5、欧姆接触层6和电极7。所述氧化限制层4包括依次层叠设置的Al0.9Ga0.1As外延层41、AlXGa1-XAs外延层42和Al0.98Ga0.02As外延层43，所述Al0.9Ga0.1As外延层41靠近所述有源层3设置，所述Al0.98Ga0.02As外延层43靠近所述第二DBR层5设置，如图2所示。其中X为Al元素的组分，X大于等于0且小于0.9。
所述第一DBR层2为N-DBR层，第二DBR层为P-DBR层。
本实施例的VCSEL芯片，Al0.98Ga0.02As外延层和Al0.9Ga0.1As外延层会被氧化，故而会产生收缩应力，而中间的AlXGa1-XAs外延层，由于其Al元素的组分大于等于0且小于0.9，其氧化速率远低于Al0.9Ga0.1As外延层和Al0.98Ga0.02As外延层，因此Al0.98Ga0.02As外延层和Al0.9Ga0.1As外延层这两层的收缩应力相互拉拽而相互抵消，从而减小了外延所受到的氧化应力，降低了外延由于应力大而脱落的风险，同时降低了缺陷传导。
上述X的值还可以为大于等于0且小于等于5，此时，AlXGa1-XAs外延层基本不会被氧化，氧化应力降低的效果更佳。
上述X的值可以为0，此时AlXGa1-XAs外延层实际为GaAs外延层，AlXGa1-XAs外延层不会被氧化。
实施例二
本发明的另一个实施例提供一种低氧化应力的VCSEL芯片，与上述实施例一的区别在于，所述X为0.8，即所述氧化限制层包括依次层叠设置的Al0.9Ga0.1As外延层、Al0.8Ga0.2As外延层和Al0.98Ga0.02As外延层。本实施例中的X值设置，既可以达到降低AlXGa1-XAs外延层的氧化速率，达到降低氧化应力的作用，又能避免因AlXGa1-XAs外延层中的Al组分过低导致Al0.9Ga0.1As外延层和Al0.98Ga0.02As外延层会氧化过多的问题。
实施例三
如图2和图3所示，本发明的另一个实施例提供一种低氧化应力的VCSEL芯片，包括依次层叠设置的衬底1、第一DBR层2、有源层3、氧化限制层4、第二DBR层5、欧姆接触层6和电极7。所述第一DBR层2为N-DBR层，第二DBR层为P-DBR层。所述氧化限制层4包括依次层叠设置的Al0.9Ga0.1As外延层41、AlXGa1-XAs外延层42和Al0.98Ga0.02As外延层43，所述Al0.9Ga0.1As外延层41靠近所述有源层3设置，所述Al0.98Ga0.02As外延层43靠近所述第二DBR层5设置，其中X为Al元素的组分，X大于等于0且小于0.9。
所述第一DBR层2的侧面、所述有源层3的侧面、所述氧化限制层4的侧面、所述第二DBR层5的侧面和所述欧姆接触层6的侧面均覆盖有透明绝缘层8。
在一优选实施例中，所述欧姆接触层6远离所述第二DBR层5的一侧于未设置所述电极7的区域也覆盖有所述透明绝缘层8，如图4所示。
本实施例中，通过设置透明绝缘层对芯片进行保护，同时起到加固的作用，配合氧化限制层的特殊结构，进一步降低了外延层脱落的风险。所述透明绝缘层的材质包括但不限于SiNx。
实施例四
如图1和5所示，本发明的另一个实施例提供一种低氧化应力的VCSEL芯片，包括依次层叠设置的衬底1、第一DBR层2、有源层3、氧化限制层4、第二DBR层5、欧姆接触层6和电极7，所述第一DBR层2为N-DBR层，第二DBR层为P-DBR层。所述氧化限制层4包括依次层叠设置Al0.9Ga0.1As外延层41、Al0.8Ga0.2As外延层44、第一Al0.7Ga0.3As外延层45、Al0.98Ga0.02As外延层43、第二Al0.7Ga0.3As46、Al元素的组分从0.1渐变至0.7的AlGaAs过渡层48以及Al0.1Ga0.9As外延层47，所述Al0.9Ga0.1As外延层41靠近所述有源层3设置，所述Al0.1Ga0.9As外延层47靠近所述第二DBR层5设置，氧化限制层4的结构示意图如图5所示。
从上述描述可知，相比传统的单层氧化限制层结构，本实施例的VCSEL芯片，氧化限制层由7层Al元素含量不同的AlGaAs外延层组成，Al组分从0.1过渡到0.7后设置可被氧化的氧化层，即Al0.98Ga0.02As外延层，然后Al组分突变为0.7，Al组分为0.9的Al0.9Ga0.1As外延层也会被氧化，而在Al0.98Ga0.02As外延层与Al0.9Ga0.1As外延层之间的Al0.8Ga0.2As外延层的氧化速率则迅速下降，氧化深度远小于Al0.98Ga0.02As外延层和Al0.9Ga0.1As外延层。通过设置Al0.1Ga0.9As外延层、Al元素的组分从0.1渐变至0.7的AlGaAs过渡层以及第二Al0.7Ga0.3As，能够减少芯片上产生的小部分升高电压。
请参考图6，本实施例的VCSEL芯片，在氧化完成后，Al0.98Ga0.02As外延层和Al0.9Ga0.1As外延层均会被氧化，但由于Al含量的差异，导致Al0.98Ga0.02As外延层和Al0.9Ga0.1As外延层的氧化深度相差7-10倍，如图6所示，其中A和B分别表示Al0.98Ga0.02As外延层的氧化区域和Al0.9Ga0.1As外延层的氧化区域，箭头所指为受力方向。从图6可以看出，被氧化的区域均有收缩应力的出现，而中间的Al0.8Ga0.2As外延层和第一Al0.7Ga0.3As外延层氧化很少，所以Al0.98Ga0.02As外延层和Al0.9Ga0.1As外延层这两层的收缩应力相互拉拽使得外延受力产生平衡，达到减小氧化应力的效果，从而降低了外延由于氧化应力导致的脱落风险，同时也减少了缺陷传导。
实施例五
本发明的另一个实施例提供一种低氧化应力的VCSEL芯片，与上述实施例四的区别在于，所述欧姆接触层6远离所述第二DBR层5于未设置所述电极7的区域、所述第一DBR层2的侧面、所述有源层3的侧面、所述氧化限制层4的侧面、所述第二DBR层5的侧面和所述欧姆接触层6的侧面均覆盖有透明绝缘层8。所述透明绝缘层8的材质包括但不限于SiNx，芯片结构示意图如图4所示。
实施例六
本发明的另一个实施例提供一种低氧化应力的VCSEL芯片的制备方法，包括：
提供一材质为GaAs的衬底；于所述衬底上依次生长第一DBR层、有源层、氧化限制层、第二DBR层和欧姆接触层，然后在所述第二DBR层欧姆接触层远离所述氧化限制层的一侧设置电极，所述氧化限制层包括依次生长的Al0.9Ga0.1As外延层、AlXGa1-XAs外延层和Al0.98Ga0.02As外延层，所述Al0.9Ga0.1As外延层靠近所述有源层设置，所述Al0.98Ga0.02As外延层靠近所述第二DBR层设置，其中X为Al元素的组分， X大于等于0且小于0.9。所述X优选为0.8。制得的芯片结构示意图如图1所示。
其中，所述第一DBR层为N-DBR层，第二DBR层为P-DBR层。
实施例七
本发明的另一个实施例提供一种低氧化应力的VCSEL芯片的制备方法，包括：
提供一材质为GaAs的衬底；于所述衬底上依次生长第一DBR层、有源层、氧化限制层、第二DBR层和欧姆接触层，然后在所述第二DBR层欧姆接触层远离所述氧化限制层的一侧设置电极，所述氧化限制层包括依次生长的Al0.9Ga0.1As外延层、AlXGa1-XAs外延层和Al0.98Ga0.02As外延层，所述Al0.9Ga0.1As外延层靠近所述有源层设置，所述Al0.98Ga0.02As外延层靠近所述第二DBR层设置，其中X为Al元素的组分， X大于等于0且小于0.9；
在所述第一DBR层的侧面、有源层的侧面、氧化限制层的侧面、第二DBR层的侧面和欧姆接触层的侧面均覆盖透明绝缘层。制得的芯片结构示意图如图3所示。
上述实施例中，也可以在生长欧姆接触层后，先在所述第一DBR层的侧面、所述有源层的侧面、所述氧化限制层的侧面、所述第二DBR层的侧面和所述欧姆接触层的侧面均覆盖所述透明绝缘层，再在所述第二DBR层欧姆接触层远离所述氧化限制层的一侧设置电极。
实施例八
本发明的另一个实施例提供一种低氧化应力的VCSEL芯片的制备方法，包括：
提供一材质为GaAs的衬底；
于所述衬底上依次生长第一DBR层、有源层、氧化限制层、第二DBR层和欧姆接触层，所述氧化限制层包括依次生长的Al0.9Ga0.1As外延层、Al0.8Ga0.2As外延层、第一Al0.7Ga0.3As外延层、Al0.98Ga0.02As外延层、第二Al0.7Ga0.3As、Al元素的组分从0.1渐变至0.7的AlGaAs过渡层以及Al0.1Ga0.9As外延层，所述Al0.9Ga0.1As外延层靠近所述有源层设置，所述Al0.1Ga0.9As外延层靠近所述P-DBR层设置；所述第一DBR层为N-DBR层，第二DBR层为P-DBR层；
在所述欧姆接触层远离所述第二DBR层的表面、所述第一DBR层的侧面、所述有源层的侧面、所述氧化限制层的侧面、所述第二DBR层的侧面和所述欧姆接触层的侧面均覆盖透明绝缘层，如图7所示；
蚀刻欧姆接触层远离所述第二DBR层的表面的部分透明绝缘层直至露出欧姆接触层，如图8所示；
于蚀刻后露出的欧姆接触层上蒸镀金属电极，制得的芯片结构示意图如图4所示。
可以理解的是，上述各实施例中所述的“侧面”指的是对应各层垂直于衬底的面，例如欧姆接触层的侧面即欧姆接触层与衬底相垂直的面。
综上所述，本发明提供的低氧化应力的VCSEL芯片及其制备方法，采用多层的氧化限制层结构，氧化应力得到平衡，从而降低了氧化应力，进而降低了外延由于应力导致的脱落风险，同时减小了缺陷传导；并且通过设置透明绝缘层，对芯片进行保护，进一步降低外延脱落或失效的风险。还具有制作工艺简单的优点。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (10)

1.一种低氧化应力的VCSEL芯片，包括依次层叠设置的衬底、第一DBR层、有源层、氧化限制层、第二DBR层、欧姆接触层和电极，其特征在于，所述氧化限制层包括依次层叠设置的Al0.9Ga0.1As外延层、AlXGa1-XAs外延层和Al0.98Ga0.02As外延层，所述Al0.9Ga0.1As外延层靠近所述有源层设置，所述Al0.98Ga0.02As外延层靠近所述第二DBR层设置，其中X为Al元素的组分， X大于等于0且小于0.9。
2.根据权利要求1所述的低氧化应力的VCSEL芯片，其特征在于，所述X为0.8。
3.根据权利要求1所述的地氧化应力的VCSEL芯片，其特征在于，所述X大于等于0且小于等于0.5。
4.根据权利要求1所述的地氧化应力的VCSEL芯片，其特征在于，所述X为0。
5.根据权利要求1或2所述的低氧化应力的VCSEL芯片，其特征在于，所述氧化限制层还包括第一Al0.7Ga0.3As外延层，所述第一Al0.7Ga0.3As外延层设于所述AlXGa1-XAs外延层和所述Al0.98Ga0.02As外延层之间。
6.根据权利要求1或2所述的低氧化应力的VCSEL芯片，其特征在于，所述氧化限制层还包括第二Al0.7Ga0.3As外延层，所述第二Al0.7Ga0.3As外延层设于所述Al0.98Ga0.02As外延层远离所述AlXGa1-XAs外延层的一侧。
7.根据权利要求6所述的低氧化应力的VCSEL芯片，其特征在于，所述氧化限制层还包括Al0.1Ga0.9As外延层，所述Al0.1Ga0.9As外延层设于第二Al0.7Ga0.3As外延层远离所述Al0.98Ga0.02As的一侧。
8.根据权利要求1所述的低氧化应力的VCSEL芯片，其特征在于，所述第一DBR层、有源层、氧化限制层、第二DBR层和欧姆接触层的侧面均覆盖有透明绝缘层。
9.根据权利要求8所述的低氧化应力的VCSEL芯片，其特征在于，所述欧姆接触层远离所述第二DBR层的一侧于未设置所述电极的区域覆盖有所述透明绝缘层。
10.一种低氧化应力的VCSEL芯片的制备方法，其特征在于，包括：
提供一衬底，在所述衬底上依次生长第一DBR层、有源层、氧化限制层、第二DBR层和欧姆接触层，然后在所述第二DBR层欧姆接触层远离所述氧化限制层的一侧设置电极；
所述氧化限制层包括依次层叠设置的Al0.9Ga0.1As外延层、AlXGa1-XAs外延层和Al0.98Ga0.02As外延层，所述Al0.9Ga0.1As外延层靠近所述有源层设置，所述Al0.98Ga0.02As外延层靠近所述第二DBR层设置，其中X为Al元素的组分， X大于等于0且小于0.9。
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