CN109634881A - 一种基于fpga的千兆以太网dma数据传输设计装置 - Google Patents
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Abstract
本发明提供了一种基于FPGA的千兆以太网DMA数据传输设计装置，以太网介质访问控制器从物理层接口收发器接收数据后，将数据写入接收FIFO缓存，接收FIFO缓存向处理器发出中断请求，处理器向LL‑DMA控制器产生描述符指令，LL‑DMA控制器读取RX‑FIFO缓存的数据，并将数据通过DDR2接口控制器写入DDR2 SDRAM存储器中，本发明减少了传统方式上通过CPU处理器参与数据搬迁的带来的处理延时，提高了以太网链路的传输速率，使得在千兆以太网网络传输过程中，网络链路达到80％的利用效率，大大降低了数据记录设备的回读卸载时间，提高了部队外场对任务数据分析和情报判决的工作效率。
Description
技术领域
本发明涉及机载数据记录领域，尤其是一种以太网DMA数据传输设计装置。
背景技术
目前，商用千兆以太网技术发展成熟，具有稳定可靠、传输速度快、传输距离远等特点，并逐步应用于机载电子设备及其检测设备的互联上。但是，受限于网络接口数据处理能力较低，以太网在机载电子设备上通常仅用于电子模块的调试及应用程序加载。在机载记录设备坏境，数据量大，实时传输需求迫切，如果采用离线方式卸载记录卡数据，需要配备专用的卸载设备和处理软件，这将大幅增加机载记录设备的研制成本。若能够利用成熟的以太网网络协议优势，同时采用高速的以太网传输方法卸载记录卡数据，势必能大大提高以太网接口在机载数据记录领域的应用范围。
发明内容
为了克服现有技术的不足，本发明提供一种基于FPGA的千兆以太网DMA数据传输装置，充分利用FPGA的并行运算特点、将可编程逻辑资源、内嵌PowerPC440处理器，以及LL-DMA控制器相结合，完成嵌入式千兆以太网的高速高可靠性设计。
本发明解决其技术问题所采用的技术方案是：
本发明的基于FPGA的千兆以太网DMA数据传输设计装置包含以太网物理层接口收发器(PHY)、DDR2 SDRAM存储器及Virtex-5 FPGA可编程器件，其中以太网物理层接口芯片(PHY)实现以太网协议的物理层协议；DDR2 SDRAM存储器用于以太网应用层数据缓存；Virtex-5 FPGA可编程器件包含以下组成单元：
1)PowerPC440处理器，为FPGA内部集成的嵌入式CPU处理器，用于实现以太网传输的TCP/IP协议及UDP/IP协议；
2)以太网介质访问控制器(Ethernet Media Acess Controller,EMAC)，是FPGA内部集成的以太网数据链路层控制器，用于实现以太网数据链路层的协议；
3)发送FIFO缓存(TX-FIFO)，用于缓存待发送的以太网数据；
4)接收FIFO缓存(RX-FIFO),用于缓存从物理层接收的以太网数据；
5)本地链路DMA控制器(Local Link DMA Controller，LL-DMA控制器)，实现RX-FIFO缓存及TX-FIFO缓存数据到DDR2 SDRAM存储器的搬迁控制；
6)LL-FIFO接口控制单元，实现RX-FIFO/TX-FIFO接口与LL-DMA控制器接口之间的数据传输控制；
7)DDR2接口控制器，用于对DDR2 SDRAM存储器的读/写接口控制，完成数据在PowerPC440处理器和DDR2 SDRAM存储器之间的写入和读取控制；
所述基于FPGA的千兆以太网DMA数据传输设计装置的以太网数据接收处理流程为：在以太网介质访问控制器(TEMAC)从物理层接口收发器(PHY)接收到回读设备的传输数据后，首先将数据写入接收FIFO缓存(RX-FIFO)，当接收FIFO缓存中的数据量大小达到64KB时，立即向PowerPC440处理器发出中断请求；然后PowerPC440处理器应用软件在中断服务程序中向LL-DMA控制器产生描述符指令，描述符指令中包含处理器要读取的数据量大小及数据写入DDR2 SDRAM存储器的地址信息；最后LL-DMA控制器根据描述符指令读取RX-FIFO缓存的数据，并将数据通过DDR2接口控制器写入到FPGA片外的DDR2 SDRAM存储器中，LL-FIFO接口控制单元逻辑用于实现对RX-FIFO读端口和LL-DMA控制器之间的接口时序匹配。
所述基于FPGA的千兆以太网DMA数据传输设计装置的以太网数据发送处理流程为：待发送数据填入传输装置的DDR2 SDRAM存储器后，首先由PowerPC440处理器应用软件向LL-DMA控制器产生描述符指令，描述符指令中包含处理器要发送的数据量大小及数据在DDR2 SDRAM存储器的地址信息；然后LL-DMA控制器根据描述符指令，通过DDR2接口控制器读取FPGA片外DDR2 SDRAM存储器的相应数据，并将数据写入TX-FIFO发送缓存；最后，以太网介质访问控制器(EMAC)读取TX-FIFO发送缓存的数据，经过帧格式封装后输出到FPGA片外的物理层接口收发器(PHY),LL-FIFO接口控制单元逻辑用于实现对TX-FIFO写端口和LL-DMA控制器之间的接口时序匹配。
本发明的有益效果在于可利用千兆以太网接口传输数据，由于采用DMA传输方式，直接实现数据由DDR2 SDRAM存储器到介质访问控制器(MAC)的搬迁，减少了传统方式上通过CPU处理器参与数据搬迁的带来的处理延时，提高了以太网链路的传输速率，使得在千兆以太网网络传输过程中，网络链路达到80％的利用效率，大大降低了数据记录设备的回读卸载时间，提高了部队外场对任务数据分析和情报判决的工作效率。
附图说明
图1是本发明装置中FPGA内部的功能单元组成及数据流向框图。
具体实施方式
下面结合附图和实施例对本发明进一步说明。
本发明装置应用于某型机载数据记录设备，通过千兆以太网接口实现对记录数据的快速卸载。数据卸载时，数据记录设备和卸载设备之间通过以太网TCP/IP协议实现指令通讯，通过以太网UDP/IP协议实现数据传输。
本发明基于Xilinx公司的Virtex5系列FPGA，利用其内部集成的PowerPC440处理器和三速率以太网介质访问控制器(简称EMAC)，外部采用DDR2 SDRAM存储器及以太网物理层接口收发器(简称PHY)，实现千兆以太网的高速数据传输。基于FPGA的千兆以太网DMA数据传输设计装置，内部功能单元组成如图1所示。
本发明的硬件平台采用Xilinx公司的Virtex5 FX70T系列FPGA作为主控制器，其内部集成PPC440处理器和三速率以太网MAC控制器，外部采用1片DDR2 SDRAM存储器及1片以太网PHY物理层接口收发器。系统应用软件运行于FPGA内部的PowerPC440处理器，采用VxWorks实时操作系统，实现以太网传输层的TCP/IP协议和UDP/IP协议，并在数据传输过程中增加重传机制，提高数据传输的完整性。
本发明的基于FPGA的千兆以太网DMA数据传输设计装置包含以太网物理层接口收发器(PHY)、DDR2 SDRAM存储器及Virtex-5 FPGA器件，其中以太网物理层接口芯片(PHY)型号为88E1111，用于实现以太网协议的物理层协议；DDR2 SDRAM存储器型号为MT47H64M16,用于以太网应用层数据缓存；Virtex-5 FPGA可编程器件型号为XC5VFX70T1136I。在FPGA内部，包含以下组成单元：
1)PowerPC440处理器，为FPGA内部集成的嵌入式CPU处理器，用于实现以太网传输的TCP/IP协议及UDP/IP协议；
2)以太网介质访问控制器(Ethernet Media Acess Controller,简称EMAC)，是FPGA内部集成的以太网数据链路层控制器，用于实现以太网数据链路层的协议；
3)发送FIFO缓存(简称TX-FIFO)，用于缓存待发送的以太网数据；
4)接收FIFO缓存(简称RX-FIFO),用于缓存从物理层接收的以太网数据；
5)本地链路DMA控制器(Local Link DMA Controller，简称LL-DMA控制器)，实现RX-FIFO缓存及TX-FIFO缓存数据到DDR2 SDRAM存储器的搬迁控制；
6)LL-FIFO接口控制单元，实现RX-FIFO/TX-FIFO接口与LL-DMA控制器接口之间的数据传输控制；
7)DDR2接口控制器，用于对DDR2 SDRAM存储器的读/写接口控制，完成数据在PowerPC440处理器和DDR2 SDRAM存储器之间的写入和读取控制。
本发明装置的以太网数据接收处理流程为：在以太网介质访问控制器(TEMAC)从物理层接口收发器(PHY)接收到回读设备的传输数据后，首先先将数据写入接收FIFO缓存(RX-FIFO)，当接收FIFO缓存中的数据量大小达到64KB时，立即向PowerPC440处理器产生中断请求；然后PowerPC440处理器应用软件在中断服务程序中向LL-DMA控制器产生描述符指令(描述符指令中包含处理器要读取的数据量大小及数据写入DDR2 SDRAM存储器的地址信息)；最后LL-DMA控制器根据描述符指令读取RX-FIFO缓存的数据，并将数据通过DDR2接口控制器写入到片外的DDR2 SDRAM存储器中。在这一过程中，LL-FIFO接口控制单元逻辑用于实现对RX-FIFO读端口和LL-DMA控制器之间的接口时序匹配。
本发明装置的以太网数据发送处理流程为：待发送数据填入传输装置的DDR2SDRAM存储器后，首先由PowerPC440处理器应用软件向LL-DMA控制器产生描述符指令(描述符指令中包含处理器要发送的数据量大小及数据在DDR2 SDRAM存储器的地址信息)；然后LL-DMA控制器根据描述符指令，通过DDR2接口控制器读取片外DDR2 SDRAM存储器的相应数据，并将数据写入TX-FIFO发送缓存；最后，以太网介质访问控制器(EMAC)读取TX-FIFO发送缓存的数据，经过帧格式封装后输出到片外的物理层接口收发器(PHY)。在这一过程中，LL-FIFO接口控制单元逻辑用于实现对TX-FIFO写端口和LL-DMA控制器之间的接口时序匹配。
本发明接收以太网数据时，在接收端口的数据链路层实现以太网报文的解包后，将数据缓存至接收端的RX-FIFO缓冲区，然后采用DMA方式，将RX-FIFO缓存数据写入系统DDR2 SDRAM存储器；发送以太网数据时，将系统DDR2 SDRAM存储器中待发送数据采用DMA方式快速读取至发送端口的TX-FIFO缓冲区，然后由以太网MAC控制器对数据进行链路格式封装，最后通过以太网物理层接口收发器输出。
本发明使用PowerPC 440嵌入式处理器实现以太网传输层协议，采用TCP/IP协议实现指令型报文的传输，采用UDP/IP协议实现数据流报文的传输，并增加重传机制，以提高网络数据传输的稳定性。
Claims (1)
1.一种基于FPGA的千兆以太网DMA数据传输设计装置，其特征在于：
所述基于FPGA的千兆以太网DMA数据传输设计装置包含以太网物理层接口收发器、DDR2 SDRAM存储器及Virtex-5 FPGA可编程器件，其中以太网物理层接口芯片实现以太网协议的物理层协议；DDR2 SDRAM存储器用于以太网应用层数据缓存；Virtex-5 FPGA可编程器件包含以下组成单元：
1)PowerPC440处理器，为FPGA内部集成的嵌入式CPU处理器，用于实现以太网传输的TCP/IP协议及UDP/IP协议；
2)以太网介质访问控制器，是FPGA内部集成的以太网数据链路层控制器，用于实现以太网数据链路层的协议；
3)发送FIFO缓存，用于缓存待发送的以太网数据；
4)接收FIFO缓存，用于缓存从物理层接收的以太网数据；
5)本地链路DMA控制器，实现RX-FIFO缓存及TX-FIFO缓存数据到DDR2 SDRAM存储器的搬迁控制；
6)LL-FIFO接口控制单元，实现RX-FIFO/TX-FIFO接口与LL-DMA控制器接口之间的数据传输控制；
7)DDR2接口控制器，用于对DDR2 SDRAM存储器的读/写接口控制，完成数据在PowerPC440处理器和DDR2 SDRAM存储器之间的写入和读取控制；
所述基于FPGA的千兆以太网DMA数据传输设计装置的以太网数据接收处理流程为：在以太网介质访问控制器从物理层接口收发器接收到回读设备的传输数据后，首先将数据写入接收FIFO缓存，当接收FIFO缓存中的数据量大小达到64KB时，立即向PowerPC440处理器发出中断请求；然后PowerPC440处理器应用软件在中断服务程序中向LL-DMA控制器产生描述符指令，描述符指令中包含处理器要读取的数据量大小及数据写入DDR2 SDRAM存储器的地址信息；最后LL-DMA控制器根据描述符指令读取RX-FIFO缓存的数据，并将数据通过DDR2接口控制器写入到FPGA片外的DDR2 SDRAM存储器中，LL-FIFO接口控制单元逻辑用于实现对RX-FIFO读端口和LL-DMA控制器之间的接口时序匹配；
所述基于FPGA的千兆以太网DMA数据传输设计装置的以太网数据发送处理流程为：待发送数据填入传输装置的DDR2 SDRAM存储器后，首先由PowerPC440处理器应用软件向LL-DMA控制器产生描述符指令，描述符指令中包含处理器要发送的数据量大小及数据在DDR2SDRAM存储器的地址信息；然后LL-DMA控制器根据描述符指令，通过DDR2接口控制器读取FPGA片外DDR2 SDRAM存储器的相应数据，并将数据写入TX-FIFO发送缓存；最后，以太网介质访问控制器读取TX-FIFO发送缓存的数据，经过帧格式封装后输出到FPGA片外的物理层接口收发器，LL-FIFO接口控制单元逻辑用于实现对TX-FIFO写端口和LL-DMA控制器之间的接口时序匹配。
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| SE01 | Entry into force of request for substantive examination | ||
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| WD01 | Invention patent application deemed withdrawn after publication | ||
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Application publication date: 20190416 |