CN114915604A - 一种基于fpga的降低网络链路层拥塞的系统与方法 - Google Patents

一种基于fpga的降低网络链路层拥塞的系统与方法 Download PDF

Info

Publication number
CN114915604A
CN114915604A CN202210561007.5A CN202210561007A CN114915604A CN 114915604 A CN114915604 A CN 114915604A CN 202210561007 A CN202210561007 A CN 202210561007A CN 114915604 A CN114915604 A CN 114915604A
Authority
CN
China
Prior art keywords
data
terminal
ddr3sram
mac controller
sent
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210561007.5A
Other languages
English (en)
Inventor
侯运通
张红磊
龚清生
聂煜桐
邓硕
沈月峰
王吕大
杨帆
孙大东
陕振
徐海旭
濮约刚
张明庆
贾振华
赵明亮
王艳
李正坤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Beijing Institute of Computer Technology and Applications
Original Assignee
Beijing Institute of Computer Technology and Applications
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Beijing Institute of Computer Technology and Applications filed Critical Beijing Institute of Computer Technology and Applications
Priority to CN202210561007.5A priority Critical patent/CN114915604A/zh
Publication of CN114915604A publication Critical patent/CN114915604A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/90—Buffering arrangements
    • H04L49/9063—Intermediate storage in different physical parts of a node or terminal
    • H04L49/9078—Intermediate storage in different physical parts of a node or terminal using an external memory or storage device
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/90—Buffering arrangements
    • H04L49/901—Buffering arrangements using storage descriptor, e.g. read or write pointers
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/90—Buffering arrangements
    • H04L49/9021—Plurality of buffers per packet
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/90—Buffering arrangements
    • H04L49/9084—Reactions to storage capacity overflow
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D30/00—Reducing energy consumption in communication networks
    • Y02D30/50—Reducing energy consumption in communication networks in wire-line communication networks, e.g. low power modes or reduced link rate

Abstract

本发明涉及一种基于FPGA的降低网络链路层拥塞的系统与方法，属于流量控制技术领域。本发明的系统中，所设计的DDR3SRAM的外部缓存大大减少了终端的MAC控制器收到暂停帧的次数，减少了网络的拥塞行为，使终端中的MAC控制器发送行为更加流畅。

Description

一种基于FPGA的降低网络链路层拥塞的系统与方法
技术领域
本发明属于流量控制技术领域，具体涉及一种基于FPGA的降低网络链路层拥塞的系统与方法。
背景技术
以太网中的流量控制是基于IEEE 802.3x协议标准，一根网线两端的两个MAC之间互相发送和接收暂停帧以实现流量控制，但是MAC接收到暂停帧后停止工作，会导致拥塞向整个网络扩散。
发明内容
(一)要解决的技术问题
本发明要解决的技术问题是：如何减少全双工网络中暂停帧对网络拥塞的扩散。
(二)技术方案
为了解决上述技术问题，本发明提供了一种基于FPGA的降低网络链路层拥塞的系统，包括：FPGA芯片和外设，所述FPGA芯片包括MAC控制器MAC Conrtoller、控制逻辑模块Control Logic、缓冲区FIFO、数据转移模块DATA_MOVER、AXI总线连接器AXI_interconnect、DDR控制器DDR3 Conrtoller组成，其中，所述第一MAC控制器MAC1Conrtoller、第二MAC控制器MAC2 Conrtoller；所述控制逻辑模块Control Logic包括第一控制逻辑模块Control Logic1、第二控制逻辑模块Control Logic2；所述缓冲区FIFO包括接收缓冲区Rx_fifo1和发送缓冲区Tx_fifo2，所述数据转移模块DATA_MOVER包括第一数据转移模块DATA_MOVER1、第二数据转移模块DATA_MOVER2；所述外设包括DDR3 SRAM；
所述系统连接于两个由以太网连接的第一终端与第二终端之间，其中的各个模块设计为：当第一终端给第二终端发送数据时，可实现如下的数据转发流程：
第一终端给第二终端发送以太网报文时，数据通过Rgmii接口被FPGA芯片中的第一MAC控制器MAC1 Conrtoller接收后转换成网络包数据Rx_stream，存入接收缓冲区Rx_fifo1中；
第一控制逻辑模块Control Logic1检测到Rx_fifo1中的数据后，分配好DDR3SRAM的内存地址，发送写DDR的命令Write_ddr3_cmd控制第一数据转移模块DATA_MOVER1；
第一数据转移模块DATA_MOVER1通过AXI总线连接器AXI_interconnect将写地址和写数据发送给DDR控制器DDR3Controller；
DDR3 Controller根据接收的写地址和写数据将对应的数据写入到外部DDR3SRAM中；
第二控制逻辑模块Control Logic2检测到DATA_MOVER1将数据转移完成后，发送读DDR的命令Read_ddr3_cmd控制第二数据转移模块DATA_MOVER2；
第二数据转移模块DATA_MOVER2通过AXI总线连接器AXI_interconnect将读地址发送给控制DDR控制器DDR3 Controller，等待DDR3 Controller返回对应的数据；
DDR3 Controller通过接收的读地址读取DDR3 SRAM中对应的数据后，通过AXI总线连接器AXI_interconnect发送给DATA_MOVER2；
DATA_MOVER2通过AXIS_MM2S接口将数据发送给发送缓冲区Tx_fifo2；
第二MAC控制器MAC2 Conrtoller检测到Tx_fifo2中的数据后，通过Rgmii接口发送给第二终端。
优选地，其中的各个模块设计为：当第一终端给第二终端发送数据时，可实现如下的暂停帧的处理流程：当第一终端中MAC控制器的接收缓冲区接近溢出时，降低网络链路层拥塞系统中的MAC1Conrtoller会接收到第一终端的MAC控制器发送的暂停帧，将停止从DDR3 SRAM中读取待发送的数据，直到暂停帧失效，此时第二终端发送的数据将遵从所述数据转发流程暂时缓存在外部DDR3 SRAM中；如果DDR3 SRAM的空间即将被占满，终端中的MAC控制器才会收到暂停帧，停止数据发送。
优选地，所述外设还包括PHY芯片。
优选地，所述外设还包括RJ45。
本发明还提供了一种利用所述的系统实现的降低网络链路层拥塞的方法，该方法中，当第一终端给第二终端发送数据时，数据转发流程如下：
第一终端给第二终端发送以太网报文时，数据通过Rgmii接口被FPGA芯片中的第一MAC控制器MAC1 Conrtoller接收后转换成网络包数据Rx_stream，存入接收缓冲区Rx_fifo1中；
第一控制逻辑模块Control Logic1检测到Rx_fifo1中的数据后，分配好DDR3SRAM的内存地址，发送写DDR的命令Write_ddr3_cmd控制第一数据转移模块DATA_MOVER1；
第一数据转移模块DATA_MOVER1通过AXI总线连接器AXI_interconnect将写地址和写数据发送给DDR控制器DDR3Controller；
DDR3 Controller根据接收的写地址和写数据将对应的数据写入到外部DDR3SRAM中；
第二控制逻辑模块Control Logic2检测到DATA_MOVER1将数据转移完成后，发送读DDR的命令Read_ddr3_cmd控制第二数据转移模块DATA_MOVER2；
第二数据转移模块DATA_MOVER2通过AXI总线连接器AXI_interconnect将读地址发送给控制DDR控制器DDR3 Controller，等待DDR3 Controller返回对应的数据；
DDR3 Controller通过接收的读地址读取DDR3 SRAM中对应的数据后，通过AXI总线连接器AXI_interconnect发送给DATA_MOVER2；
DATA_MOVER2通过AXIS_MM2S接口将数据发送给发送缓冲区Tx_fifo2；
第二MAC控制器MAC2 Conrtoller检测到Tx_fifo2中的数据后，通过Rgmii接口发送给第二终端。
优选地，该方法中，当第一终端中MAC控制器的接收缓冲区接近溢出时，降低网络链路层拥塞系统中的MAC1 Conrtoller会接收到第一终端的MAC控制器发送的暂停帧，将停止从DDR3 SRAM中读取待发送的数据，直到暂停帧失效，此时第二终端发送的数据将遵从所述数据转发流程暂时缓存在外部DDR3 SRAM中；如果DDR3 SRAM的空间即将被占满，终端中的MAC控制器才会收到暂停帧，停止数据发送。
优选地，第二终端给第一终端的发送数据流程和所述数据转发流程相同。
优选地，在所述数据转发流程中，第一终端、第二终端和降低网络链路层拥塞系统中的MAC控制器皆工作在全双工状态下。
优选地，第一终端和第二终端的发送和接收并行进行，在降低网络链路层拥塞系统中，控制MAC1 Conrtoller到外部DDR3 SRAM的读写与控制MAC2 Conrtoller到外部DDR3SRAM的读写也是并行进行的。
优选地，第二终端的MAC控制器发送的暂停帧同样不会影响到第一终端的MAC控制器。
(三)有益效果
本发明的系统中，所设计的DDR3 SRAM的外部缓存大大减少了终端的MAC控制器收到暂停帧的次数，减少了网络的拥塞行为，使终端中的MAC控制器发送行为更加流畅。
附图说明
图1为本发明的系统设计原理图。
具体实施方式
为使本发明的目的、内容、和优点更加清楚，下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。
如图1所示，本发明提供的一种基于FPGA的降低网络链路层拥塞的系统由FPGA芯片和外设组成，所述FPGA芯片内部实现的模块包括MAC控制器MAC Conrtoller、控制逻辑模块Control Logic、缓冲区FIFO、数据转移模块DATA_MOVER、AXI总线连接器AXI_interconnect、DDR控制器DDR3 Conrtoller组成，其中，所述第一MAC控制器MAC1Conrtoller、第二MAC控制器MAC2 Conrtoller；所述控制逻辑模块Control Logic包括第一控制逻辑模块Control Logic1、第二控制逻辑模块Control Logic2；所述缓冲区FIFO包括接收缓冲区Rx_fifo1和发送缓冲区Tx_fifo2，所述数据转移模块DATA_MOVER包括第一数据转移模块DATA_MOVER1、第二数据转移模块DATA_MOVER2；所述外设包括PHY芯片、DDR3SRAM、RJ45。
降低网络链路层拥塞的实现方法和流程如下：
所述系统连接于两个由以太网连接的第一终端(终端1)与第二终端(终端2)之间，终端1给终端2发送数据时，数据转发流程如下：
终端1给终端2发送以太网报文时，数据通过Rgmii接口被FPGA芯片中的第一MAC控制器MAC1 Conrtoller接收后转换成网络包数据Rx_stream，存入接收缓冲区Rx_fifo1中；
第一控制逻辑模块Control Logic1检测到Rx_fifo1中的数据后，分配好DDR3SRAM的内存地址，发送写DDR的命令Write_ddr3_cmd控制第一数据转移模块DATA_MOVER1；
第一数据转移模块DATA_MOVER1通过AXI总线连接器AXI_interconnect将写地址和写数据发送给DDR控制器DDR3Controller；
DDR3 Controller根据接收的写地址和写数据将对应的数据写入到外部DDR3SRAM中；
第二控制逻辑模块Control Logic2检测到DATA_MOVER1将数据转移完成后，发送读DDR的命令Read_ddr3_cmd控制第二数据转移模块DATA_MOVER2；
第二数据转移模块DATA_MOVER2通过AXI总线连接器AXI_interconnect将读地址发送给控制DDR控制器DDR3 Controller，等待DDR3 Controller返回对应的数据；
DDR3 Controller通过接收的读地址读取DDR3 SRAM中对应的数据后，通过AXI总线连接器AXI_interconnect发送给DATA_MOVER2；
DATA_MOVER2通过AXIS_MM2S接口将数据发送给发送缓冲区Tx_fifo2；
第二MAC控制器MAC2 Conrtoller检测到Tx_fifo2中的数据后，通过Rgmii接口发送给终端2。
终端2给终端1的发送数据流程和上述流程相同。
在上述流程中，终端1、终端2和降低网络链路层拥塞系统中的MAC控制器皆工作在全双工状态下。终端1和终端2的发送和接收并行进行，在降低网络链路层拥塞系统中，控制MAC1 Conrtoller到外部DDR3 SRAM的读写与控制MAC2 Conrtoller到外部DDR3 SRAM的读写也是并行进行的。在DDR3 SRAM未溢出时，终端发送的数据一直遵循这个数据转发流程存入DDR3 SRAM中，并未受到对面终端MAC控制器发送的暂停帧的影响，降低了暂停帧导致的网络链路层拥塞行为。
暂停帧的处理流程如下：
当终端1中MAC控制器的接收缓冲区接近溢出时，降低网络链路层拥塞系统中的MAC1 Conrtoller会接收到终端1的MAC控制器发送的暂停帧，将停止从DDR3 SRAM中读取待发送的数据，直到暂停帧失效。此时终端2发送的数据将遵从上述数据转发流程暂时缓存在外部DDR3 SRAM中，并没有受到终端1MAC控制器发送的暂停帧影响，从而实现了减少终端2中的网络拥塞行为。如果DDR3 SRAM的空间即将被占满，终端中的MAC控制器才会收到暂停帧，停止数据发送。
同理，终端2的MAC控制器发送的暂停帧同样不会影响到终端1的MAC控制器，降低了网络链路层的拥塞行为。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和变形，这些改进和变形也应视为本发明的保护范围。

Claims (10)

1.一种基于FPGA的降低网络链路层拥塞的系统，其特征在于，包括：FPGA芯片和外设，所述FPGA芯片包括MAC控制器MAC Conrtoller、控制逻辑模块Control Logic、缓冲区FIFO、数据转移模块DATA_MOVER、AXI总线连接器AXI_interconnect、DDR控制器DDR3Conrtoller组成，其中，所述第一MAC控制器MAC1 Conrtoller、第二MAC控制器MAC2 Conrtoller；所述控制逻辑模块ControlLogic包括第一控制逻辑模块ControlLogic1、第二控制逻辑模块ControlLogic2；所述缓冲区FIFO包括接收缓冲区Rx_fifo1和发送缓冲区Tx_fifo2，所述数据转移模块DATA_MOVER包括第一数据转移模块DATA_MOVER1、第二数据转移模块DATA_MOVER2；所述外设包括DDR3 SRAM；
所述系统连接于两个由以太网连接的第一终端与第二终端之间，其中的各个模块设计为：当第一终端给第二终端发送数据时，可实现如下的数据转发流程：
第一终端给第二终端发送以太网报文时，数据通过Rgmii接口被FPGA芯片中的第一MAC控制器MAC1 Conrtoller接收后转换成网络包数据Rx_stream，存入接收缓冲区Rx_fifo1中；
第一控制逻辑模块Control Logic1检测到Rx_fifo1中的数据后，分配好DDR3 SRAM的内存地址，发送写DDR的命令Write_ddr3_cmd控制第一数据转移模块DATA_MOVER1；
第一数据转移模块DATA_MOVER1通过AXI总线连接器AXI_interconnect将写地址和写数据发送给DDR控制器DDR3Controller；
DDR3 Controller根据接收的写地址和写数据将对应的数据写入到外部DDR3 SRAM中；
第二控制逻辑模块Control Logic2检测到DATA_MOVER1将数据转移完成后，发送读DDR的命令Read_ddr3_cmd控制第二数据转移模块DATA_MOVER2；
第二数据转移模块DATA_MOVER2通过AXI总线连接器AXI_interconnect将读地址发送给控制DDR控制器DDR3 Controller，等待DDR3 Controller返回对应的数据；
DDR3 Controller通过接收的读地址读取DDR3 SRAM中对应的数据后，通过AXI总线连接器AXI_interconnect发送给DATA_MOVER2；
DATA_MOVER2通过AXIS_MM2S接口将数据发送给发送缓冲区Tx_fifo2；
第二MAC控制器MAC2 Conrtoller检测到Tx_fifo2中的数据后，通过Rgmii接口发送给第二终端。
2.如权利要求1所述的系统，其特征在于，其中的各个模块设计为：当第一终端给第二终端发送数据时，可实现如下的暂停帧的处理流程：当第一终端中MAC控制器的接收缓冲区接近溢出时，降低网络链路层拥塞系统中的MAC1 Conrtoller会接收到第一终端的MAC控制器发送的暂停帧，将停止从DDR3 SRAM中读取待发送的数据，直到暂停帧失效，此时第二终端发送的数据将遵从所述数据转发流程暂时缓存在外部DDR3 SRAM中；如果DDR3 SRAM的空间即将被占满，终端中的MAC控制器才会收到暂停帧，停止数据发送。
3.如权利要求1所述的系统，其特征在于，所述外设还包括PHY芯片。
4.如权利要求1所述的系统，其特征在于，所述外设还包括RJ45。
5.一种利用权利要求1至4中任一项所述的系统实现的降低网络链路层拥塞的方法，其特征在于，该方法中，当第一终端给第二终端发送数据时，数据转发流程如下：
第一终端给第二终端发送以太网报文时，数据通过Rgmii接口被FPGA芯片中的第一MAC控制器MAC1 Conrtoller接收后转换成网络包数据Rx_stream，存入接收缓冲区Rx_fifo1中；
第一控制逻辑模块Control Logic1检测到Rx_fifo1中的数据后，分配好DDR3 SRAM的内存地址，发送写DDR的命令Write_ddr3_cmd控制第一数据转移模块DATA_MOVER1；
第一数据转移模块DATA_MOVER1通过AXI总线连接器AXI_interconnect将写地址和写数据发送给DDR控制器DDR3Controller；
DDR3 Controller根据接收的写地址和写数据将对应的数据写入到外部DDR3 SRAM中；
第二控制逻辑模块Control Logic2检测到DATA_MOVER1将数据转移完成后，发送读DDR的命令Read_ddr3_cmd控制第二数据转移模块DATA_MOVER2；
第二数据转移模块DATA_MOVER2通过AXI总线连接器AXI_interconnect将读地址发送给控制DDR控制器DDR3 Controller，等待DDR3 Controller返回对应的数据；
DDR3 Controller通过接收的读地址读取DDR3 SRAM中对应的数据后，通过AXI总线连接器AXI_interconnect发送给DATA_MOVER2；
DATA_MOVER2通过AXIS_MM2S接口将数据发送给发送缓冲区Tx_fifo2；
第二MAC控制器MAC2 Conrtoller检测到Tx_fifo2中的数据后，通过Rgmii接口发送给第二终端。
6.如权利要求5所述的方法，其特征在于，该方法中，当第一终端中MAC控制器的接收缓冲区接近溢出时，降低网络链路层拥塞系统中的MAC1 Conrtoller会接收到第一终端的MAC控制器发送的暂停帧，将停止从DDR3 SRAM中读取待发送的数据，直到暂停帧失效，此时第二终端发送的数据将遵从所述数据转发流程暂时缓存在外部DDR3SRAM中；如果DDR3 SRAM的空间即将被占满，终端中的MAC控制器才会收到暂停帧，停止数据发送。
7.如权利要求5所述的方法，其特征在于，第二终端给第一终端的发送数据流程和所述数据转发流程相同。
8.如权利要求5所述的方法，其特征在于，在所述数据转发流程中，第一终端、第二终端和降低网络链路层拥塞系统中的MAC控制器皆工作在全双工状态下。
9.如权利要求5所述的方法，其特征在于，第一终端和第二终端的发送和接收并行进行，在降低网络链路层拥塞系统中，控制MAC1Conrtoller到外部DDR3 SRAM的读写与控制MAC2 Conrtoller到外部DDR3 SRAM的读写也是并行进行的。
10.如权利要求6所述的方法，其特征在于，第二终端的MAC控制器发送的暂停帧同样不会影响到第一终端的MAC控制器。
CN202210561007.5A 2022-05-23 2022-05-23 一种基于fpga的降低网络链路层拥塞的系统与方法 Pending CN114915604A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202210561007.5A CN114915604A (zh) 2022-05-23 2022-05-23 一种基于fpga的降低网络链路层拥塞的系统与方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202210561007.5A CN114915604A (zh) 2022-05-23 2022-05-23 一种基于fpga的降低网络链路层拥塞的系统与方法

Publications (1)

Publication Number Publication Date
CN114915604A true CN114915604A (zh) 2022-08-16

Family

ID=82768021

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210561007.5A Pending CN114915604A (zh) 2022-05-23 2022-05-23 一种基于fpga的降低网络链路层拥塞的系统与方法

Country Status (1)

Country Link
CN (1) CN114915604A (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101848168A (zh) * 2010-06-11 2010-09-29 杭州华三通信技术有限公司 基于目的mac地址的流量控制方法、系统及设备
CN102387085A (zh) * 2011-12-07 2012-03-21 盛科网络（苏州）有限公司 一种通道化流量的控制方法
CN109634881A (zh) * 2018-11-16 2019-04-16 中国航空工业集团公司洛阳电光设备研究所 一种基于fpga的千兆以太网dma数据传输设计装置
CN111555800A (zh) * 2020-05-15 2020-08-18 北京光润通科技发展有限公司 一种千兆双光口服务器适配器
CN111600809A (zh) * 2020-05-15 2020-08-28 北京光润通科技发展有限公司 一种千兆单光口服务器适配器

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101848168A (zh) * 2010-06-11 2010-09-29 杭州华三通信技术有限公司 基于目的mac地址的流量控制方法、系统及设备
CN102387085A (zh) * 2011-12-07 2012-03-21 盛科网络（苏州）有限公司 一种通道化流量的控制方法
CN109634881A (zh) * 2018-11-16 2019-04-16 中国航空工业集团公司洛阳电光设备研究所 一种基于fpga的千兆以太网dma数据传输设计装置
CN111555800A (zh) * 2020-05-15 2020-08-18 北京光润通科技发展有限公司 一种千兆双光口服务器适配器
CN111600809A (zh) * 2020-05-15 2020-08-28 北京光润通科技发展有限公司 一种千兆单光口服务器适配器

Similar Documents

Publication Publication Date Title
US5818844A (en) Address generation and data path arbitration to and from SRAM to accommodate multiple transmitted packets
US5247626A (en) Fddi controller having flexible buffer management
US9996491B2 (en) Network interface controller with direct connection to host memory
US5878028A (en) Data structure to support multiple transmit packets for high performance
US4590467A (en) Local area network interface controller
US5103446A (en) Local area network adaptive throughput control for instantaneously matching data transfer rates between personal computer nodes
US5919250A (en) Data transmission system used for plant control and based on local area network
US4593281A (en) Local area network interframe delay controller
CN101322357A (zh) 千兆比特/10千兆比特以太网系统中的显式流控制
CN110471872A (zh) 一种基于zynq芯片实现m-lvds总线数据交互系统和方法
US6724769B1 (en) Apparatus and method for simultaneously accessing multiple network switch buffers for storage of data units of data frames
US6084878A (en) External rules checker interface
US6529521B1 (en) Data storage system
US6771654B1 (en) Apparatus and method for sharing memory using a single ring data bus connection configuration
US6741589B1 (en) Apparatus and method for storing data segments in a multiple network switch system using a memory pool
US6195334B1 (en) Apparatus and method for terminating a data transfer in a network switch in response to a detected collision
CN114915604A (zh) 一种基于fpga的降低网络链路层拥塞的系统与方法
WO2024002123A1 (zh) 一种基于cxl协议的网络连接方法及系统
US6023472A (en) High speed FD/HD data translator and network
CN111930649B (zh) 一种多通道can通讯板卡及通讯方法
TW573408B (en) Host channel adapter and relevant method
CN114006811B (zh) 一种强实时性的cpci千兆以太网板卡及数据通讯方法
CN215679093U (zh) 基于arm和fpga的can接口运动控制器
CN115442267B (zh) 一种基于arinc664协议的icmp方法
CN116488957B (zh) 信号处理方法、系统及桥接器

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination