CN109634559A - 一种利用比较器抵御周期性噪声的真随机数发生器 - Google Patents

Abstract

本发明公开了一种利用比较器抵御周期性噪声的真随机数发生器，包括热噪声反相器、差分比较器、恒压源、可配置灵敏放大器、反馈单元和D触发器，将差分比较器正输入端和负输入端短接使差分比较器工作在共模模式从而抵御电源纹波和周期性噪声，亚稳态下热噪声反相器输出端的节点热噪声和共模模式下差分比较器的正输入端和负输入端的短接节点处的热噪声相叠加，经可配置灵敏放大器转化为逻辑1或逻辑0再由D触发器采样生成随机序列串行输出，反馈单元根据输出序列偏向性对可配置灵敏放大器进行反馈调节以补偿环境变化和工艺偏差；优点是输出序列随机性较高，功耗较低，且占用芯片I/O资源较少。

Description

一种利用比较器抵御周期性噪声的真随机数发生器

技术领域

本发明涉及一种真随机数发生器，尤其是涉及一种利用比较器抵御周期性噪声的真随机数发生器利用比较器抵御周期性噪声的真随机数发生器。

背景技术

物联网的快速发展使得对信息安全的要求越来越高，而高熵值随机数发生器作为信息安全的重要组成部分受到越来越多的关注。随机数发生器可分为伪随机数发生器(Pseudo Random Number Generator，PRNG)和真随机数发生器(True Random NumberGenerator，TRNG)两大类。伪随机数发生器靠特定算法产生的输出序列尽管统计特性优良，但具有确定性和可预测等缺点，不适用于信息安全。真随机数发生器则通常选取热噪声、核衰变、宇宙辐射等随机物理现象作为熵源，生成的随机序列具有均匀性、独立性和不可预测性三大特点，适用于数据加密，得到了广泛的应用。

文献(Bae S G,Kim Y,Park Y,et al.3-Gb/s High-Speed True Random NumberGenerator Using Common-Mode Operating Comparator and Sampling Uncertainty ofD Flip-Flop[J].IEEE Journal of Solid-State Circuits,2016,PP(99):1-6.)中公开了一种利用比较器抵御周期性噪声的真随机数发生器利用比较器抵御周期性噪声的真随机数发生器，其结构如图1所示。该真随机数发生器中，比较器的正输入端和负输入端短接，比较器的时钟端接外部电源VDD使其工作在共模模式从而抵御电源纹波和周期性噪声，偏置电路为比较器提供输入共模电平，偏置电路输出端噪声和比较器输入端噪声经比较器叠加并放大后，由slicer电路转换为逻辑0或1后再经D触发器采样获得随机序列输出。该真随机数发生器中比较器的第一级采用电流抵消技术实现的高增益差分放大器实现，第二级采用单端输出放大器实现

但是，上述该真随机数发生器存在以下问题：一、偏置电路输出端噪声幅值小，难以被有效利用，从而造成随机序列随机性降低；二、比较器的第二级单端输出放大器为了实现高带宽需要提供大电流，造成功耗的浪费；三、Slicer结构需要手动调节，占用较多芯片I/O资源。

发明内容

本发明所要解决的技术问题是提供一种输出序列随机性较高，功耗较低，且占用芯片I/O资源较少的利用比较器抵御周期性噪声的真随机数发生器。

本发明解决上述技术问题所采用的技术方案为：一种利用比较器抵御周期性噪声的真随机数发生器，包括热噪声反相器、差分比较器、恒压源、可配置灵敏放大器、反馈单元和D触发器；所述的差分比较器具有控制端、正输入端、负输入端、第一输出端和第二输出端，所述的D触发器具有时钟端、输入端和输出端，所述的可配置灵敏放大器具有时钟端、第一输入端、第二输入端、输出端、第一控制端、第二控制端、第三控制端、第四控制端、第五控制端、第六控制端、第七控制端、第八控制端、第九控制端和第十控制端，所述的反馈单元具有时钟端、输入端、第一输出端和第二输出端，所述的反馈单元的第一输出端用于输出第一个5位并行控制信号，所述的反馈单元的第二输出端用于输出第二个5位并行控制信号，所述的D触发器的输出端用于输出随机序列；所述的反馈单元的输入端和所述的D触发器的输出端连接，所述的D触发器的输入端和所述的可配置灵敏放大器的输出端连接，所述的反馈单元的时钟端和所述的D触发器的时钟端连接且其连接端为所述的真随机数发生器的第一时钟端，所述的真随机数发生器的第一时钟端接入第一时钟信号，所述的热噪声反相器的输入端、所述的热噪声反相器的输出端、所述的差分比较器的正输入端和所述的差分比较器的负输入端连接且其连接端为所述的真随机数发生器的输入端，所述的差分比较器的控制端和所述的恒压源的输出端连接，所述的恒压源为所述的差分比较器提供偏置电压，所述的差分比较器的第一输出端和所述的可配置灵敏放大器的第一输入端连接，所述的差分比较器的第二输出端和所述的可配置灵敏放大器的第二输入端连接，所述的可配置灵敏放大器的时钟端为所述的真随机数发生器的第二时钟端，所述的真随机数发生器的第二时钟端接入第二时钟信号，所述的第一时钟信号为所述的第二时钟信号延时四分之三周期后的延时信号，所述的可配置灵敏放大器的第一控制端接入第一个5位并行控制信号的第1位，所述的可配置灵敏放大器的第二控制端接入第一个5位并行控制信号的第2位，所述的可配置灵敏放大器的第三控制端接入第一个5位并行控制信号的第3位，所述的可配置灵敏放大器的第四控制端接入第一个5位并行控制信号的第4位，所述的可配置灵敏放大器的第五控制端接入第一个5位并行控制信号的第5位，所述的可配置灵敏放大器的第六控制端接入第二个5位并行控制信号的第1位，所述的可配置灵敏放大器的第七控制端接入第二个5位并行控制信号的第2位，所述的可配置灵敏放大器的第八控制端接入第二个5位并行控制信号的第3位，所述的可配置灵敏放大器的第九控制端接入第二个5位并行控制信号的第4位，所述的可配置灵敏放大器的第十控制端接入第二个5位并行控制信号的第5位；工作时，所述的差分比较器正输入端和负输入端短接在一起使所述的差分比较器工作在共模模式，所述的热噪声反相器输出端的节点热噪声和共模模式下所述的差分比较器的正输入端和负输入端的短接节点处的热噪声相叠加，经所述的可配置灵敏放大器转化为逻辑1或逻辑0再由所述的D触发器采样生成随机序列串行输出，所述的反馈单元在所述的第一时钟信号的控制下每个时钟周期从所述的D触发器的输出端读取1位输出序列并保存，然后每4时钟周期根据该4个时钟周期内读取保存的4位输出序列分别产生第一个5位并行控制信号和第二个5位并行控制信号来对所述的可配置灵敏放大器进行动态配置或动态监控：在动态配置阶段，所述的反馈单元生成第一个5位并行控制信号输入所述的可配置灵敏放大器的第一控制端、第二控制端、第三控制端、第四控制端和第五控制端，生成第二个5位并行控制信号输入所述的可配置灵敏放大器的第六控制端、第七控制端、第八控制端、第九控制端和第十控制端，使所述的灵敏放大器生成逻辑0和1的概率分别位于40％～60％之间，其中第一个5位并行控制信号用于控制所述的可配置灵敏放大器的输出端电位概率向0偏移，第一个5位并行控制信号越大，所述的可配置灵敏放大器的输出端的放电速度越快，此时所述的可配置灵敏放大器的输出端电位概率向0偏移，第二个5位并行控制信号用于控制所述的可配置灵敏放大器输出端电位概率向1偏移，第二个5位并行控制信号越大，所述的可配置灵敏放大器的输出端的放电速度越慢，此时所述的可配置灵敏放大器的输出端电位概率向1偏移，在动态配置阶段，每4个时钟周期所述的反馈单元对该4个时钟周期内读取存储的4位输出序列进行提取检测，根据该4位输出序列中0和1的偏向性对所述的灵敏放大器进行反馈调节，使所述的真随机数发生器工作在高熵值区域，当所述的反馈单元检测到4位输出序列中0和1分布为1010或0101的情况时，则第一个5位并行控制信号和第二个5位并行控制信号配置完成，第一个5位并行控制信号和第二个5位并行控制信号保持当前值不变，所述的反馈单元进入动态监控阶段，在动态监控阶段，所述的反馈单元检测所述的D触发器的输出序列是否因工作环境变化产生偏向性，每4个时钟周期所述的反馈单元对该4个时钟周期内读取存储的4位输出序列进行提取检测，当检测到连续的12个时钟周期其内读取存储的输出序列中连续出现12个1或0时，则判断输出序列失去随机性，此时前一动态配置阶段最终配置得到的第一个5位并行控制信号和第二个5位并行控制信号已不适用于当前工作环境，所述的反馈单元再次进入动态配置阶段，否则，所述的反馈单元维持在当前动态监控阶段，第一个5位并行控制信号和第二个5位并行控制信号保持当前值不变。

所述的热噪声反相器包括第一PMOS管、第一NMOS管、第一电阻和第二电阻；所述的第一电阻的一端接入电源，所述的第一电阻的另一端和所述的第一PMOS管的源极连接，所述的第一PMOS管的栅极和所述的第一NMOS管的栅极连接且其连接端为所述的热噪声反相器的输入端，所述的第一PMOS管的漏极和所述的第一NMOS管的漏极连接且其连接端为所述的热噪声反相器的输出端，所述的第一NMOS管的源极和所述的第二电阻的一端连接，所述的第二电阻的另一端接地。该电路中，通过第一PMOS管、第一NMOS管、第一电阻和第二电阻构成热噪声反相器，既可以降低直流电流，从而降低了功耗，同时也增强了热噪声反相器输出端的热噪声幅值。

所述的差分比较器包括第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第二NMOS管、第三NMOS管、第四NMOS管和第五NMOS管；所述的第二PMOS管的源极和所述的第三PMOS管的源极均接入电源，所述的第二PMOS管的栅极和所述的第三PMOS管的栅极连接且其连接端为所述的差分比较器的控制端，所述的第二PMOS管的漏极和所述的第四PMOS管的源极连接，所述的第三PMOS管的漏极和所述的第五PMOS管的源极连接，所述的第四PMOS管的栅极为所述的差分比较器的正输入端，所述的第五PMOS管的栅极为所述的差分比较器的负输入端，所述的第四PMOS管的漏极、所述的第二NMOS管的漏极、所述的第三NMOS管的栅极、所述的第四NMOS管的栅极和所述的第四NMOS管的漏极连接且其连接端为所述的差分比较器的第一输出端，所述的第五PMOS管的漏极、所述的第二NMOS管的栅极、所述的第三NMOS管的漏极、所述的第五NMOS管的栅极和所述的第五NMOS管的漏极连接且其连接端为所述的差分比较器的第二输出端，所述的第二NMOS管的源极、所述的第三NMOS管的源极、所述的第四NMOS管的源极和所述的第五NMOS管的源极均接地。

所述的可配置灵敏放大器包括第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管、第十一PMOS管、第六NMOS管、第七NMOS管和两个结构相同的可配置NMOS阵列，每个所述的可配置NMOS阵列分别具有输入端、输出端、第一配置端、第二配置端、第三配置端、第四配置端、第五配置端和接地端，所述的第六PMOS管的源极、所述的第七PMOS管的源极、所述的第八PMOS管的源极、所述的第九PMOS管的源极、所述的第十PMOS管的源极和所述的第十一PMOS管的源极均接入电源，所述的第六PMOS管的栅极和所述的第九PMOS管的栅极连接且其连接端为所述的可配置灵敏放大器的时钟端，所述的第六PMOS管的漏极、所述的第七PMOS管的漏极、所述的第八PMOS管的栅极、所述的第十PMOS管的栅极、所述的第六NMOS管的栅极和第一个所述的可配置NMOS阵列的输出端连接且其连接端为所述的可配置灵敏放大器的输出端，所述的第七PMOS管的栅极、所述的第八PMOS管的漏极、所述的第九PMOS管的漏极、所述的第十一PMOS管的栅极、所述的第七NMOS管的栅极和第二个所述的可配置NMOS阵列的输出端连接，所述的第十PMOS管的漏极和所述的第六NMOS管的漏极连接，所述的第十一PMOS管的漏极和所述的第七NMOS管的漏极连接，所述的第六NMOS管的源极、所述的第七NMOS管的源极以及两个所述的可配置NMOS阵列的接地端均接地，第一个所述的可配置NMOS阵列的输入端为所述的可配置灵敏放大器的第一输入端，第二个所述的可配置NMOS阵列的输入端为所述的可配置灵敏放大器的第二输入端，第一个所述的可配置NMOS阵列的第一配置端为所述的可配置灵敏放大器的第一控制端，第一个所述的可配置NMOS阵列的第二配置端为所述的可配置灵敏放大器的第二控制端，第一个所述的可配置NMOS阵列的第三配置端为所述的可配置灵敏放大器的第三控制端，第一个所述的可配置NMOS阵列的第四配置端为所述的可配置灵敏放大器的第四控制端，第一个所述的可配置NMOS阵列的第五配置端为所述的可配置灵敏放大器的第五控制端，第二个所述的可配置NMOS阵列的第一配置端为所述的可配置灵敏放大器的第六控制端，第二个所述的可配置NMOS阵列的第二配置端为所述的可配置灵敏放大器的第七控制端，第二个所述的可配置NMOS阵列的第三配置端为所述的可配置灵敏放大器的第八控制端，第二个所述的可配置NMOS阵列的第四配置端为所述的可配置灵敏放大器的第九控制端，第二个所述的可配置NMOS阵列的第五配置端为所述的可配置灵敏放大器的第十控制端。

每个所述的可配置NMOS阵列分别包括第八NMOS管、第九NMOS管、第十NMOS管、第十一NMOS管、第十二NMOS管、第十三NMOS管、第十四NMOS管、第十五NMOS管、第十六NMOS管、第十七NMOS管和第十八NMOS管；所述的第八NMOS管的栅极、所述的第九NMOS管的栅极、所述的第十NMOS管的栅极、所述的第十一NMOS管的栅极、所述的第十二NMOS管的栅极和所述的第十三NMOS管的栅极连接且其连极端为所述的可配置NMOS阵列的输入端，所述的第八NMOS管的漏极、所述的第九NMOS管的漏极、所述的第十NMOS管的漏极、所述的第十一NMOS管的漏极、所述的第十二NMOS管的漏极和所述的第十三NMOS管的漏极连接且其连接端为所述的可配置NMOS阵列的输出端，所述的第八NMOS管的源极、所述的第十四NMOS管的源极、所述的第十五NMOS管的源极、所述的第十六NMOS管的源极、所述的第十七NMOS管的源极和所述的第十八NMOS管的源极连接且其连接端为所述的可配置NMOS阵列的接地端，所述的第九NMOS管的源极和所述的第十四NMOS管的漏极连接，所述的第十NMOS管的源极和所述的第十五NMOS管的漏极连接，所述的第十一NMOS管的源极和所述的第十六NMOS管的漏极连接，所述的第十二NMOS管的源极和所述的第十七NMOS管的漏极连接，所述的第十三NMOS管的源极和所述的第十八NMOS管的漏极连接，所述的第十四NMOS管的栅极为所述的可配置NMOS阵列的第一配置端，所述的第十五NMOS管的栅极为所述的可配置NMOS阵列的第二配置端，所述的第十六NMOS管的栅极为所述的可配置NMOS阵列的第三配置端，所述的第十七NMOS管的栅极为所述的可配置NMOS阵列的第四配置端，所述的第十八NMOS管的栅极为所述的可配置NMOS阵列的第五配置端。

与现有技术相比，本发明的优点在于通过将差分比较器正输入端和负输入端短接使差分比较器工作在共模模式从而抵御电源纹波和周期性噪声，亚稳态下热噪声反相器输出端的节点热噪声和共模模式下差分比较器的正输入端和负输入端的短接节点处的热噪声相叠加，经可配置灵敏放大器转化为逻辑1或逻辑0再由D触发器采样生成随机序列串行输出，反馈单元根据输出序列偏向性对可配置灵敏放大器进行反馈调节以补偿环境变化和工艺偏差，反馈单元在第一时钟信号的控制下每个时钟周期从所述的D触发器的输出端读取1位输出序列并保存，然后每4时钟周期根据该4个时钟周期内读取保存的4位输出序列分别产生第一个5位并行控制信号和第二个5位并行控制信号来对可配置灵敏放大器进行动态配置或动态监控，在动态配置阶段，反馈单元生成第一个5位并行控制信号输入可配置灵敏放大器的第一控制端、第二控制端、第三控制端、第四控制端和第五控制端，生成第二个5位并行控制信号输入可配置灵敏放大器的第六控制端、第七控制端、第八控制端、第九控制端和第十控制端，使灵敏放大器生成逻辑0和1的概率分别位于40％～60％之间，其中第一个5位并行控制信号用于控制可配置灵敏放大器的输出端电位概率向0偏移，第一个5位并行控制信号越大，可配置灵敏放大器的输出端的放电速度越快，此时可配置灵敏放大器的输出端电位概率向0偏移，第二个5位并行控制信号控制可配置灵敏放大器输出端电位概率向1偏移，第二个5位并行控制信号越大，可配置灵敏放大器的输出端的放电速度越慢，此时可配置灵敏放大器的输出端电位概率向1偏移，在动态配置阶段，每4个时钟周期所述的反馈单元对该4个时钟周期内读取存储的4位输出序列进行提取检测，根据该4位输出序列中0和1的偏向性对灵敏放大器进行反馈调节，使真随机数发生器工作在高熵值区域，当反馈单元检测到4位输出序列中0和1分布均衡(即1010或0101情况)，则第一个5位并行控制信号和第二个5位并行控制信号配置完成，第一个5位并行控制信号和第二个5位并行控制信号保持当前值不变，反馈单元进入动态监控阶段，在动态监控阶段，反馈单元检测D触发器的输出序列是否因工作环境变化产生偏向性，每4个时钟周期所述的反馈单元对该4个时钟周期内读取存储的4位输出序列进行提取检测，当检测到连续的12个时钟周期其内读取存储的输出序列中连续出现12个1或0时，则判断输出序列失去随机性，此时前一动态配置阶段最终配置得到的第一个5位并行控制信号和第二个5位并行控制信号已不适用于当前工作环境，反馈单元再次进入动态配置阶段，否则，反馈单元维持在当前动态监控阶段，第一个5位并行控制信号和第二个5位并行控制信号保持当前值不变，由此本发明通过使热噪声反相器输出电压收敛在亚稳态增加其热噪声幅值，从而提高序列随机性，利用可配置灵敏放大器将热噪声转化为逻辑1和逻辑0从而避免了高带宽运算放大器的使用，降低了功耗，可配置灵敏放大器和反馈单元的使用使得电路可以自适应补偿工艺偏差和环境变化，节省了I/O资源。

附图说明

图1为现有的利用比较器抵御周期性噪声的真随机数发生器的结构图；

图2为本发明的利用比较器抵御周期性噪声的真随机数发生器的结构图；

图3为本发明的利用比较器抵御周期性噪声的真随机数发生器的热噪声反相器的电路图；

图4为本发明的利用比较器抵御周期性噪声的真随机数发生器的差分比较器的电路图；

图5为本发明的利用比较器抵御周期性噪声的真随机数发生器的可配置灵敏放大器的电路图；

图6为本发明的利用比较器抵御周期性噪声的真随机数发生器的可配置NMOS阵列的电路图；

图7为本发明的利用比较器抵御周期性噪声的真随机数发生器的仿真图；

图8为本发明的利用比较器抵御周期性噪声的真随机数发生器的9×10⁴位随机输出序列的像素图；

图9为本发明的利用比较器抵御周期性噪声的真随机数发生器的9×10⁴位随机输出序列的自相关特性曲线；

图10为本发明的利用比较器抵御周期性噪声的真随机数发生器在不同工艺角下频率和熵仿真图。

具体实施方式

以下结合附图实施例对本发明作进一步详细描述。

实施例：如图2所示，一种利用比较器抵御周期性噪声的真随机数发生器，包括热噪声反相器、差分比较器、恒压源、可配置灵敏放大器、反馈单元和D触发器；差分比较器具有控制端、正输入端、负输入端、第一输出端和第二输出端，D触发器具有时钟端、输入端和输出端，可配置灵敏放大器具有时钟端、第一输入端、第二输入端、输出端、第一控制端、第二控制端、第三控制端、第四控制端、第五控制端、第六控制端、第七控制端、第八控制端、第九控制端和第十控制端，反馈单元具有时钟端、输入端、第一输出端和第二输出端，反馈单元的第一输出端用于输出第一个5位并行控制信号，反馈单元的第二输出端用于输出第二个5位并行控制信号，D触发器的输出端用于输出随机序列；反馈单元的输入端和D触发器的输出端连接，D触发器的输入端和可配置灵敏放大器的输出端连接，反馈单元的时钟端和D触发器的时钟端连接且其连接端为真随机数发生器的第一时钟端，真随机数发生器的第一时钟端接入第一时钟信号CLK1，热噪声反相器的输入端、热噪声反相器的输出端、差分比较器的正输入端和差分比较器的负输入端连接且其连接端为真随机数发生器的输入端，差分比较器的控制端和恒压源的输出端连接，恒压源为差分比较器提供偏置电压，差分比较器的第一输出端和可配置灵敏放大器的第一输入端连接，差分比较器的第二输出端和可配置灵敏放大器的第二输入端连接，可配置灵敏放大器的时钟端为真随机数发生器的第二时钟端，真随机数发生器的第二时钟端接入第二时钟信号CLK2，第一时钟信号CLK1为第二时钟信号CLK2延时四分之三周期后的延时信号，可配置灵敏放大器的第一控制端接入第一个5位并行控制信号的第1位，可配置灵敏放大器的第二控制端接入第一个5位并行控制信号的第2位，可配置灵敏放大器的第三控制端接入第一个5位并行控制信号的第3位，可配置灵敏放大器的第四控制端接入第一个5位并行控制信号的第4位，可配置灵敏放大器的第五控制端接入第一个5位并行控制信号的第5位，可配置灵敏放大器的第六控制端接入第二个5位并行控制信号的第1位，可配置灵敏放大器的第七控制端接入第二个5位并行控制信号的第2位，可配置灵敏放大器的第八控制端接入第二个5位并行控制信号的第3位，可配置灵敏放大器的第九控制端接入第二个5位并行控制信号的第4位，可配置灵敏放大器的第十控制端接入第二个5位并行控制信号的第5位；工作时，差分比较器正输入端和负输入端短接在一起使差分比较器工作在共模模式，热噪声反相器输出端的节点热噪声和共模模式下差分比较器的正输入端和负输入端的短接节点处的热噪声相叠加，经可配置灵敏放大器转化为逻辑1或逻辑0再由D触发器采样生成随机序列串行输出，反馈单元在第一时钟信号CLK1的控制下每个时钟周期从D触发器的输出端读取1位输出序列并保存，然后每4时钟周期根据该4个时钟周期内读取保存的4位输出序列分别产生第一个5位并行控制信号和第二个5位并行控制信号来对可配置灵敏放大器进行动态配置或动态监控：在动态配置阶段，反馈单元生成第一个5位并行控制信号输入可配置灵敏放大器的第一控制端、第二控制端、第三控制端、第四控制端和第五控制端，生成第二个5位并行控制信号输入可配置灵敏放大器的第六控制端、第七控制端、第八控制端、第九控制端和第十控制端，使灵敏放大器生成逻辑0和1的概率分别位于40％～60％之间，其中第一个5位并行控制信号用于控制可配置灵敏放大器的输出端电位概率向0偏移，第一个5位并行控制信号越大，可配置灵敏放大器的输出端的放电速度越快，此时可配置灵敏放大器的输出端电位概率向0偏移，第二个5位并行控制信号用于控制可配置灵敏放大器输出端电位概率向1偏移，第二个5位并行控制信号越大，可配置灵敏放大器的输出端的放电速度越慢，此时可配置灵敏放大器的输出端电位概率向1偏移，在动态配置阶段，每4个时钟周期所述的反馈单元对该4个时钟周期内读取存储的4位输出序列进行提取检测，根据该4位输出序列中0和1的偏向性对灵敏放大器进行反馈调节，使真随机数发生器工作在高熵值区域，当反馈单元检测到4位输出序列中0和1分布为1010或0101的情况时，则第一个5位并行控制信号和第二个5位并行控制信号配置完成，第一个5位并行控制信号和第二个5位并行控制信号保持当前值不变，反馈单元进入动态监控阶段，在动态监控阶段，反馈单元检测D触发器的输出序列是否因工作环境变化产生偏向性，每4个时钟周期所述的反馈单元对该4个时钟周期内读取存储的4位输出序列进行提取检测，当检测到连续的12个时钟周期其内读取保存的输出序列中连续出现12个1或0时，则判断输出序列失去随机性，此时前一动态配置阶段最终配置得到的第一个5位并行控制信号和第二个5位并行控制信号已不适用于当前工作环境，反馈单元再次进入动态配置阶段，否则，反馈单元维持在当前动态监控阶段，第一个5位并行控制信号和第二个5位并行控制信号保持当前值不变。

如图3所示，本实施例中，热噪声反相器包括第一PMOS管P1、第一NMOS管N1、第一电阻R1和第二电阻R2；第一电阻R1的一端接入电源VDD，第一电阻R1的另一端和第一PMOS管P1的源极连接，第一PMOS管P1的栅极和第一NMOS管N1的栅极连接且其连接端为热噪声反相器的输入端，第一PMOS管P1的漏极和第一NMOS管N1的漏极连接且其连接端为热噪声反相器的输出端，第一NMOS管N1的源极和第二电阻R2的一端连接，第二电阻R2的另一端接地。

如图4所示，本实施例中，差分比较器包括第二PMOS管P2、第三PMOS管P3、第四PMOS管P4、第五PMOS管P5、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4和第五NMOS管N5；第二PMOS管P2的源极和第三PMOS管P3的源极均接入电源VDD，第二PMOS管P2的栅极和第三PMOS管P3的栅极连接且其连接端为差分比较器的控制端，第二PMOS管P2的漏极和第四PMOS管P4的源极连接，第三PMOS管P3的漏极和第五PMOS管P5的源极连接，第四PMOS管P4的栅极为差分比较器的正输入端，第五PMOS管P5的栅极为差分比较器的负输入端，第四PMOS管P4的漏极、第二NMOS管N2的漏极、第三NMOS管N3的栅极、第四NMOS管N4的栅极和第四NMOS管N4的漏极连接且其连接端为差分比较器的第一输出端，第五PMOS管P5的漏极、第二NMOS管N2的栅极、第三NMOS管N3的漏极、第五NMOS管N5的栅极和第五NMOS管N5的漏极连接且其连接端为差分比较器的第二输出端，第二NMOS管N2的源极、第三NMOS管N3的源极、第四NMOS管N4的源极和第五NMOS管N5的源极均接地。

如图5所示，本实施例中，可配置灵敏放大器包括第六PMOS管P6、第七PMOS管P7、第八PMOS管P8、第九PMOS管P9、第十PMOS管P10、第十一PMOS管P11、第六NMOS管N6、第七NMOS管N7和两个结构相同的可配置NMOS阵列，每个可配置NMOS阵列分别具有输入端、输出端、第一配置端、第二配置端、第三配置端、第四配置端、第五配置端和接地端，第六PMOS管P6的源极、第七PMOS管P7的源极、第八PMOS管P8的源极、第九PMOS管P9的源极、第十PMOS管P10的源极和第十一PMOS管P11的源极均接入电源VDD，第六PMOS管P6的栅极和第九PMOS管P9的栅极连接且其连接端为可配置灵敏放大器的时钟端，第六PMOS管P6的漏极、第七PMOS管P7的漏极、第八PMOS管P8的栅极、第十PMOS管P10的栅极、第六NMOS管N6的栅极和第一个可配置NMOS阵列的输出端连接且其连接端为可配置灵敏放大器的输出端，第七PMOS管P7的栅极、第八PMOS管P8的漏极、第九PMOS管P9的漏极、第十一PMOS管P11的栅极、第七NMOS管N7的栅极和第二个可配置NMOS阵列的输出端连接，第十PMOS管P10的漏极和第六NMOS管N6的漏极连接，第十一PMOS管P11的漏极和第七NMOS管N7的漏极连接，第六NMOS管N6的源极、第七NMOS管N7的源极以及两个可配置NMOS阵列的接地端均接地，第一个可配置NMOS阵列的输入端为可配置灵敏放大器的第一输入端，第二个可配置NMOS阵列的输入端为可配置灵敏放大器的第二输入端，第一个可配置NMOS阵列的第一配置端为可配置灵敏放大器的第一控制端，第一个可配置NMOS阵列的第二配置端为可配置灵敏放大器的第二控制端，第一个可配置NMOS阵列的第三配置端为可配置灵敏放大器的第三控制端，第一个可配置NMOS阵列的第四配置端为可配置灵敏放大器的第四控制端，第一个可配置NMOS阵列的第五配置端为可配置灵敏放大器的第五控制端，第二个可配置NMOS阵列的第一配置端为可配置灵敏放大器的第六控制端，第二个可配置NMOS阵列的第二配置端为可配置灵敏放大器的第七控制端，第二个可配置NMOS阵列的第三配置端为可配置灵敏放大器的第八控制端，第二个可配置NMOS阵列的第四配置端为可配置灵敏放大器的第九控制端，第二个可配置NMOS阵列的第五配置端为可配置灵敏放大器的第十控制端。

如图6所示，本实施例中，每个可配置NMOS阵列分别包括第八NMOS管N8、第九NMOS管N9、第十NMOS管N10、第十一NMOS管N11、第十二NMOS管N12、第十三NMOS管N13、第十四NMOS管N14、第十五NMOS管N15、第十六NMOS管N16、第十七NMOS管N17和第十八NMOS管N18；第八NMOS管N8的栅极、第九NMOS管N9的栅极、第十NMOS管N10的栅极、第十一NMOS管N11的栅极、第十二NMOS管N12的栅极和第十三NMOS管N13的栅极连接且其连极端为可配置NMOS阵列的输入端，第八NMOS管N8的漏极、第九NMOS管N9的漏极、第十NMOS管N10的漏极、第十一NMOS管N11的漏极、第十二NMOS管N12的漏极和第十三NMOS管N13的漏极连接且其连接端为可配置NMOS阵列的输出端，第八NMOS管N8的源极、第十四NMOS管N14的源极、第十五NMOS管N15的源极、第十六NMOS管N16的源极、第十七NMOS管N17的源极和第十八NMOS管N18的源极连接且其连接端为可配置NMOS阵列的接地端，第九NMOS管N9的源极和第十四NMOS管N14的漏极连接，第十NMOS管N10的源极和第十五NMOS管N15的漏极连接，第十一NMOS管N11的源极和第十六NMOS管N16的漏极连接，第十二NMOS管N12的源极和第十七NMOS管N17的漏极连接，第十三NMOS管N13的源极和第十八NMOS管N18的漏极连接，第十四NMOS管N14的栅极为可配置NMOS阵列的第一配置端，第十五NMOS管N15的栅极为可配置NMOS阵列的第二配置端，第十六NMOS管N16的栅极为可配置NMOS阵列的第三配置端，第十七NMOS管N17的栅极为可配置NMOS阵列的第四配置端，第十八NMOS管N18的栅极为可配置NMOS阵列的第五配置端。

在电源为1.2V电压，温度为27℃，时钟频率为1Ghz情况下对本发明进行蒙特卡罗仿真，其输出序列如图7所示。由图7可知，局部连续输出1的最长时间为7ns(即7个周期)，无明显偏向性。

图8以像素点的方式展示了9×10⁴位随机输出序列(300×300)，其中白色代表1，黑色代表0。由图8可见，0/1分布整体均匀，无较大偏差。将所得序列输入到Matlab测试自相关特性，结果如图9所示。由图9可知，在95％的自信区间内4000位连续数据间的自相关性近似为0。

由美国国家标准与技术研究所(National Institute of Standards andTechnology,NIST)开发的NIST随机数测试统计包用于判定可能存在于序列中的各种非随机性。将仿真获得的100 000位随机序列分成10组，输入到NIST测试套件中进行检测.测试结果如表1所示。P值大于0.01则通过随机测试。从测试结果可以看出，各项P值都处在较高水平，随机性优异.

表1 NIST测试结果

为了验证电路鲁棒性，本发明在ff至ss五个工艺角和－40℃～125℃的温度下进行仿真，输出序列送入NIST套件进行测试。频率特性和熵值的P值变化曲线如图10所示。由图10可见，频率特性在各工艺角下较为平稳，且保持在较高水平。熵值在ff工艺角下较低，但仍能通过测试。

表2是本发明的真随机数发生器与其他文献的真随机数发生器的性能比较表。

表2

表2中，文献1为Mathew S K,Srinivasan S,Anders M A,et al.2.4Gbps,7mWAll-Digital PVT-Variation Tolerant True Random Number Generator for 45nm CMOSHigh-Performance Microprocessors[J].IEEE Journal of Solid-State Circuits,2012,47(11):2807-2821。文献2为Bae S G,Kim Y,Park Y,et al.3-Gb/s High-SpeedTrue Random Number Generator Using Common-Mode Operating Comparator andSampling Uncertainty of D Flip-Flop[J].IEEE Journal of Solid-State Circuits,2016,PP(99):1-6。文献3为Kim M,Ha U,Lee K J,et al.A82-nW Chaotic Map TrueRandom Number Generator Based on a Sub-Ranging SAR ADC[J].IEEE Journal ofSolid-State Circuits,2017,52(7):1953-1965.2018。本发明采用亚稳态和抖动作为熵源，1000Mb/s的吞吐率足以满足应用需要。相较文献1和文献2，本发明用可配置灵敏放大器代替高带宽运算放大器并对反馈单元进行优化，极大的降低了能耗，其中单位能耗相较文献1降低了85.4％。

Claims (5)

1.一种利用比较器抵御周期性噪声的真随机数发生器，其特征在于包括热噪声反相器、差分比较器、恒压源、可配置灵敏放大器、反馈单元和D触发器；所述的差分比较器具有控制端、正输入端、负输入端、第一输出端和第二输出端，所述的D触发器具有时钟端、输入端和输出端，所述的可配置灵敏放大器具有时钟端、第一输入端、第二输入端、输出端、第一控制端、第二控制端、第三控制端、第四控制端、第五控制端、第六控制端、第七控制端、第八控制端、第九控制端和第十控制端，所述的反馈单元具有时钟端、输入端、第一输出端和第二输出端，所述的反馈单元的第一输出端用于输出第一个5位并行控制信号，所述的反馈单元的第二输出端用于输出第二个5位并行控制信号，所述的D触发器的输出端用于输出随机序列；

所述的反馈单元的输入端和所述的D触发器的输出端连接，所述的D触发器的输入端和所述的可配置灵敏放大器的输出端连接，所述的反馈单元的时钟端和所述的D触发器的时钟端连接且其连接端为所述的真随机数发生器的第一时钟端，所述的真随机数发生器的第一时钟端接入第一时钟信号，所述的热噪声反相器的输入端、所述的热噪声反相器的输出端、所述的差分比较器的正输入端和所述的差分比较器的负输入端连接且其连接端为所述的真随机数发生器的输入端，所述的差分比较器的控制端和所述的恒压源的输出端连接，所述的恒压源为所述的差分比较器提供偏置电压，所述的差分比较器的第一输出端和所述的可配置灵敏放大器的第一输入端连接，所述的差分比较器的第二输出端和所述的可配置灵敏放大器的第二输入端连接，所述的可配置灵敏放大器的时钟端为所述的真随机数发生器的第二时钟端，所述的真随机数发生器的第二时钟端接入第二时钟信号，所述的第一时钟信号为所述的第二时钟信号延时四分之三周期后的延时信号，所述的可配置灵敏放大器的第一控制端接入第一个5位并行控制信号的第1位，所述的可配置灵敏放大器的第二控制端接入第一个5位并行控制信号的第2位，所述的可配置灵敏放大器的第三控制端接入第一个5位并行控制信号的第3位，所述的可配置灵敏放大器的第四控制端接入第一个5位并行控制信号的第4位，所述的可配置灵敏放大器的第五控制端接入第一个5位并行控制信号的第5位，所述的可配置灵敏放大器的第六控制端接入第二个5位并行控制信号的第1位，所述的可配置灵敏放大器的第七控制端接入第二个5位并行控制信号的第2位，所述的可配置灵敏放大器的第八控制端接入第二个5位并行控制信号的第3位，所述的可配置灵敏放大器的第九控制端接入第二个5位并行控制信号的第4位，所述的可配置灵敏放大器的第十控制端接入第二个5位并行控制信号的第5位；

工作时，所述的差分比较器正输入端和负输入端短接在一起使所述的差分比较器工作在共模模式，所述的热噪声反相器输出端的节点热噪声和共模模式下所述的差分比较器的正输入端和负输入端的短接节点处的热噪声相叠加，经所述的可配置灵敏放大器转化为逻辑1或逻辑0再由所述的D触发器采样生成随机序列串行输出，所述的反馈单元在所述的第一时钟信号的控制下每个时钟周期从所述的D触发器的输出端读取1位输出序列并保存，然后每4时钟周期根据该4个时钟周期内读取保存的4位输出序列分别产生第一个5位并行控制信号和第二个5位并行控制信号来对所述的可配置灵敏放大器进行动态配置或动态监控：在动态配置阶段，所述的反馈单元生成第一个5位并行控制信号输入所述的可配置灵敏放大器的第一控制端、第二控制端、第三控制端、第四控制端和第五控制端，生成第二个5位并行控制信号输入所述的可配置灵敏放大器的第六控制端、第七控制端、第八控制端、第九控制端和第十控制端，使所述的灵敏放大器生成逻辑0和1的概率分别位于40％～60％之间，其中第一个5位并行控制信号用于控制所述的可配置灵敏放大器的输出端电位概率向0偏移，第一个5位并行控制信号越大，所述的可配置灵敏放大器的输出端的放电速度越快，此时所述的可配置灵敏放大器的输出端电位概率向0偏移，第二个5位并行控制信号用于控制所述的可配置灵敏放大器输出端电位概率向1偏移，第二个5位并行控制信号越大，所述的可配置灵敏放大器的输出端的放电速度越慢，此时所述的可配置灵敏放大器的输出端电位概率向1偏移，在动态配置阶段，每4个时钟周期所述的反馈单元对该4个时钟周期内读取存储的4位输出序列进行提取检测，根据该4位输出序列中0和1的偏向性对所述的灵敏放大器进行反馈调节，使所述的真随机数发生器工作在高熵值区域，当所述的反馈单元检测到4位输出序列中0和1分布为1010或0101的情况时，则第一个5位并行控制信号和第二个5位并行控制信号配置完成，第一个5位并行控制信号和第二个5位并行控制信号保持当前值不变，所述的反馈单元进入动态监控阶段，在动态监控阶段，所述的反馈单元检测所述的D触发器的输出序列是否因工作环境变化产生偏向性，每4个时钟周期所述的反馈单元对该4个时钟周期内读取存储的4位输出序列进行提取检测，当检测到连续的12个时钟周期其内读取存储的输出序列中连续出现12个1或0时，则判断输出序列失去随机性，此时前一动态配置阶段最终配置得到的第一个5位并行控制信号和第二个5位并行控制信号已不适用于当前工作环境，所述的反馈单元再次进入动态配置阶段，否则，所述的反馈单元维持在当前动态监控阶段，第一个5位并行控制信号和第二个5位并行控制信号保持当前值不变。

2.根据权利要求1一种利用比较器抵御周期性噪声的真随机数发生器，其特征在于所述的热噪声反相器包括第一PMOS管、第一NMOS管、第一电阻和第二电阻；所述的第一电阻的一端接入电源，所述的第一电阻的另一端和所述的第一PMOS管的源极连接，所述的第一PMOS管的栅极和所述的第一NMOS管的栅极连接且其连接端为所述的热噪声反相器的输入端，所述的第一PMOS管的漏极和所述的第一NMOS管的漏极连接且其连接端为所述的热噪声反相器的输出端，所述的第一NMOS管的源极和所述的第二电阻的一端连接，所述的第二电阻的另一端接地。

3.根据权利要求1一种利用比较器抵御周期性噪声的真随机数发生器，其特征在于所述的差分比较器包括第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第二NMOS管、第三NMOS管、第四NMOS管和第五NMOS管；所述的第二PMOS管的源极和所述的第三PMOS管的源极均接入电源，所述的第二PMOS管的栅极和所述的第三PMOS管的栅极连接且其连接端为所述的差分比较器的控制端，所述的第二PMOS管的漏极和所述的第四PMOS管的源极连接，所述的第三PMOS管的漏极和所述的第五PMOS管的源极连接，所述的第四PMOS管的栅极为所述的差分比较器的正输入端，所述的第五PMOS管的栅极为所述的差分比较器的负输入端，所述的第四PMOS管的漏极、所述的第二NMOS管的漏极、所述的第三NMOS管的栅极、所述的第四NMOS管的栅极和所述的第四NMOS管的漏极连接且其连接端为所述的差分比较器的第一输出端，所述的第五PMOS管的漏极、所述的第二NMOS管的栅极、所述的第三NMOS管的漏极、所述的第五NMOS管的栅极和所述的第五NMOS管的漏极连接且其连接端为所述的差分比较器的第二输出端，所述的第二NMOS管的源极、所述的第三NMOS管的源极、所述的第四NMOS管的源极和所述的第五NMOS管的源极均接地。

4.根据权利要求1一种利用比较器抵御周期性噪声的真随机数发生器，其特征在于所述的可配置灵敏放大器包括第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管、第十一PMOS管、第六NMOS管、第七NMOS管和两个结构相同的可配置NMOS阵列，每个所述的可配置NMOS阵列分别具有输入端、输出端、第一配置端、第二配置端、第三配置端、第四配置端、第五配置端和接地端，所述的第六PMOS管的源极、所述的第七PMOS管的源极、所述的第八PMOS管的源极、所述的第九PMOS管的源极、所述的第十PMOS管的源极和所述的第十一PMOS管的源极均接入电源，所述的第六PMOS管的栅极和所述的第九PMOS管的栅极连接且其连接端为所述的可配置灵敏放大器的时钟端，所述的第六PMOS管的漏极、所述的第七PMOS管的漏极、所述的第八PMOS管的栅极、所述的第十PMOS管的栅极、所述的第六NMOS管的栅极和第一个所述的可配置NMOS阵列的输出端连接且其连接端为所述的可配置灵敏放大器的输出端，所述的第七PMOS管的栅极、所述的第八PMOS管的漏极、所述的第九PMOS管的漏极、所述的第十一PMOS管的栅极、所述的第七NMOS管的栅极和第二个所述的可配置NMOS阵列的输出端连接，所述的第十PMOS管的漏极和所述的第六NMOS管的漏极连接，所述的第十一PMOS管的漏极和所述的第七NMOS管的漏极连接，所述的第六NMOS管的源极、所述的第七NMOS管的源极以及两个所述的可配置NMOS阵列的接地端均接地，第一个所述的可配置NMOS阵列的输入端为所述的可配置灵敏放大器的第一输入端，第二个所述的可配置NMOS阵列的输入端为所述的可配置灵敏放大器的第二输入端，第一个所述的可配置NMOS阵列的第一配置端为所述的可配置灵敏放大器的第一控制端，第一个所述的可配置NMOS阵列的第二配置端为所述的可配置灵敏放大器的第二控制端，第一个所述的可配置NMOS阵列的第三配置端为所述的可配置灵敏放大器的第三控制端，第一个所述的可配置NMOS阵列的第四配置端为所述的可配置灵敏放大器的第四控制端，第一个所述的可配置NMOS阵列的第五配置端为所述的可配置灵敏放大器的第五控制端，第二个所述的可配置NMOS阵列的第一配置端为所述的可配置灵敏放大器的第六控制端，第二个所述的可配置NMOS阵列的第二配置端为所述的可配置灵敏放大器的第七控制端，第二个所述的可配置NMOS阵列的第三配置端为所述的可配置灵敏放大器的第八控制端，第二个所述的可配置NMOS阵列的第四配置端为所述的可配置灵敏放大器的第九控制端，第二个所述的可配置NMOS阵列的第五配置端为所述的可配置灵敏放大器的第十控制端。

5.根据权利要求1一种利用比较器抵御周期性噪声的真随机数发生器，其特征在于每个所述的可配置NMOS阵列分别包括第八NMOS管、第九NMOS管、第十NMOS管、第十一NMOS管、第十二NMOS管、第十三NMOS管、第十四NMOS管、第十五NMOS管、第十六NMOS管、第十七NMOS管和第十八NMOS管；所述的第八NMOS管的栅极、所述的第九NMOS管的栅极、所述的第十NMOS管的栅极、所述的第十一NMOS管的栅极、所述的第十二NMOS管的栅极和所述的第十三NMOS管的栅极连接且其连极端为所述的可配置NMOS阵列的输入端，所述的第八NMOS管的漏极、所述的第九NMOS管的漏极、所述的第十NMOS管的漏极、所述的第十一NMOS管的漏极、所述的第十二NMOS管的漏极和所述的第十三NMOS管的漏极连接且其连接端为所述的可配置NMOS阵列的输出端，所述的第八NMOS管的源极、所述的第十四NMOS管的源极、所述的第十五NMOS管的源极、所述的第十六NMOS管的源极、所述的第十七NMOS管的源极和所述的第十八NMOS管的源极连接且其连接端为所述的可配置NMOS阵列的接地端，所述的第九NMOS管的源极和所述的第十四NMOS管的漏极连接，所述的第十NMOS管的源极和所述的第十五NMOS管的漏极连接，所述的第十一NMOS管的源极和所述的第十六NMOS管的漏极连接，所述的第十二NMOS管的源极和所述的第十七NMOS管的漏极连接，所述的第十三NMOS管的源极和所述的第十八NMOS管的漏极连接，所述的第十四NMOS管的栅极为所述的可配置NMOS阵列的第一配置端，所述的第十五NMOS管的栅极为所述的可配置NMOS阵列的第二配置端，所述的第十六NMOS管的栅极为所述的可配置NMOS阵列的第三配置端，所述的第十七NMOS管的栅极为所述的可配置NMOS阵列的第四配置端，所述的第十八NMOS管的栅极为所述的可配置NMOS阵列的第五配置端。