CN109586749B - 一种物联网信息感知soc芯片的射频模拟前端系统 - Google Patents

Abstract

本发明公开了一种物联网信息感知SOC芯片的射频模拟前端系统，包括发射模块、接收模块和LDO模块，所述发射模块包括ASK调制控制模块、功率放大模块和天线匹配电路，所述接收模块包括IQ时钟产生器、四相时钟采样模块、VGA与带通滤波模块、副载波解调模块和IQ路强弱判定模块。本发明通过发射模块和接收模块有效实现了载波抵消、可变信号带宽、抗邻道干扰的接收机和高邻道抑制、低带外杂散的发射效果，并且本发明能有效减少芯片面积，大大降低芯片功耗。本发明可广泛应用于SOC芯片领域中。

Description

一种物联网信息感知SOC芯片的射频模拟前端系统

技术领域

本发明涉及IC技术领域，尤其涉及一种物联网信息感知SOC芯片的射频模拟前端系统。

背景技术

以物联网智能终端SOC芯片为代表的物联网技术，当今广泛应用于人的身份识别，或者作为物流应用中的个体识别，或者作为电子钱包替代现金使用，其中的智能标签，更担当着今后替代条型码作为商品标识的技术角色，而作为智能标签与计算机数据信息系统中介的智能阅读器终端，更是扮演着极其重要的角色。随着物联网互联技术的深入发展及技术成本不断下降，世界贸易将进入电子标签商品识别时代，而且在产品的制造领域、商品的流通领域也将全面引入电子标签技术，市场对标签卡及读卡器的需求量将出现井喷现象，对此我们必须高度重视并加快产业布局。正是因为电子标签应用需求推动，使得电子标签及相应的物联网智能终端SOC芯片技术已不再局限于高新技术产业内，它直接把产业链扩展到先进制造业与现代服务业。可以说物联网智能终端SOC芯片技术不仅关系着如何保持并提升传统制造业的产业优势，而且将极大的推动现代物流业、现代贸易、现代商业的技术创新与产业升级，现代会展业、现代体育产业、现代文化旅游产业、现代信息消费产业等新型的现代服务业也是其服务对象。其自动识别与自动支付功能，将是推动传统服务业向现代服务业进军的标志性技术与关键手段。

目前，中国物联网智能终端SOC芯片产业仍面临巨大的挑战，主要在于产业仍然以“无芯化”为主，在高端物联网智能终端SOC芯片处理芯片等核心领域无法产业化。掌握核心科技，大力推动集成电路设计能力，为物联网智能终端SOC芯片加“芯”降耗也成为产业发展的关键。

RFID读写器和标签的通讯是按照主从原则来进行的。读写器和标签建立通讯采用半双工的方式，即两者只能有一个发送，另一个接收。读写器负责发送载波信号启动标签芯片和发射指令，标签只响应读写器所发出的指令，不主动发送指令询问读写器。根据国际标准ISO/IEC14443规定，RFID读写器发射载波频率为13.56MHz的调制深度为10％和100％的ASK信号，标签芯片接收并解调该信号后送入数字状态机进行处理，返回MANCHESTER信号。返回的MANCHESTER信号经负载调制后从标签天线发射；读写器天线接收该信号并进行解调后送入数字部分，完成信号的接收。

由上述的分析可知，读写器的模拟前端必须具有以下几个方面的功能：(1)产生高频的发射功率，以启动标签芯片并为它提供能量；(2)对发射信号调制后通过天线将其发送出去；(3)正确接收并解调来自标签的高频信号。由于读写器天线和标签天线之间的耦合很弱，读写器天线上感应到的有用信号的电压波动在数量级上比读写器的输出电压小得多。实践中，对13.56MHz的系统来说，当读写器天线电压大约为100V(通过谐振使电压升高)时，只能得到大约为10mV的有用信号。这对Reader模拟前端的解调电路的设计而言是一个较大的挑战。

发明内容

为了解决上述技术问题，本发明的目的是提供一种物联网信息感知SOC芯片的射频模拟前端系统。

本发明所采取的技术方案是：

一种物联网信息感知SOC芯片的射频模拟前端系统，包括发射模块、接收模块和LDO模块，所述发射模块包括ASK调制控制模块、功率放大模块和天线匹配电路，所述接收模块包括IQ时钟产生器、四相时钟采样模块、VGA与带通滤波模块、副载波解调模块和IQ路强弱判定模块，所述ASK调制控制模块的输出端通过功率放大模块进而与天线匹配电路的输入端连接，所述IQ时钟产生器的第一输出端与ASK调制控制模块的输入端连接，所述IQ时钟产生器的第二输出端依次通过四相时钟采样模块、VGA与带通滤波模块和副载波解调模块进而与IQ路强弱判定模块的输入端连接，所述LDO模块的输出端与四相时钟采样模块的电源输入端连接。

作为本发明的进一步改进，所述LDO模块包括启动电路、带隙基准电路、双电压域基准电流源转化电路、偏置电压产生电路和误差放大运算放大器，所述启动电路的输出端通过带隙基准电路、双电压域基准电流源转化电路和偏置电压产生电路进而与误差放大运算放大器的输入端连接。

作为本发明的进一步改进，所述启动电路包括第一PMOS管、第一NMOS管和第二NMOS管，所述第一PMOS管的源极与电源端连接，所述第一PMOS管的栅极与第二NMOS管的栅极连接，所述第一PMOS管的漏极分别与第一NMOS管的栅极和第二NMOS管的漏极相连接，所述第一NMOS管的源极和第二NMOS管的源极均与地连接，所述第一NMOS管的漏极和第二NMOS管的栅极均与带隙基准电路相连接。

作为本发明的进一步改进，所述带隙基准电路包括第二PMOS管、第三PMOS管、第四PMOS管、第一电阻、第二电阻、第三电阻、第四电阻、第一三极管、第二三极管、第一电容和第一运算放大器，所述第二PMOS管的源极、第三PMOS管的源极和第四PMOS管的源极均与电源端连接，所述第二NMOS管的漏极分别与第二PMOS管的漏极、第一运算放大器的反相输入端和第一三极管的发射极相连接，所述第二NMOS管的漏极通过第一电阻进而与地连接，所述第一NMOS管的漏极分别与第二PMOS管的栅极、第三PMOS管的栅极、第四PMOS管的栅极和第一运算放大器的输出端相连接，所述第一运算放大器的同相输入端与第三PMOS管的漏极连接，所述第三PMOS管的漏极通过第二电阻进而与第二三极管的发射极连接，所述第三PMOS管的漏极通过第三电阻进而与地连接，所述第四PMOS管的栅极通过第一电容进而与地连接，所述第四PMOS管的漏极通过第四电阻进而与地连接，所述第四PMOS管的漏极与双电压域基准电流源转化电路的输入端连接，所述第一三极管的基极、第一三极管的集电极、第二三极管的基极和第二三极管的集电极均与地连接。

作为本发明的进一步改进，所述四相时钟采样模块包括去载波电路和增益放大器，所述IQ时钟产生器的第二输出端依次通过去载波电路和增益放大器进而与VGA与带通滤波模块相连接。

作为本发明的进一步改进，所述去载波电路包括第五电阻、第一二极管、第二二极管、第二电容、第三电容、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第三NMOS管、第四NMOS管、第五NMSO管和第一反相器，所述第一二极管的正极端和第二二极管的正极端均与接收端连接，所述第一二极管的正极端通过第五电阻进而与第五PMOS管的源极，所述第五PMOS管的源极通过第三电容进而与电源端连接，所述第五PMOS管的栅极分别与第六PMOS管的栅极、第一反相器的输出端和第五NMOS管的栅极相连接，所述第五PMOS管的漏极分别与第七PMOS管的漏极和第三NMOS管的源极相连接，所述第六PMOS管的漏极分别与第七PMOS管的源极和第四NMOS管的源极相连接，所述第一反相器的输入端分别与第七PMOS管的栅极、第三NMOS管的栅极和第四NMOS管的栅极相连接，所述第三NMOS管的漏极与第五NMOS管的漏极连接，所述第四NMOS管的漏极分别与第五NMOS管的源极和第八PMOS管的漏极连接，所述第八PMOS管的漏极通过第二电容进而与电源端连接，所述第八PMOS管的栅极与IQ时钟产生器的第二输出端相连接，所述第八PMOS管的源极与地连接，所述第八PMOS管的漏极与增益放大器的输入端连接。

作为本发明的进一步改进，所述副载波解调模块包括第一比较器、第二反相器、第三反相器、第四反相器、第六电阻、第四电容、第一与非门和第二与非门，所述第一比较器的输入端与VGA与带通滤波模块的输出端连接，所述第一比较器的输出端通过第二反相器进而与第一与非门的第一输入端连接，所述第一与非门的输出端与第三反相器的输入端连接，所述第一与非门的输出端与第二与非门的第一输入端连接，所述第三反相器的输出端通过第六电阻进而与第二与非门的第二输入端连接，所述第二与非门的输出端分别与第一与非门的第二输入端和第四反相器的输入端连接，所述第二与非门的第二输入端通过第四电容进而与地连接。

本发明的有益效果是：

本发明一种物联网信息感知SOC芯片的射频模拟前端系统通过发射模块和接收模块有效实现了载波抵消、可变信号带宽、抗邻道干扰的接收机和高邻道抑制、低带外杂散的发射效果，并且本发明能有效减少芯片面积，大大降低芯片功耗。

附图说明

图1是本发明一种物联网信息感知SOC芯片的射频模拟前端系统的原理方框图；

图2是本发明实施例中发射模块的电路原理图；

图3是本发明中启动电路和带隙基准电路的电路原理图；

图4是本发明实施例中Q时钟产生电路的电路原理图；

图5是本发明实施例中去载波电路的电路原理图；

图6是本发明实施例中四相正交时钟产生电路的电路原理图；

图7是本发明实施例中IQ路强弱判定电路的电路原理图；

图8是本发明实施例中副载波解调模块的电路原理图。

具体实施方式

下面结合附图对本发明的具体实施方式作进一步说明：

参考图1，本发明一种物联网信息感知SOC芯片的射频模拟前端系统，包括发射模块、接收模块和LDO模块，所述发射模块包括ASK调制控制模块、功率放大模块和天线匹配电路，所述接收模块包括IQ时钟产生器、四相时钟采样模块、VGA与带通滤波模块、副载波解调模块和IQ路强弱判定模块，所述ASK调制控制模块的输出端通过功率放大模块进而与天线匹配电路的输入端连接，所述IQ时钟产生器的第一输出端与ASK调制控制模块的输入端连接，所述IQ时钟产生器的第二输出端依次通过四相时钟采样模块、VGA与带通滤波模块和副载波解调模块进而与IQ路强弱判定模块的输入端连接，所述LDO模块的输出端与四相时钟采样模块的电源输入端连接。

本发明实施例主要由发射模块和接收模块两大模块组成，其发射模块主要包括ASK调制模块、功率放大模块和匹配调整电路；接收模块主要包括IQ时钟产生器、四相时钟采样模块、VGA与带通滤波模块、副载波解调模块和IQ路强弱判定模块。所述IQ时钟产生器由振荡器和Q时钟产生器组成，所述振荡器采用13.56MHZ振荡器实现，主要用于生成I时钟信号。由于本实施例中SOC芯片采用的是SMIC0.18um工艺，而芯片外部电压由5V供电，为了保证发射端的发射功率，发射端仍由5V供电；为降低整体功耗和版图面积接收模块采用1.8V供电；所以本SOC芯片中还加入了LDO模块，该模块为整个接收模块提供电源电压AVDD，同时为接收模块提供各种所需的基准电压。

接收信号通过包络检测后，只经过后级的滤波和放大电路即恢复出原始的基带信号，因此信号的解调主要依赖于包络检测器和滤波器，这对滤波器提出了较高的要求，而且要求接收的信号具有较高的信噪比，不能实现较微弱信号的解调，从而很大程度上限制了射频识别的距离。本芯片采用的是正交解调的方式来解决该问题，解调所需要的Q时钟由本振时钟经过移相90°产生。为了不影响接收信号的信噪比，对振荡器相位稳定性和边带噪声的要求较高，时钟抖动越小越好。这里采用外置晶体振荡器来产生13.56MHz的本地时钟。

Q时钟产生器主要由延时控制器以及延时阵列组成。其中，延时阵列用于调整Q时钟ClkQ相对于I时钟ClkI的延时，使Q时钟与I时钟相位差为90度；延时控制器用于控制延时阵列中延时单元的接入与否。

芯片上电复位引起reset信号发生变化，或者数字部分控制Calib端口产生一个脉冲信号就会触发Q时钟产生电路。延时控制器内有一个计数器和译码器，Q时钟产生电路启动后，每经过一个I时钟，计数器的数值送到译码器，产生新的延迟阵列控制信号，使Q时钟的相位发生一定的改变。这样经过若干个延时单元后，延时控制器检测到Q时钟与I时钟相位差达180度时，控制器就取计数器数值的一半作为最终的延迟阵列的延迟，并控制延时阵列产生Q时钟。Delay[4:0]信号用于预先设置延迟数值，延迟阵列内共有30组的延时单元，保证了Q时钟与I时钟90度相位差的精度。

所述延时单元主要由2选1多路数据选择器以及反相器组成。延时单元产生一个反相器的延时，该延时由反相器的P管和N管宽长比决定。控制信号的电平决定该延时单元的输入是I时钟，还是上一级延时单元的输出。通过改变串联的延时单元的数目改变总的Q时钟的延时。

参考图2，本实施例中，MPReader、MNReader为发射模块中并联的CMOS功率管，由多个PMOS管和NMOS管组成，并联CMOS管的数目主要由发射模块的信号调制深度决定。将频率为13.56MHz的信号接到MPReader、MNReader的栅极，输出tx信号经过后续电路处理后便可以产生载波，其频率也是13.56MHz。由于信号仍然包含有各种谐波，因此需要由Lemc和Cemc组成的滤波器进一步去除谐波；串联匹配网络电容Csreader和并联匹配网络电容Cpreader共同组成阻抗匹配网络。射频接口电路主要用来匹配天线及阻抗，以及产生谐振并将能量通过互感耦合传递给标签天线，同时还可调节天线品质因子以及传输信号带宽。

其中，芯片内部改变发射功率大小的方法如下：1、改变供电电压的大小，本芯片支持3.3V-5V的工作电压，工作电压越大，其他配置一样的情况下，发射功率越大；2、是通过调整MPReader的大小，调节发射阻抗，来实现发射功率的大小变化，同时这个也是调节ASK调制深度的方法。

进一步作为优选的实施方式，所述LDO模块包括启动电路、带隙基准电路、双电压域基准电流源转化电路、偏置电压产生电路和误差放大运算放大器，所述启动电路的输出端通过带隙基准电路、双电压域基准电流源转化电路和偏置电压产生电路进而与误差放大运算放大器的输入端连接。

参考图3，进一步作为优选的实施方式，所述启动电路包括第一PMOS管P1、第一NMOS管N1和第二NMOS管N2，所述第一PMOS管P1的源极与电源端连接，所述第一PMOS管P1的栅极与第二NMOS管N2的栅极连接，所述第一PMOS管P1的漏极分别与第一NMOS管N1的栅极和第二NMOS管N2的漏极相连接，所述第一NMOS管N1的源极和第二NMOS管N2的源极均与地连接，所述第一NMOS管N1的漏极和第二NMOS管N2的栅极均与带隙基准电路相连接。

进一步作为优选的实施方式，所述带隙基准电路包括第二PMOS管P2、第三PMOS管P3、第四PMOS管P4、第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第一三极管Q1、第二三极管Q2、第一电容C1和第一运算放大器U1，所述第二PMOS管P2的源极、第三PMOS管P3的源极和第四PMOS管P4的源极均与电源端连接，所述第二NMOS管N2的漏极分别与第二PMOS管P2的漏极、第一运算放大器U1的反相输入端和第一三极管Q1的发射极相连接，所述第二NMOS管N2的漏极通过第一电阻R1进而与地连接，所述第一NMOS管N1的漏极分别与第二PMOS管P2的栅极、第三PMOS管P3的栅极、第四PMOS管P4的栅极和第一运算放大器U1的输出端相连接，所述第一运算放大器U1的同相输入端与第三PMOS管P3的漏极连接，所述第三PMOS管P3的漏极通过第二电阻R2进而与第二三极管Q2的发射极连接，所述第三PMOS管P3的漏极通过第三电阻R3进而与地连接，所述第四PMOS管P4的栅极通过第一电容C1进而与地连接，所述第四PMOS管P4的漏极通过第四电阻R4进而与地连接，所述第四PMOS管P4的漏极与双电压域基准电流源转化电路的输入端连接，所述第一三极管Q1的基极、第一三极管Q1的集电极、第二三极管Q2的基极和第二三极管Q2的集电极均与地连接。

其中，所述第一PMOS管P1、第一NMOS管N1和第二NMOS管N2组成了启动电路，接入电源VHD后，随着VHD的升高，第一PMOS管P1的栅源电压VGS逐渐增大，当该电压达到第一PMOS管P1的开启电压VTH时，第一PMOS管P1导通，第一NMOS管N1的栅极电压跟随VDD上升，当第一NMOS管N1的栅源电压达到开启电压，第一NMOS管N1打开将共源共栅结构的第二PMOS管P2、第三PMOS管P3和第四PMOS管P4导通启动，第一PMOS管P1和第二NMOS管N2的栅极电压上升，第二NMOS管N2导通，迅速将第一NMOS管N1的栅极电压拉到0，关闭第一NMOS管N1，启动完成。第一PMOS管P1和第二NMOS管N2属于倒比管，内阻很大，降低启动电路的静态功耗。第一三极管Q1和第二三极管Q2以及第二电阻R2构成了一个PTAT基准电压与绝对温度成正比的电流产生器。通过添加第一电阻R1和第三电阻R3来产生一个CTAT基准电压与绝对温度互补的电流，CTAT电流与PTAT电流求和。随着温度的上升，三极管压降减少，从而使得流过第三电阻R3的电流减少(即符合CTAT)。

进一步作为优选的实施方式，所述四相时钟采样模块包括去载波电路和增益放大器，所述IQ时钟产生器的第二输出端依次通过去载波电路和增益放大器进而与VGA与带通滤波模块相连接。

进一步作为优选的实施方式，所述去载波电路包括第五电阻R5、第一二极管D1、第二二极管D2、第二电容C2、第三电容C3、第五PMOS管P5、第六PMOS管P6、第七PMOS管P7、第八PMOS管P8、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5和第一反相器I1，所述第一二极管D1的正极端和第二二极管D2的正极端均与接收端连接，所述第一二极管D1的正极端通过第五电阻R5进而与第五PMOS管P5的源极，所述第五PMOS管P5的源极通过第三电容C3进而与电源端连接，所述第五PMOS管P5的栅极分别与第六PMOS管P6的栅极、第一反相器I1的输出端和第五NMOS管N5的栅极相连接，所述第五PMOS管P5的漏极分别与第七PMOS管P7的漏极和第三NMOS管N3的源极相连接，所述第六PMOS管P6的漏极分别与第七PMOS管P7的源极和第四NMOS管N4的源极相连接，所述第一反相器I1的输入端分别与第七PMOS管P7的栅极、第三NMOS管N3的栅极和第四NMOS管N4的栅极相连接，所述第三NMOS管N3的漏极与第五NMOS管N5的漏极连接，所述第四NMOS管N4的漏极分别与第五NMOS管N5的源极和第八PMOS管P8的漏极连接，所述第八PMOS管P8的漏极通过第二电容C2进而与电源端连接，所述第八PMOS管P8的栅极与IQ时钟产生器的第二输出端相连接，所述第八PMOS管P8的源极与地连接，所述第八PMOS管P8的漏极与增益放大器的输入端连接。

本实施例中采用两个去载波电路串联实现对CLK1和CLK2信号进行处理，所述去载波电路依据采样定理，采用开关电容采样电路进行解调。采样的过程相当于将基带信号频谱重复复制在整个频率范围内，将采样后的信号经过低通滤波器即可恢复基带数据信号。采样时钟信号对天线信号RX进行采样,采样的时钟频率应高于数据信号频率的两倍才能无失真地恢复数据信号。其中Vmid为VDD和GND的中间直流电平，所有解调的输出信号都将叠加在该直流电平上，相当于交流地；RX为天线的接收信号，C0为采样存储电容，第二电容C2为转移电容；所述第五PMOS管P5、第六PMOS管P6、第七PMOS管P7、第八PMOS管P8、第三NMOS管N3和第四NMOS管N4组成增加虚拟器件的互补高频传输门，CLK1和CLK2为传输门控制端。采样解调的原理为：当CLK1为高电平(持续时间为1/4周期)时，第一个传输门导通采样RX上的信号并将其存储在电容上，经过36.9ns(即半个周期)后CLK2为高电平，而CLK1早就降为低电平，因此第一个传输门截止，第二个传输门导通，将C0上的电荷转移到C1上，完成信号的解调。由于采样时钟的顺序依次为CLK1、CLK3、CLK2和CLK4，因此一个周期内I_channel和Q_channel交替完成各自信号的采样和转移，最终完成载波解调。解调的结果为带有基带信号的副载波信号。

控制开关的采样时钟CLK1和CLK2要相互正交,由于本解调电路采用的是正交解调，所以总共需要四路相互正交的采样时钟信号。本实施例中采用图所示的电路从而产生四相正交时钟信号。

由于采样去载波解调电路所得到的副载波信号幅度较小，需要经过放大以便对其进行进一步的处理。这里采用可变增益放大器(VGA)来实现，增益的控制是通过调整电阻的比例来实现的。图中Vmid为交流地，Amp_out为放大器的输出端，其表达式为：

通过在标准的比例放大器中插入一个传输门来调整电阻的比例。传输门的控制端与数字寄存器相连，以调整后一级比较模块的判决门限，达到最好的接收效果。由于放大器的输入和输出需要通过电阻实现反馈，这里采用共源共栅放大器。

参考图7，本实施例中，IQ路强弱判定电路可以让电路无路在任何相位差的情况下都可以选择最强那一路信号为有效信号，大大提高阅读器性能和稳定性。本实施例中先是对载波进行整形得到方波Vck，对CLKI、CLKQ分别取反得到CLKI_和CLKQ_；将CLKI、CLKQ、CLKI_、CLKQ_分别与Vck相与，得到DI、DQ、NI、NQ波形信号；将脉宽宽度DI、DQ、NI、NQ转换成相应的4个电压值；脉宽宽度就是代表着由天线接收过来的信号和晶振产生的时钟这两者之间存在的相位差。这个是相位差是随机性的，与卡片靠近阅读器的时间点和天线的特性等有非常大的关系。其可以利用脉宽分别控制对同值电容的充放电得到4个电压值，即DI、DQ、NI、NQ都转化有相应的电压值，最后将I、Q两路的两个电压值分别比较，选出较大值，然后将两个较大值再进行比较选出最大值，从而判定出I、Q两路哪路信号较强。

参考图8，进一步作为优选的实施方式，所述副载波解调模块包括第一比较器COM1、第二反相器I2、第三反相器I3、第四反相器I4、第六电阻R6、第四电容C4、第一与非门NAND1和第二与非门NAND2，所述第一比较器COM1的输入端与VGA与带通滤波模块的输出端连接，所述第一比较器COM1的输出端通过第二反相器I2进而与第一与非门NAND1的第一输入端连接，所述第一与非门NAND1的输出端与第三反相器I3的输入端连接，所述第一与非门NAND1的输出端与第二与非门NAND2的第一输入端连接，所述第三反相器I3的输出端通过第六电阻R6进而与第二与非门的第二输入端连接，所述第二与非门NAND2的输出端分别与第一与非门NAND1的第二输入端和第四反相器I4的输入端连接，所述第二与非门NAND2的第二输入端通过第四电容C4进而与地连接。

本实施例中为了兼容低速106K和高速848K的速率，所有支持协议的速率都是在负载波的前提下进行编解码，因此，本发明芯片采用解调副载波的形式来实现兼容。本模块是将VGA放大后的信号，进行解调。采用四路比较器将I路Q路的VGA放大后的输出与参考电平VH、VL分别比较，形成的输出再采用脉宽整形电路将输出脉宽调整至7个时钟周期，脉宽宽度由RC延迟单元决定。将比较器的输出通过RC延迟单元延迟之后取反再与原信号相与，形成一个固定的脉宽，可以实现无论比较器输出的脉宽过宽或者过窄的情况都可以进行有效的整形，从而可以大大降低噪声影响、降低误触发、方便数字电路对信号进行解码，同时能够兼容各个不同发射速率。再由IQ路强弱选择模块选择最强的信号输出。

从上述内容可知，本发明通过发射模块和接收模块有效实现了载波抵消、可变信号带宽、抗邻道干扰的接收机和高邻道抑制、低带外杂散的发射效果，并且本发明能有效减少芯片面积，大大降低芯片功耗。

以上是对本发明的较佳实施进行了具体说明，但本发明创造并不限于所述实施例，熟悉本领域的技术人员在不违背本发明精神的前提下还可做作出种种的等同变形或替换，这些等同的变形或替换均包含在本申请权利要求所限定的范围内。

Claims (5)

1.一种物联网信息感知SOC芯片的射频模拟前端系统，其特征在于：包括发射模块、接收模块和LDO模块，所述发射模块包括ASK调制控制模块、功率放大模块和天线匹配电路，所述接收模块包括IQ时钟产生器、四相时钟采样模块、VGA与带通滤波模块、副载波解调模块和IQ路强弱判定模块，所述ASK调制控制模块的输出端通过功率放大模块进而与天线匹配电路的输入端连接，所述IQ时钟产生器的第一输出端与ASK调制控制模块的输入端连接，所述IQ时钟产生器的第二输出端依次通过四相时钟采样模块、VGA与带通滤波模块和副载波解调模块进而与IQ路强弱判定模块的输入端连接，所述LDO模块的输出端与四相时钟采样模块的电源输入端连接；

所述LDO模块包括启动电路、带隙基准电路、双电压域基准电流源转化电路、偏置电压产生电路和误差放大运算放大器，所述启动电路的输出端通过带隙基准电路、双电压域基准电流源转化电路和偏置电压产生电路进而与误差放大运算放大器的输入端连接；

所述四相时钟采样模块包括去载波电路和增益放大器，所述IQ时钟产生器的第二输出端依次通过去载波电路和增益放大器进而与VGA与带通滤波模块相连接。

2.根据权利要求1所述的一种物联网信息感知SOC芯片的射频模拟前端系统，其特征在于：所述启动电路包括第一PMOS管、第一NMOS管和第二NMOS管，所述第一PMOS管的源极与电源端连接，所述第一PMOS管的栅极与第二NMOS管的栅极连接，所述第一PMOS管的漏极分别与第一NMOS管的栅极和第二NMOS管的漏极相连接，所述第一NMOS管的源极和第二NMOS管的源极均与地连接，所述第一NMOS管的漏极和第二NMOS管的栅极均与带隙基准电路相连接。

3.根据权利要求2所述的一种物联网信息感知SOC芯片的射频模拟前端系统，其特征在于：所述带隙基准电路包括第二PMOS管、第三PMOS管、第四PMOS管、第一电阻、第二电阻、第三电阻、第四电阻、第一三极管、第二三极管、第一电容和第一运算放大器，所述第二PMOS管的源极、第三PMOS管的源极和第四PMOS管的源极均与电源端连接，所述第二NMOS管的漏极分别与第二PMOS管的漏极、第一运算放大器的反相输入端和第一三极管的发射极相连接，所述第二NMOS管的漏极通过第一电阻进而与地连接，所述第一NMOS管的漏极分别与第二PMOS管的栅极、第三PMOS管的栅极、第四PMOS管的栅极和第一运算放大器的输出端相连接，所述第一运算放大器的同相输入端与第三PMOS管的漏极连接，所述第三PMOS管的漏极通过第二电阻进而与第二三极管的发射极连接，所述第三PMOS管的漏极通过第三电阻进而与地连接，所述第四PMOS管的栅极通过第一电容进而与地连接，所述第四PMOS管的漏极通过第四电阻进而与地连接，所述第四PMOS管的漏极与双电压域基准电流源转化电路的输入端连接，所述第一三极管的基极、第一三极管的集电极、第二三极管的基极和第二三极管的集电极均与地连接。

4.根据权利要求1所述的一种物联网信息感知SOC芯片的射频模拟前端系统，其特征在于：所述去载波电路包括第五电阻、第一二极管、第二二极管、第二电容、第三电容、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第三NMOS管、第四NMOS管、第五NMSO管和第一反相器，所述第一二极管的正极端和第二二极管的正极端均与接收端连接，所述第一二极管的正极端通过第五电阻进而与第五PMOS管的源极，所述第五PMOS管的源极通过第三电容进而与电源端连接，所述第五PMOS管的栅极分别与第六PMOS管的栅极、第一反相器的输出端和第五NMOS管的栅极相连接，所述第五PMOS管的漏极分别与第七PMOS管的漏极和第三NMOS管的源极相连接，所述第六PMOS管的漏极分别与第七PMOS管的源极和第四NMOS管的源极相连接，所述第一反相器的输入端分别与第七PMOS管的栅极、第三NMOS管的栅极和第四NMOS管的栅极相连接，所述第三NMOS管的漏极与第五NMOS管的漏极连接，所述第四NMOS管的漏极分别与第五NMOS管的源极和第八PMOS管的漏极连接，所述第八PMOS管的漏极通过第二电容进而与电源端连接，所述第八PMOS管的栅极与IQ时钟产生器的第二输出端相连接，所述第八PMOS管的源极与地连接，所述第八PMOS管的漏极与增益放大器的输入端连接。

5.根据权利要求1所述的一种物联网信息感知SOC芯片的射频模拟前端系统，其特征在于：所述副载波解调模块包括第一比较器、第二反相器、第三反相器、第四反相器、第六电阻、第四电容、第一与非门和第二与非门，所述第一比较器的输入端与VGA与带通滤波模块的输出端连接，所述第一比较器的输出端通过第二反相器进而与第一与非门的第一输入端连接，所述第一与非门的输出端与第三反相器的输入端连接，所述第一与非门的输出端与第二与非门的第一输入端连接，所述第三反相器的输出端通过第六电阻进而与第二与非门的第二输入端连接，所述第二与非门的输出端分别与第一与非门的第二输入端和第四反相器的输入端连接，所述第二与非门的第二输入端通过第四电容进而与地连接。