CN109585388B - 具有带有腔体的TIV的InFO-POP结构 - Google Patents

具有带有腔体的TIV的InFO-POP结构 Download PDF

Info

Publication number
CN109585388B
CN109585388B CN201810717245.4A CN201810717245A CN109585388B CN 109585388 B CN109585388 B CN 109585388B CN 201810717245 A CN201810717245 A CN 201810717245A CN 109585388 B CN109585388 B CN 109585388B
Authority
CN
China
Prior art keywords
metal
metal pillar
package
recessed
top surface
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201810717245.4A
Other languages
English (en)
Other versions
CN109585388A (zh
Inventor
林俊成
余振华
蔡柏豪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN109585388A publication Critical patent/CN109585388A/zh
Application granted granted Critical
Publication of CN109585388B publication Critical patent/CN109585388B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68359—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68372—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to support a device or wafer when forming electrical connections thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H01L2224/21—Structure, shape, material or disposition of high density interconnect preforms of an individual HDI interconnect
    • H01L2224/214—Connecting portions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06568—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

一种形成封装件的方法，包括：分布位于载体上方的牺牲区域；形成位于载体上方的金属柱。金属柱与牺牲区域的至少一部分重叠。该方法还包括：将金属柱和牺牲区域包封在包封材料中；从载体上卸下金属柱、牺牲区域和包封材料；以及去除牺牲区域的至少一部分，以形成从包封材料的表面水平延伸至包封材料内的凹槽。本发明实施例涉及具有带有腔体的TIV的InFO‑POP结构。

Description

具有带有腔体的TIV的InFO-POP结构
技术领域
本发明实施例涉及具有带有腔体的TIV的InFO-POP结构。
背景技术
随着半导体技术的发展，半导体芯片/管芯正变得越来越小。同时，更多功能需要集成在半导体管芯内。因此，半导体管芯需要将越来越多的I/O焊盘封装在更小的区域内，并且因此I/O焊盘的密度随着时间的推移快速提高。结果，半导体管芯的封装变得更加困难，这会对封装产量产生不利影响。
传统的封装技术可以划分为两类。在第一类中，晶圆上的管芯在它们被切割之前封装。这种封装技术具有一些有利的特征，诸如更高的生产量和更低的成本。此外，需要较少的底部填充物或模塑料。然而，这种封装技术还具有缺陷。由于管芯的尺寸正变得越来越小，并且相应的封装件仅可以是扇入型封装件，其中，每个管芯的I/O焊盘限制于直接位于相应的管芯的表面上方的区域。由于管芯的面积有限，I/O焊盘的数量由于I/O焊盘的间距的限制而受到限制。如果焊盘的间距减小，可能会发生焊料桥接。此外，在固定的球尺寸需求下，焊球必须具有特定尺寸，这进而限制可以封装在管芯表面上的焊球的数量。
在另一类封装中，在封装管芯之前从晶圆锯切管芯。这种封装技术的有利特征在于可能形成扇出封装件，这意味着管芯上的I/O焊盘可以被重新分布至比管芯更大的区域，并且因此可以增加封装在管芯表面上的I/O焊盘的数量。该封装技术的另一有利特征是封装“已知良好的管芯”，以及丢弃有缺陷的管芯，因此不在有缺陷的管芯上浪费成本和精力。
发明内容
根据本发明的一些实施例，提供了一种封装件，包括：第一芯片；多个金属柱，围绕所述第一芯片，其中，所述多个金属柱包括凹进的第一金属柱；包封材料，围绕所述第一芯片和所述多个金属柱，其中，所述凹进的第一金属柱的顶面包括低于所述包封材料的顶面水平的第一部分；重分布结构，位于所述第一芯片和所述多个金属柱下面，并电连接至所述第一芯片和所述多个金属柱；多个连接焊盘，位于所述重分布结构下面，并电连接至所述重分布结构；以及第二芯片，电连接至所述凹进的第一金属柱。
根据本发明的另一些实施例，还提供了一种形成封装件的方法，包括：在载体上方形成牺牲区域；在所述载体上方形成金属柱，其中，所述金属柱与所述牺牲区域的至少一部分重叠；将所述金属柱和所述牺牲区域包封在包封材料中；从所述载体上分离所述金属柱、所述牺牲区域和所述包封材料；以及去除牺牲区域的至少一部分，以形成从所述包封材料的表面水平延伸至所述包封材料内的凹槽。
根据本发明的又一些实施例，还提供了一种封装件，包括：包封材料；金属柱，位于所述包封材料中；焊料区域，包括从所述包封材料的顶面延伸至所述金属柱内的第一部分，其中，所述金属柱的部分环绕所述焊料区域的第一部分；以及器件管芯，位于所述包封材料中。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以最佳地理解本发明的各方面。应该强调的是，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚地讨论，各个部件的尺寸可以任意地增加或减少。
图1、图2A和图3至18示出了根据一些实施例的形成封装件的中间阶段的截面图。
图2B示出了根据一些实施例的分布聚合物点的透视图。
图19示出了根据一些实施例的通孔中的凹槽的俯视图。
图20至图26示出了根据一些实施例的封装件中的一些凹槽的截面图。
图27A和图27B分别示出了根据一些实施例的封装件中的细长凹槽的俯视图和截面图。
图28A和图28B分别示出了根据一些实施例的细长光刻胶的截面图和俯视图。
图29和图30分别示出了根据一些实施例的通孔中的聚合物点和凹槽的细节。
图31示出了根据一些实施例的用于形成封装件的工艺流程。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。以下描述组件和布置的具体实例以简化本发明。当然，这些仅仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件形成为直接接触的实施例，并且也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个实例中重复参考标号和/或字符。该重复是出于简明和清楚的目的，而其本身并未指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在...下面”、“在...下方”、“下部”、“在...上面”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对位置术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且本文使用的空间相对描述符可以同样地作相应的解释。
根据各个示例性实施例，提供了一种集成的扇出(InFO)封装件及其形成方法。根据一些实施例，示出了形成InFO封装件的中间阶段。讨论了一些实施例的一些变形例。在全部附图和说明性实施例中，相同的参考标号用于指示相同的元件。
图1、图2A和图3至18示出了根据一些实施例的形成封装件的中间阶段的截面图。图1至图18所示的工艺也在图31所示的工艺流程400中示意性地示出。
参考图1，提供载体20，并在载体20上喷涂离型膜22。相应的步骤在图31所示的工艺流程中示出为步骤402。载体20可以是玻璃载体、陶瓷载体、有机载体等。离型膜22与载体20的顶面物理接触。离型膜22可以由光热转换(LTHC)涂层材料形成。可以通过涂布将离型膜22施加到载体20上。根据本发明的一些实施例，LTHC涂层材料能够在光/辐射(诸如激光)的热量下分解，因此LTHC涂层材料能够从形成在其上的结构释放载体20。根据本发明的一些实施例，LTHC涂层材料22包括碳黑(碳颗粒)、溶剂、硅填充物、和/或环氧树脂。环氧树脂可以包括聚酰亚胺或另一种聚合物，诸如丙烯酸树脂。LTHC涂层材料22可以以可流动的形式喷涂，然后被固化，例如在紫外(UV)光下。
根据一些实施例，如图1所示，在LTHC涂层材料22上形成聚合物缓冲层23。根据一些实施例，聚合物缓冲层23由聚苯并恶唑(PBO)、聚酰亚胺、苯并环丁烯(BCB)或另一种适当的聚合物形成。根据可选实施例，不形成聚合物缓冲层23。因此，使用虚线示出聚合物缓冲层23，以指示可以形成聚合物缓冲层23，也可以不形成聚合物缓冲层23。
图2A至图7示出了金属柱36的形成。因为金属柱36可以穿透随后分配的包封材料，所以在整个说明书中，金属柱36可选地被称为通孔36。
参考图2A，形成牺牲材料/点24。根据本发明的一些实施例，牺牲点24由聚合物形成，该聚合物可由丙烯酸、环氧树脂、PBO、聚酰亚胺等形成。牺牲点24也可以由模塑料、液体或凝胶型的管芯附接膜、底部填充物、模制底部填充物等形成。因此，在下文中，牺牲点24可选地被称为聚合物点，但是也可以使用除聚合物以外的其他材料。相应的步骤在图31所示的工艺流程中示出为步骤404。
根据本发明的一些实施例，通过分布、网板印刷等形成聚合物点24。当分布或印刷时，聚合物点24可以是具有高粘度的微流动性的。因此，在分布或印刷之后，聚合物点的顶部和侧壁形状变得平滑并且弯曲。图29示出了聚合物点24的放大视图。根据本发明的一些实施例，聚合物点24的宽度W1在约100μm至约170μm之间的范围内，聚合物点24的高度H1可以是在约5μm至约100μm之间的范围内。
根据本发明的一些实施例，聚合物点24由分布器26分布(图2A)，然后使用固化单元28固化，固化单元28可以通过紫外线(UV)固化、热固化等来固化聚合物点24。通过持续固化聚合物点24，而不是在载体20上分布所有的聚合物点24之后同时固化所有的聚合物点，使得在聚合物点24的分布和固化之间存在均匀的时间间隔。均匀的时间间隔导致聚合物点24的基本上均匀的宽度和基本上均匀的高度，所以聚合物点24的形状是均匀的。否则，较长的间隔可能导致聚合物点24塌陷更多，其将导致更大的宽度W1和更小的高度H1。
图2B示出了在分布中的聚合物点24的透视图。根据本发明的一些实施例，分布器26和固化单元28被控制为具有均匀的间隔，并且固化单元28跟随分布器26的移动。因此，在分布聚合物点24之后的固定时间间隔之后，固化单元28移动到分布的聚合物点24的顶部以固化聚合物点24。将聚合物点24分布到将要形成金属柱的位置。
根据本发明的可选实施例，聚合物点24由光刻胶形成，并且形成工艺包括分布光刻胶、使用光刻掩模对光刻胶进行曝光、以及显影光刻胶。光刻胶的剩余部分是聚合物点24。得到的聚合物点24可具有基本上直的并且垂直的边缘，图28A示意性地示出了聚合物点24。
牺牲点可以形成为带，而不是离散的点。因此，形成聚合物带。图28B示出了示例性聚合物带24的俯视图。根据一些实施例，聚合物带24形成为细长的带或者形成为块。如图28B所示，聚合物带也可以具有环的形状。可以理解，如图28B所示的聚合物带24的图案可以在载体20(图2A)上重复以形成阵列，每个阵列用于形成图18所示的一个封装件。
参考图3，例如通过物理气相沉积(PVD)等形成金属晶种层30。相应的步骤在图31所示的工艺流程中示出为步骤406。根据本发明的一些实施例，金属晶种层30在聚合物缓冲层23和聚合物点24上方并与其接触。根据本发明的可选实施例，LTHC涂层22和金属晶种层30之间不形成缓冲层23，因此金属晶种层30与LTHC涂层材料22物理接触。根据本发明的一些实施例，金属晶种层30包括钛层30A(如放大区域所示)和在钛层30A上方的铜层30B。根据本发明的可选实施例，金属晶种层30包括与LTHC涂层22接触的铜层。金属晶种层30是基本上共形的膜，并且因此金属晶种层30的在聚合物点24上的部分的轮廓跟随聚合物点24的轮廓。
图4、图5A、图5B、图6A、图6B、和图6C示出了金属柱36的形成。相应的步骤在图31所示的工艺流程中示出为步骤408。参考图4，形成图案化的掩模32。图案化的掩模32可以由光刻胶形成，并且以下被称为光刻胶32。图案化的光刻胶32的形成包括分布毯式光刻胶，并且使用光刻掩模(未示出)对光刻胶32执行曝光。在随后的显影之后，开口34形成在光刻胶32中。通过开口34暴露金属晶种层30的一些部分。根据本发明的一些实施例，开口34比聚合物点24宽，并且开口34的宽度W2大于聚合物点24的宽度W1。根据本发明的可选实施例，开口34比聚合物点24窄。
接下来，如图5A所示，通过在开口34中镀金属材料形成金属柱36。因为金属柱36将穿透随后形成的最终的封装件中的包封材料(可以是模塑料)，所以金属柱36可选地被称为通孔或模制通孔。镀的金属材料可以是铜或铜合金。金属柱36的顶面低于光刻胶32的顶面，使得金属柱36的形状由开口34限定。金属柱36可具有基本上垂直并且直的边缘。可选的，在截面图中，金属柱36可以具有沙漏形状，金属柱36的中部比相应的顶部和底部窄。
在图5A中，金属柱36的宽度W2大于聚合物点24的宽度，并且因此金属柱36延伸超过聚合物点24的边缘。图5B示出了根据一些实施例的结构，其中聚合物点24的宽度W1大于金属柱36的宽度，因此聚合物点24延伸超过相应的金属柱36的边缘。
在随后的步骤中，去除光刻胶32，因此暴露下面的金属晶种层30的部分。然后在蚀刻步骤中(例如，在各向异性或各向同性蚀刻步骤中)去除金属晶种层30的暴露部分。从而剩余的晶种层30的边缘与相应的金属柱36的重叠部分齐平。图6A示出了得到的示例性金属柱36。在整个说明书中，金属晶种层30的剩余部分可以认为是金属柱36的部分或不属于金属柱36的部分。金属柱36的俯视图形状包括但不限于圆形、椭圆、矩形、六边形、八边形等。在形成金属柱36之后，可以暴露LTHC涂层材料22或缓冲层23。
图6B和图6C示出了其中聚合物点24比相应的上面的通孔36宽的一些实施例。在图6B中，在蚀刻金属晶种层30时，不蚀刻聚合物点24的延伸超过通孔36的部分，并且剩余的聚合物点24保持宽于相应的上面的通孔36的宽度。在图6C中，在蚀刻金属晶种层30时，也蚀刻聚合物点24的延伸超过通孔36的部分，并且因此聚合物点24具有与相应的上面的通孔36的边缘齐平的边缘。
图7示出了封装组件38的放置/附接。相应的步骤在图31所示的工艺流程中示出为步骤410。封装组件38可以是器件管芯，因此为了简明，封装组件38以下被称为器件管芯38，而封装组件38也可以是另一种类型的封装组件，诸如封装件、存储器堆叠件等。器件管芯38通过管芯附接膜(DAF)39附接至LTHC涂层材料22或缓冲层23，该管芯附接膜39是在将器件管芯38放置在LTHC涂层22上之前预先附接在器件管芯38上的粘合膜。因此，在附接至LTHC涂层材料22之前，DAF 39和器件管芯38是结合在一起的集成件。器件管芯38可以包括半导体衬底41，半导体衬底41具有与DAF39物理接触的背面(朝下的表面)。器件管芯38在半导体衬底的正面(朝上的表面)处可以包括集成电路器件(诸如包括例如晶体管的有源器件，未示出)。根据本发明的一些实施例，器件管芯38是逻辑管芯，逻辑管芯可以是中央处理单元(CPU)管芯、图形处理单元(GPU)管芯、移动应用管芯、微控制单元(MCU)管芯、输入输出(IO)管芯、基带(BB)管芯、或应用处理器(AP)管芯。
根据一些示例性的实施例，金属柱42(诸如铜柱)预先形成为器件管芯38的一部分，金属柱42电耦接至器件管芯38中的诸如晶体管(未示出)的集成电路器件。根据本发明的一些实施例，诸如聚合物的介电材料填充相邻的金属柱42之间的间隙，以形成顶部介电层44。顶部介电层44还可包括覆盖并保护金属柱42的部分(由虚线43表示)。根据本发明的一些实施例，聚合物层44可由PBO或聚酰亚胺形成。
接下来，如图8所示，器件管芯38和金属柱36包封在包封材料48中。相应的步骤在图31所示的工艺流程中示出为步骤412。包封材料48填充相邻的通孔36之间的间隙以及通孔36和器件管芯38之间的间隙。包封材料48可以包括模塑料、模制底部填充物、环氧树脂、和/或树脂。包封材料48的顶面高于金属柱42的顶端。当由模塑料形成时，包封材料48可以包括基底材料以及位于基底材料中的填充颗粒，基底材料可以是聚合物、树脂、环氧树脂等。填充颗粒可以是SiO2、Al2O3、硅等的介电颗粒，并且可以具有球形形状。而且，球形的填充颗粒可以具有多个不同的直径。
在随后的步骤中，如图9所示，执行诸如化学机械抛光(CMP)工艺或机械研磨工艺的平坦化工艺以减薄包封材料48和介电层44，直到暴露通孔36和金属柱42。相应的步骤在图31所示的工艺流程中示出为步骤412。由于平坦化工艺，通孔36的顶端与金属柱42的顶面基本上齐平(共面)，并且通孔36的顶端与包封材料48的顶面基本上共面。
图10至图14示出了重分布线(RDL)的形成。相应的步骤在图31所示的工艺流程中示出为步骤414。图10和图11示出了RDL的第一层和相应的介电层的形成。参考图10，形成介电层50。根据本发明的一些实施例，介电层50由聚合物形成，诸如PBO、聚酰亚胺等。形成方法包括以流动形式涂布介电层50，然后固化介电层50。根据本发明的可选实施例，介电层50由无机介电材料形成，诸如氮化硅、氧化硅等。形成方法可以包括化学气相沉积(CVD)、原子层沉积(ALD)、等离子体增强化学气相沉积(PECVD)、或其他适当的沉积方法。然后例如通过光刻工艺形成开口52。根据一些实施例，其中介电层50由诸如PBO或聚酰亚胺的光敏材料形成，开口52的形成包含使用光刻掩模(未示出)曝光、以及显影步骤。通过开口52暴露通孔36和金属柱42。
接下来，参考图11，在介电层50上方形成RDL 54。RDL 54包括形成在介电层50中以连接至金属柱42和通孔36的通孔54A、以及在介电层50上方的金属迹线(金属线)54B。根据本发明的一些实施例，在镀工艺中形成RDL 54(包括54A和54B)，镀工艺包括沉积金属晶种层(未示出)、在金属晶种层上方形成并图案化光刻胶(未示出)、以及在金属晶种层上方镀诸如铜和/或铝的金属材料。金属晶种层和镀的金属材料可以由相同的材料或不同的材料形成。然后去除图案化的光刻胶，随后蚀刻先前由图案化的光刻胶覆盖的金属晶种层的部分。虽然未示出，但是从开口52生长的部分RDL 54的顶面可以是凹进的，并且低于直接覆盖介电层50的RDL 54的部分。
参考图12，根据本发明的一些实施例，在图11所示的结构上形成介电层58，随后在介电层58中形成开口(由RDL 60填充)。从而通过开口被暴露RDL 54的一些部分。介电层58可以由用于形成介电层50的相同候选材料中选择的材料形成，介电层58可以包括PBO、聚酰亚胺、BCB、或其他的有机或无机材料。然后形成RDL 60。RDL 60也包括延伸至介电层58中的开口内以接触RDL 54的通孔部分、以及直接在介电层58上方的金属线部分。RDL 60的形成可与RDL 54的形成相同，RDL 60的形成包括形成晶种层、形成图案化的掩模、镀RDL 60、以及然后去除图案化的掩模和晶种层的不期望的部分。
图13示出了在介电层58和RDL 60上方的介电层62和RDL 64的形成。介电层62可以由用于形成介电层50和60的同一组候选材料中选择的材料形成。RDL 64也可以由金属或金属合金形成，包括铝、铜、钨或它们的合金。可以理解，尽管在示出的示例性实施例中，形成了三层的RDL(54、60和64)，但是封装件可以具有任意数量的RDL层，诸如一层、两层、或多于三层。
图14示出了根据一些示例性实施例的介电层66、凸块下金属(UBM)68、和电连接件70的形成。介电层66可以由用于形成介电层50、58、62和66的同一组候选材料中选择的材料形成。例如，介电层66可以使用PBO、聚酰亚胺、或BCB形成。在介电层66中形成开口以暴露下面的金属焊盘，在示出的示例性实施例中，金属焊盘是RDL64的一部分。根据本发明的一些实施例，UBM 68形成为延伸至介电层66中的开口内以接触RDL 64中的金属焊盘。UBM 68可以由镍、铜、钛或它们的多层形成。根据一些示例性实施例，UBM 68包括钛层和在钛层上方的铜层。
然后形成电连接件70。相应的步骤在图31所示的工艺流程中示出为步骤416。电连接件70的形成可以包括在UBM 68的暴露部分上放置焊球、然后回流焊球，因此电连接件70是焊料区域。根据本发明的可选实施例，电连接件70的形成包括执行镀步骤以在UBM 68上方形成焊料层、然后回流焊料层。电连接件70也可包括(也可以通过镀形成的)非焊料金属柱、或者在非焊料金属柱上方的金属柱和焊帽。在整个说明书中，包括离型膜22和上面的结构的结构一起被称为封装件100，封装件100是包括多个器件管芯38的复合晶圆(以下也称为复合晶圆100)。
接下来，参考图15，将复合晶圆100放置在带74上，该带74附接至框架76。根据本发明的一些实施例，电连接件70与带74接触。然后，例如通过将辐射(诸如激光束)投射在LTHC涂层材料22上，并且辐射穿过透明载体20，然后将复合晶圆100与载体20(图14)分离。相应的步骤在图31所示的工艺流程中示出为步骤418。结果，LTHC涂层材料22响应于辐射引入的热量而分解。从而载体20可以从分解的LTHC涂层材料22上剥离下来，因此复合晶圆100与载体20分离(卸下)。然后例如通过等离子体清洁步骤，去除LTHC涂层材料22的残余物。得到的复合晶圆100如图15所示。
根据本发明的一些实施例，如图14所示，其中形成了聚合物缓冲层23，聚合物缓冲层23暴露在复合晶圆100的顶上。蚀刻聚合物缓冲层23，得到的结构如图15所示。根据本发明的可选实施例，不形成聚合物缓冲层23。如图15所示，暴露通孔32、聚合物点24、包封材料48、和DAF 38。暴露的聚合物点24从通孔36的顶面向下延伸。
接下来，去除聚合物点24，从而形成延伸至通孔36内的凹槽79。得到的结构如图16所示。相应的步骤在图31所示的工艺流程中示出为步骤420。根据本发明的一些实施例，使用激光钻孔和/或蚀刻去除聚合物点24。例如，可以执行激光钻孔去除等聚合物点24，随后进行等离子清洁或湿清洁。可以使用低能量来执行激光钻孔，从而去除聚合物点24，而不损坏通孔36的金属部分。可选的，去除聚合物点24和金属晶种层30中钛层的下面的部分，而不损坏通孔36的铜部分。等离子体清洁用于清洁残余物，可以使用由工艺气体(包括CF4、O2、或CF4和O2的混合物)产生的等离子体执行等离子体清洁。可以使用异丙醇(IPA)、四甲基氢氧化铵(TMAH)、HF等来执行湿清洗。
根据本发明的一些实施例，通过包括干法蚀刻或湿法蚀刻的蚀刻去除聚合物点24。由去除聚合物点24留下的间隔形成凹槽79。根据聚合物点24的材料选择蚀刻化学品(蚀刻气体或蚀刻溶液)。在蚀刻聚合物点24之后，蚀刻晶种层30中的钛层30A(图3)。由于钛具有比铜更高的电阻率，所以通过除去钛层，具有低于钛层的电阻率的通孔36的铜部分被暴露。因此，可以建立具有较低电阻的与通孔36的连接。根据本发明的一些实施例，通过使用氟化氢(HF)溶液、磷酸、或HF和磷酸的混合物的湿法蚀刻来执行钛层30A的蚀刻。也可以使用干法蚀刻来执行蚀刻。
凹槽79的深度D1可以基本上等于聚合物点24的高度H1(图29)，凹槽79的深度D1可以在约5μm至约50μm之间的范围内。比率D1/H2可以在约0.03至约0.3之间的范围内，其中H2是通孔36的高度。凹槽的宽度W1可以在约120μm至约170μm之间的范围内。
在聚合物点24的蚀刻或清洁期间，也可以蚀刻并凹进包封材料48和DAF 39。蚀刻速率取决于包封材料48和DAF 39的材料以及蚀刻化学品的类型。结果，DAF 39可以被部分蚀刻(并因此凹进)或完全去除。也可以凹进包封材料48，因此包封材料48的顶面可以比通孔36的顶面凹进得更低。图16示意性示出了虚线78，虚线78表示凹进的包封材料48的可能的顶面水平。包封材料48的凹进的顶面也可以处于比示出的虚线78更高的任何水平。由于包封材料48的凹进，通孔36的高度H2可以大于包封材料48的高度H3。
在图16中，示出的虚线81是表示钛层和下面的通孔36的含铜部分之间的交界面。虚线81指示钛层可以存在或可以不存在。
同样如图16所示，复合晶圆100包括多个彼此相同的封装件100'，每个封装件100'包括多个通孔36和一个(或多个)器件管芯38。
图17示出了多个封装件200(具有示出的一个封装件200)接合至封装件100'，因此形成多个相同的叠层封装(PoP)结构/封装件300。相应的步骤在图31所示的工艺流程中示出为步骤422。通过焊料区域80来执行接合，该焊料区域80使通孔36连接至上面的封装件200中的金属焊盘206。焊料区域80延伸至凹槽79内，并且可以(或可以不)与通孔36的顶面接触，该通孔36的顶面围绕凹槽79(图16)。根据本发明的一些实施例，封装件200包括封装衬底204和器件管芯202，该器件管芯202可以是诸如静态随机存取存储器(SRAM)管芯、动态随机存取存储器(DRAM)管芯等的存储器管芯。底部填充物208也设置在封装件200和下面的封装件100'之间的间隙内，并且被固化。
接下来，同样如图17所示，执行分割(管芯锯切)工艺以将复合晶圆100和上面的封装件200分离成彼此相同的单个封装件300。相应的步骤在图31所示的工艺流程中示出为步骤424。可以在带74上执行分割。可以使用刀片来执行分割，或者可以使用激光进行预切槽从而形成沟槽、然后使用刀片来切穿对应的沟槽来执行分割。
图18示出了分割的封装件300通过焊料区域70与封装组件86接合。根据本发明的一些实施例，封装组件86是封装衬底，该封装衬底可以是无芯衬底或是有芯衬底。根据本发明的其他实施例，封装组件86是印刷电路板或封装件。焊料区域70可以接合至封装组件86中的接合焊盘88。
图19至图26示出了根据本发明的一些实施例的通孔36位于通孔36或包封材料48中的对应的凹槽79。为了简明，未示出填充凹槽79的焊料区域80(图18)，而焊料区域是存在的。图19示出了通孔36和凹槽79的俯视图。通孔36的一些顶部形成围绕凹槽79的环。凹槽79和通孔36的俯视图形状包括但不限于圆形、正方形、椭圆形、六边形、八边形等。图19所示的俯视图可以从图20至图22所示的结构获得。凹槽79的宽度W1可以小于通孔36的宽度W2。宽度W1和宽度W2可以是凹槽79和通孔36具有的圆形俯视图形状的直径。
图20示出了根据本发明的一些实施例的通孔36。凹槽79延伸至通孔36内，由于圆形的聚合物点24(图7和图29)，凹槽79具有圆形的底面和侧壁。钛层30A位于通孔36的顶上，并围绕凹槽79。钛层30A是最初的晶种层30(图3)的剩余部分。由于在聚合物去除工艺中，延伸至凹槽79内的部分钛层30A已经被去除(可以通过激光钻孔去除)，所以没有钛层延伸至凹槽79内。
图21示出了根据本发明的一些实施例的通孔36。凹槽79延伸至通孔36内，由于圆形的聚合物点24(图7和图29)，凹槽79具有圆形的底面和侧壁。没有钛层留在通孔36的顶上。例如，在聚合物去除工艺期间或之后，金属晶种层中的钛层(图3)可通过蚀刻被去除。
图22示出了根据本发明的一些实施例的通孔36。凹槽79延伸至通孔36内，并具有基本上直的并且垂直的侧壁。此外，凹槽79的底面可以基本上是平坦的。根据这些实施例，可以通过使用图案化的光刻胶形成聚合物点来形成凹槽79。没有钛层留在通孔36的顶上。例如，在聚合物去除工艺期间或之后，金属晶种层中的钛层可通过蚀刻被去除。
图23至图26示出了根据本发明的一些实施例的通孔36和凹槽79，其中聚合物点比对应的通孔36宽。例如，形成过程可以在图5B中找到。而且，根据本发明的一些实施例，包封材料48的顶面高于通孔36的顶端/顶面，因此凹槽79由包封材料48限定并暴露。
图23示出了根据本发明的一些实施例的通孔36和凹槽79。根据这些实施例，在通孔36的顶面上不存在钛层。通孔36的顶面是圆形的，并且通孔36的顶面可以(或可以不)连续地连接至包封材料48的围绕部分的顶面。可以使用图6B所示的工艺形成图23所示的结构。
图24示出了根据本发明的一些实施例的通孔36和凹槽79。根据这些实施例，通孔36的顶面处没有钛层。通孔36的顶面基本上是平坦的，并且可以(或可以不)连续地连接至包封材料48的围绕部分的基本上平坦的顶面。根据这些实施例，也可以通过使用图案化的光刻胶作为牺牲点来形成凹槽79。可以使用图6B所示的工艺形成图24所示的结构(除了聚合物点24具有垂直侧壁和平坦顶面以外)。
图25示出了根据本发明的一些实施例的通孔36和凹槽79。根据这些实施例，聚合物点24具有保留在最终结构中(如图18所示)并延伸超过通孔36的边缘的剩余部分。剩余的聚合物点24与焊料区域80接触(图18)。可以使用图6B中所示的工艺形成图25所示的结构。在图25中，钛层30A具有与聚合物点24重叠的部分，该部分还与通孔36重叠。钛层30A的其他部分已经在图6B所示的工艺或图16所示的工艺中被去除。
图26示出了根据本发明的一些实施例的通孔36和凹槽79。根据这些实施例，聚合物点24具有保留在最终结构(如图18所示)中的剩余部分，并且剩余的聚合物点24的边缘与通孔36的边缘齐平。剩余的聚合物点24与焊料区域80(图18)接触。可以使用图6C所示的工艺形成图26所示的结构。在图26中，钛层30A具有与聚合物点24重叠的一些部分，这些部分还与通孔36重叠。钛层30A的其它部分已经在图6C所示的工艺或图16所示的工艺中被去除。
图27A和27B示出了根据一些实施例的封装件的俯视图和截面图。参考图27A，示出了封装件100'的俯视图，包封材料48具有形成为细长带的凹槽79。通孔36暴露在细长凹槽带79下。根据一些实施例，细长凹槽带79互连以形成凹槽环，图27A示出了两个凹槽环作为示例。
图27B示出了图27A所示结构的截面图，其中截面图从包含图27A中的线27B-27B的平面获得。如图27B所示，凹槽79在多个通孔36上方延伸。可以认为，由每个通孔36形成的凹槽79是互连的，没有包封材料48将凹槽分隔开。还示出了用于将通孔36连接至封装组件200的焊料区域80。
用于形成图27A和图27B中的凹槽带或环79的工艺可以包括形成光刻胶带或环作为牺牲/聚合物点。例如，除了图2A和图2B所示的聚合物点24被图28A和图28B所示的光刻胶24代替以外，形成包括凹槽环的封装件的示例性工艺可以基本上与图1至图18中所示和描述的相同。图28A示出了光刻胶24的截面图，光刻胶24具有基本上直的并且垂直的边缘、以及基本上平坦的顶面。图28B示出了形成为环的光刻胶24的俯视图。光刻胶24的材料与图5A中的光刻胶32的材料不同，因此在蚀刻金属晶种层的步骤(图6B)中，光刻胶24未被蚀刻。如图27A和图27B所示，光刻胶24的环最终形成凹槽79。
图29详细示出了示例性聚合物点24的截面图。由于流动性和高粘度，聚合物点24的顶部是弯曲的并且是圆形的。聚合物点的顶面具有圆形的部分24A。表面部分24B具有比顶部24A更大的斜率。部分24C的斜率减小到低于部分24B的斜率。图30示出了由于聚合物点24具有图29所示的形状而形成的所得凹槽79。因此，凹槽79的底面具有如图29所示的聚合物24的顶面形状的倒置形状。
在上述示例性实施例中，根据本发明的一些实施例，讨论了一些示例性工艺和特征。其他特征和工艺也可能包括在内。例如，可以包括测试结构以辅助3D封装件或3DIC器件的验证测试。例如，测试结构可以包括形成在重分布层中或衬底上的测试焊盘，以允许使用探针和/或探针卡等的3D封装件或3DIC的测试。验证测试可以在中间结构上，也可以在最终结构上执行。此外，本文公开的结构和方法可以与包含已知良好管芯的中间验证的测试方法结合使用，以增加产量和降低成本。
本发明的实施例具有一些有利的特征。在诸如片上系统(SOC)封装件的一些应用中，由于SOC管芯中产生的显著热量，所以SOC(对应于图18中的器件管芯38)具有散热问题。为了良好的散热，器件管芯优选地具有厚的硅衬底，从而更多的热量可以从硅衬底的侧壁消散。但是，这意味着整个封装件厚度会增加，有时甚至高达40％。根据本发明的一些实施例，在通孔中形成凹槽，使得焊料区域的一些部分处于凹槽中，即使为了更好的热量消散，器件管芯的厚度增加，但是封装件的总厚度不变。
根据本发明的一些实施例，一种封装件包括：第一芯片；多个金属柱，围绕第一芯片，其中，多个金属柱包括凹进的第一金属柱；包封材料，围绕第一芯片和多个金属柱，其中，凹进的第一金属柱的顶面包括低于包封材料的顶面水平的第一部分；重分布结构，位于第一芯片和多个金属柱下面，并电连接至第一芯片和多个金属柱；多个连接焊盘，位于重分布结构下面，并电连接至重分布结构；以及第二芯片，电连接至凹进的第一金属柱。根据一些实施例，凹进的第一金属柱的顶面的第一部分在金属柱的截面图中是弯曲的。根据一些实施例，凹进的第一金属柱包括：含铜部分；以及含钛层，位于含铜部分上方，其中，凹进的第一金属柱的顶面的第一部分包括铜，凹进的第一金属柱的顶面的第二部分包括含钛层的顶面。根据一些实施例，封装件还包括：焊料区域，与凹进的第一金属柱的第一部分接触，其中，焊料区域将第二芯片接合至第一芯片。根据一些实施例，凹进的第一金属柱的顶面还包括：第二部分，围绕凹进的第一金属柱的第一部分，并且，封装件还包括：聚合物，位于第二部分上方并与第二部分接触。根据一些实施例，多个金属柱还包括：凹进的第二金属柱，包封材料的一部分位于凹进的第一金属柱和凹进的第二金属柱之间，并且，包封材料的一部分的顶面低于包封材料的顶面水平。
根据本发明的一些实施例，一种方法包括：分布位于载体上方的牺牲区域；形成位于载体上方的金属柱，其中，金属柱与牺牲区域的至少一部分重叠。方法还包括：将金属柱和牺牲区域包封在包封材料中；从载体上卸下金属柱、牺牲区域和包封材料；以及去除牺牲区域的至少一部分，以形成从包封材料的表面水平延伸至包封材料内的凹槽。在一个实施例中，形成金属柱包括：沉积在牺牲区域的侧壁和顶面上延伸的毯式金属晶种层；形成位于毯式金属晶种层上方的图案化的光刻胶；以及图案化的光刻胶的开口中镀金属柱。在一个实施例中，毯式金属晶种层包括：钛层和位于钛层上方的铜层，并且，在去除牺牲区域以形成凹槽之后，去除凹槽中的部分钛层。在一个实施例中，金属柱与整个牺牲区域重叠，并且延伸超过牺牲区域的边缘，并且，凹槽延伸至部分金属柱内，并且部分金属柱环绕凹槽。在一个实施例中，金属柱与牺牲区域的第一部分重叠，并且，牺牲区域还包括延伸超过金属柱的边缘的第二部分，并且，包封材料具有暴露于凹槽的侧壁。在一个实施例中，分布牺牲区域包括：分布聚合物点；以及固化聚合物点。在一个实施例中，去除整个牺牲区域。在一个实施例中，去除牺牲区域的第一部分，并且保持牺牲区域的第二部分不被去除。
根据本发明的一些实施例，一种方法包括：分布聚合物点；在聚合物点上沉积金属晶种层；在金属晶种层上方形成图案化的掩模，其中，图案化的掩模中的开口与整个聚合物点重叠；在开口中形成金属柱；去除图案化的掩模和由图案化的掩模覆盖的部分金属晶种层；将器件管芯放置在与金属柱相同的高度上；将器件管芯和金属柱包封在包封材料中；去除聚合物点的至少一部分以形成延伸至金属柱内的凹槽，其中，金属柱包括环绕凹槽的环部分；形成延伸至凹槽内的焊料区域。在一个实施例中，去除聚合物点包括激光钻。在一个实施例中，去除聚合物点包括蚀刻工艺。在一个实施例中，方法还包括去除金属晶种层中的第一钛部分，其中，第一钛部分位于聚合物点的弯曲表面上。在一个实施例中，在去除第一钛部分之后，保留金属晶种层中的第二钛部分，并且第二钛部分包括金属柱的平坦表面上的平坦部分。在一个实施例中，在形成凹槽之后，聚合物点包括由金属柱的一部分环绕且处于相同高度的部分。在一个实施例中，凹槽具有圆形底面。
根据本发明的一些实施例，一种封装件包括：包封材料；金属柱，位于包封材料中；焊料区域，包括从包封材料的顶面延伸至金属柱内的第一部分，其中，部分金属柱环绕焊料区域的第一部分；以及器件管芯，位于包封材料中。在一个实施例中，焊料区域的第一部分的所有侧壁都与金属柱的侧壁接触。在一个实施例中，封装件还包括：聚合物材料，延伸至金属柱内，并且，焊料区域的第一部分具有与聚合物材料的侧壁接触的侧壁。在一个实施例中，封装件还包括：钛层，位于金属柱和聚合物材料之间。在一个实施例中，焊料区域的第一部分与金属柱形成界面，并且界面是圆形的。
根据本发明的一些实施例，提供了一种封装件，包括：第一芯片；多个金属柱，围绕所述第一芯片，其中，所述多个金属柱包括凹进的第一金属柱；包封材料，围绕所述第一芯片和所述多个金属柱，其中，所述凹进的第一金属柱的顶面包括低于所述包封材料的顶面水平的第一部分；重分布结构，位于所述第一芯片和所述多个金属柱下面，并电连接至所述第一芯片和所述多个金属柱；多个连接焊盘，位于所述重分布结构下面，并电连接至所述重分布结构；以及第二芯片，电连接至所述凹进的第一金属柱。
在上述封装件中，所述凹进的第一金属柱的顶面还包括：第二部分，环绕所述第一部分，所述第二部分高于所述第一部分。
在上述封装件中，所述凹进的第一金属柱包括：含铜部分；以及含钛层，位于所述含铜部分上方，其中，所述凹进的第一金属柱的顶面的所述第一部分包括铜，所述凹进的第一金属柱的顶面的所述第二部分包括含钛层的顶面。
在上述封装件中，还包括：焊料区域，与所述凹进的第一金属柱的所述第一部分接触，其中，所述焊料区域将所述第二芯片接合至所述第一芯片。
在上述封装件中，所述凹进的第一金属柱的顶面还包括：第二部分，围绕所述第一部分，并且，所述封装件还包括：聚合物，位于所述第二部分上方并与所述第二部分接触。
在上述封装件中，所述多个金属柱还包括：凹进的第二金属柱，其中，包封材料的一部分位于所述凹进的第一金属柱和所述凹进的第二金属柱之间，并且，所述包封材料的一部分的顶面低于所述包封材料的顶面水平。
根据本发明的另一些实施例，还提供了一种形成封装件的方法，包括：在载体上方形成牺牲区域；在所述载体上方形成金属柱，其中，所述金属柱与所述牺牲区域的至少一部分重叠；将所述金属柱和所述牺牲区域包封在包封材料中；从所述载体上分离所述金属柱、所述牺牲区域和所述包封材料；以及去除牺牲区域的至少一部分，以形成从所述包封材料的表面水平延伸至所述包封材料内的凹槽。
在上述方法中，形成所述金属柱包括：沉积在所述牺牲区域的侧壁和顶面上延伸的毯式金属晶种层；形成位于所述毯式金属晶种层上方的图案化的光刻胶；以及在所述图案化的光刻胶中的开口中镀金属柱。
在上述方法中，所述毯式金属晶种层包括：钛层和位于所述钛层上方的铜层，并且，在去除所述牺牲区域以形成所述凹槽之后，去除所述凹槽中的所述钛层的部分。
在上述方法中，所述金属柱与整个所述牺牲区域重叠，并且延伸超过所述牺牲区域的边缘，并且，所述凹槽延伸至所述金属柱内的部分内，并且被所述金属柱的部分环绕。
在上述方法中，所述金属柱与所述牺牲区域的第一部分重叠，并且，所述牺牲区域还包括延伸超过所述金属柱的边缘的第二部分，并且，所述包封材料具有暴露于所述凹槽的侧壁。
在上述方法中，形成所述牺牲区域包括：分布聚合物点；以及固化所述聚合物点。
在上述方法中，去除整个所述牺牲区域。
在上述方法中，去除所述牺牲区域的第一部分，并且保持所述牺牲区域的第二部分不被去除。
根据本发明的又一些实施例，还提供了一种封装件，包括：包封材料；金属柱，位于所述包封材料中；焊料区域，包括从所述包封材料的顶面延伸至所述金属柱内的第一部分，其中，所述金属柱的部分环绕所述焊料区域的第一部分；以及器件管芯，位于所述包封材料中。
在上述封装件中，所述焊料区域的第一部分的所有侧壁都与所述金属柱的侧壁接触。
在上述封装件中，还包括：延伸至所述金属柱内的聚合物材料，并且，所述焊料区域的第一部分具有与所述聚合物材料的侧壁接触的侧壁。
在上述封装件中，还包括：钛层，位于所述金属柱和所述聚合物材料之间。
在上述封装件中，所述焊料区域的第一部分与所述金属柱形成界面，并且所述界面是圆形的。
在上述封装件中，所述金属柱包括铜。
上面论述了若干实施例的部件，使得本领域技术人员可以更好地理解本发明的各个实施例。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与本文所介绍实施例相同的目的和/或实现相同优点的处理和结构。本领域普通技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (19)

1.一种封装件，包括：
第一芯片；
多个金属柱，围绕所述第一芯片，其中，所述多个金属柱包括凹进的第一金属柱；
聚合物，位于所述凹进的第一金属柱中，其中，所述凹进的第一金属柱包括在同一水平处位于所述聚合物的相对侧上的部分；
包封材料，围绕所述第一芯片和所述多个金属柱，其中，所述凹进的第一金属柱的顶面包括低于所述包封材料的顶面水平的第一部分；
重分布结构，位于所述第一芯片和所述多个金属柱下面，并电连接至所述第一芯片和所述多个金属柱；
多个连接焊盘，位于所述重分布结构下面，并电连接至所述重分布结构；以及
第二芯片，电连接至所述凹进的第一金属柱。
2.根据权利要求1所述的封装件，其中，所述凹进的第一金属柱的顶面还包括：
第二部分，环绕所述第一部分，所述第二部分高于所述第一部分。
3.根据权利要求2所述的封装件，其中，所述凹进的第一金属柱包括：
含铜部分；以及
含钛层，位于所述含铜部分上方，其中，所述凹进的第一金属柱的顶面的所述第一部分包括铜，所述凹进的第一金属柱的顶面的所述第二部分包括含钛层的顶面。
4.根据权利要求1所述的封装件，还包括：
焊料区域，与所述凹进的第一金属柱的所述第一部分接触，其中，所述焊料区域将所述第二芯片接合至所述第一芯片。
5.根据权利要求4所述的封装件，其中，所述凹进的第一金属柱的顶面还包括：
第二部分，围绕所述第一部分，并且，
所述聚合物位于所述第二部分上方并与所述第二部分接触。
6.根据权利要求1所述的封装件，其中，所述多个金属柱还包括：
凹进的第二金属柱，其中，包封材料的一部分位于所述凹进的第一金属柱和所述凹进的第二金属柱之间，并且，所述包封材料的一部分的顶面低于所述包封材料的顶面水平。
7.一种形成封装件的方法，包括：
在载体上方分布聚合物点以及固化所述聚合物点从而形成牺牲区域；
在所述载体上方形成金属柱，其中，所述金属柱与所述牺牲区域的至少一部分重叠；
将所述金属柱和所述牺牲区域包封在包封材料中；
从所述载体上分离所述金属柱、所述牺牲区域和所述包封材料；以及
去除牺牲区域的至少一部分，以形成从所述包封材料的表面水平延伸至所述包封材料内的凹槽。
8.根据权利要求7所述的方法，其中，形成所述金属柱包括：
沉积在所述牺牲区域的侧壁和顶面上延伸的毯式金属晶种层；
形成位于所述毯式金属晶种层上方的图案化的光刻胶；以及
在所述图案化的光刻胶中的开口中镀金属柱。
9.根据权利要求8所述的方法，其中，所述毯式金属晶种层包括：钛层和位于所述钛层上方的铜层，并且，在去除所述牺牲区域以形成所述凹槽之后，去除所述凹槽中的所述钛层的部分。
10.根据权利要求7所述的方法，其中，所述金属柱与整个所述牺牲区域重叠，并且延伸超过所述牺牲区域的边缘，并且，所述凹槽延伸至所述金属柱内的部分内，并且被所述金属柱的部分环绕。
11.根据权利要求7所述的方法，其中，所述金属柱与所述牺牲区域的第一部分重叠，并且，所述牺牲区域还包括延伸超过所述金属柱的边缘的第二部分，并且，所述包封材料具有暴露于所述凹槽的侧壁。
12.根据权利要求7所述的方法，其中，所述牺牲区域延伸进入所述金属柱中，并且其中，所述牺牲区域和所述金属柱由不同的材料形成。
13.根据权利要求7所述的方法，其中，去除整个所述牺牲区域。
14.根据权利要求7所述的方法，其中，去除所述牺牲区域的第一部分，并且保持所述牺牲区域的第二部分不被去除。
15.一种封装件，包括：
包封材料；
金属柱，位于所述包封材料中；
焊料区域，包括从所述包封材料的顶面延伸至所述金属柱内的第一部分，其中，所述金属柱的部分环绕所述焊料区域的第一部分；
延伸至所述金属柱内的聚合物材料，并且，所述焊料区域的第一部分具有与所述聚合物材料的侧壁接触的侧壁；以及
器件管芯，位于所述包封材料中。
16.根据权利要求15所述的封装件，其中，所述焊料区域的第一部分的所有侧壁都与所述金属柱的侧壁接触。
17.根据权利要求15所述的封装件，还包括：
钛层，位于所述金属柱和所述聚合物材料之间。
18.根据权利要求15所述的封装件，其中，所述焊料区域的第一部分与所述金属柱形成界面，并且所述界面是圆形的。
19.根据权利要求15所述的封装件，其中，所述金属柱包括铜。
CN201810717245.4A 2017-09-29 2018-07-03 具有带有腔体的TIV的InFO-POP结构 Active CN109585388B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201762565489P 2017-09-29 2017-09-29
US62/565,489 2017-09-29
US15/907,473 US10515901B2 (en) 2017-09-29 2018-02-28 InFO-POP structures with TIVs having cavities
US15/907,473 2018-02-28

Publications (2)

Publication Number Publication Date
CN109585388A CN109585388A (zh) 2019-04-05
CN109585388B true CN109585388B (zh) 2020-09-25

Family

ID=65897321

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810717245.4A Active CN109585388B (zh) 2017-09-29 2018-07-03 具有带有腔体的TIV的InFO-POP结构

Country Status (4)

Country Link
US (3) US10515901B2 (zh)
KR (1) KR102051056B1 (zh)
CN (1) CN109585388B (zh)
TW (1) TWI696252B (zh)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9576926B2 (en) * 2014-01-16 2017-02-21 Taiwan Semiconductor Manufacturing Company, Ltd. Pad structure design in fan-out package
EP3547360A1 (de) * 2018-03-29 2019-10-02 Siemens Aktiengesellschaft Halbleiterbaugruppe und verfahren zur herstellung der halbleiterbaugruppe
US10361122B1 (en) * 2018-04-20 2019-07-23 Taiwan Semiconductor Manufacturing Company, Ltd. Processes for reducing leakage and improving adhesion
US11380616B2 (en) * 2018-05-16 2022-07-05 Intel IP Corporation Fan out package-on-package with adhesive die attach
FR3089056B1 (fr) * 2018-11-28 2022-01-21 St Microelectronics Grenoble 2 Dispositif électronique comprenant un substrat de support et des puces électroniques, empilés
US11088094B2 (en) * 2019-05-31 2021-08-10 Taiwan Semiconductor Manufacturing Company, Ltd. Air channel formation in packaging process
KR20210016216A (ko) 2019-08-02 2021-02-15 삼성전자주식회사 반도체 패키지 및 그의 제조 방법
KR20210073958A (ko) * 2019-12-11 2021-06-21 삼성전자주식회사 반도체 패키지
US11450581B2 (en) 2020-08-26 2022-09-20 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit package and method
US11715717B2 (en) 2021-03-18 2023-08-01 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of forming integrated circuit packages having adhesion layers over through vias
KR20220158123A (ko) 2021-05-20 2022-11-30 삼성전자주식회사 반도체 패키지 및 반도체 패키지의 제조방법
TWI808601B (zh) * 2022-01-07 2023-07-11 力成科技股份有限公司 半導體封裝元件及半導體封裝單體

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6800506B1 (en) * 2000-10-13 2004-10-05 Bridge Semiconductor Corporation Method of making a bumped terminal in a laminated structure for a semiconductor chip assembly
CN104810339A (zh) * 2014-01-29 2015-07-29 矽品精密工业股份有限公司 封装基板及其制法暨半导体封装件及其制法

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5346775A (en) * 1993-02-22 1994-09-13 At&T Laboratories Article comprising solder with improved mechanical properties
US7714453B2 (en) * 2006-05-12 2010-05-11 Broadcom Corporation Interconnect structure and formation for package stacking of molded plastic area array package
US7749886B2 (en) * 2006-12-20 2010-07-06 Tessera, Inc. Microelectronic assemblies having compliancy and methods therefor
US7772691B2 (en) * 2007-10-12 2010-08-10 Taiwan Semiconductor Manufacturing Company, Ltd. Thermally enhanced wafer level package
US8390117B2 (en) * 2007-12-11 2013-03-05 Panasonic Corporation Semiconductor device and method of manufacturing the same
US7951643B2 (en) * 2008-11-29 2011-05-31 Stats Chippac Ltd. Integrated circuit packaging system with lead frame and method of manufacture thereof
US8390108B2 (en) * 2009-12-16 2013-03-05 Stats Chippac Ltd. Integrated circuit packaging system with stacking interconnect and method of manufacture thereof
US8278746B2 (en) * 2010-04-02 2012-10-02 Advanced Semiconductor Engineering, Inc. Semiconductor device packages including connecting elements
US8241963B2 (en) * 2010-07-13 2012-08-14 Taiwan Semiconductor Manufacturing Company, Ltd. Recessed pillar structure
US8482111B2 (en) * 2010-07-19 2013-07-09 Tessera, Inc. Stackable molded microelectronic packages
US9252094B2 (en) * 2011-04-30 2016-02-02 Stats Chippac, Ltd. Semiconductor device and method of forming an interconnect structure with conductive material recessed within conductive ring over surface of conductive pillar
US8633100B2 (en) * 2011-06-17 2014-01-21 Stats Chippac Ltd. Method of manufacturing integrated circuit packaging system with support structure
US8546194B2 (en) * 2011-12-14 2013-10-01 Stats Chippac Ltd. Integrated circuit packaging system with interconnects and method of manufacture thereof
US8704354B2 (en) * 2012-03-28 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Package on package structures and methods for forming the same
US9378982B2 (en) * 2013-01-31 2016-06-28 Taiwan Semiconductor Manufacturing Company, Ltd. Die package with openings surrounding end-portions of through package vias (TPVs) and package on package (PoP) using the die package
ITTO20130651A1 (it) * 2013-07-31 2015-02-01 St Microelectronics Srl Procedimento di fabbricazione di un dispositivo incapsulato, in particolare un sensore micro-elettro-meccanico incapsulato, dotato di una struttura accessibile, quale un microfono mems e dispositivo incapsulato cosi' ottenuto
JP2015076465A (ja) 2013-10-08 2015-04-20 イビデン株式会社 プリント配線板、プリント配線板の製造方法、パッケージ−オン−パッケージ
KR102229202B1 (ko) * 2013-11-07 2021-03-17 삼성전자주식회사 트렌치 형태의 오프닝을 갖는 반도체 패키지 및 그 제조방법
US9583420B2 (en) * 2015-01-23 2017-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufactures
JP2015170725A (ja) 2014-03-07 2015-09-28 イビデン株式会社 複合基板
US10037941B2 (en) * 2014-12-12 2018-07-31 Qualcomm Incorporated Integrated device package comprising photo sensitive fill between a substrate and a die
US9461018B1 (en) 2015-04-17 2016-10-04 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out PoP structure with inconsecutive polymer layer
US9520385B1 (en) 2015-06-29 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method for forming same
US11018025B2 (en) * 2015-07-31 2021-05-25 Taiwan Semiconductor Manufacturing Company, Ltd. Redistribution lines having stacking vias
US9929112B2 (en) * 2015-09-25 2018-03-27 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
KR102530537B1 (ko) * 2016-04-11 2023-05-10 삼성전자주식회사 반도체 패키지
US10622340B2 (en) * 2016-11-21 2020-04-14 Samsung Electronics Co., Ltd. Semiconductor package

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6800506B1 (en) * 2000-10-13 2004-10-05 Bridge Semiconductor Corporation Method of making a bumped terminal in a laminated structure for a semiconductor chip assembly
CN104810339A (zh) * 2014-01-29 2015-07-29 矽品精密工业股份有限公司 封装基板及其制法暨半导体封装件及其制法

Also Published As

Publication number Publication date
US11901302B2 (en) 2024-02-13
US20190103362A1 (en) 2019-04-04
US11075168B2 (en) 2021-07-27
KR20190038253A (ko) 2019-04-08
KR102051056B1 (ko) 2019-12-02
US20200035608A1 (en) 2020-01-30
TWI696252B (zh) 2020-06-11
CN109585388A (zh) 2019-04-05
US20210327816A1 (en) 2021-10-21
US10515901B2 (en) 2019-12-24
TW201916300A (zh) 2019-04-16

Similar Documents

Publication Publication Date Title
CN109585388B (zh) 具有带有腔体的TIV的InFO-POP结构
CN109216213B (zh) 封装件及其形成方法
TWI598997B (zh) 具有堆疊通孔的重佈線
US9666502B2 (en) Discrete polymer in fan-out packages
CN110416095B (zh) 封装件及其形成方法
CN109216207B (zh) 封装件及其形成方法
CN107665852B (zh) 形成半导体器件的方法
CN109585312B (zh) 扇出封装工艺中的对准凸块
CN109309013B (zh) Lthc在形成封装件中作为电荷阻挡层、封装件及其形成方法
CN110660686B (zh) 形成rdl的方法和由其形成的结构
KR102290153B1 (ko) Info 구조물 및 그 형성 방법
CN112017971B (zh) 集成电路器件的封装件及其形成方法
US11756802B2 (en) Thermally conductive material in the recess of an encapsulant and sidewall of an integrated circuit device
US20240136298A1 (en) InFO-POP Structures with TIVs Having Cavities

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant