CN109495090B

CN109495090B - 数字式精确时延匹配电路

Info

Publication number: CN109495090B
Application number: CN201811155112.9A
Authority: CN
Inventors: 邢金岭; 葛松虎; 孟进; 何方敏; 李毅; 王青
Original assignee: Naval University of Engineering PLA
Current assignee: Naval University of Engineering PLA
Priority date: 2018-09-30
Filing date: 2018-09-30
Publication date: 2022-04-12
Anticipated expiration: 2038-09-30
Also published as: CN109495090A

Abstract

本发明公开了一种数字式精确时延匹配电路，用于2MHz‑500MHz短波和超短波段的自适应干扰对消装置的时延匹配调整，包括ADC取样单元、时钟产生器单元、数据同步单元和FPGA延迟器单元。时延匹配调整基于延迟时钟采样技术，通过对取样ADC施加不同相位的取样时钟，随后通过数据同步的方式来实现不同路径的时延匹配。结合时钟产生器单元的精细采样时钟延时特性和FPGA延迟器单元的大范围粗延时调整特性，此电路可实现大范围、高精度的时延匹配调整，调整精度在55ps以内。

Description

数字式精确时延匹配电路

技术领域

本发明涉及射频设备技术领域，具体涉及一种数字式精确时延匹配电路。

背景技术

现代通讯平台上集成了众多的通信、导航、雷达、电子战等射频设备，大功率发射机和高灵敏度接收机需要同平台工作。设备的收发天线在平台上密集分布，天线间的复杂的耦合关系导致平台内部各设备电磁兼容问题日益突出。当大功率发射机工作时，限于收发天线有限的隔离度，会在临近的接收机上产生较大的干扰信号，严重时会导致接收机阻塞甚至损坏。

基于正交矢量合成技术的自适应干扰对消技术为解决接收机阻塞难题提供了有效途径，已在各种共平台电子系统中获得了广泛应用。干扰对消技术原理为在发射端提取部分发射信号作为参考信号，通过幅度和相位的调整在接收端产生一个与干扰信号同频反相的对消信号，并在接收机前减去此对消信号，以此达到干扰消除效果。

信号路径的时延匹配是保证自适应干扰对消设备发挥性能的关键之一。图1展示了通用的自适应干扰对消设备的原理框图，它由矢量调制器和相关控制器构成，时延匹配是指图1中信号从发射定向耦合器00到乘法器的路径1和路径2 的延迟时间相等，其中路径1包括正交功分器01、Q路定向耦合器04耦合输出端，路径2包括正交功分器01、Q路定向耦合器04直通输出端、Q路电调衰减器05、功率合成器106、功率合成器207、误差定向耦合器08。由于路径2包含的器件数目更多，路径2的延迟值一般比路径1大。

文献“自适应干扰对消系统中的时延匹配”中讲述了模拟实现的自适应干扰对消系统中存在的时延失配情况下系统的性能，指出时延失配会导致对消速度下降，失配较大时导致对消不稳定。为兼容系统稳定性和对消速度，路径1与路径2 之间的时延相位差应控制在10°以内，即为实现 2MHz-500MHz短波超短波一体化干扰对消系统，时延匹配精度应控制在±55.6ps之内。为实现时延匹配，现有做法为在路径1的模拟路径上加上模拟延迟器件，用于补偿路径2与路径 1之间的延迟差，如中国发明专利“用于自适应干扰对消装置的自适应控制电路及控制方法申请号CN201710851619”、“多部收发一体电台共址干扰对消装置申请号CN201710846705”中所用的就是此种思路。模拟延迟器件可进一步分为固定延迟器件和可调延迟器件。固定延迟器件，可使用PCB传输线实现或使用专用无源延迟线器件实现，具有可通频带高的优点，但由于延迟值固定，可调性差，通用性差。可调延迟器，延时可调，使用灵活，但频带较窄，可调整范围有限，可调精度有限，且延迟调节通过手动调整旋钮的方式，调整方式十分不便。无论是固定延迟器还是可调延迟器，均无法同时实现适用信号频带高≥500MHz、延迟可调范围广微秒可调量级、延迟可调精度高55.6ps以内的延迟匹配要求。目前尚未找到专利或文献论述满足时延匹配要求的延迟器的设计问题。

发明内容

本发明的目的就是针对现有技术的缺陷，提供一种数字式精确时延匹配电路，时延调整简单、时延调整微秒量级、调整精度皮秒量级、适用信号频带≥500MHz的精确时延匹配电路，用于实现2MHz-500MHz短波和超短波干扰对消设备内的精确时延匹配。

本发明提供了一种数字式精确时延匹配电路，其特征在于包括ADC取样单元、时钟产生器单元、数据同步单元和FPGA 延迟器单元，数据同步器单元和FPGA延迟器单元均在FPGA 内部实现；ADC取样单元将3路模拟信号转换成数字信号，数据输出为源同步格式，包含数据和随路时钟；ADC取样单元输出数据至数据同步单元，输出随路时钟至数据同步单元和 FPGA延迟器单元；数据同步单元的输出端接FPGA延迟器单元；FPGA延迟器单元用于实现5ns精度的宽范围延迟调整；时钟产生器单元用于输出三路采样时钟至ADC取样单元。

所述ADC取样单元包括三路I路ADC、Q路ADC和误差路ADC，其中I路ADC取样I路参考信号，Q路ADC取样 Q路参考信号，误差路ADC取样误差信号，ADC的模拟输入带宽在500MHz以上，支持带通采样和低通采样。

所述时钟产生器单元内部集成压控振荡器VCO和锁相环电路PLL，经三路分频单元和时钟延迟单元分别输出对应的采样时钟至I路ADC、Q路ADC和误差路ADC；时钟延迟单元内部由基于触发器的粗调延迟子单元和模拟微调延迟子单元串联连接；每路采样时钟的初相位均可调，调整后的三路时钟保持严格的同步。

所述压控振荡器VCO频率在2.4GHz到3.2GHz之间可调，工作时固定在3GHz附近；粗调延迟子单元调整范围为 0～2.830ns，分辨率为166.5ps，微调延迟子单元调整范围135ps～670ps，分辨率为25ps，粗调延迟子单元和模拟微调延迟子单元相结合，时钟延迟单元总的延迟调整范围在 135ps～3.500ns，分辨率为25ps。

所述数据同步单元包括三路相同的两级触发器，每路 ADC的数据均由对应的两级D触发器进行锁存处理；三路第一级触发器的数据输入端和时钟输入端分别连接到I路ADC、Q路ADC或和误差路ADC的数据输出端和源同步随路时钟，三路第一级触发器数据输出连分别接到对应的第二级ADC的数据输入端；三路第二级触发器的时钟输入端连接误差路 ADC的源同步随路时钟，数据输出接FPGA延迟器单元。

所述FPGA延迟器单元包括三路FPGA延迟器，其数据输入端分别与三路第二级触发器的数据输出端一一对应连接，其时钟输入端连接误差路ADC的源同步随路时钟；三路FPGA延迟器基于FIFO实现，FIFO的工作时钟为误差路ADC的输出时钟，时钟频率与ADC工作频率相同；稳定工作时，FIFO 的写使能和读使能均为有效，FIFO输入和输出数据流速度一致，FIFO内部一直保留的数据个数为延迟深度；FPGA延迟器的延迟值为延迟深度与其工作时钟的乘积值。

本发明的时延调整基于数字实现，可用编程方式实现，延迟调整时不需要更换硬件，通用性好。本发明时延调整精度高，可达25ps量级。时钟产生器单元内部包含高精度的模拟微调延迟子单元，调整精度为25ps级。本发明时延调整范围广，可达微秒量级。时钟延迟单元总的延迟调整范围在 135ps～3.500ns，FPGA延迟单元的延迟调整范围与FPGA内部RAM容量有关，而现有FPGA内部RAM容量可轻易突破16kb, 两者结合可实现135ps到至少5.12us内的延迟调整。本发明适用模拟信号频带高，可达500MHz。模拟信号经过ADC采样后进入FPGA内部进行处理，ADC的采样带宽大于500MHz，市面上有大量的可选器件可以实现。

附图说明

图1通用自适应干扰对消设备的原理框图

图2延迟时钟采样技术示意图

图3时延匹配电路原理框图

图4时延匹配电路用在相关控制器的应用框图

具体实施方式

下面结合附图和具体实施例对本发明作进一步的详细说明，便于清楚地了解本发明，但它们不对本发明构成限定。

图1展示了通用自适应干扰对消设备的原理框图，它由模拟矢量调制器和模拟相关控制器构成。模拟矢量调制器完成参考信号的提取、分解、调整、合成以及误差信号的提取，模拟相关控制器完成信号的相关相乘、低通滤波器。时延匹配是指参考信号经过路径1和路径2后到达模拟乘法器两端时的相位依旧相同。路径1包括正交功分器01、Q路定向耦合器04 耦合输出端，路径2包括正交功分器01、Q路定向耦合器04 直通输出端、Q路电调衰减器05、功率合成器106、功率合成器207、误差定向耦合器08。在此只是指明了Q路参考与误差取样信号的相位同步，对于I路参考与误差取样信号依旧需要相位同步。由于路径2包含的单元更多，信号经过路径2后的延迟比路径1要大。

本发明侧重于在数字域实现路径1和路径2的时延匹配，它使用ADC采集图1中Q路参考信号、I路参考信号、误差取样信号，而后在FPGA内部完成信号数字相乘和滤波。由于时延匹配的核心是保证信号经过路径1与路径2后达到乘法器两端的相位相同，为了实现此功能，本发明采用了延迟时钟采样技术，它的核心是对路径1的参考信号和路径2的误差取样信号使用不同的ADC取样时钟，路径2信号的取样时钟延后路径1信号的取样时钟，延时时间等于路径2和路径1的延迟差。其原理论述如下：

假设经路径1到达乘法器端的信号为f₁(t),经路径2到达乘法器端的信号为f₂(t)。相对于f₁(t)来说，f₂(t)具有固定延迟和幅度变化，即f₂(t)＝a*f₁(t-Δt)。为使乘法器两端的信号相关性最大，模拟延迟方案中，f₁(t)经过延迟Δt变为f₁(t-Δt)，从而延迟后的信号与f₂(t)保持同相位；此种方案的实质从图2中看，就是f₁(t)信号的最高点经过Δt延迟后与f₂(t)的最高点保持同相位，此时使用ADC同步采样后，f₁(t)的延迟信号的最高点和f₂(t)的最高点就能够对齐。从另一种思路来看，如果对f₂(t) 进行延迟Δt采样，然后对f₁(t)和f₂(t)的样点在FPGA内部进行对准，也能够实现f₁(t)的最高点和f₂(t)的最高点保持对齐。从数学关系上，对路径1的f₁(t)信号采用正常采样脉冲

后的采样信号为

对路径2 的f₂(t)信号采用延迟采样脉冲

采样，则 f₂(t)的采样信号为：

即延迟采样后的信号与f₁(t)的正常采样信号同相。

根据此延迟时钟采样技术，设计了如图3所示的精确时延调整电路1008，它由ADC取样单元100801、100802、100803、数据同步器100804、FPGA延迟器100805、时钟产生器100806。

ADC取样单元由三路ADC组成，ADC的输入模拟信号带宽为900MHz，采样率最大为250Msps，使用时它的采样率在200Msps附近，对于100MHz以下的模拟信号它使用基带采样，对于100MHz以上的信号它使用带通采样。

时钟产生器100806使用芯片HMC7044实现，输出3路采样时钟给ADC，每路采样时钟的初相位均可调，调整后的三路时钟保持严格的同步。时钟产生器内部VCO频率在 2.4GHz到3.2GHz之间，使用时固定在3GHz附近。采样时钟的初相位调整通过时钟产生器内部的时钟延迟单元实现，时钟延迟单元内部由基于触发器的粗调延迟子单元和模拟微调延迟子单元构成，两个单元串联连接，粗调延迟子单元调整范围为0～2.830ns，分辨率为166.5ps，微调延迟子单元调整范围 135ps～670ps，分辨率为25ps，粗调延迟子单元和模拟微调延迟子单元相结合，时钟延迟单元总的延迟调整范围在 135ps～3.500ns，分辨率为25ps。

具有不同采样时刻的ADC的输出时钟和数据具有不同的变化时刻，为使FPGA内部的程序在一个统一的全局时钟下工作，需要对三路ADC的数据进行同步，故在FPGA内部设定了数据同步器100804单元。它由两级D触发器构成，第一级D触发器的数据和时钟输入直接连接到ADC的数据和时钟输出，这样可最大化的避免时序问题，第二级D触发器的时钟输入均采用误差路ADC的输出时钟，此时钟也为FPGA内部程序的全局时钟。

为增大延迟调整范围，每一路ADC采样数据经过数据同步后，均跟随了一个FPGA延迟器。延迟器基于FIFO实现， FIFO的工作时钟为误差参考ADC的输出时钟，时钟频率为200MHz，FIFO深度可调，使用时按照需求调整，此处以1024 为例。稳定工作时，FIFO的写使能和读使能均为有效，FIFO 输入和输出数据流速度一直，FIFO内部一直保留的数据个数就是延迟深度。FPGA延迟器的延迟值为延迟深度与其工作时钟的乘积值。延迟器最大延迟调整范围为5.12us以存储深度 1024为例，调整范围为5ns*1024。

时钟产生器的延迟单元和FPGA延迟器配合使用，可实现0-5.12us的精确延迟调整，调整精度为25ps。使用过程中，对于一个给定的延迟差，可将其分解为FPGA工作时钟周期此处为5ns的整数倍和余数部分，对于5ns的整数倍延迟分配给 FPGA延迟器实现，对于余数部分延迟分配给时钟产生器的延迟单元实现。比如路径2的延迟减去路径1的延迟得到42.52ns 延迟差，为实现此两路径的时延匹配，可在FPGA内部对路径 1延迟40ns，同时将路径2的采样时钟延迟2.525ns，最终可在FPGA内部数字乘法器前，路径2和路径1的延迟差仅为5ps。

图4展示了时延匹配电路用在相关控制器10中的应用范例。此相关控制器用来代替图1中的相关器控制器09。相关控制器10的输入信号为图1中的Q路参考信号、I路参考信号、误差取样信号，输出信号为I路权值信号和Q路权值信号。I路参考信号、误差路取样信号、Q路参考信号分别进入 I路调理电路1003、误差调理电路1004、Q路调理电路1005。三路调理电路形式相同，这样信号经过调理电路的时延也相同，具有信号阻抗变换、放大、ADC的接口匹配等功能。调理电路的输出接时延匹配电路1008，时延匹配电路的输出为同步且延迟匹配后的ADC采样数据，分别为I路数据、误差路数据、Q路数据，随后分别接I路ADC解码模块1013、误差ADC解码1014模块、Q路ADC解码模块1015。解码模块均在FPGA内部实现。解码模块的功能是将ADC输出的直接二进制码解析为具有实际意义的电压信号，即如果I路信号为1V，此时I路ADC解码模块的输出数据代表的含义也应该为 1V。FPGA内部还包含数字乘法器1016、1017、低通滤波器 LPF1011、1012、DAC编码1009、1010等模块。DAC编码模块功能为将具有实际意义的电压数据信号转换为DAC芯片能够支持的数据格式。Q路DAC芯片1006、I路DAC芯片1007 完成数字信号到模拟电压信号的转换。V-I电路1001、1002 完成电压到电流的转换，用于匹配电调衰减器03、05的控制信号要求。

本说明书未作详细描述的内容属于本领域专业技术人员公知的现有技术。

Claims

1.一种数字式精确时延匹配电路，其特征在于包括ADC取样单元、时钟产生器单元、数据同步单元和FPGA延迟器单元，数据同步器单元和FPGA延迟器单元均在FPGA内部实现；ADC取样单元将3路模拟信号转换成数字信号，数据输出为源同步格式，包含数据和随路时钟；ADC取样单元输出数据至数据同步单元，输出随路时钟至数据同步单元和FPGA延迟器单元；数据同步单元的输出端接FPGA延迟器单元；FPGA延迟器单元用于实现5ns精度的宽范围延迟调整；时钟产生器单元用于输出三路采样时钟至ADC取样单元；

ADC取样单元包括三路I路ADC、Q路ADC和误差路ADC，其中I路ADC取样I路参考信号，Q路ADC取样Q路参考信号，误差路ADC取样误差信号；ADC取样单元的模拟输入带宽在500MHz以上，支持带通采样和低通采样；

时钟产生器单元内部集成压控振荡器VCO和锁相环电路PLL，经三路分频单元和时钟延迟单元分别输出对应的采样时钟至I路ADC、Q路ADC和误差路ADC；时钟延迟单元内部由基于触发器的粗调延迟子单元和模拟微调延迟子单元串联连接；每路采样时钟的初相位均可调，调整后的三路时钟频率相同，相位保持严格的同步关系；

数据同步单元包括三路相同的两级触发器，三路相同的两级触发器分别与I路ADC、Q路ADC和误差路ADC对应电连接；I路ADC、Q路ADC和误差路ADC的数据均由对应的两级触发器进行锁存处理；

FPGA延迟器单元包括三路FPGA延迟器，其数据输入端分别与三路两级触发器的数据输出端一一对应连接，其时钟输入端连接误差路ADC的源同步随路时钟。

2.根据权利要求1所述的数字式精确时延匹配电路，其特征在于：压控振荡器VCO频率在2.4GHz到3.2GHz之间可调，工作时固定在3GHz附近；粗调延迟子单元调整范围为0～2.830ns，分辨率为166.5ps，微调延迟子单元调整范围135ps～670ps，分辨率为25ps，粗调延迟子单元和模拟微调延迟子单元相结合，时钟延迟单元总的延迟调整范围在135ps～3.500ns，分辨率为25ps。

3.根据权利要求1所述的数字式精确时延匹配电路，其特征在于数据同步单元包括三路相同的两级触发器，所述两级触发器包括第一级触发器和第二级触发器；三路第一级触发器的数据输入端和时钟输入端分别连接到I路ADC、Q路ADC和误差路ADC的数据输出端和源同步随路时钟，三路第一级触发器数据输出连分别接到对应的第二级ADC的数据输入端；三路第二级触发器的时钟输入端连接误差路ADC的源同步随路时钟，数据输出接FPGA延迟器单元。

4.根据权利要求1所述的数字式精确时延匹配电路，其特征在于三路FPGA延迟器基于FIFO实现，FIFO的工作时钟为误差路ADC的输出时钟，时钟频率与ADC工作频率相同；稳定工作时，FIFO的写使能和读使能均为有效，FIFO输入和输出数据流速度一致，FIFO内部一直保留的数据个数为延迟深度；FPGA延迟器的延迟值为延迟深度与其工作时钟的乘积值。