CN101355350A - 具有低本征延迟的相移电路 - Google Patents

具有低本征延迟的相移电路 Download PDF

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CN101355350A CNA2008101280220A CN200810128022A CN101355350A CN 101355350 A CN101355350 A CN 101355350A CN A2008101280220 A CNA2008101280220 A CN A2008101280220A CN 200810128022 A CN200810128022 A CN 200810128022A CN 101355350 A CN101355350 A CN 101355350A
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Abstract

描述一种具有本征延迟的相移电路，所述相移电路包括两个而不是四个延迟链及相应的选择器。这提供了显著的面积节省而且减少了所述相移电路的本征延迟，这对其中没有本征延迟匹配的实施例尤其有益。在一个特定实施例中，相移电路包括第一延迟电路和匹配延迟电路。所述第一延迟电路提供包括第一本征延迟和第一有意延迟的第一延迟。所述匹配延迟电路提供与第一本征延迟相匹配的匹配延迟。在一个特定实施例中，所述相移电路还包括第二延迟电路，用以提供包括第二本征延迟和第二有意延迟的第二延迟，其中第二本征延迟与第一本征延迟相匹配并且第二有意延迟是第一有意延迟的一半。匹配所述第一延迟电路的本征延迟允许把其输出与输入信号的延迟版本相比较，而不是与输入信号相比较。因此，所述相移电路可工作的输入信号的最大频率(Fmax)不受本征延迟或所述相移电路可工作的输入信号的最小频率(Fmin)的限制。

Description

具有低本征延迟的相移电路
技术领域
【0001】本发明涉及相移电路。
背景技术
【0002】提供相移信号的一种简单方法是在时钟信号路径中包括一个延迟元件。此简单方法包括下述缺点：(1)其仅为特定输入时钟频率提供期望的相位移动，(2)其工艺、电压和温度(PVT)变化大，及(3)其在生产流程中需要测试/评定，也就是在制造工艺期间，需要确定相位移动是否在可接受的范围之内。
【0003】产生相移信号的第二个方法是使用锁相环(PLL)电路。在一个PLL电路中，压控振荡器(VCO)的输出OSC被提供给一个二分频电路。然后二分频电路的输出OSC1/2(其频率是OSC频率的一半)被提供给相位频率检测器(PFD)。OSC还被发送给一个负边缘触发二分频电路。当VCO被锁定时，负边缘触发二分频电路的输出是CLK90，CLK90是相位移动了90度的时钟输入CLKIN。此方法的缺点包括：(1)相对低的产出，(2)在生产中需要测试，(3)因为半导体工艺规模被减少而难于移植，(4)对功率和本底噪声敏感，及(5)锁定困难。
【0004】产生相移信号的第三个方法是使用延迟锁定环(DLL)电路。图1是图示说明提供相位移动信号的DLL电路的框图。在图1中，DLL电路100包括四个延迟链110、120、130和140及四个相应的多路转换器115、125、135和145。第一到第四延迟链中的每一个是1/4T N分接头延迟链，其中T是输入时钟信号CLKIN101的周期，N是一个整数。每个延迟链包括N个延迟单元，其总体延迟是1/4T，其中每个延迟单元产生T/(4N)的延迟。每个延迟链向其各自的多路转换器提供它的N个延迟输出，其中第一输出的延迟是0而且每个连续输出的延迟以T/(4N)增加。多路转换器115、125、135和145中的每一个是N:1多路转换器。
【0005】第一延迟链110接收输入时钟信号CLKIN101而且向第一多路转换器115提供N个延迟信号。第一多路转换器115的输出116(也被称作CLK90)输入到第二延迟链120。第二延迟链120向第二多路转换器125提供N个延迟信号。第二多路转换器125的输出126(也被称作CLK180)输入到第三延迟链130。第三延迟链130向第三多路转换器135提供N个延迟信号。第三多路转换器135的输出136(也被称作CLK270)输入到第四延迟链140。第四延迟链140向第四多路转换器145提供N个延迟信号。第四多路转换器145的输出146(也被称作CLK360)被发送到相位检测器160。
【0006】相位检测器160也接收CLKIN。相位检测器160向控制电路170提供关于CLKIN和CLK360之间相位差异的信息。如果CLKIN与CLK360不同相，则控制电路170将向第一到第四多路转换器发送控制信号171以从它们各自的延迟链中选择下一个延迟输出以便所有四个多路传感器共同前进。当CLKIN与CLK360同相时，则控制电路170将向第一到第四多路转换器发送控制信号171用以维持它们目前的选择。因此，DLL被锁定在选择的延迟。当DLL被锁定时，CLK90、CLK180、CLK270和CLK360相对于CLKIN的相位移动分别是90度、180度、270度和360度。
【0007】如果由于输入时钟频率的改变或PVT的变动，CLK360不再与CLKIN同相，则控制电路170将向第一到第四多路转换器发送信号用以从它们各自的延迟链中选择下一个或先前的延迟输出以便所有四个多路传感器共同前进或后退。此过程将一直持续直到CLKIN和CLK360再次同相而且DLL被重新锁定。
【0008】DLL电路100提供关于上述两个其它选项中的一个或两个的许多优点。首先，其可以是百分百数字化的，因此比不百分百数字化的电路提供更高的产出。其实施简单，因此可以用相对有限的资源相对快地被实施。因为其包括一个控制电路，所以在生产中不需要测试的情况下，其简单实施可以确保锁定和重新锁定。其还包括下述优点：随半导体制造工艺的发展而易于移植、在任何电源水平下工作、具有更小的时钟抖动及对功率噪音水平相对不敏感。
【0009】尽管有上述优点，但是DLL电路还具有下述缺点：首先，其需要相对大的区域。四个延迟链中的每一个都需要一个大的区域。同样，四个多路转换器中的每一个也需要一个大的区域，尤其是因为所有多路转换器输入的路径是匹配的。第二，如果长的话，延迟链可能需要相当大量的功率。第三，第一到第四多路转换器的本征延迟(或固有延迟)限制输入时钟信号CLKIN的最大频率Fmax。本征延迟随着较低CLKIN频率而增长，因为这需要一个较长的延迟链，其依次需要一个较大的多路转换器。因此，较低的CLKIN Fmin(最小CLKIN频率)规格导致较低的CLKIN Fmax。为了弥补本征延迟对Fmax的限制，一些DLL电路在高频模式(也就是，当CLKIN的频率高时)下仅提供两个相位(如0度和180度)而不是在低频模式下(也就是，当CLKIN的频率低时)提供的四个相位(如0度、90度、180度和270度)。减少被提供的相位数允许提高Fmax，因为在那种情况下一些多路转换器被绕开从而移除它们的本征延迟并减少总的本征延迟。然而，这种用以弥补对Fmax限制的方法是以消除先前提供的相位移动为代价的。此外，其不能解决上述提到的全部缺点。
发明内容
【0010】从一方面，本发明的实施例提供一种相移电路，所述相移电路包括两个而不是四个延迟链和相应的选择器。与上述包括四个延迟链的DLL相移电路相比，这提供了显著的面积节省。它还减少了所述相移电路的本征延迟，这对没有本征延迟匹配的实施方式尤其有益。
【0011】除了两个延迟链和它们相应的选择器之外，本发明的实施例还包括匹配延迟选择器。匹配延迟选择器匹配选择延迟链的延迟输出的选择器的本征延迟。匹配所述选择器延迟允许把延迟链的输出与输入信号的延迟版本相比较，而不是与输入信号相比较。所述输入信号的这个延迟版本在本文可以被称作参考信号。因此，所述相移电路可工作的输入信号的最大频率(Fmax)不受本征延迟或所述相移电路可工作的输入信号的最小频率(Fmin)的限制。
【0012】另一方面，除了两个延迟链、它们相应的选择器和匹配延迟选择器之外，本发明的实施例包括一个延迟电路，此延迟电路既匹配相应选择器的本征延迟又提供一个延迟，此延迟是所述两个延迟链提供的延迟的一半。这个延迟电路可以用来提供一个相移信号，此相移信号相对于参考信号的延迟是使用两个延迟链和它们相应的选择器提供的另一个相移信号相对于参考信号的延迟的一半。
【0013】在一个实施例中，当输入信号具有百分之五十的占空比时，本发明的上述实施例可以被用来提供相对于参考信号的90度相位移动。
附图说明
【0014】本发明的新颖特征在所附的权利要求中陈述。然而，为了解释，本发明具体实施例的若干方面通过参考下列图进行描述。
【0015】图1是图示说明提供相移信号的DLL电路的框图。
【0016】图2是本发明的相移电路的一个实施例的框图。
【0017】图3是图示说明图2的相移电路的时钟信号之间关系的示例性时序图。
【0018】图4是本发明相移电路的另一个实施例的框图。
【0019】图5是图示说明图4相移电路的时钟信号之间关系的示例性时序图。
【0020】图6是图示说明本发明相移电路的一个示例性应用的逻辑电路图。
【0021】图7是图示说明图6中相关信号之间关系的时序图。
【0022】图8是图示说明本发明相移电路的第二示例性应用的框图。
【0023】图9是图示说明图8中相关信号之间关系的时序图。
【0024】图10图示说明包括示例性可编程逻辑器件的一个示例性数据处理系统，在此逻辑器件中可以实现根据本发明的相移电路。
具体实施方式
【0025】被呈现的下述描述能使本领域的任何技术人员制作和使用本发明，而且在具体应用和它们的需求的背景下提供下述描述。对示例性实施例的各种修改对本领域的技术人员将显而易见，而且在此处定义的一般原则可以被应用到其它实施例和应用中不偏离本发明的思想和范围。因此，本发明不意图被限制于所示的实施例，而是符合与在此处公开的原则和特征相一致的最广范围。
【0026】图2是本发明的相移电路的一个实施例的框图。相移电路200包括：第一延迟电路210、匹配延迟电路220、第二延迟电路230、反相器240、缓冲器250、相位检测器260、控制电路270和缓冲器280。
【0027】第一延迟电路210包括：第一延迟链212、第一选择器214、第二延迟链216和第二选择器218。匹配延迟电路220包括第一匹配延迟选择器222和第二匹配延迟选择器224。第二延迟电路230包括：第一延迟链212、第三选择器232、半单元延迟元件234和第四选择器236。
【0028】在一个实施例中，第一延迟链212是1/4T N分接头延迟链，其中T是输入时钟信号CLKIN的周期，N是一个整数。在一个实施例中，第一延迟链212包括总体延迟是1/4T的2N个反相器或缓冲器，其中每一对反相器或缓冲器的延迟是T/(4N)。在此实施例中，每一对反相器或缓冲器组成第一延迟链212的一个单元。每个单元产生T/(4N)的单元延迟。在另一个实施例中，第一延迟链212包括总体延迟是1/4T的N个缓冲器，其中每个缓冲器的延迟是T/(4N)。在此实施例中，每个缓冲器构成第一延迟链212的一个单元。每个单元产生T/(4N)的单元延迟。第一延迟链212产生N个延迟输出，其中第一输出的延迟是0而且每个连续输出的延迟以T/(4N)增加。来自第一延迟链212的N个延迟输出被提供给第一选择器214。在一个实施例中，第一选择器214是一个N:1多路转换器。
【0029】类似地，在一个实施例中，第二延迟链216是1/4T N分接头延迟链。在一个实施例中，第二延迟链216包括总体延迟是1/4T的2N个反相器或缓冲器，其中每一对反相器或缓冲器的延迟是T/(4N)。在另一个实施例中，第二延迟链216包括总体延迟是1/4T的N个缓冲器，其中每个缓冲器的延迟是T/(4N)。第二延迟链216产生N个延迟输出，其中第一输出的延迟是0而且每个连续输出的延迟以T/(4N)增加。来自第二延迟链216的N个延迟输出被提供给第二选择器218。在一个实施例中，第二选择器218是一个N:1多路转换器。
【0030】如上所述，匹配延迟电路220包括第一匹配延迟选择器222和第二匹配延迟选择器224。在一个实施例中，第一匹配延迟选择器222是多路转换器，此多路转换器的延迟与第一选择器214的延迟匹配。还是在那个实施例中，第二匹配延迟选择器224是多路转换器，此多路转换器的延迟与第二选择器218的延迟匹配。因此，匹配延迟电路220的延迟是有意匹配第一选择器214和第二选择器218的总体延迟的。
【0031】第一选择器214的延迟在此可以被称为是第一选择器本征延迟。类似地，第二选择器218的延迟在此可以被称为是第二选择器本征延迟。第一选择器本征延迟和第二选择器本征延迟在此可以被总体称为第一延迟电路210的本征延迟。另一方面，第一延迟链212的延迟在此可以被称为是第一延迟链有意延迟或期望延迟(intentionaldelay)。类似地，第二延迟链216的延迟在此可以被称为是第二延迟链有意延迟。第一延迟链的有意延迟和第二延迟链的有意延迟在此可以被总体称为是第一延迟电路210的有意延迟。在一个实施例中，匹配延迟电路220与第一延迟电路210的本征延迟匹配，即与第一选择器本征延迟和第二选择器本征延迟匹配。
【0032】第二匹配延迟选择器224的输出输入到缓冲器250。缓冲器250的输出是CLK0，CLK0的相位相对于输入信号CLKIN移动第一匹配延迟选择器222、第二匹配延迟选择器224和缓冲器250的延迟。
【0033】第二选择器218的输出输入到反相器240。在一个实施例中，反相器240的本征延迟等于缓冲器250的本征延迟。反相器240的作用是将其输入信号反相并将其输出提供给相位检测器260。在一个实施例中，如下述解释，当CLKIN具有百分之五十的占空比时，反相器240的输出是CLK360，CLK360是相位移动360度的CLK0。还如下述解释，在那个实施例中，第二选择器218的输出是CLK180，CLK180是相位移动180度的CLK0。
【0034】还如上所述，第二延迟电路230包括：第一延迟链212、第三选择器232、半单元延迟元件234和第四选择器236。来自第一延迟链212的N个延迟输出被输入到第三选择器232。在一个实施例中，有两组分离的N个分接头(tap)从第一延迟链212供给第一选择器214和第三选择器232。在另一个实施例中，有一组N个分接头从第一延迟链212供给第一选择器214和第三选择器232。在一个实施例中，第三选择器232是一个N:1多路转换器。第三选择器232选择其输入信号中的一个并且将被选的信号提供给半单元延迟元件234和第四选择器236。半单元延迟元件234是延迟为T/(8N)即第一延迟链212的两个连续分接头之间的延迟之差的一半的一个延迟单元。换句话说，单元延迟是第一延迟链212的一个单元产生的延迟。如上所述，一个单元延迟是T/(4N)。在一个实施例中，半单元延迟元件234包括一对反相器或一对缓冲器。在另一个实施例中，半单元延迟元件234包括一个缓冲器。半单元延迟元件234添加一个半单元延迟到其从第三选择器232接收的输入信号。在一个实施例中，第四选择器236是一个2:1多路转换器并且在第三选择器232的输出和半单元延迟元件234的输出之间选择。
【0035】第三选择器232和第四选择器236的总体延迟在此可以被称为是第二延迟电路230的本征延迟。另一方面，第一延迟链212和半单元延迟元件234的总体延迟在此可以被称为第二延迟电路230的有意延迟。在一个实施例中，第二延迟电路230的本征延迟(即第三选择器232和第四选择器236的本征延迟)与第一延迟电路210的本征延迟(即第一选择器214和第二选择器218的本征延迟)匹配。更具体地说，在一个实施例中，第三选择器232的本征延迟与第一选择器214的本征延迟匹配，而第四选择器236的本征延迟与第二选择器218的本征延迟匹配。
【0036】第四选择器236的输出被输入到缓冲器280。在一个实施例中，缓冲器280的本征延迟与反相器240的本征延迟匹配。在一个实施例中，缓冲器280的输出相对于CLK0有一个延迟，其等于反相器240的输出相对于CLK0的延迟的一半。换句话说，第二延迟电路230和缓冲器280的组合本征延迟等于第一延迟电路210和反相器240的组合本征延迟，而第二延迟电路230的有意延迟是第一延迟电路210的有意延迟的一半。在一个实施例中，如下述解释，缓冲器280的输出是CLK90，CLK90相对于CLK0相位移动90度。
【0037】上面描述的第一延迟电路210包括：第一延迟链212、第一选择器214、第二延迟链216和第二选择器218，但是不包括反相器240。类似地，上面描述的匹配延迟电路220包括第一匹配延迟选择器222和第二匹配延迟选择器224，但是不包括缓冲器250。类似地，上面描述的第二延迟电路230包括：第一延迟链212、第三选择器232、半单元延迟元件234和第四选择器236，但是不包括缓冲器280。应注意的是第一延迟电路210可以被描述为包括反相器240。类似地，匹配延迟电路220可以被描述为包括缓冲器250。类似地，第二延迟电路230可以被描述为包括缓冲器280。借助这些修正的描述，可以说第二延迟电路230提供的有意延迟等于第一延迟电路210提供的有意延迟的一半。还可以说第二延迟电路230的本征延迟与第一延迟电路210的本征延迟匹配。还可以说匹配延迟电路220提供一个延迟，此延迟等于第一选择器214、第二选择器218和反相器240的组合延迟。换句话说，匹配延迟电路220与第一延迟电路210的本征延迟匹配。
【0038】相位检测器260接收反相器240和缓冲器250的输出，即分别是CLK360和CLK0，并比较它们的相位差异。然后相位检测器260向控制电路270提供关于相位差异的信息。基于相位差异，控制电路270向第一选择器214、第二选择器218、第三选择器232和第四选择器236发送控制信号。响应从控制电路270接收到的控制信号，第一选择器214、第二选择器218、第三选择器232和第四选择器236选择它们各自输入中的一个。这将在下面更详细地进行解释。
【0039】当CLK360与CLK0的相位不同时，控制电路270分别向第一选择器214和第二选择器218发送控制信号271和272，使第一选择器214和第二选择器218中仅有一个前进一个单元。换句话说，第一选择器214和第二选择器218中仅有一个被发信号使其分别从第一延迟链212和第二延迟链216中选择下一个输出信号。在一个实施例中，如果先前的控制信号271和272使得第二选择器218从第二延迟链216选择的延迟输出与第一选择器214从第一延迟链212选择的延迟输出具有相同的延迟，则控制电路270将向第一选择器214发信号使其选择前进一个延迟单元，并向第二选择器218发信号使其维持先前的选择。还在一个实施例中，如果先前的控制信号271和272使得第二选择器218从第二延迟链216选择的延迟输出比第一选择器214从第一延迟链212选择的延迟输出少一个单元延迟，则控制电路270将向第一选择器214发信号使其维持相同的选择，并向第二选择器218发信号使其选择前进一个延迟单元。
【0040】在上述实施例中，当向第一选择器214发信号使其选择前进一个延迟单元时，控制电路270向第三选择器232发送控制信号273用以维持其先前的选择，并且向第四选择器236发送控制信号274用以选择来自半单元延迟元件234的输入237，而不是绕过半单元延迟元件234的输入239。还在上述实施例中，当向第二选择器218发信号使其选择前进一个延迟单元时，控制电路270向第三选择器232发送控制信号273使其选择前进一个延迟单元，并且向第四选择器236发送控制信号274用以选择绕过半单元延迟元件234的输入239，而不是来自半单元延迟元件234的输入237。因此，控制电路270向第一选择器214、第二选择器218、第三选择器232和第四选择器236发信号以使第二延迟电路230的有意延迟是第一延迟电路210的有意延迟的一半。
【0041】图3是图示说明图2的相移电路200的时钟信号之间关系的示例性时序图。在图3中，表示CLK0的信号310相对于表示CLKIN的输入信号305相位移动延迟311，即第一匹配延迟选择器222、第二匹配延迟选择器224和缓冲器250的总延迟。表示CLK90的信号315相对于信号310(即CLK0)相位移动90度。表示CLK360的信号320与信号310(即CLK0)同相。如图3图示说明的情况，当CLK360与CLK0同相时，控制电路270向第一到第四选择器发送控制信号用以维持它们先前的选择。因此，第一到第四选择器维持它们先前的选择。在此情形下，图2的DLL被锁定。
【0042】图4是本发明的相移电路的另一个实施例的框图。相移电路400包括：第一延迟电路410、第二延迟电路430、反相器440、相位检测器460和控制电路470。在一个实施例中，相移电路400还包括所示被耦合到第二延迟电路430的缓冲器480。第一延迟电路410包括：第一延迟链412、第一选择器414、第二延迟链416和第二选择器418。第二延迟电路430包括：第一延迟链412、第三选择器432、半单元延迟元件434和第四选择器436。
【0043】除了下面所述外，相移电路400类似于相移电路200。相移电路400中的组件和信号的功能与相移电路200中它们相对应的组件和信号的功能相似，这些组件和信号被标示的参考数字与相移电路200中它们相对应的组件和信号的参考数字相差200。例如，相移电路400中的控制电路470和控制信号471、472、473和474分别与相移电路200中的控制电路270和控制信号271、272、273和274相对应。因为相移电路400类似于相移电路200而且运行方式相似，因此除了注意一些相对于相移电路200的差异外，在此将不对其作更详细的描述。
【0044】不像相移电路200，相移电路400不包括匹配延迟电路和耦合在匹配延迟电路和相位检测器之间的缓冲器。因此，相位检测器460将输入时钟信号CLKIN与反相器440的输出CLK360进行比较。
【0045】此外，由于相移电路400不包括匹配延迟电路，所以第二延迟电路430不与第一延迟电路410的本征延迟匹配。取而代之的是，在不包括缓冲器480的相移电路400的一个实施例中，第二延迟电路430具有一个本征延迟和一个有意延迟，该本征延迟等于第一延迟电路410的本征延迟的一半加上反相器440的本征延迟的一半，该有意延迟是第一延迟电路410的有意延迟的一半。在包括缓冲器480的相移电路400的一个实施例中，第二延迟电路430和缓冲器480的组合本征延迟等于第一延迟电路410和反相器440的组合本征延迟的一半。换句话说，CLK90具有一个有意延迟和一个本征延迟，其分别是CLK360的有意延迟和本征延迟的一半。
【0046】在一个实施例中，反相器440、缓冲器480和第四选择器436的本征延迟非常小，至少相对于第一选择器414、第二选择器418和第三选择器432的本征延迟非常小。在此情况下，反相器440的本征延迟对包含在CLK360中的本征延迟贡献非常小。类似地，缓冲器480和第四选择器436的本征延迟对包含在CLK90中的本征延迟的贡献非常小。因此，反相器440、缓冲器480和第四选择器436的本征延迟可以被忽略，而不导致包含在CLK90中的本征延迟严重偏离等于包含在CLK360中的本征延迟的一半。
【0047】虽然相移电路400不提供本征延迟匹配，但是其相对DLL电路100(图1所示)仍然具有优势。首先，其具有两个延迟链而不是四个延迟链。这提供了显著的面积节省。第二，在第一延迟电路410中，其具有两个N:1选择器而不是四个N:1选择器。这也提供了显著的面积节省。此外，其显著减少了第一延迟电路410的本征延迟。
【0048】如下所述，在一个实施例中，当CLKIN具有百分之五十的占空比时，反相器440的输出CLK360相对于CLKIN相位移动360度。而且，CLK90相对于CLKIN相位移动90度。因此，在一个实施例中，仅使用两个延迟链及它们相应的选择器和一个反相器，相移电路400能够产生一个相对于CLKIN相位移动360度的信号。类似地，一个延迟链及其相应的选择器被用来产生一个相对于CLKIN相位移动90度的信号。相移电路200类似地提供相对于CLK0相位移动90度和360度的信号。
【0049】图5是图示说明图4的相移电路400中时钟信号之间关系的示例性时序图。在图5中，信号505表示输入时钟信号CLKIN。表示CLK90的信号515相对于信号505(即CLKIN)相位移动90度。表示CLK360的信号520与信号505(即CLKIN)同相。如图5所示的情况，当CLK360与CLKIN同相时，则控制电路470向第一到第四选择器发送控制信号用以维持它们先前的选择。因此，第一到第四选择器维持它们先前的选择。在此情形下，图4的DLL电路被锁定。
【0050】在此所使用的90度、180度、270度和360度不是各自被限制为准确的90度、180度、270度和360度。本领域的技术人员应该理解，取而代之的是，它们各自可以是大体上或近似地围绕90度、180度、270度和360度。
【0051】诸如本发明的相移电路200或相移电路400的相移电路具有许多不同的应用。下面是对本发明的相移电路示例性应用的简要描述。
【0052】图6是图示说明本发明实施例的一个示例性应用的逻辑电路图。在图6中，输入时钟信号CLKX被输入到相移电路601，相移电路601可以是诸如相移电路200或400(分别在图2或图4中详细示出)的相移电路。相移电路601输出一个参考时钟信号CLK0X和一个时钟信号CLK90X，其中CLK90X相对于参考时钟信号CLK0X相位移动90度。CLK0X和CLK90X被输入到逻辑器件605，逻辑器件605对其输入执行布尔XOR(异或)运算。应注意的是CLK0X和CLK90X具有与输入时钟信号CLKX相同的频率。逻辑器件605的输出是CLK02X，其频率是CLK0X频率的两倍。
【0053】图7是示出图6中相关信号之间关系的时序图。在图7中，CLKX、CLK0X、CLK90X和CLK02X可以分别标注为705、710、715和720。如图7所示，应注意的是当相移电路601是诸如相移电路200的相移电路时，则CLK0X与CLKX的相位不同。然而，当相移电路601是诸如相移电路400的相移电路时，则图7中的CLK0X与CLKX是同一个信号而且都可以用CLK0X表示。如图6和图7中图示说明的，本发明的相移电路可以被用来产生频率是输入信号的频率两倍的时钟信号。因此，本发明的相移电路可以被用来使输入信号的频率加倍。
【0054】图8是图示说明本发明实施例的另一个示例性应用的框图。在图8中，包括D型触发器815的存储器810被耦合到存储接口820。D型触发器815——负边缘触发的触发器接收时钟信号CLK811和存储数据信号812。从D型触发器815的Q端输出的输入数据信号816被发送到存储接口820。类似地，时钟信号CLK811也被发送到存储接口820。D型触发器815使输入数据信号816和时钟信号CLK811同步。
【0055】存储接口820包括相移电路801、D型触发器835、845和855，其中相移电路801可以是诸如相移电路200或400(分别在图2或图4中详细示出)的相移电路。D型触发器835是一个正边缘触发的触发器而D型触发器845和855是负边缘触发的触发器。
【0056】相移电路801接收时钟信号CLK811，输出相位移动的时钟信号CLK90821，其中CLK90821相对于时钟信号CLK 811相位移动90度。相位移动的时钟信号CLK90821被发送到D型触发器835、845和855。输入数据信号816被发送到D型触发器835和845的D端。D型触发器845的输出846是Q奇(Qodd)。D型触发器835的输出836被发送到D型触发器855的D端。D型触发器855的输出856是Q偶(Qeven)。
【0057】图9是图示说明图8中相关信号之间关系的时序图。换句话说，图9图示说明下列信号之间的关系：输入数据信号816、时钟信号CLK 811、相位移动的时钟信号CLK90821、Qodd 846(D型触发器845的输出)和Qeven 856(D型触发器855的输出)。
【0058】像在图9中所看到的，CLK90的跃迁发生在输入数据信号816的中点。因此，用于工作在CLK90的定时器件(如D型触发器835、845和855)的ts(建立时间)和th(保持时间)可以是比CLK周期的1/4th短的任何时间。换句话说，只要ts和th中的每个比1/4th的CLK周期短，D型触发器835、845和855就可以在CLK90跃迁中采样数据而不干扰ts和th。本发明实施例中的这种用法在许多应用中有用，包括在满足双倍数据率2(DDR2)规范的电路中。
【0059】包括实施本发明的相移电路的电路可以被包括在各种集成电路(IC)中，这些集成电路包括是可编程逻辑器件(PLD)的IC。PLD(有时还可以被称为复杂可编程逻辑器件(CPLD)、可编程阵列逻辑(PAL)、可编程逻辑阵列(PLA)、现场可编程逻辑阵列(FPLA)、可擦除的可编程逻辑器件(EPLD)、电可擦的可编程逻辑器件(EEPLD)、逻辑单元阵列(LCA)、现场可编程门阵列(FPGA)或其它名字)提供了固定IC的优点，具有定制的IC的灵活性。此类器件一般提供“现成的”器件，其至少有一部分可以被编程用以满足用户的具体需要。专用集成电路(ASIC)传统上是固定的IC。然而，有可能提供具有一个或多于一个可编程部分的ASIC。因此，IC器件可能具有ASIC和PLD的性能。在此使用的术语PLD的范围将被认为非常广泛，足够包括此类器件。
【0060】PLD具有可以被编程或重新编程的配置元件。配置元件可以被实现为随机存取存储器(RAM)位、触发器、电可擦的可编程只读存储(EEPROM)单元或其它存储元件。把新数据放入配置元件中对PLD的逻辑功能和相关的路由选择路径编程或重新编程。现场可编程的配置元件经常被作为RAM单元(有时被作为“配置RAM”(CRAM))实现。然而，许多类型的可配置元件可被使用，包括静态或动态RAM(SRAM或DRAM)、电可擦只读存储器(EEROM)、闪存、熔丝和反熔丝可编程连接。在器件制造期间，配置元件的程序设计还可以通过掩模编程实施。尽管掩模编程相对于已经列出的一些现场可编程选项具有一些缺点，但其在某些高容量应用中有用。为了本文的目的，通用术语“配置元件”可以被用来指任何可编程元件，这些可编程元件可以被配置为确定通过其它PLD元件实现的功能。
【0061】PLD一般包括存储器模块，每个存储器模块一般又包括一个存储接口。存储接口一般有许多数据端口(有时其被称作是DQ端口，如72个DQ插脚)和一个或多于一个时钟信号端口(有时其被称作是DQS端口)。一般一个DQS端口与多个DQ端口联系在一起，如4、8或10个DQ端口。有时优选每个DQ组有其自身的DQS。例如，这是为了更加有效地实施数据传输所需的。在一个更具体的环境中，为了满足267MHz DDR2规范或更高的DDR2频率规范，这是所需的。本发明的相移电路提供的面积节省使每个DQS组具有其自身的相移电路变得更实际。因此，本发明允许以更有成本效率的方式实施数据传输。更具体地说，本发明使满足267MHz DDR2规范或更高的DDR2频率规范变得更实际。
【0062】在典型的PLD中，有相对大量的存储器模块及其相对应的大量DQS组。因此，和上述已知的DLL相比，在每个DQS组有其自身相移电路的PLD中使用本发明可以提供显著的面积节省。
【0063】通过举例，图10图示说明在数据处理系统1000中的PLD 1010。作为一个例子，本发明的相移电路可以在诸如PLD 1010的PLD中实施。在一个实施例中，相移电路1001(诸如在图2或图4中分别所示的相移电路200或400)与PLD 1010位于相同的管芯/芯片上。数据处理系统1000可以包括一个或多于一个下述组件：处理器1040、存储器1050、输入/输出(I/O)电路1020和外围设备1030。这些组件被系统总线1065耦合在一起并且被组装到包含在终端用户系统1070中的电路板1060上。诸如系统1000的数据处理系统可以包括诸如终端用户系统1070的单个终端用户系统或可以包括作为数据处理系统一起工作的多个系统。
【0064】系统1000可以在各种各样的应用中使用，诸如计算机联网、数据联网、仪表化、视频处理、数字信号处理(DSP)或使用可编程或可重新编程逻辑的优点是令人期望的任何其它应用。PLD 1010可以被用来执行许多不同的逻辑功能。例如，PLD 1010可以被配置为与处理器1040合作工作的一个处理器或控制器(或在替代实施例中，PLD自身可以充当唯一的系统处理器)。PLD 1010还可以被用作为仲裁器来仲裁对系统1000中共享资源的访问。在另一个例子中，PLD 1010可以被配置为处理器1040和系统1000中其它组件中的一个组件之间的接口。应该注意的是系统1000仅是示例。
【0065】在一个实施例中，系统1000是数字系统。在此使用的数字系统不是限于纯数字系统，而是还包含包括数字和模拟子系统的混合系统。
【0066】尽管针对图示说明的实施例对本发明做了具体描述，但是应了解各种改动、修改和调整可以基于本公开内容做出，而且意欲在本发明范围之内。尽管是关于目前被认为是最实际和最优选的实施例描述本发明的，但是应了解本发明不被限制于公开的实施例，相反，其意欲覆盖包括在所附权利要求范围内的各种修改和等效安排。

Claims (34)

1.一种相移电路，其包括：
提供第一延迟的第一延迟电路，其中所述第一延迟包括第一本征延迟和第一有意延迟；及
提供匹配延迟的一个延迟匹配电路，其中所述匹配延迟与所述第一本征延迟匹配。
2.根据权利要求1所述的相移电路，进一步包括：
一控制电路，其基于所述第一延迟和所述匹配延迟控制所述第一延迟电路。
3.根据权利要求2所述的相移电路，进一步包括：
提供第二延迟的第二延迟电路，其中所述第二延迟包括第二本征延迟和第二有意延迟，其中所述第二本征延迟与所述第一本征延迟匹配而且所述第二有意延迟是所述第一有意延迟的一半，其中所述控制电路基于所述第一延迟和所述匹配延迟控制所述第二延迟电路。
4.根据权利要求2所述的相移电路，进一步包括：
一相位检测器，其被耦合到所述第一延迟电路、所述延迟匹配电路和所述控制电路，其中所述相位检测器检测所述第一延迟电路和所述匹配延迟电路的输出之间的相位差异，而且向所述控制电路提供关于所述相位差异的信息。
5.根据权利要求3所述的相移电路，其中所述第一延迟电路包括：
第一延迟链，其中所述第一延迟链接收一个输入信号并且产生第一组多个输出信号，其中所述第一组多个输出信号是所述输入信号的延迟版本；
第一选择器，其被耦合到所述第一延迟链，其中所述第一选择器从所述第一组多个输出信号中选择一个输出信号，其中所述第一选择器具有第一选择器本征延迟；
第二延迟链，其中所述第二延迟链接收所述一个输出信号并且产生第二组多个输出信号，其中所述第二组多个输出信号是所述一个输出信号的延迟版本；及
第二选择器，其被耦合到所述第二延迟链，其中所述第二选择器从所述第二组多个输出信号中选择一个输出信号，其中所述第二选择器具有第二选择器本征延迟；
其中所述第一本征延迟包括所述第一选择器本征延迟和第二选择器本征延迟。
6.根据权利要求5所述的相移电路，其中所述第二延迟电路包括：
第三选择器，其被耦合到所述第一延迟链，其中所述第三选择器从所述第一组多个输出信号中选择一个输出信号；
半单元延迟元件，其被耦合到所述第三选择器；及
第四选择器，其被耦合到所述第三选择器和所述半单元延迟元件。
7.根据权利要求6所述的相移电路，进一步包括：
一反相器，其被耦合到所述第一延迟电路，其中所述反相器将所述第二组多个输出信号的所述一个输出信号反相。
8.根据权利要求7所述的相移电路，进一步包括：
耦合到所述匹配延迟电路的第一缓冲器；及
耦合到所述第四选择器的第二缓冲器；
其中所述第一缓冲器的输出是参考信号，第二缓冲器的输出是第二延迟信号，所述输入信号具有百分之五十的占空比，所述第二组多个输出信号中的所述一个输出信号相对于所述参考信号相位移动180度，所述反相器的输出与所述参考信号的相位相同，而且所述第二延迟信号相对于所述参考信号相位移动90度。
9.一种双时钟脉冲产生器，其包括权利要求1所述的相移电路。
10.一种可编程逻辑器件，其包括权利要求1所述的相移电路。
11.一种包括可编程逻辑器件的数字系统，所述可编程逻辑器件包括权利要求1所述的相移电路。
12.一种产生相移信号的方法，其包括：
将输入信号延迟第一延迟，用以提供第一延迟信号，其中所述第一延迟包括第一本征延迟和第一有意延迟；及
匹配所述第一本征延迟用以提供参考信号，其中所述匹配包括用与所述第一本征延迟匹配的延迟来延迟所述输入信号；
其中，相对于所述参考信号，所述第一延迟信号被延迟所述第一有意延迟。
13.根据权利要求12所述的方法，进一步包括：
以第二延迟来延迟所述输入信号用以提供第二延迟信号，其中所述第二延迟包括第二本征延迟和第二有意延迟，所述第二本征延迟与所述第一本征延迟匹配，所述第二有意延迟是所述第一有意延迟的一半，而且所述第二延迟信号相对于所述参考信号被延迟所述第一有意延迟的一半。
14.根据权利要求13所述的方法，其中以所述第一延迟来延迟所述输入信号包括：
产生第一组多个延迟输入信号；
选择所述第一组多个延迟输入信号中的一个延迟输入信号；
产生第二组多个第二延迟输入信号；其中所述第二组多个第二延迟输入信号是所述一个延迟输入信号的延迟版本；及
选择所述第二组多个输入信号中的一个延迟输入信号。
15.根据权利要求14所述的方法，其中匹配所述第一延迟包括：
使用匹配延迟选择器延迟所述输入信号。
16.根据权利要求14所述的方法，其中以所述第二延迟来延迟所述输入信号包括：
选择所述第一组多个延迟输入信号中的一个延迟输入信号；
添加半单元延迟到所述第一组多个延迟输入信号中的所述延迟输入信号用以提供一个添加的延迟信号；及
在所述添加的延迟信号和所述第一组多个延迟输入信号中的所述延迟输入信号之间进行选择。
17.根据权利要求16所述的方法，进一步包括：
将所述第一延迟信号反相用以提供一个反相的第一延迟信号；及
检测所述反相的第一延迟信号和所述参考信号之间的相位差异。
18.根据权利要求17所述的方法，其中所述输入信号具有百分之五十的占空比，所述第一延迟信号相对于所述参考信号相位移动180度，所述反相的第一延迟信号与所述参考信号相位相同，而且以所述第二延迟来延迟所述输入信号导致所述输入信号相对于所述参考信号相位移动90度。
19.一种相移电路，其包括：
第一延迟电路，其包括第一延迟元件和被耦合到所述第一延迟元件的第二延迟元件，其中所述第一延迟元件接收输入信号而且提供第一延迟信号；
一反相器，其被耦合到所述第一延迟电路用以将所述第一延迟信号反相而且提供相对于所述输入信号相位移动360度的输出信号；及
第二延迟电路，其包括所述第一延迟元件，其中所述第二延迟电路提供相对于所述输入信号相位移动90度的输出信号。
20.根据权利要求19所述的相移电路，其中所述反相器被耦合到相位检测器而且向所述相位检测器提供相对于所述输入信号相位移动360度的所述输出信号。
21.根据权利要求19所述的相移电路，其中：
所述第一延迟元件包括：
第一延迟链，其中所述第一延迟链接收所述输入信号并且产生第一组多个输出信号，其中所述第一组多个输出信号是所述输入信号的延迟版本；及
第一选择器，其被耦合到所述第一延迟链，其中所述第一选择器从所述第一组多个输出信号中选择一个输出信号；并且所述第二延迟电路包括：
半单元延迟元件，其被耦合到所述第一选择器；
旁路通路，其被耦合到所述第一选择器；及
选择器，其被耦合到所述半单元延迟元件和所述旁路通路。
22.根据权利要求19所述的相移电路，其中：
所述第一延迟元件包括第一延迟链，其中所述第一延迟链接收所述输入信号并且产生第一组多个输出信号，其中所述第一组多个输出信号是所述输入信号的延迟版本；
所述第一延迟电路进一步包括被耦合到所述第一延迟链的第一选择器，其中所述第一选择器从所述第一组多个输出信号中选择一个输出信号；及
第二延迟电路包括：
第三选择器，其被耦合到所述第一延迟链，其中所述第三选择器从所述第一组多个输出信号中选择一个输出信号；
半单元延迟元件，其被耦合到所述第三选择器；及
第四选择器，其被耦合到所述第三选择器和所述半单元延迟元件。
23.根据权利要求22所述的相移电路，其中所述第二延迟元件包括：
第二延迟链，其中所述第二延迟链接收所述一个输出信号并且产生第二组多个输出信号，其中所述第二组多个输出信号是所述一个输出信号的延迟版本；及
第二选择器，其被耦合到所述第二延迟链，其中所述第二选择器从所述第二组多个输出信号中选择一个输出信号。
24.根据权利要求19所述的相移电路，其中所述第二延迟电路进一步包括被耦合到所述第一延迟元件的缓冲器。
25.一种双时钟脉冲产生器，其包括权利要求19所述的相移电路。
26.一种可编程逻辑器件，其包括权利要求19所述的相移电路。
27.一种包括可编程逻辑器件的数字系统，所述可编程逻辑器件包括权利要求19所述的相移电路。
28.一种相移电路，其包括：
第一延迟链，其中所述第一延迟链接收一个输入信号并且产生第一组多个输出信号，所述第一组多个输出信号是所述输入信号的延迟版本；
第一选择器，其被耦合到所述第一延迟链，其中所述第一选择器从所述第一组多个输出信号中选择一个输出信号，所述第一组多个输出信号中的所述一个输出信号相对于所述输入信号具有第一延迟，而且所述第一选择器具有第一选择器本征延迟；
第二延迟链，其中所述第二延迟链接收所述一个输出信号并且产生第二组多个输出信号，其中所述第二组多个输出信号是所述一个输出信号的延迟版本；
第二选择器，其被耦合到所述第二延迟链，其中所述第二选择器从所述第二组多个输出信号中选择一个输出信号，所述第二组多个输出信号中的所述一个输出信号相对于所述输入信号具有第二延迟，而且所述第二选择器具有第二选择器本征延迟；
匹配延迟电路，其与所述第一选择器本征延迟和所述第二选择器本征延迟的组合匹配；
反相器，其被耦合到所述第二选择器用以将所述第二组多个输出信号中的所述一个输出信号反相；
相位检测器，其被耦合到所述匹配延迟电路和所述反相器；及
控制电路，其被耦合到所述相位检测器、所述第一选择器和所述第二选择器。
29.根据权利要求28所述的相移电路，进一步包括：
第三选择器，其被耦合到所述第一延迟链，其中所述第三选择器从所述第一组多个输出信号中选择一个输出信号；
半单元延迟元件，其被耦合到所述第三选择器，其中所述半单元延迟元件延迟所述输出信号用以提供一个添加的延迟输出信号；及
第四选择器，其被耦合到所述第三选择器和所述半单元延迟元件，其中所述第四选择器在所述输出信号和所述添加的延迟输出信号之间进行选择，
其中所述控制电路被耦合到所述第三选择器和所述第四选择器。
30.根据权利要求29所述的相移电路，其中所述匹配延迟电路包括：
第一匹配延迟选择器；及
第二匹配延迟选择器；
其中所述第一匹配延迟选择器与所述第一选择器本征延迟匹配并且所述第二匹配延迟选择器与所述第二选择器本征延迟匹配。
31.根据权利要求30所述的相移电路，进一步包括：
被耦合到所述匹配延迟电路的第一缓冲器；及
被耦合到所述第四选择器的第二缓冲器；
其中所述第一缓冲器的输出是一个参考信号，所述第二缓冲器的输出是第二延迟信号，所述输入信号具有百分之五十的占空比，所述第二组多个输出信号中的一个输出信号相对于所述参考信号相位移动180度，所述反相器的输出与所述参考信号的相位相同，而且所述第二延迟信号相对于所述参考信号相位移动90度。
32.一种双时钟脉冲产生器，其包括权利要求28所述的相移电路。
33.一种可编程逻辑器件，其包括权利要求28所述的相移电路。
34.一种包括可编程逻辑器件的数字系统，所述可编程逻辑器件包括权利要求28所述的相移电路。
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