CN109493789A - 像素电路 - Google Patents

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Abstract

一种像素电路包含驱动晶体管、发光单元、重置电路、整流电路和写入电路。驱动晶体管的第一端用于接收电源电压，驱动晶体管的控制端耦接于第一节点。发光单元的阳极端耦接于驱动晶体管的第二端，发光单元的阴极端用于接收发光控制信号。重置电路用于依据第一控制信号和第一参考电压决定第一节点的第一节点电压。整流电路耦接于第一节点和第二节点之间，用于自第二节点接收第二参考电压，其中当第二参考电压大于第一节点电压时，整流电路导通第一节点和第二节点，当第二参考电压小于等于第一节点电压时，整流电路断开第一节点和第二节点。写入电路用于依据第二控制信号和数据电压决定第一节点电压。

Description

像素电路
技术领域
本发明有关一种像素电路，尤指一种可补偿驱动晶体管临界电压变异的像素电路。
背景技术
低温多晶硅薄膜晶体管(low temperature poly-silicon thin-filmtransistor)具有高载流子迁移率与尺寸小的特点，适合应用于高解析度、窄边框以及低耗电的显示面板。目前业界广泛使用准分子激光退火(excimer laser annealing)技术来形成低温多晶硅薄膜晶体管的多晶硅薄膜。然而，由于准分子激光每一发的扫描功率并不稳定，不同区域的多晶硅薄膜会具有晶粒尺寸与数量的差异。因此，于显示面板的不同区域中，低温多晶硅薄膜晶体管的特性便会不同。例如，不同区域的低温多晶硅薄膜晶体管会有着不同的临界电压(threshold voltage)。在此情况下，显示面板将会面临显示画面不均匀的问题。
有鉴于此，如何提供具有均匀亮度的显示面板，实为业界有待解决的问题。
发明内容
本发明提供一种像素电路。该像素电路包含一驱动晶体管、一发光单元、一重置电路、一整流电路和一写入电路。该驱动晶体管包含一第一端、一第二端和一控制端，其中该驱动晶体管的该第一端用于接收一电源电压，该驱动晶体管的该控制端耦接于一第一节点。该发光单元包含一阳极端和一阴极端，该阳极端耦接于该驱动晶体管的该第二端，该阴极端用于接收一发光控制信号，其中当该发光控制信号为一第一高电平，该阳极端和该阴极端不互相导通，当该发光控制信号为一第一低电平，该阳极端和该阴极端互相导通。该重置电路用于依据一第一控制信号和一第一参考电压决定该第一节点的一第一节点电压。该整流电路耦接于该第一节点和一第二节点之间，用于自该第二节点接收一第二参考电压，其中当该第二参考电压大于该第一节点电压时，该整流电路导通该第一节点和该第二节点，当该第二参考电压小于等于该第一节点电压时，该整流电路断开该第一节点和该第二节点。该写入电路用于依据一第二控制信号和一数据电压决定该第一节点电压。
上述的像素电路应用于显示面板中，可确保显示面板具有均匀的显示画面。
以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。
附图说明
图1为根据本发明一实施例的像素电路的功能方块图。
图2为根据本发明一实施例的显示面板简化后的功能方块图。
图3为根据本发明一实施例的像素电路的运作时序图。
图4为图1的像素电路于重置阶段中的等效电路示意图。
图5为图1的像素电路于重置补偿阶段中的等效电路驱动示意图。
图6为图1的像素电路于写入阶段中的等效电路驱动示意图。
图7为图1的像素电路于发光阶段中的等效电路驱动示意图。
其中，附图标记：
100：像素电路
110：驱动晶体管
120：重置电路
122：第一开关
124：第一电容
130：整流电路
132：第二开关
140：写入电路
142：第三开关
144：第二电容
150：发光单元
201：显示面板
203-1～203-n：列
205：源极驱动电路
207：栅极驱动电路
N1～N3：第一节点～第三节点
S1：第一控制信号
S2[n]：第二控制信号
S2[n+1]：相邻列的第二控制信号
ELVSS：发光控制信号
Vn1：第一节点电压
Vn3：第三节点电压
VDD：电源电压
VSS：第一参考电压
Vref：第二参考电压
Vdata：数据电压
Idri：驱动电流
PH1：第一高电平
PL1：第一低电平
PH2：第二高电平
PL2：第二低电平
PX：预设电平
T1：重置阶段
T2：补偿阶段
T3：写入阶段
T4：发光阶段
具体实施方式
下面结合附图对本发明的结构原理和工作原理作具体的描述：
以下将配合相关附图来说明本发明的实施例。在附图中，相同的标号表示相同或类似的元件或方法流程。
图1为根据本发明一实施例的像素电路100的功能方块图。像素电路100包含驱动晶体管110、重置电路120、整流电路130、写入电路140以及发光单元150。像素电路100可控制流经发光单元150的驱动电流Idri的大小，进而使发光单元150产生不同的灰阶亮度。
实作上，发光单元150可以由有机发光二极管(organic light-emitting diode)或是微发光二极管(micro light-emitting diode)等等发光材料来实现。
驱动晶体管110用于产生驱动电流Idri，且包含第一端、第二端和控制端。其中，驱动晶体管110的第一端用于接收电源电压VDD，控制端则耦接于第一节点N1。发光单元150包含阳极端和阴极端，其中阳极端耦接于驱动晶体管110的第二端，以自驱动晶体管110接收驱动电流Idri，阴极端则用于接收一发光控制信号ELVSS。发光控制信号ELVSS可用于控制发光单元150的导通和关断状态。
重置电路120包含第一开关122和第一电容124。第一开关122包含第一端、第二端和控制端，其中第一开关122的第一端用于接收第一参考电压VSS，第二端耦接于第一节点N1，控制端则用于接收第一控制信号S1。第一电容124包含第一端和第二端，其中第一电容124的第一端耦接于第一节点N1，第二端则用于接收电源电压VDD。重置电路120用于依据电源电压VDD、第一控制信号S1以及第一参考电压VSS决定第一节点N1的第一节点电压Vn1。
整流电路130包含第二开关132。第二开关132包含第一端、第二端和控制端，其中第二开关132的第一端耦接于第二节点N2，并用于自第二节点N2接收第二参考电压Vref，第二开关132的第二端和控制端则耦接于第一节点N1。当第二参考电压Vref大于第一节点电压Vn1时，整流电路130导通第一节点N1和第二节点N2。另一方面，当第二参考电压Vref小于等于第一节点电压Vn1时，整流电路130断开第一节点N1和第二节点N2。
写入电路140包含第三开关142和第二电容144。第三开关142包含第一端、第二端和控制端，其中第三开关142的第一端耦接于第三节点N3，第二端用于接收数据电压Vdata，控制端则用于接收第二控制信号S2[n]。第二电容144耦接于第一节点N1和第三节点N3之间。写入电路140用于依据第二控制信号S2[n]和数据电压Vdata决定第一节点电压Vn1。
实作上，第一开关122、第二开关132和第三开关142可以用P型的低温多晶硅薄膜晶体管来实现，但本实施例并不以此为限。例如，第一开关122、第二开关132和第三开关142也可以用P型的非晶硅(amorphous silicon)薄膜晶体管来实现。
以下将配合图2和图3来进一步说明像素电路100的运作方式。如图2所示，像素电路100适用于一显示面板201。多个像素电路100于显示面板201中排列成具有多列203-1～203-n的一矩阵形状，且每个像素电路100耦接于显示面板201的源极驱动电路205和栅极驱动电路207。为使图面简洁而易于说明，显示面板201中的其他元件与连接关系并未绘示于图2中。
本案说明书和附图中使用的元件和装置编号中的索引1～n，只是为了方便指称个别的元件和装置，并非有意将前述元件和装置的数量局限在特定数目。
请参考图3，在像素电路100的运作过程中，发光控制信号ELVSS会于第一高电平PH1和第一低电平PL1之间切换，而第一控制信号S1和第二控制信号S2[n]会于第二高电平PH2和第二低电平PL2之间切换。其中，第一高电平PH1和第二高电平PH2可以相同或不相同，第一低电平PL1和第二低电平PL2也可以相同或不相同。
请同时参考图1～图3，在重置阶段T1中，发光控制信号ELVSS为第一高电平PH1，使得发光单元150的阴极端电压高于阳极端电压。因此，发光单元150会处于关断状态，以避免发光单元150在重置阶段T1中产生与数据电压Vdata无关的非预期灰阶亮度。另一方面，第一控制信号S1和第二控制信号S2[n]皆为第二低电平PL2，使得第一开关122、第二开关132和第三开关142都处于导通状态。
因此，像素电路100于重置阶段中会等效于图4所示的等效电路。如图4所示，重置电路120会将第一参考电压VSS传递至第一节点N1，而整流电路130则会将第二参考电压Vref传递至第一节点N1。在本实施例中，由于第一参考电压VSS小于第二参考电压Vref，所以第一节点电压Vn1于重置阶段中会大于第一参考电压VSS，但会小于第二参考电压Vref，亦即第一节点电压Vn1会介于第一参考电压VSS和第二参考电压Vref之间。写入电路140
值得一提的是，在重置阶段中，数据电压会维持于一预设电平PX，其中预设电平PX可以相同于第二参考电压Vref的电压电平。因此，于在重置阶段中，当数据电压Vdata经由第三开关142传递至第三节点N3时，第三节点N3的第三节点电压Vn3会被设置为具有预设电平PX。
另外，当显示面板201的一列(例如，列203-1)的像素电路100在进行重置阶段的运作时，显示面板201的其他列(例如，列203-2～203-n)的像素电路100也会进行重置阶段的运作。
接着，在一补偿阶段T2中，发光控制信号ELVSS维持于第一高电平PH1，以避免发光单元150在补偿阶段T2中产生与数据电压Vdata无关的非预期灰阶亮度。另一方面，第一控制信号S1为第二高电平PH2，第二控制信号S2[n]则维持于第二低电平PL2，使得第一开关122处于关断状态，第二开关132和第三开关142则维持于导通状态。
因此，像素电路100于补偿阶段中会等效于图5所示的等效电路。如图5所示，整流电路130将第二参考电压传递至第一节点N1，进而对第一节点N1进行充电。数据电压则同样透过第三开关142传递至第三节点N3。因为数据电压Vdata维持于预设电平PX，使得第三节点电压Vn3在补偿阶段T2中也会维持于预设电平PX。
在本实施例中，驱动晶体管110和第二开关132皆是由P型低温多晶硅薄膜晶体管来实现。由于驱动晶体管110和第二开关132的距离相近，所以驱动晶体管110和第二开关132会具有近乎相同的特性。例如，驱动晶体管110和第二开关132会具有近乎相同的临界电压。在此情况下，于补偿阶段中，由于第二开关132是二极管连接形式(diode-connected)的晶体管，整流电路130会将第一节点电压Vn1设置为第二参考电压Vref和临界电压的绝对值的差值。因此，于补偿阶段中，第一节点电压Vn1可以由下列的《公式1》表示，其中Vth表示驱动晶体管110或第二开关132的临界电压：
Vn1＝Vref-|Vth| 《公式1》
值得一提的是，当显示面板201的一列(例如，列203-1)的像素电路100在进行补偿阶段的运作时，显示面板201的其他列(例如，列203-2～203-n)的像素电路100也会进行补偿阶段的运作。如此一来，无论显示面板201的解析度为何，每个像素电路100都能有充足的时间执行补偿阶段的运作。
接着，于写入阶段T3中，发光控制信号ELVSS维持于第一高电平PH1，第一控制信号S1维持于第二高电平PH2。因此，发光单元150和第一开关122维持于关断状态。由于第一节点N1和第二节点N2的电压差为驱动晶体管110或第二开关132的临界电压，第二开关132也会处于关断状态。另一方面，于写入阶段T3中，显示面板201中的所有像素电路100的第三开关142会先皆由导通状态切换至关断状态，接着再依序导通以依次写入对应特定灰阶亮度的特定的数据电压Vdata。
因此，请同时参考的图3和图6，对单一像素电路100而言(例如，列203-1中的一像素电路100)，当第一控制信号S1维持于该第二高电平PH2时，第二控制信号S2[n]会先由第二高电平PH2切换至第二低电平PL2，以导通第三开关142并将特定的数据电压Vdata传递至第三节点N3。在此情况下，像素电路100便会等效于的图6所示的等效电路。
然后，第二控制信号S2[n]会由第二低电平PL2切换至第二高电平PH2，以再度关断第三开关142。在此情况下，第三节点电压Vn3会由预设电平PX变化为特定的数据电压Vdata，且第三节点电压Vn3的电压变化量会藉由第一电容和124第二电容144的电容耦合效应传递至第一节点N1。因此，于写入阶段T3中，第一节点电压Vn1如以下的《公式2》所示，其中C1和C2分别表示第一电容124和第二电容144的电容值：
值得一提的是，上述《公式2》中的第一节点电压Vn1会大于等于第二参考电压Vref，所以第二开关132会维持于关断状态。
另外，请参照图3，当显示面板201的一列(例如，列203-1)的像素电路100依据第二控制信号S2[n]的控制，完成将特定的数据电压Vdata写入第三节点N3的运作时，相邻的下一列(例如，列203-2)的像素电路100便会依据对应的第二控制信号S2[n+1]的控制，接着将对应的数据电压Vdata写入该下一列中的第三节点N3，以此类推。
接着，在发光阶段T4中，发光控制信号ELVSS由第一高电平PH1切换为第一低电平PL1，使得发光单元150由关断状态切换至导通状态。另一方面，第一控制信号S1和第二控制信号S2[n]皆为第二高电平PH2，使得第一开关122、第二开关132和第三开关142皆处于关断状态。
因此，像素电路100于发光阶段中会等效于图7所示的等效电路。此时，第一节点电压Vn1仍会具有于如《公式2》所示的电压值，使得驱动晶体管110产生的驱动电流Idri如下列《公式3》所示：
其中，k表示驱动晶体管110的载流子迁移率(carrier mobility)、栅极氧化层的单位电容大小以及栅极宽长比三者的乘积。
由《公式3》可知，驱动电流Idri与驱动晶体管110的临界电压写入电路140无关。因此，即使显示面板201中不同区域的驱动晶体管110具有不同的特性(例如，不同的临界电压)，驱动电流Idri和数据电压Vdata仍会维持固定的对应关系。
综上所述，将像素电路100应用于显示面板中，不但可确保显示面板具有均匀的显示画面，还可避免显示面板产生与数据电压Vdata无关的非预期灰阶亮度，进而增加显示画面的对比度。
在某些实施例中，第一开关122、第二开关132和/或第三开关142亦可以用N型的晶体管来实现。在此情况下，第一控制信号S1、第二控制信号S2和/或第三控制信号S3的脉冲方向，相反于图3的实施例中对应的控制信号的脉冲方向。
在说明书及权利要求书中使用了某些词汇来指称特定的元件。然而，所属技术领域中具有通常知识者应可理解，同样的元件可能会用不同的名词来称呼。说明书及权利要求书并不以名称的差异做为区分元件的方式，而是以元件在功能上的差异来做为区分的基准。在说明书及权利要求书所提及的「包含」为开放式的用语，故应解释成「包含但不限定于」。另外，「耦接」在此包含任何直接及间接的连接手段。因此，若文中描述第一元件耦接于第二元件，则代表第一元件可通过电性连接或无线传输、光学传输等信号连接方式而直接地连接于第二元件，或者通过其他元件或连接手段间接地电性或信号连接至该第二元件。
在此所使用的「和/或」的描述方式，包含所列举的其中之一或多个项目的任意组合。另外，除非说明书中特别指明，否则任何单数格的用语都同时包含复数格的涵义。
当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。

Claims (10)

1.一种像素电路，其特征在于，包含：
一驱动晶体管，包含一第一端、一第二端和一控制端，其中该驱动晶体管的该第一端用于接收一电源电压，该驱动晶体管的该控制端耦接于一第一节点；
一发光单元，包含一阳极端和一阴极端，该阳极端耦接于该驱动晶体管的该第二端，该阴极端用于接收一发光控制信号，其中当该发光控制信号为一第一高电平，该阳极端和该阴极端不互相导通，当该发光控制信号为一第一低电平，该阳极端和该阴极端互相导通；
一重置电路，用于依据一第一控制信号和一第一参考电压决定该第一节点的一第一节点电压；
一整流电路，耦接于该第一节点和一第二节点之间，用于自该第二节点接收一第二参考电压，其中当该第二参考电压大于该第一节点电压时，该整流电路导通该第一节点和该第二节点，当该第二参考电压小于等于该第一节点电压时，该整流电路断开该第一节点和该第二节点；以及
一写入电路，用于依据一第二控制信号和一数据电压决定该第一节点电压。
2.如权利要求1所述的像素电路，其特征在于，其中，该发光控制信号于该第一高电平和该第一低电平之间切换，该第一控制信号和该第二控制信号于一第二高电平和一第二低电平之间切换，
于一重置阶段中，该发光控制信号为该第一高电平，该第一控制信号和该第二控制信号为该第二低电平。
3.如权利要求2所述的像素电路，其特征在于，其中，于该重置阶段中，该重置电路将该第一参考电压传递至该第一节点，且该整流电路将该第二参考电压传递至该第一节点，以使该第一节点电压介于该第一参考电压和该第二参考电压之间。
4.如权利要求2所述的像素电路，其特征在于，其中，于一补偿阶段中，该发光控制信号为该第一高电平，该第一控制信号为该第二高电平，该第二控制信号为该第二低电平。
5.如权利要求4所述的像素电路，其特征在于，其中，该驱动晶体管具有一临界电压，于该补偿阶段中，该整流电路将该第一节点电压设置为该第二参考电压和该临界电压的绝对值的差值。
6.如权利要求2所述的像素电路，其特征在于，其中，于一数据写入阶段中，当该第一控制信号维持于该第二高电平时，该第二控制信号先自该第二高电平切换至该第二低电平，再由该第二低电平切换至该第二高电平，且该整流电路断开该第一节点和该第二节点。
7.如权利要求2所述的像素电路，其特征在于，其中，于一发光阶段中，该发光控制信号为该第一低电平，该第一控制信号和该第二控制信号为该第二高电平，且该整流电路断开该第一节点和该第二节点。
8.如权利要求1所述的像素电路，其特征在于，其中，该重置电路包含：
一第一开关，包含一第一端、一第二端和一控制端，该第一开关的该第一端用于接收该第一参考电压，该第一开关的该第二端耦接于该第一节点，该第一开关的该控制端用于接收该第一控制信号；以及
一第一电容，包含一第一端和一第二端，该第一电容的该第一端耦接于该第一节点，该第一电容的该第二端用于接收该电源电压。
9.如权利要求8所述的像素电路，其特征在于，其中，该整流电路包含：
一第二开关，包含一第一端、一第二端和一控制端，其中该第二开关的该第一端耦接于该第二节点，该第二开关的该第二端和该第二开关的该控制端耦接于该第一节点。
10.如权利要求9所述的像素电路，其特征在于，其中，该写入电路包含：
一第三开关，包含一第一端、一第二端和一控制端，该第三开关的该第一端耦接于一第三节点，该第三开关的该第二端用于接收该数据电压，该第三开关的该控制端用于接收该第二控制信号；以及
一第二电容，耦接于该第一节点和该第三节点之间。
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