CN109427569A - 薄膜晶体管和场效应二极管的制备方法 - Google Patents

薄膜晶体管和场效应二极管的制备方法 Download PDF

Info

Publication number
CN109427569A
CN109427569A CN201810029927.6A CN201810029927A CN109427569A CN 109427569 A CN109427569 A CN 109427569A CN 201810029927 A CN201810029927 A CN 201810029927A CN 109427569 A CN109427569 A CN 109427569A
Authority
CN
China
Prior art keywords
transparent
exposure
gate electrode
drain electrode
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201810029927.6A
Other languages
English (en)
Other versions
CN109427569B (zh
Inventor
张永晖
梅增霞
梁会力
杜小龙
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Institute of Physics of CAS
Original Assignee
Institute of Physics of CAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Institute of Physics of CAS filed Critical Institute of Physics of CAS
Publication of CN109427569A publication Critical patent/CN109427569A/zh
Application granted granted Critical
Publication of CN109427569B publication Critical patent/CN109427569B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66015—Multistep manufacturing processes of devices having a semiconductor body comprising semiconducting carbon, e.g. diamond, diamond-like carbon, graphene
    • H01L29/66022—Multistep manufacturing processes of devices having a semiconductor body comprising semiconducting carbon, e.g. diamond, diamond-like carbon, graphene the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6603—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66015—Multistep manufacturing processes of devices having a semiconductor body comprising semiconducting carbon, e.g. diamond, diamond-like carbon, graphene
    • H01L29/66037—Multistep manufacturing processes of devices having a semiconductor body comprising semiconducting carbon, e.g. diamond, diamond-like carbon, graphene the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66045—Field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/6606—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6609—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
    • H10K10/20—Organic diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
    • H10K10/40—Organic transistors
    • H10K10/46—Field-effect transistors, e.g. organic thin-film transistors [OTFT]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)

Abstract

本发明提供了一种薄膜晶体管和场效应二极管的制备方法，薄膜晶体管的制备方法依次包括下列步骤：步骤S1)，在透明衬底的下表面制备不透明的掩膜图形；步骤S2)，在所述透明衬底的上表面分别制备绝缘层、位于所述绝缘层的相对两侧的沟道层和栅电极、以及与所述沟道层相接触的源电极和漏电极；其中，所述栅电极以所述不透明的掩膜图形为掩膜进行自对准光刻制备，所述源电极和漏电极以所述不透明的掩膜图形作为掩膜进行自对准光刻制备，制备所述栅电极的曝光剂量不同于制备所述源电极和漏电极的曝光剂量。本发明的薄膜晶体管的制作方法以衬底下表面的不透光薄膜作为掩膜，通过两次自对准光刻过程得到栅电极和源漏电极的图形。

Description

薄膜晶体管和场效应二极管的制备方法
技术领域
本发明涉及微电子器件领域，具体涉及薄膜晶体管和场效应二极管的制备方法。
背景技术
高压薄膜晶体管是一种用于电源管理系统的重要电子元器件，在摩擦纳米发电机(TENG)和光伏建筑一体化系统(BIPV)中都有广泛的应用。目前高压薄膜晶体管大都是采用栅极和漏极之间带有错排(offset)区域的结构。这种错排区域能够分担电势降，使整个器件能够承受较高的电压。
在这种结构的高压薄膜晶体管中，击穿电压、整流比等电学性能强烈地依赖于错排区域的长度。实验和理论均表明，击穿电压随着错排区域长度的增大而增大，而整流比随着错排区域长度的增大而减小。然而，现有的光刻工艺在不同图形层之间总是不可避免地会引入微米尺度的对准误差，导致很难精确控制错排区域的长度。对于高压薄膜晶体管来说，微米尺度的对准误差足以影响器件性能的均一性和可重复性，使之无法满足实际的应用要求。
高压场效应二极管也是一种用于高压能量管理系统的重要电子元器件。高压场效应二极管的正极和负极也具有错排区域结构，因此具有整流比大、击穿电压高等优点。然而，与高压薄膜晶体管的情形类似，现有的光刻工艺难以精确控制其正极和负极之间的错排区域的长度。从而影响高压场效应二极管性能的均一性和重复性，使之无法满足实际的应用要求。
发明内容
针对现有技术存在的上述问题，本发明的实施例提供了一种薄膜晶体管的制备方法，依次包括下列步骤：
步骤S1)，在透明衬底的下表面制备不透明的掩膜图形；
步骤S2)，在所述透明衬底的上表面分别制备绝缘层、位于所述绝缘层的相对两侧的沟道层和栅电极、以及与所述沟道层相接触的源电极和漏电极；其中，所述栅电极以所述不透明的掩膜图形为掩膜进行自对准光刻制备，所述源电极和漏电极以所述不透明的掩膜图形作为掩膜进行自对准光刻制备，制备所述栅电极的曝光剂量不同于制备所述源电极和漏电极的曝光剂量。
优选的，在所述步骤S2)中，依次包括如下步骤：
步骤S12)，以所述不透明的掩膜图形为掩膜进行第一次曝光，在所述透明衬底的上表面制备透明的栅电极；
步骤S13)，在所述透明的栅电极上形成透明的绝缘层；
步骤S14)，在所述透明的绝缘层上形成透明的沟道层；
步骤S15)，以所述不透明的掩膜图形作为掩膜进行第二次曝光，在所述透明的沟道层上形成源电极和漏电极。
优选的，所述步骤S12)包括：在所述透明衬底的上表面形成透明的栅电极层，在所述透明的栅电极层上旋涂光刻胶，以所述不透明的掩膜图形为掩膜进行第一次背面曝光，对所述透明的栅电极层进行刻蚀获得透明的栅电极；所述步骤S15)包括：在所述透明的沟道层上旋涂光刻胶，以所述不透明的掩膜图形作为掩膜进行第二次背面曝光并形成光刻胶图形，在所述光刻胶图形和透明的沟道层上形成源漏电极层，去除所述光刻胶图形及其上的源漏电极层，通过光刻和刻蚀技术形成所述源电极和漏电极。
优选的，在所述步骤S2)中，依次包括如下步骤：
步骤S22)，以所述不透明的掩膜图形为掩膜进行第一次曝光，在所述透明衬底的上表面制备透明的源电极和漏电极；
步骤S23)，在所述透明的源电极和漏电极上形成透明的沟道层；
步骤S24)，在所述透明的沟道层上形成透明的绝缘层；
步骤S25)，以所述不透明的掩膜图形作为掩膜进行第二次曝光，在所述透明的绝缘层上形成栅电极。
优选的，所述步骤S22)包括：在所述透明衬底的上表面形成透明的源漏电极层，在所述透明的源漏电极层上旋涂光刻胶，以所述不透明的掩膜图形为掩膜进行第一次背面曝光，对所述透明的源漏电极层刻蚀获得透明的源电极和漏电极；所述步骤S25)包括：在所述透明的绝缘层上旋涂光刻胶，以所述不透明的掩膜图形作为掩膜进行第二次背面曝光并形成光刻胶图形，在所述光刻胶图形和透明的绝缘层上形成栅电极层，去除所述光刻胶图形及其上的栅电极层，通过光刻和刻蚀技术形成所述栅电极。
优选的，在所述步骤S2)中，依次包括如下步骤：
步骤S32)，以所述不透明的掩膜图形为掩膜进行第一次曝光，在所述透明衬底的上表面制备透明的栅电极；
步骤S33)，在所述透明的栅电极上形成透明的绝缘层；
步骤S34)，以所述不透明的掩膜图形作为掩膜进行第二次曝光，在所述透明的绝缘层上形成源电极和漏电极；
步骤S35)，在所述源电极和漏电极之间形成沟道层。
优选的，所述步骤S32)包括：在所述透明衬底的上表面形成透明的栅电极层，在所述透明的栅电极层上旋涂光刻胶，以所述不透明的掩膜图形为掩膜进行第一次背面曝光，对所述透明的栅电极层进行刻蚀获得透明的栅电极；所述步骤S34)包括：在所述透明的绝缘层上旋涂光刻胶，以所述不透明的掩膜图形作为掩膜进行第二次背面曝光并形成光刻胶图形，在所述光刻胶图形和透明的绝缘层上形成源漏电极层，去除所述光刻胶图形及其上的源漏电极层，通过光刻和刻蚀技术在所述透明的绝缘层上形成所述源电极和漏电极。
优选的，在所述步骤S2)中，依次包括如下步骤：
步骤S42)，在所述透明衬底的上表面制备透明的沟道层；
步骤S43)，以所述不透明的掩膜图形为掩膜进行第一次曝光，在所述透明的沟道层的两侧形成透明的源电极和漏电极；
步骤S44)，在所述透明的沟道层上形成透明的绝缘层；
步骤S45)，以所述不透明的掩膜图形作为掩膜进行第二次曝光，在所述透明的绝缘层上形成栅电极。
优选的，所述步骤S43)包括：在所述透明的沟道层上形成透明的源漏电极层，在所述透明的源漏电极层上旋涂光刻胶，以所述不透明的掩膜图形为掩膜进行第一次背面曝光并形成光刻胶图形，对所述透明的源漏电极层刻蚀以在所述透明的沟道层的两侧形成所述透明的源电极和漏电极；所述步骤S45)包括：在所述透明衬底的上表面一侧旋涂光刻胶，以所述不透明的掩膜图形作为掩膜进行第二次背面曝光并形成光刻胶图形，在所述光刻胶图形和透明的绝缘层上形成栅电极层，去除所述光刻胶图形及其上的栅电极层，通过光刻和刻蚀技术在所述透明的绝缘层上形成栅电极。
优选的，所述第一次曝光的曝光剂量大于所述第二次曝光的曝光剂量。
本发明还提供了一种场效应二极管的制备方法，包括如上所述的薄膜晶体管的制备方法，还包括将所述漏电极和栅电极电连接。
本发明的薄膜晶体管和场效应二极管的制作方法以衬底下表面的不透光薄膜作为掩膜，通过两次自对准光刻过程，使用自对准光刻得到栅电极和源漏电极的图形。本发明技术通过控制自对准曝光的剂量或刻蚀的横向钻蚀长度，精确地控制栅电极和源漏电极之间的错排区域长度，从而保证薄膜晶体管和场效应二极管性能的均一性和可重复性。
附图说明
以下参照附图对本发明实施例作进一步说明，其中：
图1a～1l是根据本发明第一实施例所得到的薄膜晶体管在不同阶段中的剖视图。
图2a～2m是根据本发明第二实施例所得到的薄膜晶体管在不同阶段中的剖视图。
图3a～3m是根据本发明第三实施例所得到的薄膜晶体管在不同阶段中的剖视图。
图4a～4m是根据本发明第四实施例所得到的薄膜晶体管在不同阶段中的剖视图。
图5a～5l是根据本发明第五实施例所得到的场效应二极管在不同阶段中的剖视图。
图6是场效应二极管的显微镜照片图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图通过具体实施例对本发明进一步详细说明。
实施例1
图1a～1l是根据本发明第一实施例所得到的薄膜晶体管在不同阶段中的剖视图。
步骤S101)，提供厚度为50微米的聚对苯二甲酸乙二醇酯(PET)衬底101，使用丙酮、异丙醇进行超声清洗并用高纯氮气吹干，随后将PET衬底放入真空腔内在95℃下热处理12小时，如图1a所示。
步骤S102)，在PET衬底101的下表面溅射50纳米的金属铬(Cr)膜，再结合光刻工艺和刻蚀技术获得不透光的Cr薄膜图形102，如图1b所示。
步骤S103)，在PET衬底101的上表面溅射100纳米的氧化铟锡(ITO)栅电极层103，如图1c所示。
步骤S104)，在ITO栅电极层103上旋涂2.3微米厚的AZ6130正性光刻胶104，并进行前烘，如图1d所示。
步骤S105)，以不透光的Cr薄膜图形102为掩膜，通过PET衬底101的下表面进行过度剂量曝光，即光源依次透过PET衬底101和ITO栅电极层103后入射到光刻胶104上，然后经过显影和定影获得光刻胶图形104’，其图形尺寸比Cr薄膜图形102的图形尺寸短，如图1e所示。
步骤S106)，使用刻蚀液对ITO栅电极层103进行湿法刻蚀，没有光刻胶图形104’保护的区域被刻蚀掉，并去除光刻胶图形104’，获得图形尺寸比Cr薄膜图形102短的栅电极103’，如图1f所示。
步骤S107)，采用原子层沉积技术在栅电极103’上沉积100纳米厚的氧化铝(Al2O3)绝缘层105，如图1g所示。然后经过光刻和热磷酸刻蚀，对Al2O3绝缘层105进行图形化处理，露出栅电极103’的接触板(图1g未示出)。
步骤S108)，采用磁控溅射技术在Al2O3绝缘层105上制备50纳米厚的氧化锌(ZnO)沟道层106。然后经过光刻和盐酸刻蚀，对ZnO沟道层106进行图形化处理，如图1h所示。
步骤S109)，在ZnO沟道层106上旋涂2.3微米厚的AZ6130正性光刻胶107，并进行前烘，如图1i所示。
步骤S110)，以不透光的Cr薄膜图形102为掩膜，通过PET衬底101的下表面进行正常剂量曝光，即光源依次透过PET衬底101、Al2O3绝缘层105、ZnO沟道层106后入射到光刻胶107上，然后经过显影和定影获得光刻胶图形107’，其中光刻胶图形107’的图形尺寸比栅电极103’的图形尺寸要长，如图1j所示。
步骤S111)，采用磁控溅射技术在步骤S110)所得到的样品上制备100纳米厚的电极层108，如图1k所示。
步骤S112)，放入丙酮溶液中进行溶脱处理，剥离光刻胶图形107’及其上的电极层部分，最后经过光刻和湿法刻蚀，获得图形化的源电极108’和漏电极108”，如图1l所示。
本实施例的制备方法选用透明的PET衬底101、透明的ITO栅电极层103、透明的Al2O3绝缘层105和透明的ZnO沟道层106，且以不透光的Cr薄膜图形102为掩膜进行了两次自对准光刻过程。第一次自对准光刻中过度剂量曝光形成了比Cr薄膜图形102的尺寸短的栅电极103’，第二次自对准光刻形成了源电极108’和漏电极108”。
再次参考图1l所示，薄膜晶体管10从下到上依次包括不透光的Cr薄膜图形102、PET衬底101、ITO栅电极103’、Al2O3绝缘层105、ZnO沟道层106和位于ZnO沟道层106上的源电极108’和漏电极108”。
第一次曝光的剂量(或曝光时间)要高于第二次曝光，使得栅电极103’的尺寸要小于源电极108’和漏电极108”之间的距离(即沟道长度)，因此在横向方向(即沟道长度方向)上产生了错排区域。可以通过两次自对准曝光的剂量差(或曝光时间差)来精确地控制错排区域的长度d1。
图1m是图1l所示的薄膜晶体管的转移特性曲线图。其中漏极电压(Vds)分别设置为0.1V和1V，同时从-20V到40V对栅电压(Vg)进行扫描。从图1m中可以看到，薄膜晶体管10的关态电流为10-13A，属于非常低的水平，这说明该薄膜晶体管10的待机功耗非常低，非常适合在可穿戴设备等系统中使用。
图1n是图1l所示的薄膜晶体管在不同栅电压Vg的传输特性曲线图。从图1n可以看出，薄膜晶体管10具有优良的沟道电阻调控性能。
图1o是图1l所示的薄膜晶体管在高电压下的伏安特性曲线图。其中栅电压设置为-10V，同时从0V到120V对漏电压进行扫描。从图1o中可以看出，即使在120V的漏电压下，薄膜晶体管10的关态电流仍然保持在皮安量级，说明该薄膜晶体管10具有良好的高电压耐受能力。
薄膜晶体管10所使用的衬底为聚合物PET柔性衬底，因此除了优异的电学性能之外，薄膜晶体管10还属于柔性电子器件，实验结果表明其单轴拉应变承受能力大于0.6％。
实施例2
图2a～2m是根据本发明第二实施例所得到的薄膜晶体管在不同阶段中的剖视图。
步骤S201)，提供150微米厚的石英玻璃衬底201，使用丙酮、异丙醇进行超声清洗并用高纯氮气吹干，如图2a所示。
步骤S202)，在石英玻璃衬底201的下表面溅射100纳米的硅(Si)膜，再结合光刻工艺和刻蚀技术制备不透光的Si薄膜图形202’和Si薄膜图形202”，如图2b所示。
步骤S203)，在石英玻璃衬底201的上表面溅射厚度200纳米的透明的铝锌氧(AZO)源漏电极层203，如图2c所示。
步骤S204)，在AZO源漏电极层203上喷涂1微米厚的S1813正性光刻胶204，并进行前烘，如图2d所示。
步骤S205)，以不透光的Si薄膜图形202’、202”为掩膜，通过石英玻璃衬底201的下表面进行过度剂量曝光，即光源依次透射石英玻璃衬底201、AZO源漏电极层203后入射到光刻胶204上，然后经过显影和定影获得光刻胶图形204’和光刻胶图形204”，其中光刻胶图形204’、204”的尺寸分别比Si薄膜图形202’、202”的尺寸窄，如图2e所示。
步骤S206)，使用稀盐酸刻蚀液对AZO源漏电极层203进行湿法刻蚀，没有光刻胶图形204’、204”保护的区域被刻蚀掉，最终获得图形宽度比Si薄膜图形202’、202”窄的源电极图形203’和漏电极图形203”，如图2f所示。
步骤S207)，采用磁控溅射技术在源电极图形203’和漏电极图形203”上制备30纳米厚的铟镓锌氧(IGZO)沟道层205。然后经过光刻和刻蚀技术，对IGZO沟道层205进行图形化处理，如图2g所示。
步骤S208)，采用等离子体增强化学气相沉积(PECVD)技术在IGZO沟道层205上沉积50纳米厚的氧化硅(SiO2)绝缘层206，如图2h所示。然后经过光刻和刻蚀过程，对SiO2绝缘层206进行图形化处理，露出源电极图形203’和漏电极图形203”的接触板(图2h未示出)。
步骤S209)，喷涂1微米厚的S1813正性光刻胶207，并进行前烘过程，如图2i所示。
步骤S210)，以不透光的Si薄膜图形202’、202”为掩膜，通过石英玻璃衬底201的下表面进行正常剂量曝光，然后经过显影和定影获得光刻胶图形207’、207”，其中光刻胶图形207’、207”的尺寸分别比源电极图形203’和漏电极图形203”的尺寸长，如图2j所示。
步骤S211)，采用热蒸发技术在步骤S210)所得到的样品上制备200纳米厚的铝栅电极层208，如图2k所示。
步骤S212)，在丙酮溶液中进行溶脱处理，剥离光刻胶图形207’和光刻胶图像207”及其上的铝栅电极层，如图2l所示。
步骤S213)，最后经过光刻过程和刻蚀过程获得图形化的栅电极208’，如图2m所示。
本实施例的制备方法选用透明的石英玻璃衬底201、透明的AZO源漏电极层203、透明的IGZO沟道层205、透明的SiO2绝缘层206，以不透光的Si薄膜图形202’、202”作为掩膜，共进行了两次自对准光刻过程。第一次自对准光刻形成了源电极图形203’和漏电极图形203”，第二次自对准光刻形成了栅电极208’。并且第一次曝光的剂量要高于第二次曝光的剂量，从而栅电极208’的宽度小于源电极图形203’和漏电极图形203”的之间的距离(即沟道长度)。
由上述制备方法完成的薄膜晶体管20的剖视图如图2m所示。薄膜晶体管20从下到上依次包括不透光Si薄膜图形202’、202”，石英玻璃衬底201，源电极图形203’和漏电极图形203”，IGZO沟道层205，SiO2绝缘层206和栅电极208’，这是一种常见的顶栅交叠型薄膜晶体管结构。从图2m可以清楚地看出，经过步骤S205)的过度曝光和步骤S206)的刻蚀之后，形成的源电极图形203’和漏电极图形203”的间距大于Si薄膜图形202’、202”的间距；而经过步骤S210)的正常剂量曝光和步骤S212)的溶脱过程之后，栅电极208’的尺寸小于源电极图形203’和漏电极图形203”的间距，在沟道长度方向上产生了错排区域。该错排区域的长度d2可以通过两次自对准曝光的剂量差(或曝光时间差)来精确的控制。
实施例2的薄膜晶体管20的器件性能与实施例1的薄膜晶体管10的性能基本相同。
实施例3
图3a～3m是根据本发明第三实施例所得到的薄膜晶体管在不同阶段中的剖视图。
步骤S301)，提供125微米厚的聚二甲基硅氧烷(PDMS)衬底301，使用丙酮、异丙醇进行超声清洗并用高纯氮气吹干，随后将PDMS衬底301放入真空腔内在150℃下热处理12小时，如图3a所示。
步骤S302)，在PDMS衬底301的下表面溅射100纳米厚的金属钛(Ti)膜，再结合光刻工艺和刻蚀技术获得不透光的Ti薄膜图形302，如图3b所示。
步骤S303)，在PDMS衬底301的上表面溅射200纳米厚的透明氟锡氧(FTO)栅电极层303，如图3c所示。
步骤S304)，在FTO栅电极层303上旋涂1.5微米厚的AR-P 5350正性光刻胶304，并进行前烘，如图3d所示。
步骤S305)，以不透光的Ti薄膜图形302为掩膜，通过PDMS衬底301的下表面进行过度剂量曝光，即光源依次透过PDMS衬底301、FTO栅电极层303后入射到光刻胶304上，然后经过显影和定影获得图形尺寸比Ti薄膜图形302的尺寸窄的光刻胶图形304’，如图3e所示。
步骤S306)，使用刻蚀液对FTO栅电极层303进行湿法刻蚀，没有光刻胶图形304’保护的区域FTO被刻蚀掉，从而获得栅电极303’，其中栅电极303’的尺寸比Ti薄膜图形302的尺寸窄，如图3f所示。在此步骤中也可以结合横向钻蚀技术来对栅电极303’的尺寸进行精确调控。
步骤S307)，采用PECVD技术在栅电极303’上沉积150纳米厚的氮化硅(Si3N4)绝缘层305，如图3g所示。然后经过光刻和刻蚀，对Si3N4绝缘层305进行图形化处理，露出栅电极303’的接触板(图3g未示出)。
步骤S308)，在Si3N4绝缘层305上旋涂1.5微米厚的AR-P 5350正性光刻胶306，并进行前烘，如图3h所示。
步骤S309)，以不透光的Ti薄膜图形302为掩膜，通过PDMS衬底301的下表面进行正常剂量曝光，即光源依次透过PDMS衬底301、Si3N4绝缘层305后入射到光刻胶306上，然后经过显影和定影过程获得光刻胶图形306’，其图形尺寸比栅电极303’长，如图3i所示。
步骤S310)，采用电子束蒸发技术在步骤S309)所得到的样品上制备100纳米厚的金属钼(Mo)源漏电极层307，如图3j所示。
步骤S311)，在丙酮溶液中进行溶脱处理，剥离光刻胶图形306’及其上的Mo电极部分，如图3k所示。
步骤S312)，将源漏电极层307经过光刻过程和刻蚀过程，获得图形化的源电极307’和漏电极307”，如图3l所示。
步骤S313)，采用物理气相沉积(PVD)技术在源电极307’和漏电极307”之间制备100纳米厚的并五苯沟道层308，如图3m所示。
本实施例的制备方法选用透明的PDMS衬底301、透明的FTO栅电极层303、透明的Si3N4绝缘层305，以PDMS衬底301下表面的不透光的Ti薄膜图形302作为掩膜，进行了两次自对准光刻过程。第一次自对准光刻形成了栅电极303’，第二次自对准光刻形成了源电极307’和漏电极307”。并且第一次曝光的剂量要高于第二次曝光的剂量，以使得栅电极303’的尺寸小于源电极307’和漏电极307”的间距，即栅电极303’的宽度小于沟道长度。
由上述制备方法完成的薄膜晶体管30的剖视图如图3m所示。薄膜晶体30从下到上依次包括不透光Ti薄膜图形302、PDMS衬底301、栅电极303’、Si3N4绝缘层305、源电极307’和漏电极307”，以及并五苯沟道层308，这是一种常见的底栅共面型薄膜晶体管结构。从图3m可以清楚地看出，经过步骤S305)的过度曝光和步骤S306)的刻蚀之后，形成的栅电极303’的宽度小于Ti薄膜图形302的尺寸；而经过步骤S309)的正常剂量曝光和步骤S311)的溶脱过程之后，源电极307’和漏电极307”之间的距离(即沟道长度)大于栅电极303’的宽度，在横向方向产生了错排区域。该错排区域的长度d3可以通过两次自对准曝光的剂量差(或曝光时间差)来实现精确的控制。
实施例3的薄膜晶体管30的器件性能与实施例1的性能类似，只是极性相反。
实施例4
图4a～4m是根据本发明第四实施例所得到的薄膜晶体管在不同阶段中的剖视图。
步骤S401)，提供200微米厚的聚甲基丙烯酸甲酯(PMMA)衬底401，使用丙酮、异丙醇进行超声清洗并用高纯氮气吹干，随后将PMMA衬底401放入真空腔内在100℃下热处理12小时，如图4a所示。
步骤S402)，在PMMA衬底401的下表面溅射80纳米的铜(Cu)膜，再结合光刻工艺和刻蚀技术获得不透光的Cu薄膜图形402’和Cu薄膜图形402”，如图4b所示。
步骤S403)，采用PECVD在PMMA衬底401的上表面制备80纳米厚的氧化铟(In2O3)，然后经过光刻和刻蚀技术，形成In2O3沟道层403，如图4c所示。
步骤S404)，在步骤S403)所得到的样品上旋涂透明银纳米线(AgNW)源漏电极层404，如图4d所示。
步骤S405)，在透明AgNW源漏电极层404上旋涂1微米厚的S1813正性光刻胶405，并进行前烘过程，如图4e所示。
步骤S406)，以不透光的Cu薄膜图形402’、402”为掩膜，通过PMMA衬底401的下表面进行过度剂量曝光，即光源依次透射PMMA衬底401、In2O3沟道层403和透明AgNW源漏电极层404后入射到光刻胶405上，然后经过显影和定影过程获得图形尺寸分别比Cu薄膜图形402’、402”短的光刻胶图形405’、405”，如图4f所示。
步骤S407)，使用反应离子束刻蚀技术对透明AgNW源漏电极层404进行干法刻蚀，没有被光刻胶图形405’和光刻胶图形405”保护的AgNW被刻蚀掉，获得源电极404’和漏电极404”，如图4g所示。
步骤S408)，采用电子束蒸发技术在步骤S407)所得的样品上蒸镀200纳米厚的氧化铪(Hf2O)绝缘层406，如图4h所示。然后经过光刻和刻蚀过程，对Hf2O绝缘层406进行图形化，露出源电极404’和漏电极404”的接触板(图4h未示出)。
步骤S409)，在步骤S408)所得到的样品上旋涂1微米厚的S1813正性光刻胶407，并进行前烘过程，如图4i所示。
步骤S410)，以不透光的Cu薄膜图形402’、402”为掩膜，通过PMMA衬底401的下表面进行正常剂量曝光，然后经过显影和定影，获得光刻胶图形407’、407”，其中光刻胶图形407’、407”的间距比源电极404’和漏电极404”的间距短，如图4j所示。
步骤S411)，采用热蒸发技术在步骤S410)所得到的样品上制备200纳米厚的铝栅电极层408，如图4k所示。
步骤S412)，在丙酮溶液中进行溶脱处理，剥离光刻胶图形407’、407”及其上的铝栅电极部分，如图4l所示。
步骤S413)，最后经过光刻过程和刻蚀过程，获得图形化的栅电极408’，如图4m所示。
本实施例的制备方法选用了透明的PMMA衬底401、透明的In2O3沟道层403、透明AgNW源漏电极层404和透明的Hf2O绝缘层406，以不透光的Cu薄膜图形402’、402”作为掩膜，共进行了两次自对准光刻过程。第一次自对准光刻形成了源电极404’和漏电极404”，第二次自对准光刻形成了栅电极408’。并且第一次曝光的剂量要高于第二次曝光的剂量，以使得栅电极408’的宽度小于源电极404’和漏电极404”的间距(即沟道长度)。
由上述制备方法完成的薄膜晶体管40的剖视图如图4m所示。薄膜晶体40从下到上依次包括不透光Cu薄膜图形402’、402”，PMMA衬底401，源电极404’、In2O3沟道层403、漏电极404”，HfO2绝缘层406，和栅电极408’，这是一种常见的顶栅共面型薄膜晶体管结构。从图4m可以清楚地看出，经过步骤S406)的过度曝光，形成的源电极404’和漏电极404”的间距大于Cu薄膜图形402’、402”的间距；而经过步骤S410)的正常剂量曝光和步骤S412)的溶脱过程之后，栅电极408’的宽度小于源电极404’和漏电极404”的间距，在横向方向产生了错排区域。该错排区域的长度d4可以通过对两次自对准曝光的剂量差(或曝光时间差)来精确地控制。
实施例4制备的薄膜晶体管40的性能与实施例1的薄膜晶体管10的性能基本相同。
实施例5
图5a～5l是根据本发明第五实施例所得到的场效应二极管在不同阶段中的剖视图。
步骤S501)，提供50微米厚的PET衬底501，使用丙酮、异丙醇进行超声清洗并用高纯氮气吹干，随后将PET衬底放入真空腔内在95℃下热处理12小时，如图5a所示。
步骤S502)，在PET衬底501的下表面溅射50纳米厚的金属Cr膜，再结合光刻工艺和刻蚀技术获得不透光的Cr薄膜图形502，如图5b所示。
步骤S503)，在PET衬底501的上表面溅射100纳米厚的透明ITO栅电极层503，如图5c所示。
步骤S504)，在ITO栅电极层503上旋涂2.3微米厚的AZ6130正性光刻胶504，并进行前烘，如图5d所示。
步骤S505)，以不透光的Cr薄膜图形502为掩膜，通过PET衬底501的下表面进行过度剂量曝光，即光源依次透射PET衬底501、ITO栅电极层503后入射到光刻胶504上，然后经过显影和定影获得图形宽度比Cr薄膜502短的光刻胶图形504’，如图5e所示。
步骤S506)，使用刻蚀液对ITO栅电极层503进行湿法刻蚀，没有光刻胶图形504’保护的区域的ITO被刻蚀掉，最终获得图形宽度比Cr薄膜图形502短的栅电极503’，如图5f所示。在此步骤中也可以结合横向钻蚀技术来对栅电极的尺寸进行调控。
步骤S507)，采用原子层沉积技术在栅电极503’上沉积100纳米厚的Al2O3绝缘层505，如图5g所示。然后经过光刻和热磷酸刻蚀，对绝缘层505进行图形化处理，露出栅电极503’的接触板(图5g未示出)。
步骤S508)，采用磁控溅射技术在Al2O3绝缘层505上制备50纳米厚的ZnO沟道层506，然后经过光刻和盐酸刻蚀，对沟道层506进行图形化处理，如图5h所示。
步骤S509)，在步骤S508)所得到的样品上旋涂2.3微米厚的AZ6130正性光刻胶507，并进行前烘，如图5i所示。
步骤S510)，以不透光的Cr薄膜图形502为掩膜，通过PET衬底501的下表面进行正常剂量曝光，然后经过显影和定影获得图形宽度比栅电极503’长的光刻胶图形507’，如图5j所示。
步骤S511)，采用磁控溅射技术在步骤S510)所得到的样品上制备100纳米厚的GZO源漏电极层508，如图5k所示。
步骤S512)，将步骤S511)所得到的样品放入丙酮溶液中进行溶脱处理，剥离光刻胶图形507’及其上的GZO电极部分，最后再经过光刻过程和湿法刻蚀，获得图形化的源电极508’和漏电极508”，如图5l所示。实施例5的制备方法与实施例1基本相同，不同之处在于，在步骤S512)的湿法刻蚀过程中，保留沉积在栅电极503’的接触板上面的部分GZO源漏电极层508，并使得栅电极503’和漏电极508”电连接，由此形成场效应二极管50的正电极，而源电极508’作为场效应二极管50的负电极。图6示出了场效应二极管50的显微镜照片图。
本实施例的制备方法选用透明的PET衬底501、透明的ITO栅电极层503、透明的Al2O3绝缘层505和透明的ZnO沟道层506，以PET衬底501下表面的不透光的Cr薄膜图形502作为掩膜，共进行了两次自对准光刻过程。第一次自对准光刻形成了栅电极503’，第二次自对准光刻形成了源电极508’和漏电极508”。并且第一次曝光的剂量要高于第二次曝光的剂量，以使得栅电极503’的宽度小于源电极508’和漏电极508”的间距(即沟道长度)。
再次参考图5l所示，场效应二极管50从下到上依次包括不透光的Cr薄膜图形502、PET衬底501、栅电极503’、Al2O3绝缘层505、ZnO沟道层506和位于ZnO沟道层506上的源电极508’和漏电极508”，其中栅电极503’与漏电极508”通过接触板连接。从图5l可以清楚地看出，经过步骤S505)的过度曝光和步骤S506)的刻蚀之后，形成的栅电极503’的尺寸小于Cr薄膜图形502；而经过步骤S510)的正常剂量曝光和步骤S512)的溶脱过程之后，源电极508’和漏电极508”之间的距离(即沟道长度)比栅电极503’的尺寸长，在横向方向产生了错排区域。该错排区域的长度d5可以通过两次自对准曝光的剂量差来精确地控制。
实施例6
其制备方法与实施例2基本相同，与实施例2的步骤S213)的区别在于，保留漏电极的接触板上方的部分栅电极层，并使得栅电极和漏电极短路连接，作为场效应二极管的正电极，源电极作为场效应二极管的负电极。
实施例7
其制备方法与实施例3基本相同，与实施例3的步骤S312)的区别在于，保留栅电极的接触板上方的部分源漏电极层，使得栅电极和漏电极短路连接，作为场效应二极管的正电极，源电极作为场效应二极管的负电极。
实施例8
其制备方法与实施例4基本相同，与实施例4的步骤S413)的区别在于，保留漏电极的接触板上方的栅电极层，并使得栅电极和漏电极短路连接，作为场效应二极管的正电极，源电极作为场效应二极管的负电极。
根据本发明的其它实施例，各薄膜层的制备方法包括但不局限于磁控溅射、热蒸发、电子束蒸发、原子层沉积、PECVD、PVD、旋涂和喷涂，还可以采用金属有机物化学气相沉积、分子束外延、脉冲激光沉积等本领域公知的任意的薄膜制备技术。
在本发明的上述制备方法，光刻采用的曝光光束为157nm～436nm的紫外光。
根据本发明的其他实施例，透明的衬底材料包括但不限于PET、玻璃、PDMS、PMMA、聚萘二甲酸乙二醇酯(PEN)、聚氯乙烯(PVC)、聚碳酸酯(PC)或聚苯乙烯(PS)等透明材料。沟道层材料包括但不限于ZnO、IGZO、并五苯、In2O3、氮化镓(GaN)、碳化硅(SiC)、红荧烯、高3-已基噻吩(P3HT)、石墨烯、二硫化钼(MoS2)等半导体材料。绝缘层的材料并不限于是Al2O3、HfO2、SiO2、Si3N4、氧化锆(ZrO2)、PMMA等绝缘材料。透明的导电电极层的材料包括但不限于铟锡ITO、AZO、镓锌氧(GZO)、FTO和AgNM。
虽然本发明已经通过优选实施例进行了描述，然而本发明并非局限于这里所描述的实施例，在不脱离本发明范围的情况下还包括所作出的各种改变以及变化。

Claims (11)

1.一种薄膜晶体管的制备方法，其特征在于，依次包括下列步骤：
步骤S1)，在透明衬底的下表面制备不透明的掩膜图形；
步骤S2)，在所述透明衬底的上表面分别制备绝缘层、位于所述绝缘层的相对两侧的沟道层和栅电极、以及与所述沟道层相接触的源电极和漏电极；其中，所述栅电极以所述不透明的掩膜图形为掩膜进行自对准光刻制备，所述源电极和漏电极以所述不透明的掩膜图形作为掩膜进行自对准光刻制备，制备所述栅电极的曝光剂量不同于制备所述源电极和漏电极的曝光剂量。
2.根据权利要求1所述的薄膜晶体管的制备方法，其特征在于，在所述步骤S2)中，依次包括如下步骤：
步骤S12)，以所述不透明的掩膜图形为掩膜进行第一次曝光，在所述透明衬底的上表面制备透明的栅电极；
步骤S13)，在所述透明的栅电极上形成透明的绝缘层；
步骤S14)，在所述透明的绝缘层上形成透明的沟道层；
步骤S15)，以所述不透明的掩膜图形作为掩膜进行第二次曝光，在所述透明的沟道层上形成源电极和漏电极。
3.根据权利要求2所述的薄膜晶体管的制备方法，其特征在于，
所述步骤S12)包括：在所述透明衬底的上表面形成透明的栅电极层，在所述透明的栅电极层上旋涂光刻胶，以所述不透明的掩膜图形为掩膜进行第一次背面曝光，对所述透明的栅电极层进行刻蚀获得透明的栅电极；
所述步骤S15)包括：在所述透明的沟道层上旋涂光刻胶，以所述不透明的掩膜图形作为掩膜进行第二次背面曝光并形成光刻胶图形，在所述光刻胶图形和透明的沟道层上形成源漏电极层，去除所述光刻胶图形及其上的源漏电极层，通过光刻和刻蚀技术形成所述源电极和漏电极。
4.根据权利要求1所述的薄膜晶体管的制备方法，其特征在于，在所述步骤S2)中，依次包括如下步骤：
步骤S22)，以所述不透明的掩膜图形为掩膜进行第一次曝光，在所述透明衬底的上表面制备透明的源电极和漏电极；
步骤S23)，在所述透明的源电极和漏电极上形成透明的沟道层；
步骤S24)，在所述透明的沟道层上形成透明的绝缘层；
步骤S25)，以所述不透明的掩膜图形作为掩膜进行第二次曝光，在所述透明的绝缘层上形成栅电极。
5.根据权利要求4所述的薄膜晶体管的制备方法，其特征在于，
所述步骤S22)包括：在所述透明衬底的上表面形成透明的源漏电极层，在所述透明的源漏电极层上旋涂光刻胶，以所述不透明的掩膜图形为掩膜进行第一次背面曝光，对所述透明的源漏电极层刻蚀获得透明的源电极和漏电极；
所述步骤S25)包括：在所述透明的绝缘层上旋涂光刻胶，以所述不透明的掩膜图形作为掩膜进行第二次背面曝光并形成光刻胶图形，在所述光刻胶图形和透明的绝缘层上形成栅电极层，去除所述光刻胶图形及其上的栅电极层，通过光刻和刻蚀技术形成所述栅电极。
6.根据权利要求1所述的薄膜晶体管的制备方法，其特征在于，在所述步骤S2)中，依次包括如下步骤：
步骤S32)，以所述不透明的掩膜图形为掩膜进行第一次曝光，在所述透明衬底的上表面制备透明的栅电极；
步骤S33)，在所述透明的栅电极上形成透明的绝缘层；
步骤S34)，以所述不透明的掩膜图形作为掩膜进行第二次曝光，在所述透明的绝缘层上形成源电极和漏电极；
步骤S35)，在所述源电极和漏电极之间形成沟道层。
7.根据权利要求6所述的薄膜晶体管的制备方法，其特征在于，
所述步骤S32)包括：在所述透明衬底的上表面形成透明的栅电极层，在所述透明的栅电极层上旋涂光刻胶，以所述不透明的掩膜图形为掩膜进行第一次背面曝光，对所述透明的栅电极层进行刻蚀获得透明的栅电极；
所述步骤S34)包括：在所述透明的绝缘层上旋涂光刻胶，以所述不透明的掩膜图形作为掩膜进行第二次背面曝光并形成光刻胶图形，在所述光刻胶图形和透明的绝缘层上形成源漏电极层，去除所述光刻胶图形及其上的源漏电极层，通过光刻和刻蚀技术在所述透明的绝缘层上形成所述源电极和漏电极。
8.根据权利要求1所述的薄膜晶体管的制备方法，其特征在于，在所述步骤S2)中，依次包括如下步骤：
步骤S42)，在所述透明衬底的上表面制备透明的沟道层；
步骤S43)，以所述不透明的掩膜图形为掩膜进行第一次曝光，在所述透明的沟道层的两侧形成透明的源电极和漏电极；
步骤S44)，在所述透明的沟道层上形成透明的绝缘层；
步骤S45)，以所述不透明的掩膜图形作为掩膜进行第二次曝光，在所述透明的绝缘层上形成栅电极。
9.根据权利要求8所述的薄膜晶体管的制备方法，其特征在于，
所述步骤S43)包括：在所述透明的沟道层上形成透明的源漏电极层，在所述透明的源漏电极层上旋涂光刻胶，以所述不透明的掩膜图形为掩膜进行第一次背面曝光并形成光刻胶图形，对所述透明的源漏电极层刻蚀以在所述透明的沟道层的两侧形成所述透明的源电极和漏电极；
所述步骤S45)包括：在所述透明衬底的上表面一侧旋涂光刻胶，以所述不透明的掩膜图形作为掩膜进行第二次背面曝光并形成光刻胶图形，在所述光刻胶图形和透明的绝缘层上形成栅电极层，去除所述光刻胶图形及其上的栅电极层，通过光刻和刻蚀技术在所述透明的绝缘层上形成栅电极。
10.根据权利要求2至9中任一项所述的薄膜晶体管的制备方法，其特征在于，所述第一次曝光的曝光剂量大于所述第二次曝光的曝光剂量。
11.一种场效应二极管的制备方法，其特征在于，包括如权利要求1至10中任一项所述的薄膜晶体管的制备方法，还包括将所述漏电极和栅电极电连接。
CN201810029927.6A 2017-08-21 2018-01-12 薄膜晶体管和场效应二极管的制备方法 Active CN109427569B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN2017107196558 2017-08-21
CN201710719655 2017-08-21

Publications (2)

Publication Number Publication Date
CN109427569A true CN109427569A (zh) 2019-03-05
CN109427569B CN109427569B (zh) 2022-07-15

Family

ID=65513704

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810029927.6A Active CN109427569B (zh) 2017-08-21 2018-01-12 薄膜晶体管和场效应二极管的制备方法

Country Status (1)

Country Link
CN (1) CN109427569B (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06244199A (ja) * 1993-02-19 1994-09-02 Fuji Xerox Co Ltd 薄膜トランジスタ及びその製造方法
US6063653A (en) * 1998-07-07 2000-05-16 Industrial Technology Research Institute Method of fabricating a TFT-LCD
CN101393344A (zh) * 2007-09-21 2009-03-25 北京京东方光电科技有限公司 液晶显示面板
CN101488459A (zh) * 2009-02-13 2009-07-22 北京大学深圳研究生院 一种自对准的金属氧化物薄膜晶体管的制作方法
CN104040693A (zh) * 2012-12-04 2014-09-10 深圳市柔宇科技有限公司 一种金属氧化物tft器件及制造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06244199A (ja) * 1993-02-19 1994-09-02 Fuji Xerox Co Ltd 薄膜トランジスタ及びその製造方法
US6063653A (en) * 1998-07-07 2000-05-16 Industrial Technology Research Institute Method of fabricating a TFT-LCD
CN101393344A (zh) * 2007-09-21 2009-03-25 北京京东方光电科技有限公司 液晶显示面板
CN101488459A (zh) * 2009-02-13 2009-07-22 北京大学深圳研究生院 一种自对准的金属氧化物薄膜晶体管的制作方法
CN104040693A (zh) * 2012-12-04 2014-09-10 深圳市柔宇科技有限公司 一种金属氧化物tft器件及制造方法

Also Published As

Publication number Publication date
CN109427569B (zh) 2022-07-15

Similar Documents

Publication Publication Date Title
CN207925480U (zh) 薄膜晶体管和场效应二极管
US8273600B2 (en) Self-aligned metal oxide TFT with reduced number of masks
CN103325840A (zh) 薄膜晶体管及其制作方法
CN106128944A (zh) 金属氧化物薄膜晶体管阵列基板的制作方法
CN108550625A (zh) 一种薄膜晶体管及其制作方法
CN109166802A (zh) Ltps阵列基板及其制造方法、显示面板
US10170506B2 (en) LTPS array substrate and method for producing the same
KR102190783B1 (ko) Tft 기판의 제조방법
CN107305843A (zh) 用于制造完全自对准双栅极薄膜晶体管的方法
WO2016200626A1 (en) Vertical and planar tfts on common substrate
US9123815B1 (en) VTFTs including offset electrodes
CN105720012A (zh) 双栅极tft阵列基板及制作方法
TW201523738A (zh) 薄膜電晶體基板及其製造方法
WO2015134092A1 (en) Vtft including overlapping electrodes
US8592817B2 (en) Self-aligned metal oxide TFT with reduced number of masks
US9093470B1 (en) VTFT formation using capillary action
CN109427569A (zh) 薄膜晶体管和场效应二极管的制备方法
US9153698B2 (en) VTFT with gate aligned to vertical structure
CN105097827A (zh) Ltps阵列基板及其制造方法
CN102800705A (zh) 一种金属氧化物半导体薄膜晶体管的制作方法
US9178029B2 (en) Forming a VTFT gate using printing
CN106128961A (zh) 一种ltps薄膜晶体管的制作方法
CN107240550B (zh) 薄膜晶体管制造方法及阵列基板的制作方法
US20150255623A1 (en) Vtft with post, cap, and aligned gate
CN106226965A (zh) 一种基于igzo‑tft的boa液晶面板的结构及制作方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant