CN109427033A

CN109427033A - 用于在机器学习环境下实现智能数据压缩的高效存储器布局

Info

Publication number: CN109427033A
Application number: CN201810803266.8A
Authority: CN
Inventors: B·答加; A·辛格; P·简杜拉
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 2017-08-22
Filing date: 2018-07-20
Publication date: 2019-03-05
Also published as: US20190066257A1; US10600147B2

Abstract

描述了一种用于促进高效存储器布局以用于在机器学习环境下实现智能数据压缩的机制。如本文所描述的，实施例的一种方法包括：促进将表示图像的初始图块划分成初级多个图块，从而使得所述初级多个图块中的每一个图块被视同为由计算装置的一个或多个处理器处理的独立图像。所述方法可以进一步包括：将所述初级多个图块计算成与本地缓冲器的大小兼容的次级多个图块。所述方法可以进一步包括：将所述多个次级多个图块合并成表示所述图像的最终图块；以及压缩所述最终图块。

Description

用于在机器学习环境下实现智能数据压缩的高效存储器布局

技术领域

本文所述的实施例总体上涉及计算机。更具体地，描述了用于促进高效存储器布局以用于在机器学习环境下实现智能数据压缩的实施例。

背景技术

为了更好地实现数据处理的效率，随着时间地推移，已经提出了压缩方案和存储器布局。然而，常规技术由于资源约束而被严重限制，这在机器学习环境下尤其如此。例如，已知常规方案需要在神经网络中的层上执行多个卷积运算，这经常导致对边界周围数据的过度取出。

附图说明

以示例性而非限制性方式在附图中展示实施例，在附图中，相同附图标记指示类似元件。

图1是根据实施例的处理系统的框图。

图2是处理器的实施例的框图，所述处理器具有一个或多个处理器核、集成存储器控制器、以及集成图形处理器。

图3是图形处理器的框图，所述图形处理器可以是分立式图形处理单元、或者可以是与多个处理核集成的图形处理器。

图4是根据一些实施例的图形处理器的图形处理引擎的框图。

图5是根据一些实施例的图形处理器核的硬件逻辑的框图。

图6A至图6B展示了根据一些实施例的线程执行逻辑，所述线程执行逻辑包括在图形处理器中采用的处理元件阵列。

图7是展示了根据一些实施例的图形处理器指令格式的框图。

图8是图形处理器的另一实施例的框图。

图9A是框图，展示了根据实施例的图形处理器命令格式。

图9B是框图，展示了根据实施例的图形处理器命令序列。

图10展示了根据一些实施例的数据处理系统的示例性图形软件架构。

图11A是框图，展示了根据实施例的可以用于制造用于执行操作的集成电路的IP核开发系统。

图11B展示了根据一些实施例的集成电路封装体组件的截面侧视图。

图12是框图，展示了根据实施例的可以使用一个或多个IP核来制造的示例性芯片上系统集成电路。

图13A至图13B是框图，展示了根据本文所描述的实施例的用于在芯片上系统(SoC)内使用的示例性图形处理器。

图14A至图14B展示了根据本文所描述的实施例的附加示例性图形处理器逻辑。

图15是机器学习软件栈的广义图。

图16A展示了具有卷积神经网络(CNN)的各个层。

图16B展示了CNN的卷积层内的计算阶段。

图17展示了示例性递归神经网络。

图18展示了对深度神经网络的训练和部署。

图19是框图，展示了分布式学习。

图20展示了根据一个实施例的主控(host)高效存储器布局机制的计算装置。

图21展示了根据一个实施例的高效存储器布局机制。

图22A展示了根据一个实施例的具有重叠区域的图像的输入特征图块。

图22B展示了根据一个实施例的作为独立图片的图块。

图22C展示了根据一个实施例的被分切成表示独立图片或图像的多个图块的图块。

图23展示了根据一个实施例的用于促进高效存储器布局以用于智能数据压缩的方法。

具体实施方式

在以下描述中，陈述了众多具体细节。然而，如本文中所描述的，可以在不具有这些具体细节的情况下实践实施例。在其他实例中，没有详细示出众所周知的电路、结构和技术，以避免模糊对本说明书的理解。

实施例提供了优化存储器布局以便在图像被分块时与压缩数据一起工作。通常，由于资源约束，输入特征图(“IFM”或简称“FM”)被划分成各种三维(3D)图块，由于常规操作在层上执行，因此边界周围的数据需要被过度取出，这是使用常规技术进行压缩和解压缩的问题之一，因为需要从多个压缩块中得到数据的重叠部分。这可能需要部分解压缩，所述部分解压缩由于压缩的可变性质而无法更容易地执行；替代性地，整个块需要被简单地解压缩以便取出重叠部分。

实施例提供了一种用于通过从多个块需要被合并的层向后计算块大小来为部分解压缩提供优越的解决方案的新颖技术。在一个实施例中，图块被视作独立图像，从而使得这些独立图像可以以光栅扫描顺序被解压缩而不需要对重叠部分进行随机访问解压缩。这使得能够实现硬件加速器(例如，机器学习硬件加速器)的并行实施方式，所述并行实施方式与压缩3D表面一起工作。

实施例提供了一种用于从特定层执行向后计算以便找到需要被取出以将 FM图块视作独立单元的块大小的新颖技术。这例如避免了对部分读取以及因此部分解压缩的任何需要。换言之，这种新颖技术允许在整个过程中将图块视作独立图像并且能够实现如机器或深度学习硬件加速器等硬件加速器的相当简单的并行实施方式。

可以设想，贯穿本文档，可以可互换地引用像“请求”、“查询”、“作业”、“工作”、“工作项”和“工作负荷”等术语。类似地，“应用”和“代理”可以指代或包括通过如自由渲染的应用编程接口(API)(如开放式图形库 11、12等)等API提供的计算机程序、软件应用、游戏、工作站应用等，其中，“分派”可以可互换地被称为“工作单元”或“绘制”，并且类似地，“应用”可以可互换地被称为“工作流”或简称“代理”。例如，如三维(3D)游戏的工作负荷等工作负荷可以包括并发布任何数量和类型的“帧”，其中，每个帧可以表示图像(例如，帆船、人脸)。此外，每个帧可以包括并提供任何数量和类型的工作单元，其中，每个工作单元可以表示由其相应帧表示的图像(例如，帆船、人脸)的一部分(例如，帆船的桅杆、人脸的前额)。然而，为了一致性，贯穿本文档，每一项可以被单个术语(例如，“分派”、“代理”等)引用。

在一些实施例中，像“显示屏”和“显示表面”等术语可以可互换地用于指代显示装置的可视部分，而显示装置的剩余部分可以嵌入到如智能电话、可穿戴装置等计算装置中。可以设想并注意，实施例不限于任何特定计算装置、软件应用、硬件部件、显示装置、显示屏或表面、协议、标准等。例如，实施例可以应用于任何数量和类型的计算机——如台式机、膝上型计算机、平板计算机、智能电话、头戴式显示器和其他可穿戴装置等——上的任何数量和类型的实时应用并与其一起使用。此外，例如，使用此新颖技术渲染高效性能的场景的范围可以从如桌面合成等简单场景到如3D游戏、增强现实应用等复杂场景。

应当注意，贯穿本文档，可以可互换地引用如卷积神经网络(CNN)、 CNN、神经网络(NN)、NN、深度神经网络(DNN)、DNN、递归神经网络(RNN)、RNN等术语或缩略词。另外，贯穿本文档，可以可互换地引用如“自主机器”或简称“机器”、“自主车辆”或简称“车辆”、“自主代理” 或简称“代理”、“自主装置”、或“计算装置”、“机器人”等术语。

系统概述

图1是根据实施例的处理系统100的框图。在各实施例中，系统100 包括一个或多个处理器102以及一个或多个图形处理器108，并且可以是单处理器台式系统、多处理器工作站系统或具有大量处理器102或处理器核 107的服务器系统。在一个实施例中，系统100是被纳入到用于在移动装置、手持式装置或嵌入式装置中使用的芯片上系统(SoC)集成电路内的处理平台。

在一个实施例中，系统100可以包括或并入基于服务器的游戏平台、游戏控制台，包括游戏与媒体控制台、移动游戏控制台、手持式游戏控制台、或在线游戏控制台。在一些实施例中，系统100是移动电话、智能电话、平板计算装置或移动互联网装置。处理系统100还可包括可穿戴装置 (诸如智能手表可穿戴装置、智能眼镜装置、增强现实装置、或虚拟现实装置)、与所述可穿戴装置耦合、或者集成在所述可穿戴装置中。在一些实施例中，处理系统100是电视或机顶盒装置，所述电视或机顶盒装置具有一个或多个处理器102以及由一个或多个图形处理器108生成的图形界面。

在一些实施例中，一个或多个处理器102每个包括用于处理指令的一个或多个处理器核107，所述指令在被执行时执行系统和用户软件的操作。在一些实施例中，一个或多个处理器核107中的每个处理器核被配置成用于处理特定的指令集109。在一些实施例中，指令集109可以促进复杂指令集计算(CISC)、精简指令集计算(RISC)、或经由超长指令字(VLIW) 的计算。多个处理器核107可以各自处理不同的指令集109，所述指令集可以包括用于促进对其他指令集进行仿真的指令。处理器核107还可以包括其他处理装置，如数字信号处理器(DSP)。

在一些实施例中，处理器102包括高速缓存存储器104。取决于架构，处理器102可以具有单个内部高速缓存或内部高速缓存的多个级。在一些实施例中，在处理器102的各部件当中共享高速缓存存储器。在一些实施例中，处理器102还使用外部高速缓存(例如，3级(L3)高速缓存或末级高速缓存(LLC))(未示出)，可以使用已知的高速缓存一致性技术来在处理器核107当中共享外部高速缓存。另外地，寄存器堆106包括在处理器102中，所述处理器可以包括用于存储不同类型的数据的不同类型的寄存器(例如，整数寄存器、浮点寄存器、状态寄存器、和指令指针寄存器)。一些寄存器可以是通用寄存器，而其他寄存器可以特定于处理器 102的设计。

在一些实施例中，一个或多个处理器102与一个或多个接口总线110耦合，所述接口总线用于在处理器102与系统100中的其他部件之间传输通信信号，如地址、数据、或控制信号。在一个实施例中，接口总线110可以是处理器总线，如直接媒体接口(DMI)总线的版本。然而，处理器总线不限于DMI总线并且可以包括一个或多个外围部件互连总线(例如，PCI、PCI Express)、存储器总线或其他类型的接口总线。在一个实施例中，(多个)处理器102包括集成存储器控制器116和平台控制器中枢130。存储器控制器116促进存储器装置与系统100的其他部件之间的通信，而平台控制器中枢(PCH)130经由本地I/O总线提供到I/O装置的连接。

存储器装置120可以是动态随机存取存储器(DRAM)装置、静态随机存取存储器(SRAM)装置、闪存装置、相变存储器装置、或具有用作处理存储器的合适性能的某种其他存储器装置。在一个实施例中，存储器装置120可以作为系统100的系统存储器来操作，用于存储数据122和指令121以供在所述一个或多个处理器102执行应用程序或进程时使用。存储器控制器116还与可选的外部图形处理器112耦合，所述外部图形处理器可以与处理器102中的所述一个或多个图形处理器108进行通信从而执行图形操作和媒体操作。在一些实施例中，显示装置111可以连接至(多个)处理器102。显示装置111可以是以下各项中的一项或多项：内部显示装置，如在移动电子装置或膝上型装置中；或经由显示接口(例如，显示端口等)附接的外部显示装置。在一个实施例中，显示装置111可以是头戴式显示器(HMD)，如用于虚拟现实(VR) 应用或增强现实(AR)应用中使用的立体显示装置。

在一些实施例中，平台控制器中枢130使得外围设备能够经由高速I/O总线连接至存储器装置120和处理器102。I/O外围设备包括但不限于：音频控制器146、网络控制器134、固件接口128、无线收发器126、触摸传感器125、数据存储装置124(例如，硬盘驱动器、闪存等)。数据存储装置124可以经由存储接口(例如，SATA)或经由如外围部件互连总线(例如，PCI、PCI Express) 等外围总线来进行连接。触摸传感器125可以包括触摸屏传感器、压力传感器、或指纹传感器。无线收发器126可以是Wi-Fi收发器、蓝牙收发器、或移动网络收发器，如3G、4G或长期演进(LTE)收发器。固件接口128使得能够与系统固件进行通信，并且可以例如是统一可扩展固件接口(UEFI)。网络控制器134可以使能到有线网络的网络连接。在一些实施例中，高性能网络控制器 (未示出)与接口总线110耦合。在一个实施例中，音频控制器146是多声道高清音频控制器。在一个实施例中，系统100包括用于将传统(例如，个人系统2(PS/2))装置耦合至系统的可选的传统I/O控制器140。平台控制器中枢 130还可以连接至一个或多个通用串行总线(USB)控制器142连接输入装置，如键盘和鼠标143组合、相机144、或其他USB输入装置。

将认识到的是，所示出的系统100是示例性的而非限制性的，因为还可以使用以不同方式配置的其他类型的数据处理系统。例如，存储器控制器116和平台控制器中枢130的实例可以集成到分立式外部图形处理器，如外部图形处理器112。在一个实施例中，平台控制器中枢130和/或存储器控制器160可以在所述一个或多个处理器102外部。例如，系统100可以包括外部存储器控制器116和平台控制器中枢130，所述外部存储器控制器和外围控制器可以被配置为在与(多个)处理器102通信的系统芯片组内的存储器控制器中枢和外围控制器中枢。

图2是处理器200的实施例的框图，所述处理器具有一个或多个处理器核202A至202N、集成存储器控制器214、以及集成图形处理器208。图 2的具有与此处任何其他附图中的元件相同的参考号(或名称)的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。处理器200可包括多达且包括由虚线框表示的附加核 202N的附加核。处理器核202A至202N各自包括一个或多个内部高速缓存单元204A至204N。在一些实施例中，每个处理器核还可以访问一个或多个共享的高速缓存单元206。

内部高速缓存单元204A至204N和共享高速缓存单元206表示处理器 200内部的高速缓存存储器层级结构。高速缓存存储器层级结构可以包括每个处理器核内的至少一级指令和数据高速缓存以及一级或多级共享中级高速缓存，诸如2级(L2)、3级(L3)、4级(L4)、或其他级的高速缓存，其中，最高级的高速缓存在外部存储器之前被分类为LLC。在一些实施例中，高速缓存一致性逻辑维持各高速缓存单元206与204A至204N之间的一致性。

在一些实施例中，处理器200还可以包括一组一个或多个总线控制器单元216和系统代理核210。一个或多个总线控制器单元216管理一组外围总线，诸如一个或多个PCI或PCI快速总线。系统代理核210提供对各处理器部件的管理功能。在一些实施例中，系统代理核210包括一个或多个集成存储器控制器214用于管理对各外部存储器装置(未示出)的访问。

在一些实施例中，处理器核202A至202N中的一个或多个包括对同步多线程的支持。在这种实施例中，系统代理核210包括用于在多线程处理过程中协调和操作核202A至202N的部件。另外，系统代理核210还可以包括功率控制单元(PCU)，所述功率控制单元包括用于调节处理器核202A 至202N的功率状态的逻辑和部件以及图形处理器208。

在一些实施例中，另外，处理器200还包括用于执行图形处理操作的图形处理器208。在一些实施例中，图形处理器208耦合至共享高速缓存单元206集以及系统代理核210，所述系统代理核包括一个或多个集成存储器控制器214。在一些实施例中，系统代理核210还包括显示控制器211以便将图形处理器输出驱动到一个或多个耦合的显示器。在一些实施例中，显示控制器211还可以是经由至少一个互连与图形处理器耦合的单独模块，或者可以集成在图形处理器208内。

在一些实施例中，基于环的互连单元212用于耦合处理器200的内部部件。然而，可以使用替代性互连单元，比如点到点互连、切换式互连、或其他技术，包括本领域众所周知的技术。在一些实施例中，图形处理器 208经由I/O链路213与环形互连212耦合。

示例性I/O链路213表示多个I/O互连中的多个品种中的至少一种，包括促进各处理器部件与高性能嵌入式存储器模块218(比如eDRAM模块) 之间的通信的封装体I/O互连。在一些实施例中，处理器核202A至202N 中的每个处理器核以及图形处理器208将嵌入式存储器模块218用作共享末级高速缓存。

在一些实施例中，处理器核202A至202N是执行相同指令集架构的均质核。在另一实施例中，处理器核202A至202N在指令集架构(ISA)方面是异构的，其中，处理器核202A至202N中的一者或多者执行第一指令集，而其他核中的至少一者执行所述第一指令集的子集或不同的指令集。在一个实施例中，处理器核202A至202N就微架构而言是同质的，其中，具有相对较高功耗的一个或多个核与具有较低功耗的一个或多个功率核耦合。另外，处理器200可以实现在一个或多个芯片上或者被实现为具有除其他部件之外的所展示的部件的SoC集成电路。

图3是图形处理器300的框图，所述图形处理器可以是分立式图形处理单元、或者可以是与多个处理核集成的图形处理器。在一些实施例中，图形处理器经由到图形处理器上的寄存器的映射I/O接口并且利用被放置在处理器存储器中的命令与存储器进行通信。在一些实施例中，图形处理器300包括用于访问存储器的存储器接口314。存储器接口314可以是到本地存储器、一个或多个内部高速缓存、一个或多个共享外部高速缓存、和/ 或到系统存储器的接口。

在一些实施例中，图形处理器300还包括显示控制器302，所述显示控制器用于将显示输出数据驱动到显示装置320。显示控制器302包括用于显示器的一个或多个重叠平面的硬件以及多层视频或用户接口元件的组成。显示装置 320可以是内部或外部显示装置。在一个实施例中，显示装置320是头戴式显示装置，如虚拟现实(VR)显示装置或增强现实(AR)显示装置。在一些实施例中，图形处理器300包括用于编码、解码、或者向、从或在一个或多个媒体编码格式之间进行媒体代码转换的视频编解码器引擎306，包括但不限于：运动图像专家组(MPEG)格式(比如MPEG-2)、高级视频译码(AVC)格式(比如H.264/MPEG-4AVC)、以及电影&电视工程师协会(SMPTE)421 M/VC-1、和联合图像专家组(JPEG)格式(比如JPEG、以及运动JPEG(MJPEG) 格式)。

在一些实施例中，图形处理器300包括用于执行二维(2D)光栅化器操作包括例如位边界块传递的块图像传递(BLIT)引擎304。然而，在一个实施例中，使用图形处理引擎(GPE)310的一个或多个部件执行2D图形操作。在一些实施例中，GPE 310是用于执行图形操作的计算引擎，所述图形操作包括三维(3D)图形操作和媒体操作。

在一些实施例中，GPE 310包括用于执行3D操作的3D流水线312，比如使用作用于3D图元形状(例如，矩形、三角形等)的处理功能来渲染三维图像和场景。3D流水线312包括可编程且固定的功能元件，所述可编程且固定的功能元件在到3D/媒体子系统315的元件和/或生成的执行线程内执行各种任务。虽然3D流水线312可以用于执行媒体操作，但是GPE 310 的实施例还包括媒体流水线316，所述媒体流水线具体地用于执行媒体操作，诸如视频后处理和图像增强。

在一些实施例中，媒体流水线316包括固定功能或可编程逻辑单元以便代替、或代表视频编解码器引擎306来执行一种或多种专门的媒体操作，比如视频解码加速、视频解交织、以及视频编码加速。在一些实施例中，另外，媒体流水线316还包括线程生成单元以便生成用于在3D/媒体子系统 315上执行的线程。所生成的线程对3D/媒体子系统315中所包括的一个或多个图形执行单元执行对媒体操作的计算。

在一些实施例中，3D/媒体子系统315包括用于执行3D流水线312和媒体流水线316生成的线程的逻辑。在一个实施例中，流水线向3D/媒体子系统315发送线程执行请求，所述3D/媒体子系统包括用于仲裁并将各请求分派到可用的线程执行资源的线程分派逻辑。执行资源包括用于处理3D和媒体线程的图形执行单元阵列。在一些实施例中，3D/媒体子系统315包括用于线程指令和数据的一个或多个内部高速缓存。在一些实施例中，所述子系统还包括共享存储器(包括寄存器和可寻址存储器)以便在线程之间共享数据并用于存储输出数据。

图形处理引擎

图4是根据一些实施例的图形处理器的图形处理引擎410的框图。在一个实施例中，图形处理引擎(GPE)410是图3所示的GPE 310的一个版本。图4的具有与此处任何其他附图中的元件相同的参考号(或名称)的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。例如，展示了图3的3D流水线312和媒体流水线316。媒体流水线316在GPE 410的一些实施例中是可选的，并且可以不显式地地包括在GPE 410内。例如以及在至少一个实施例中，单独的媒体和/或图像处理器被耦合至GPE 410。

在一些实施例中，GPE 410与命令流转化器403耦合或包括所述命令流转化器，所述命令流转化器向3D流水线312和/或媒体流水线316提供命令流。在一些实施例中，命令流转化器403与存储器耦合，所述存储器可以是系统存储器、或者是内部高速缓存存储器和共享高速缓存存储器中的一个或多个。在一些实施例中，命令流转化器403从存储器接收命令并将这些命令发送至3D 流水线312和/或媒体流水线316。所述命令是从存储用于3D流水线312和媒体流水线316的环形缓冲器获取的指示。在一个实施例中，环形缓冲器可以另外包括存储多批多命令的批命令缓冲器。用于3D流水线312的命令还可以包括对在存储器中存储的数据的引用，诸如但不限于用于3D流水线312的顶点数据和几何数据和/或用于媒体流水线316的图像数据和存储器对象。3D流水线312和媒体流水线316通过经由各自流水线内的逻辑执行操作或者通过将一个或多个执行线程分派至执行图形核阵列414来处理所述命令和数据。在一个实施例中，图形核阵列414包括一个或多个图形核块(例如，(多个)图形核 415A、(多个)图形核415B)，每个块包括一个或多个图形核。每个图形核包括一组图形执行资源，所述一组图形执行资源包括：用于执行图形操作和计算操作的通用执行逻辑和图形专用执行逻辑；以及固定功能纹理处理逻辑和/ 或机器学习和人工智能加速逻辑。

在各个实施例中，3D流水线312包括：固定功能逻辑和可编程逻辑，用于通过处理指令并将执行线程分派给图形核阵列414来处理一个或多个着色器程序，诸如顶点着色器、几何着色器、像素着色器、片段着色器、计算着色器或其他着色器程序。图形核阵列414提供了供在处理这些着色器程序时使用的统一的执行资源块。图形核阵列414的(多个)图形核415A至414B内的多用途执行逻辑(例如，执行单元)包括对各种3D API着色器语言的支持，并且可以执行与多个着色器相关联的多个同步执行线程。

在一些实施例中，图形核阵列414还包括用于执行诸如视频和/或图像处理的媒体功能的执行逻辑。在一个实施例中，除了图形处理操作之外，执行单元还包括可编程以执行并行通用计算操作的通用逻辑。通用逻辑可以与图1的(多个)处理器核107或图2中的核202A至202N内的通用逻辑并行地或结合地执行处理操作。

由在图形核阵列414上执行的线程生成的输出数据可以将数据输出到统一返回缓冲器(URB)418中的存储器。URB 418可以存储多个线程的数据。在一些实施例中，URB418可以用于在图形核阵列414上执行的不同线程之间发送数据。在一些实施例中，URB418可以另外用于图形核阵列上的线程与共享功能逻辑420内的固定功能逻辑之间的同步。

在一些实施例中，图形核阵列414是可缩放的，使得所述阵列包括可变数量的图形核，这些图形核各自具有基于GPE 410的目标功率和性能等级的可变数量的执行单元。在一个实施例中，执行资源是动态可缩放的，从而可以根据需要启用或禁用执行资源。

图形核阵列414与共享功能逻辑420耦合，所述共享功能逻辑包括在图形核阵列中的图形核之间共享的多个资源。共享功能逻辑420内的共享功能是向图形核阵列414提供专用补充功能的硬件逻辑单元。在各种实施例中，共享功能逻辑420包括但不限于采样器421、数学422和线程间通信 (ITC)423逻辑。另外，一些实施例实现共享功能逻辑420内的一个或多个高速缓存425。

在给定的专用功能的需求不足以包含在图形核阵列414中的情况下实施共享功能。相反，所述专用功能的单个实例被实施为共享功能逻辑420中的独立实体并且在图形核阵列414内的执行资源之间共享。在图形核阵列414之间共享并包括在图形核阵列414内的精确的一组功能在各实施例之间变化。在一些实施例中，共享功能逻辑420内由图形核阵列414广泛使用的特定共享功能可以包括在图形核阵列414内的共享功能逻辑416内。在各个实施例中，图形核阵列414内的共享功能逻辑416可以包括共享功能逻辑420内的一些或所有逻辑。在一个实施例中，共享功能逻辑420内的所有逻辑元件可以在图形核阵列414的共享功能逻辑416内重复。在一个实施例中，共享功能逻辑420被执行以便支持图形核阵列414内的共享功能逻辑416。

图5是根据本文所描述的一些实施例的图形处理器核500的硬件逻辑的框图。图5的具有与本文任何其他附图中的元件相同的参考号(或名称)的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。在一些实施例中，所展示的图形处理器核500包括在图 4的图形核阵列414内。图形处理器核500——有时称为核切片——可以是模块化图形处理器内的一个或多个图形核。图形处理器核500的示例是一个图形核切片，并且，基于目标功率包络线和性能包络线，如本文所描述的图形处理器可以包括多个图形核切片。每个图形核500可以包括固定功能块530，所述固定功能块与包括模块化通用逻辑块和固定功能逻辑块的多个子核501A至 501F(也被称为子切片)相耦合。

在一些实施例中，固定功能块530包括几何/固定功能流水线536，所述几何/固定功能流水线例如在低性能和/或低功率图形处理器实施方式中可以由图形处理器500中的所有子核共享。在各个实施例中，几何/固定功能流水线536 包括3D固定功能流水线(例如，如在图3和图4中的3D流水线312)、视频前端单元、线程派生器和线程分派器、以及管理如图4的统一返回缓冲器418 等统一返回缓冲器的统一返回缓冲器管理器。

在一个实施例中，固定功能块530还包括图形SoC接口537、图形微控制器538和媒体流水线539。图形SoC接口537提供了图形核500与芯片上系统集成电路内的其他处理器核之间的接口。图形微控制器538是可配置成管理图形处理器500的包括线程分派、调度和先占(pre-emption)在内的各种功能的可编程子处理器。媒体流水线539(例如，图3和图4的媒体流水线316)包括用于促进对包括图像数据和视频数据在内的多媒体数据进行解码、编码、预处理和/或后处理的逻辑。媒体流水线539经由对子核501至501F内的计算或采样逻辑的请求来实施媒体操作。

在一个实施例中，SoC接口537使得图形核500能够与通用应用处理器核(例如，CPU)和/或SoC内的其他部件进行通信，这些其他部件包括如共享末级高速缓存存储器等存储器层级架构元件、系统RAM、和/或嵌入式片上或封装体上DRAM。SoC接口537还可以使能与SoC内如相机成像流水线等固定功能装置进行通信，并且使能使用和/或实施可以在图形核500与SoC内的 CPU之间共享的全局存储器原子。SoC接口537还可以实施针对图形核500的功率管理控制，并且使能图形核500的时钟域与SoC内的其他时钟域之间的接口。在一个实施例中，SoC接口537使得能够从被配置成向图形处理器内的一个或多个图形核中的每一个提供命令和指令的命令流转化器和全局线程分派器处接收命令缓冲器。当媒体操作将要执行时，这些命令和指令可以被分派给媒体流水线539，或者当图形处理操作将要执行时，这些命令和指令可以被分派给几何和固定功能流水线(例如，几何和固定功能流水线536、几何和固定功能流水线514)。

图形微控制器538可以被配置成执行针对图形核500的各种调度任务和管理任务。在一个实施例中，图形微控制器538可以对子核501A至501F内的执行单元(EU)阵列502A至502F、504A至504F内的各个图形并行引擎执行图形和/或计算工作负荷调度。在这种调度模型中，在包括图形核500的SoC 的CPU核上执行的主机软件可以经由多个图形处理器门铃(doorbell)之一来提交工作负荷，这调用了对适当图形引擎的调度操作。调度操作包括：确定接下来要运行哪个工作负荷、向命令流转化器提交工作负荷、对在引擎上运行的现有工作负荷进行先占、监测工作负荷的进程、以及通知主机软件何时完成工作负荷。在一个实施例中，图形微控制器538还可以促进图形核500的低功率或空闲状态，从而为图形核500提供独立于操作系统和/或系统上的图形驱动器软件跨低功率状态转换来对图形核500内的寄存器进行保存和恢复的能力。

图形核500可以具有多于或少于所展示的子核501A至501F，多达N个模块化子核。对于每组N个子核，图形核500还可以包括共享功能逻辑510、共享存储器和/或高速缓存存储器512、几何/固定功能流水线514、以及用于加速各种图形和计算处理操作的附加固定功能逻辑516。共享功能逻辑510可以包括与可由图形核500内的每N个子核共享的图4共享功能逻辑420相关联的逻辑单元(例如，采样器逻辑、数学逻辑、和/或线程间通信逻辑)。共享存储器和/或高速缓存存储器512可以是用于图形核500内的所述一组N个子核 501A至501F的末级高速缓存，并且还可以充当可由多个子核访问的共享存储器。几何/固定功能流水线514可以代替几何/固定功能流水线536被包括在固定功能块530内，并且可以包括相同的或类似的逻辑单元。

在一个实施例中，图形核500包括附加固定功能逻辑516，所述附加固定功能逻辑可以包括供由图形核500使用的各种固定功能加速逻辑。在一个实施例中，附加固定功能逻辑516包括供在仅位置着色中使用的附加几何流水线。在仅位置着色中，存在两个几何流水线：几何/固定功能流水线516、536内的完全几何流水线；以及拣选流水线，所述拣选流水线是可以包括在附加固定功能逻辑516内的附加几何流水线。在一个实施例中，拣选流水线是完全几何流水线的精简版本。完全流水线和拣选流水线可以执行同一应用的不同实例，每个实例具有单独的上下文。仅位置着色可以隐藏被丢弃三角形的较长拣选运行，从而在一些实例中使得能够更早完成着色。例如并且在一个实施例中，附件固定功能逻辑516内的拣选流水线逻辑可以与主应用并行地执行位置着色器，并且通常比完全流水线更快地生成关键结果，因为完全流水线仅对顶点的位置属性进行取出和着色，而不向帧缓冲器执行对像素的光栅化和渲染。拣选流水线可以使用所生成的关键结果来计算所有三角形的可见性信息，而无需考虑那些三角形是否被拣选。完全流水线(其在本实例中可以被称为重放(replay) 流水线)可以消耗可见性信息以便跳过被拣选的三角形从而仅对最终被传递到光栅化阶段的可见三角形进行着色。

在一个实施例中，附加固定功能逻辑516还可以包括用于包括针对机器学习训练或推理在内的实施方式的机器学习加速逻辑，如固定功能矩阵乘法逻辑。

在每个图形子核501A至501F内包括可以用来响应于图形流水线、媒体流水线、或着色器程序的请求而执行图形操作、媒体操作和计算操作的一组执行资源。图形子核501A至501F包括：多个EU阵列502A至502F、504A至 504F；线程分派和线程间通信(TD/IC)逻辑503A至503F；3D(例如，纹理) 采样器505A至505F；媒体采样器506A至506F；着色器处理器507A至507F；以及共享本地存储器(SLM)508A至508F。EU阵列502A至502F、504A至 504F各自包括多个执行单元，所述多个执行单元为能够执行浮点逻辑运算和整数/定点逻辑运算以便为图形操作、媒体操作或计算操作服务的通用图形处理单元，包括图形程序、媒体程序或计算着色器程序。TD/IC逻辑503A至503F 执行针对子核内的执行单元的本地线程分派和线程控制操作，并且促进在所述子核的执行单元上执行的线程之间的通信。3D采样器505A至505F可以将纹理或其他3D图形相关的数据读取到存储器中。3D采样器可以基于所配置的样本状态以及与给定纹理相关联的纹理格式来以不同方式读取纹理数据。媒体采样器506A至506F可以基于与媒体数据相关联的类型和格式来执行类似的读取操作。在一个实施例中，每个图形子核501A至501F可以交替地包括统一3D 和媒体采样器。在子核501A至501F中的每一个内的执行单元上执行的线程可以利用每个子核内的共享本地存储器508A至508F，以便使得在线程组内执行的线程能够使用公共片上存储器池来执行。

执行单元

图6A至图6B展示了根据本文所描述的实施例的包括在图形处理器核中所采用的处理元件阵列的线程执行逻辑600。图6A至图6B的具有与本文任何其他附图中的元件相同的参考号(或名称)的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。图6A 展示了线程执行逻辑600的概览，所述线程执行逻辑可以包括被展示为具有图 5的每个子核501A至501F的硬件逻辑的变体。图6B展示了执行单元的示例性内部细节。

如图6A中所示，在一些实施例中，线程执行逻辑600包括着色器处理器602、线程分派器604、指令高速缓存606、包括多个执行单元608A至 608N的可扩展执行单元阵列、采样器610、数据高速缓存612、以及数据端口614。在一个实施例中，可缩放执行单元阵列可以通过基于工作负荷的计算需求来启用或禁用一个或多个执行单元(例如，执行单元608A，608B，608C，608D，一直到608N-1和608N中的任一个)来动态地缩放。在一个实施例中，所包括的部件经由互连结构而互连，所述互连结构链接到部件中的每个部件。在一些实施例中，线程执行逻辑600包括通过指令高速缓存606、数据端口614、采样器610、以及执行单元阵列608A至608N中的一者或多者到存储器(如系统存储器或高速缓存存储器)的一个或多个连接件。在一些实施例中，每个执行单元(例如，608A)是能够执行多个同步硬件线程同时针对每个线程并行地处理多个数据元素的独立可编程通用计算单元。在各种实施例中，执行单元608A至608N的阵列是可缩放的以包括任意数量的单独执行单元。

在一些实施例中，执行单元608A至608N主要用于执行着色器程序。着色器处理器602可以处理各种着色器程序并且经由线程分派器604分派与着色器程序相关联的执行线程。在一个实施例中，线程分派器包括用于对来自图形和媒体流水线的线程发起请求进行仲裁并且在一个或多个执行单元608A至608N上实例化所请求的线程的逻辑。例如，几何流水线可以将顶点处理、曲面细分或几何处理线程分派至线程执行逻辑进行处理。在一些实施例中，线程分派器604还可处理来自执行着色器程序的运行时间线程生成请求。

在一些实施例中，执行单元608A至608N支持指令集(所述指令集包括对许多标准3D图形着色器指令的原生支持)，从而使得以最小的转换执行来自图形库(例如，Direct3D和OpenGL)的着色器程序。这些执行单元支持顶点和几何处理(例如，顶点程序、几何程序、顶点着色器)、像素处理(例如，像素着色器、片段着色器)以及通用处理(例如，计算和媒体着色器)。执行单元608A至608N中的每一个都能够执行多发布单指令多数据(SIMD)，并且多线程操作能够在面对较高等待时间的存储器访问时实现高效的执行环境。每个执行单元内的每个硬件线程都具有专用的高带宽寄存器堆和相关的独立线程状态。对于具有整数、单精度浮点运算和双精度浮点运算、SIMD分支功能、逻辑运算、超越运算和其他混杂运算的流水线，执行是每个时钟的多发布。在等待来自存储器或共享功能之一的数据时，执行单元608A至608N内的依赖性逻辑使等待线程休眠，直到所请求的数据已返回。当等待线程正在休眠时，硬件资源可能会专门用于处理其他线程。例如，在与顶点着色器操作相关联的延迟期间，执行单元可以执行像素着色器、片段着色器或包括不同顶点着色器的另一种类型的着色器程序的操作。

执行单元608A至608N中的每个执行单元在数据元素阵列上进行操作。数据元素的数量是“执行大小”、或指令的信道数。执行通道是执行数据元素访问、掩蔽、和指令内的流控制的逻辑单元。通道的数量可以与针对特定图形处理器的物理算术逻辑单元(ALU)或浮点单元(FPU)的数量无关。在一些实施例中，执行单元608A至608N支持整数和浮点数据类型。

执行单元指令集包括SIMD指令。各种数据元素可作为压缩数据类型存储在寄存器中，并且执行单元将基于元素的数据大小来处理各种元素。例如，当在256位宽的向量上进行操作时，所述256位的向量存储在寄存器中，并且所述执行单元作为四个单独64位压缩数据元素(四倍字长(QW) 大小的数据元素)、八个单独32位压缩数据元素(双倍字长(DW)大小的数据元素)、十六个单独16位压缩数据元素(字长(W)大小的数据元素)、或三十二个单独8位数据元素(字节(B)大小的数据元素)在所述向量上进行操作。然而，不同的向量宽度和寄存器大小是可能的。

在一个实施例中，可以将一个或多个执行单元组合到融合执行单元609A 至609N中，所述融合执行单元具有对于融合EU而言共同的线程控制逻辑 (607A至607N)。可以将多个EU融合到一个EU组中。所述融合EU组中的每个EU可以被配置成执行单独的SIMD硬件线程。融合EU组中的EU数量可以根据实施例而变化。另外，可以每个EU地执行不同的SIMD宽度，包括但不限于SIMD8、SIMD16和SIMD32。每个融合图形执行单元609A至609N 包括至少两个执行单元。例如，融合执行单元609A包括第一EU 608A、第二 EU 608B、以及对于第一EU608A和第二EU 608B而言共同的线程控制逻辑 607A。线程控制逻辑607A控制在融合图形执行单元609A上执行的线程，从而允许融合执行单元609A至609N内的每个EU使用共同指令指针寄存器来执行。

一个或多个内部指令高速缓存(例如，606)包括在所述线程执行逻辑 600中以便高速缓存所述执行单元的线程指令。在一些实施例中，一个或多个数据高速缓存(例如，612)被包括用于高速缓存在线程执行过程中的线程数据。在一些实施例中，采样器610被包括用于为3D操作提供纹理采样并且为媒体操作提供媒体采样。在一些实施例中，采样器610包括专门的纹理或媒体采样功能，以便在向执行单元提供采样数据之前在采样过程中处理纹理或媒体数据。

在执行过程中，图形和媒体流水线经由线程生成和分派逻辑向线程执行逻辑600发送线程发起请求。一旦一组几何对象已经被处理并被光栅化成像素数据，则着色器处理器602内的像素处理器逻辑(例如，像素着色器逻辑、片段着色器逻辑等)被调用以便进一步计算输出信息并且使得结果被写入到输出表面(例如，色彩缓冲器、深度缓冲器、模板印刷(stencil) 缓冲器等)。在一些实施例中，像素着色器或片段着色器计算各顶点属性的值，所述各顶点属性跨光栅化对象被内插。在一些实施例中，着色器处理器602内的像素处理器逻辑然后执行应用编程接口(API)供应的像素或片段着色器程序。为了执行着色器程序，着色器处理器602经由线程分派器604将线程分派至执行单元(例如，608A)。在一些实施例中，着色器处理器602使用采样器610中的纹理采样逻辑来访问存储器中所存储的纹理图中的纹理数据。对纹理数据和输入几何数据的算术运算计算每个几何片段的像素颜色数据，或丢弃一个或多个像素而不进行进一步处理。

在一些实施例中，数据端口614提供存储器访问机制，供线程执行逻辑 600将经处理的数据输出至存储器以便在图形处理器输出流水线上进行进一步处理。在一些实施例中，数据端口614包括或耦合至一个或多个高速缓存存储器(例如，数据高速缓存612)从而经由数据端口来高速缓存数据以供存储器访问。

如图6B中所展示的，图形执行单元608可以包括指令取出单元637、通用寄存器堆阵列(GRF)624、架构寄存器堆阵列(ARF)626、线程仲裁器622、发送单元630、分支单元632、一组SIMD浮点单元(FPU)634、以及在一个实施例中的一组专用整数SIMD ALU 635。GRF624和ARF 626包括与在图形执行单元608中可能活跃的每个同步的硬件线程相关联的所述一组通用寄存器堆和架构寄存器堆。在一个实施例中，在ARF 626中维持每线程架构状态，而在线程执行期间所使用的数据被存储在GRF 624中。每个线程的执行状态，包括每个线程的指令指针，可以保持在ARF 626中的线程专用寄存器中。

在一个实施例中，图形执行单元608具有作为同步多线程化(SMT)与细粒度交织多线程化(IMT)的组合的架构。所述架构具有模块化配置，所述模块化配置可以基于每执行单元的目标同步线程数量和目标寄存器数量而在设计时得到微调，在所述模块化配置中，跨用于执行多个同步线程的逻辑来划分执行单元资源。

在一个实施例中，图形执行单元608可以共同发布多条指令，这些指令可以各自是不同的指令。图形执行单元线程608的线程仲裁器622可以将指令分派给以下各项中的一项以供执行：发送单元630、分支单元642或(多个) SIMD FPU 634。每个执行线程可以访问GRF 624内的128个通用寄存器，其中，每个寄存器可以存储可作为具有32位数据元素的SIMD 8元素向量访问的 32个字节。在一个实施例中，每个执行单元线程访问GRF 624内的4个千字节，但是实施例并不限于此，并且在其他实施例中可以提供更多或更少的寄存器资源。在一个实施例中，多达七个线程可以同步执行，但是每执行单元的线程数量还可以根据实施例而变化。在七个线程可以访问4个千字节的实施例中， GRF 624可以存储总共28千字节。灵活寻址模式可以准许对多个寄存器进行一起寻址，从而高效地建立更宽的寄存器或者表示跨步矩形块数据结构。

在一个实施例中，经由通过消息传递发送单元630所执行的“发送”指令来分派存储器操作、采样器操作以及其他较长时延系统通信。在一个实施例中，分支指令被分派给专用分支单元632以便促进SIMD发散和最终收敛。

在一个实施例中，图形执行单元608包括用于执行浮点运算的一个或多个 SIMD浮点单元(FPU)634。在一个实施例中，(多个)FPU 634还支持整数计算。在一个实施例中，(多个)FPU 634可以SIMD执行多达数量M个32 位浮点(或整数)运算，或者SIMD执行多达2M个16位整数或16位浮点运算。在一个实施例中，(多个)FPU中的至少一个提供支持高吞吐量超越数学功能和双精度64位浮点的扩展数学能力。在一些实施例中，一组8位整数SIMD ALU635还表示并且还可以具体地优化成执行与机器学习计算相关联的运算。

在一个实施例中，可以在图形子核分组(例如，子切片)时对图形执行单元608的多个实例的阵列进行实例化。为了可伸缩性，产品架构可以选择每子核分组的确切执行单元数量。在一个实施例中，执行单元608可以跨多个执行通道来执行指令。在进一步的实施例中，在图形执行单元608上所执行的每个线程是在不同通道上执行的。

图7是展示了根据一些实施例的图形处理器指令格式700的框图。在一个或多个实施例中，图形处理器执行单元支持具有多种格式的指令的指令集。实线框展示了通常包括在执行单元指令中的部件，而虚线包括可选的部件或仅包括在指令子集中的部件。在一些实施例中，所描述和展示的指令格式700是宏指令，因为它们是供应至执行单元的指令，这与从指令解码产生的微操作相反(一旦所述指令被处理)。

在一些实施例中，图形处理器执行单元原生地支持采用128位指令格式710的指令。64位紧凑指令格式730可用于基于所选指令、多个指令选项和操作数数量的一些指令。原生128位指令格式710提供对所有指令选项的访问，而一些选项和操作限制在64位格式730中。64位格式730中可用的原生指令根据实施例而不同。在一些实施例中，使用索引字段713中的一组索引值将指令部分地压缩。执行单元硬件基于索引值来参考一组压缩表，并使用压缩表输出来重构采用128位指令格式710的原生指令。

针对每种格式，指令操作码712限定执行单元要执行的操作。执行单元跨每个操作数的多个数据元素来并行地执行每条指令。例如，响应于添加指令，执行单元跨每个颜色通道执行同步添加操作，所述颜色通道表示纹理元素或图片元素。默认地，执行单元跨操作数的所有数据通道执行每条指令。在一些实施例中，指令控制字段714使能控制某些执行选项，诸如通道选择(例如，预测)以及数据通道排序(例如，混合)。针对采用128位指令格式710的指令，执行大小字段716限制了将并行执行的数据通道的数量。在一些实施例中，执行大小字段716不可用于64位紧凑指令格式730。

一些执行单元指令具有多达三个操作数，包括两个源操作数(src0 720、 src1722)和一个目的地718。在一些实施例中，执行单元支持双目的地指令，其中这些目的地之一是隐式的。数据操作指令可以具有第三源操作数 (例如，SRC2 724)，其中，指令操作码712确定源操作数的数量。指令的最后的源操作数可以是利用所述指令传递的即时(例如，硬编码)值。

在一些实施例中，128位指令格式710包括访问/地址模式字段726，所述访问/地址模式信息例如指定了是使用直接寄存器寻址模式还是间接寄存器寻址模式。当使用直接寄存器寻址模式时，直接由指令中的位来提供一个或多个操作数的寄存器地址。

在一些实施例中，128位指令格式710包括访问/地址模式字段726，所述访问/地址模式字段指定指令的地址模式和/或访问模式。在一个实施例中，访问模式用于限定针对指令的数据访问对齐。一些实施例支持访问模式，包括16字节对齐访问模式和1字节对齐访问模式，其中，访问模式的字节对齐确定了指令操作数的访问对齐。例如，当在第一模式中时，指令可以使用字节对齐寻址以用于源操作数和目的地操作数，并且当在第二模式中时，指令可以使用16字节对齐寻址以用于所有的源操作数和目的地操作数。

在一个实施例中，访问/地址模式字段726的地址模式部分确定指令是使用直接寻址还是间接寻址。当使用直接寄存器寻址模式时，指令中的位直接提供一个或多个操作数的寄存器地址。当使用间接寄存器寻址模式时，可以基于指令中的地址寄存器值和地址立即数字段来计算一个或多个操作数的寄存器地址。

在一些实施例中，基于操作码712位字段对指令进行分组从而简化操作码解码740。针对8位的操作码，第4、5、和6位允许执行单元确定操作码的类型。所示出的精确操作码分组仅是示例性的。在一些实施例中，移动和逻辑操作码组742包括数据移动和逻辑指令(例如，移动(mov)、比较(cmp))。在一些实施例中，移动和逻辑组742共享五个最高有效位 (MSB)，其中移动(mov)指令采用0000xxxxb的形式，而逻辑指令采用0001xxxxb的形式。流控制指令组744(例如，调用(call)、跳(jmp)) 包括采用0010xxxxb形式(例如，0x20)的指令。混杂指令组746包括指令的混合，包括采用0011xxxxb形式(例如，0x30)的同步指令(例如，等待(wait)、发送(send))。并行数学指令组748包括采用0100xxxxb 形式(例如，0x40)的按分量的算术指令(例如，加(add)、乘(mul))。并行数学组748跨数据通道并行地执行算术运算。向量数学组750包括采用0101xxxxb形式(例如，0x50)的算术指令(例如，dp4)。向量数学组对向量操作数执行算术运算，诸如点积运算。

图形流水线

图8是图形处理器800的另一个实施例的框图。图8的具有与此处任何其他附图中的元件相同的参考号(或名称)的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。

在一些实施例中，图形处理器800包括几何流水线820、媒体流水线 830、显示引擎840、线程执行逻辑850、以及渲染输出流水线870。在一些实施例中，图形处理器800是包括一个或多个通用处理核的多核处理系统内的图形处理器。图形处理器受到至一个或多个控制寄存器(未示出)的寄存器写入的控制或者经由环形互连802经由发布至图形处理器800的命令被控制。在一些实施例中，环形互连802将图形处理器800耦合至其他处理部件，比如其他图形处理器或通用处理器。来自环形互连802的命令通过命令流转化器803被解译，所述命令流转化器将指令供应至几何流水线820或媒体流水线830的单独部件。

在一些实施例中，命令流转化器803引导顶点获取器805的操作，所述顶点获取器从存储器读取顶点数据并执行由命令流转化器803所提供的顶点处理命令。在一些实施例中，顶点获取器805将顶点数据提供给顶点着色器807，所述顶点着色器对每个顶点执行坐标空间变换和照明操作。在一些实施例中，顶点获取器805和顶点着色器807通过经由线程分派器831 向执行单元852A至852B分派执行线程来执行顶点处理指令。

在一些实施例中，执行单元852A至852B是具有用于执行图形和媒体操作的指令集的向量处理器阵列。在一些实施例中，执行单元852A至852B 具有附接的L1高速缓存851，所述高速缓存专用于每个阵列或在阵列之间共享。高速缓存可以被配置为数据高速缓存、指令高速缓存、或单个高速缓存，所述单个高速缓存被分区为包含不同分区中的数据和指令。

在一些实施例中，几何流水线820包括用于执行3D对象的硬件加速曲面细分的曲面细分部件。在一些实施例中，可编程的外壳着色器811配置曲面细分操作。可编程域着色器817提供对曲面细分输出的后端评估。曲面细分器813在外壳着色器811的方向上进行操作并且包含专用逻辑，所述专用逻辑用于基于粗糙几何模型来生成详细的几何对象集合，所述粗糙几何模型作为输入被提供至几何流水线820。在一些实施例中，如果未使用曲面细分，则可以对曲面细分部件(例如，外壳着色器811、曲面细分器 813、域着色器817)进行旁路。

在一些实施例中，完整的几何对象可以由几何着色器819经由被分派至所述执行单元852A至852B的一个或多个线程来处理、或者可以直接行进至剪辑器829。在一些实施例中，几何着色器在整个几何对象(而非顶点或者如图形流水线的先前级中的顶点补片(patch))上进行操作。如果禁用曲面细分，则几何着色器819从顶点着色器807接收输入。在一些实施例中，几何着色器819可由几何着色器程序编程以便在曲面细分单元被禁用时执行几何曲面细分。

在光栅化之前，剪辑器829处理顶点数据。剪辑器829可以是固定功能的剪辑器或者具有剪辑和几何着色器功能的可编程剪辑器。在一些实施例中，渲染输出流水线870中的光栅化器和深度测试部件873分派像素着色器以将几何对象转换成每像素表示。在一些实施例中，像素着色器逻辑包括在线程执行逻辑850中。在一些实施例中，应用可对光栅化器和深度测试部件873进行旁路并且经由流出单元823访问未光栅化的顶点数据。

图形处理器800具有互连总线、互连结构、或某个其他的互连机制，所述互连机制允许数据和消息在所述图形处理器的主要部件之中传递。在一些实施例中，执行单元852A至852B和相关联的逻辑单元(例如，L1 高速缓存851、采样器854、纹理高速缓存858等)经由数据端口856进行互连，以便执行存储器访问并且与处理器的渲染输出流水线部件进行通信。在一些实施例中，采样器854、高速缓存851、858以及执行单元852A至 852B各自具有单独的存储器访问路径。在一个实施例中，纹理高速缓存858 还可被配置成采样器高速缓存。

在一些实施例中，渲染输出流水线870包含光栅化器和深度测试部件 873，所述光栅化器和深度测试部件将基于顶点的对象转换为相关联的基于像素的表示。在一些实施例中，光栅化器逻辑包括用于执行固定功能三角形和线光栅化的窗口器/掩蔽器单元。相关联的渲染高速缓存878和深度高速缓存879在一些实施例中也是可用的。像素操作部件877对数据进行基于像素的操作，然而在一些实例中，与2D操作(例如，利用混合的位块图像传递)相关联的像素操作由2D引擎841执行、或者在显示时间由显示控制器843使用重叠显示平面来代替。在一些实施例中，共享的L3高速缓存 875可用于所有的图形部件，从而允许在无需使用主系统存储器的情况下共享数据。

在一些实施例中，图形处理器媒体流水线830包括媒体引擎837和视频前端834。在一些实施例中，视频前端834从命令流转化器803接收流水线命令。在一些实施例中，媒体流水线830包括单独的命令流转化器。在一些实施例中，视频前端834在将所述命令发送至媒体引擎837之前处理媒体命令。在一些实施例中，媒体引擎837包括用于生成线程以用于经由线程分派器831分派至线程执行逻辑850的线程生成功能。

在一些实施例中，图形处理器800包括显示引擎840。在一些实施例中，显示引擎840在处理器800外部并且经由环形互连802、或某个其他互连总线或机构与图形处理器耦合。在一些实施例中，显示引擎840包括2D 引擎841和显示控制器843。在一些实施例中，显示引擎840包含能够独立于3D流水线而操作的专用逻辑。在一些实施例中，显示控制器843与显示装置(未示出)耦合，所述显示装置可以是系统集成显示装置(如在膝上型计算机中)、或者经由显示装置连接器附接的外部显示装置。

在一些实施例中，几何流水线820和媒体流水线830可被配置成用于基于多个图形和媒体编程接口执行操作并且并非专用于任何一种应用编程接口(API)。在一些实施例中，图形处理器的驱动器软件将专用于特定图形或媒体库的API调度转换成可由图形处理器处理的命令。在一些实施例中，为全部来自Khronos Group的开放图形库(OpenGL)、开放计算语言 (OpenCL)和/或Vulkan图形和计算API提供了支持。在一些实施例中，也可以为微软公司的Direct3D库提供支持。在一些实施例中，可以支持这些库的组合。还可以为开源计算机视觉库(OpenCV)提供支持。如果可做出从未来API的流水线到图形处理器的流水线的映射，则具有兼容3D流水线的未来API也将受到支持。

图形流水线编程

图9A是展示了根据一些实施例的图形处理器命令格式900的框图。图 9B是展示了根据实施例的图形处理器命令序列910的框图。图9A中的实线框展示了通常包括在图形命令中的部件，而虚线包括是可选的或者仅包括在所述图形命令的子集中的部件。图9A的示例性图形处理器命令格式 900包括用于标识客户端902、命令操作代码(操作码)904、以及用于命令的数据906的数据字段。一些命令中还包括子操作码905和命令大小908。

在一些实施例中，客户端902限定了处理命令数据的图形装置的客户端单元。在一些实施例中，图形处理器命令解析器检查每个命令的客户端字段以便调整对命令的进一步处理并将命令数据路由至合适的客户端单元。在一些实施例中，图形处理器客户端单元包括存储器接口单元、渲染单元、2D单元、3D单元、和媒体单元。每个客户端单元具有对命令进行处理的相应处理流水线。一旦命令被客户端单元接收到，客户端单元就读取操作码904以及子操作码905(如果存在的话)从而确定要执行的操作。客户端单元使用数据字段906内的信息来执行命令。针对一些命令，期望显式地的命令大小908来限定命令的大小。在一些实施例中，命令解析器基于命令操作码自动地确定命令中的至少一些命令的大小。在一些实施例中，经由双倍字长的倍数对命令进行对齐。

图9B中的流程图示出了示例性图形处理器命令序列910。在一些实施例中，以图形处理器的实施例为特征的数据处理系统的软件或固件使用所示出的命令序列的版本来启动、执行并终止图形操作集合。仅出于示例性目的示出并描述了样本命令序列，如实施例并不限于这些特定命令或者此命令序列。而且，所述命令可以作为一批命令以命令序列被发布，从而使得图形处理器将以至少部分同时的方式处理命令序列。

在一些实施例中，图形处理器命令序列910可以以流水线转储清除命令912开始以便使得任一活跃图形流水线完成针对所述流水线的当前未决命令。在一些实施例中，3D流水线922和媒体流水线924不同时进行操作。执行流水线转储清除以使得活动图形流水线完成任何未决命令。响应于流水线转储清除，用于图形处理器的命令解析器将停止命令处理直到活跃绘画引擎完成未决操作并且使得相关的读高速缓存失效。可选地，渲染高速缓存中被标记为‘脏’的任何数据可以被转储清除到存储器中。在一些实施例中，流水线转储清除命令912可以用于流水线同步或者用在将图形处理器置于低功率状态之前。

在一些实施例中，当命令序列需要图形处理器在流水线之间显式地地切换时，使用流水线选择命令913。在一些实施例中，在发布流水线命令之前在执行情境中仅需要一次流水线选择命令913，除非所述情境要发布针对两条流水线的命令。在一些实施例中，在经由流水线选择命令913的流水线切换之前正好需要流水线转储清除命令912。

在一些实施例中，流水线控制命令914配置用于操作的图形流水线并且用于对3D流水线922和媒体流水线924进行编程。在一些实施例中，流水线控制命令914配置活跃流水线的流水线状态。在一个实施例中，流水线控制命令914用于流水线同步并且用于在处理一批命令之前清除来自活跃流水线内的一个或多个高速缓存存储器中的数据。

在一些实施例中，返回缓冲器状态命令916用于配置返回缓冲器的集合以供相应的流水线写入数据。一些流水线操作需要分配、选择、或配置一个或多个返回缓冲器，在处理过程中所述操作将中间数据写入所述一个或多个返回缓冲器中。在一些实施例中，图形处理器还使用一个或多个返回缓冲器以便存储输出数据并且执行跨线程通信。在一些实施例中，返回缓冲器状态916包括选择返回缓冲器的大小和数量以用于流水线操作集合。

命令序列中的剩余命令基于用于操作的活跃流水线而不同。基于流水线判定920，所述命令序列被定制用于以3D流水线状态930开始的3D流水线922、或者在媒体流水线状态940处开始的媒体流水线924。

用于配置3D流水线状态930的命令包括用于顶点缓冲器状态、顶点元素状态、常量颜色状态、深度缓冲器状态、以及有待在处理3D图元命令之前配置的其他状态变量的3D状态设置命令。这些命令的值至少部分地基于使用中的特定3D API来确定。在一些实施例中，3D流水线状态930命令还能够选择性地禁用或旁路掉特定流水线元件(如果将不使用那些元件的话)。

在一些实施例中，3D图元932命令用于提交待由3D流水线处理的3D 图元。经由3D图元932命令传递给图形处理器的命令和相关联参数将被转发到所述图形流水线中的顶点获取功能。顶点获取功能使用3D图元932 命令数据来生成多个顶点数据结构。所述顶点数据结构被存储在一个或多个返回缓冲器中。在一些实施例中，3D图元932命令用于经由顶点着色器对3D图元执行顶点操作。为了处理顶点着色器，3D流水线922将着色器执行线程分派至图形处理器执行单元。

在一些实施例中，经由执行934命令或事件触发3D流水线922。在一些实施例中，寄存器写入触发命令执行。在一些实施例中，经由命令序列中的‘前进’(‘go’)或‘拣选’(‘kick’)命令来触发执行。在一个实施例中，使用流水线同步命令来触发命令执行以便通过图形流水线转储清除命令序列。3D流水线将针对3D图元来执行几何处理。一旦完成操作，则对所产生的几何对象进行光栅化，并且像素引擎对所产生的像素进行着色。对于这些操作，还可以包括用于控制像素着色和像素后端操作的附加命令。

在一些实施例中，当执行媒体操作时，图形处理器命令序列910跟随在媒体流水线924路径之后。一般地，针对媒体流水线924进行编程的具体用途和方式取决于待执行的媒体或计算操作。在媒体解码过程中，特定的媒体解码操作可以被卸载到所述媒体流水线。在一些实施例中，还可对媒体流水线进行旁路，并且可使用由一个或多个通用处理核提供的资源来整体地或部分地执行媒体解码。在一个实施例中，媒体流水线还包括用于通用图形处理器单元(GPGPU)操作的元件，其中，所述图形处理器用于使用计算着色器程序来执行SIMD向量运算，所述计算着色器程序与渲染图形图元不是显式地相关的。

在一些实施例中，以与3D流水线922相似的方式对媒体流水线924 进行配置。将用于配置媒体流水线状态940的一组命令分派或放置到命令队列中，在媒体对象命令942之前。在一些实施例中，用于媒体流水线状态的命令940包括用于配置媒体流水线元件的数据，所述媒体流水线元件将用于处理媒体对象。这包括用于在媒体流水线内配置视频解码和视频编码逻辑的数据，诸如编码或解码格式。在一些实施例中，用于媒体流水线状态的命令940还支持将一个或多个指针用于包含一批状态设置的“间接” 状态元件。

在一些实施例中，媒体对象命令942将指针供应至媒体对象以用于由媒体流水线进行处理。媒体对象包括存储器缓冲器，所述存储器缓冲器包含待处理的视频数据。在一些实施例中，在发布媒体对象命令942之前，所有的媒体流水线状态必须是有效的。一旦流水线状态被配置并且媒体对象命令942被排队，则经由执行944命令或等效的执行事件(例如，寄存器写入)来触发媒体流水线924。然后可以通过由3D流水线922或媒体流水线924提供的操作对来自媒体流水线924的输出进行后处理。在一些实施例中，以与媒体操作类似的方式来配置和执行GPGPU操作。

图形软件架构

图10展示了根据一些实施例的数据处理系统1000的示例性图形软件架构。在一些实施例中，软件架构包括3D图形应用1010、操作系统1020、以及至少一个处理器1030。在一些实施例中，处理器1030包括图形处理器 1032以及一个或多个通用处理器核1034。图形应用1010和操作系统1020 各自在数据处理系统的系统存储器1050中执行。

在一些实施例中，3D图形应用1010包含一个或多个着色器程序，所述一个或多个着色器程序包括着色器指令1012。着色器语言指令可以采用高级着色器语言，诸如高级着色器语言(HLSL)或OpenGL着色器语言 (GLSL)。所述应用还包括可执行指令1014，所述可执行指令采用适合用于由通用处理器核1034执行的机器语言。所述应用还包括由顶点数据限定的图形对象1016。

在一些实施例中，操作系统1020是来自微软公司的操作系统、专用UNIX式操作系统、或使用Linux内核变体的开源UNIX式操作系统。操作系统1020可以支持图形API 1022，诸如Direct3D API、OpenGL API或Vulkan API。当Direct3D API正在使用时，操作系统 1020使用前端着色器编译器1024以将HLSL中的任何着色器指令1012编译成较低级的着色器语言。所述编译可以是即时(JIT)编译，或者所述应用可执行着色器预编译。在一些实施例中，在对3D图形应用1010进行编译的过程中，将高级着色器编译成低级着色器。在一些实施例中，着色器指令1012以中间形式提供，诸如由Vulkan API使用的标准便携式中间表示(SPIR)的版本。

在一些实施例中，用户模式图形驱动器1026包含后端着色器编译器 1027，所述后端着色器编译器用于将着色器指令1012转换成硬件专用的表示。当在使用OpenGL API时，将采用GLSL高级语言的着色器指令1012 传递至用户模式图形驱动器1026以用于编译。在一些实施例中，用户模式图形驱动器1026使用操作系统内核模式功能1028来与内核模式图形驱动器1029进行通信。在一些实施例中，内核模式图形驱动器1029与图形处理器1032进行通信以便分派命令和指令。

IP核实现

至少一个实施例的一个或多个方面可以由存储在机器可读介质上的代表性代码实现，所述机器可读介质表示和/或限定集成电路诸如处理器内的逻辑。例如，机器可读介质可以包括表示处理器内的各个逻辑的指令。当由机器读取时，所述指令可以使机器制造用于执行本文所述的技术的逻辑。这类表示(称为“IP核”)是集成电路的逻辑的可重复使用单元，所述可重复使用单元可以作为对集成电路的结构进行描述的硬件模型而存储在有形、机器可读介质上。可以将硬件模型供应至在制造集成电路的制造机器上加载硬件模型的各消费者或制造设施。可以制造集成电路，从而使得电路执行与本文所述的实施例中的任一实施例相关联地描述的操作。

图11A是展示了根据实施例的可以用于制造集成电路以执行操作的IP 核开发系统1100的框图。IP核开发系统1100可以用于生成可并入到更大的设计中或用于构建整个集成电路(例如，SOC集成电路)的模块化、可重复使用设计。设计设施1130可采用高级编程语言(例如，C/C++)生成对IP核设计的软件仿真1110。软件仿真1110可用于使用仿真模型1112来设计、测试并验证IP核的行为。仿真模型1112可以包括功能、行为和/或时序仿真。然后可由仿真模型1112来创建或合成寄存器传输级(RTL)设计1115。RTL设计1115是对硬件寄存器之间的数字信号的流动进行建模的集成电路(包括使用建模的数字信号执行的相关联逻辑)的行为的抽象。除了RTL设计1115之外，还可以创建、设计或合成逻辑电平或晶体管电平处的较低层次设计。由此，初始设计和仿真的具体细节可以发生变化。

可以由设计设施将RTL设计1115或等效方案进一步合成为硬件模型 1120，所述硬件模型可以采用硬件描述语言(HDL)或物理设计数据的某种其他表示。可以进一步仿真或测试HDL以验证IP核设计。可使用非易失性存储器1140(例如，硬盘、闪存、或任何非易失性存储介质)来存储 IP核设计以用于递送至第3方制造设施1165。可替代地，可以通过有线连接1150或无线连接1160来传输(例如，经由互联网)IP核设计。制造设施1165然后可以制造至少部分地基于IP核设计的集成电路。所制造的集成电路可被配置用于执行根据本文所述的至少一个实施例的操作。

图11B展示了根据本文所描述的一些实施例的集成电路封装体组件1170 的截面侧视图。集成电路封装体组件1170展示了如本文所描述的一个或多个处理器或加速器装置的实施方式。封装体组件1170包括连接至衬底1180的多个硬件逻辑单元1172、1174。逻辑1172、1174可以至少部分地在可配置逻辑或固定功能逻辑硬件中实施，并且可以包括(多个)处理器核、(多个)图形处理器或本文所描述的其他加速器装置中的任何的一个或多个部分。每个逻辑单元1172、1174可以在半导体管芯内实施并且经由互连结构1173与衬底1180 耦合。互连结构1173可以被配置成在逻辑1172、1174与衬底1180之间路由电信号，并且可以包括互连，如但不限于凸块或支柱。在一些实施例中，互连结构1173可以被配置成路由电信号，如例如，与逻辑1172、1174的操作相关联的输入/输出(I/O)信号和/或功率或接地信号。在一些实施例中，衬底1180 是基于环氧树脂的层压衬底。在其他实施例中，封装体衬底1180可以包括其他合适类型的衬底。封装体组件1170可以经由封装互连1183连接至其他电气装置。封装体互连1183可以耦合至衬底1180的表面以便将电信号路由到其他电气装置，如母板、其他芯片组或多芯片模块。

在一些实施例中，逻辑单元1172、1174与桥接器1182电耦合，所述桥接器被配置成在逻辑1172、1174之间路由电信号。桥接器1182可以是为电信号提供路由的密集互连结构。桥接器1182可以包括由玻璃或合适的半导体材料构成的桥式衬底。电路由特征可以在桥接器衬底上形成以便提供逻辑1172、 1174之间的芯片到芯片连接。

尽管展示了两个逻辑单元1172、1174和桥接器1182，但是本文所描述的实施例可以包括一个或多个管芯上的更多或更少的逻辑单元。所述一个或多个管芯可以由零个或多个桥接器连接，因为在单个管芯上包括逻辑时，可以排除桥接器1182。替代性地，多个管芯或逻辑单元可以由一个或多个桥接器连接。另外，多个逻辑单元、管芯和桥接器可以以包括三维配置等其他可能的配置连接在一起。

示例性芯片上系统集成电路

图12至图14展示了根据本文所述的各种实施例的可以使用一个或多个IP核来制造的示例性集成电路和相关图形处理器。除了所展示的之外，还可以包括其他逻辑和电路，包括附加的图形处理器/核、外围接口控制器或通用处理器核。

图12是展示了根据实施例的可以使用一个或多个IP核来制造的示例性芯片上系统集成电路1200的框图。示例性集成电路1200包括一个或多个应用处理器1205(例如，CPU)、至少一个图形处理器1210，并且另外还可以包括图像处理器1215和/或视频处理器1220，其中的任一项都可以是来自相同或多个不同设计设施的模块化IP核。集成电路1200包括外围或总线逻辑，包括USB控制器1225、UART控制器1230、SPI/SDIO控制器1235和I²S/I²C控制器1240。另外，集成电路还可以包括显示装置1245，所述显示装置耦合至高清晰度多媒体接口(HDMI)控制器1250和移动行业处理器接口(MIPI)显示界面1255中的一项或多项。可以由闪存子系统 1260(包括闪存和闪存控制器)来提供存储。可以经由存储器控制器1265 来提供存储器接口以访问SDRAM或SRAM存储器装置。另外，一些集成电路还包括嵌入式安全引擎1270。

图13A至图13B是框图，展示了根据本文所描述的实施例的用于在SoC 内使用的示例性图形处理器。图13A展示了根据实施例的可以使用一个或多个 IP核来制造的芯片上系统集成电路的示例性图形处理器1310。图13B展示了根据实施例的可以使用一个或多个IP核来制造的芯片上系统集成电路的附加示例性图形处理器1340。图13A的图形处理器1310是低功率图形处理器核的示例。图13B的图形处理器1340是较高性能图形处理器核的示例。图形处理器1310、1340中的每一个可以是图12的图形处理器1210的变体。

如图13A中所示，图形处理器1310包括顶点处理器1305以及一个或多个片段处理器1315A至1315N(例如，1315A、1315B、1315C、1315D，一直到1315N-1和1315N)。图形处理器1310可以经由单独的逻辑执行不同的着色器程序，使得顶点处理器1305被优化以执行顶点着色器程序的操作，而所述一个或多个片段处理器1315A至1315N执行片段(例如，像素)着色操作以用于片段或像素着色器程序。顶点处理器1305执行3D图形流水线的顶点处理阶段并生成图元和顶点数据。(多个)片段处理器1315A至1315N使用由顶点处理器1305生成的图元和顶点数据来产生显示在显示装置上的帧缓冲器。在一个实施例中，(多个)片段处理器1315A至1315N被优化以执行OpenGL API中提供的片段着色器程序，这些片段着色器程序可以用于执行与Direct 3D API中提供的像素着色器程序相似的操作。

另外，图形处理器1310还包括一个或多个存储器管理单元(MMU)1320A 至1320B、一个或多个高速缓存1325A至1325B以及一个或多个电路互连 1330A至1330B。所述一个或多个MMU 1320A至1320B为图形处理器1310 包括为顶点处理器1305和/或(多个)片段处理器1315A至1315N提供虚拟到物理地址映射，除了存储在所述一个或多个高速缓存1325A至1325B中的顶点或图像/纹理数据之外，所述虚拟到物理地址映射还可以引用存储在存储器中的顶点或图像/纹理数据。在一个实施例中，所述一个或多个MMU 1320A至 1320B可以与系统内的包括与图12的所述一个或多个应用处理器1205、图像处理器1215和/或视频处理器1220相关联的一个或多个MMU在内的其他 MMU同步，使得每个处理器1205至1220可以参与共享或统一的虚拟存储器系统。根据实施例，所述一个或多个电路互连1330A至1330B使得图形处理器1310能够经由SoC的内部总线或经由直接连接来与SoC内的其他IP核交互。

如图13B中所示，图形处理器1340包括图13A的图形处理器1310的所述一个或多个MMU 1320A至1320B、高速缓存1325A至1325B、以及电路互连1330A至1330B。图形处理器1340包括一个或多个着色器核1355A至1355N (例如，1455A、1355B、1355C、1355D、1355E、1355F，一直到1355N-1和1355N)，所述一个或多个着色器核提供统一的着色器核架构，在所述统一的着色器核架构中，单个核或类型或核可以执行所有类型的可编程着色器代码包括着色器程序代码以实施顶点着色器、片段着色器和/或计算着色器。存在的确切着色器核数量可以在实施例和实施方式中变化。另外，图形处理器1340包括核间任务管理器1345，所述核间任务管理器充当用于将执行线程分派给一个或多个着色器核1355A至1355N的线程分派器和用于加速分块操作以进行基于分块的渲染的分块单元1358，在所述基于分块的渲染中，针对某一场景的渲染操作在图像空间中被细分，例如以利用场景内的局部空间一致性或优化内部高速缓存的使用。

图14A至图14B展示了根据本文所描述的实施例的附加示例性图形处理器逻辑。图14A展示了图形核1400，所述图形核可以包括在图12的图形处理器1210内并且可以是如图13B中的统一着色器核1355A至1355N。图14B展示了适合于部署在多芯片模块上的高度并行的通用图形处理单元1430。

如图14A中所示，图形核1400包括对于图形核1400内的执行资源而言共同的共享指令高速缓存1402、纹理单元1418和高速缓存存储器/共享存储器 1420。图形核1400可以包括多个切片1401A至1401N或针对每个核分区，并且图形处理器可以包括图形核1400的多个实例。切片1401A至1401N可以包括支持逻辑，所述支持逻辑包括本地指令高速缓存1404A至1404N、线程调度器1406A至1406N、线程分派器1408A至1408N、以及一组寄存器1410A。为了执行逻辑运算，切片1401A至1401N可以包括一组附加功能单元(AFU 1412A至1412N)、浮点单元(FPU 1414A至1414N)、整数算术逻辑单元(ALU 1416至1416N)、寻址计算单元(ACU 1413A至1413N)、双精度浮点单元 (DPFPU 1415A至1415N)、以及矩阵处理单元(MPU 1417A至1417N)。

这些计算单元中的一些以特定精度进行操作。例如，FPU 1414A至1414N 可以执行单精度(32位)和半精度(16位)浮点运算，而DPFPU 1415A至 1415N执行双精度(64位)浮点运算。ALU 1416A至1416N可以以8位精度、 16位精度和32位精度执行可变精度整数运算，并且可以被配置用于混合精度运算。MPU 1417A至1417N还可以被配置用于混合精度矩阵运算，包括半精度浮点运算和8位整数运算。MPU 1417至1417N可以执行各种各样的矩阵运算以便加速机器学习应用框架，包括使能支持加速的通用矩阵到矩阵乘法 (GEMM)。AFU1412A至1412N可以执行不受浮点单元或整数单元支持的附加逻辑运算，包括三角函数运算(例如，正弦、余弦等)。

如图14B中所示出的，通用处理单元(GPGPU)1430可以被配置成使得能够由图形处理单元阵列执行高度并行的计算操作。另外，GPGPU 1430可以直接链接到GPGPU的其他实例以便创建多GPU集群，从而提高尤其是深度神经网络的训练速度。GPGPU 1430包括用于实现与主机处理器的连接的主机接口1432。在一个实施例中，主机接口1432是PCIExpress接口。然而，主机接口还可以是供应方特定的通信接口或通信结构。GPGPU 1430从主机处理器接收命令并且使用全局调度器1434将与那些命令相关联的执行线程分发给一组计算集群1436A至1436H。计算集群1436A至1436H共享高速缓存存储器 1438。高速缓存存储器1438可以充当计算集群1436A至1436H内的高速缓存存储器的更高级高速缓存。

GPGPU 1430包括经由一组存储器控制器1442A至1442B与计算集群 1436A至1436H耦合的存储器1434A至1434B。在各个实施例中，存储器1434A 至1434B可以包括各种类型的存储器装置，包括动态随机存取存储器(DRAM) 或图形随机存取存储器，如同步图形随机存取存储器(SGRAM)，包括图形双倍数据速率(GDDR)存储器。

在一个实施例中，计算集群1436A至1436H各自包括一组图形核，如图 14A的图形核1400，所述图形核可以包括多种类型的整数逻辑单元和浮点逻辑单元，所述多种类型的整数逻辑单元和浮点逻辑单元可以在一定精度范围内执行包括适合于机器学习计算的计算操作。例如并且在一个实施例中，计算集群 1436A至1436H中的每一个中的浮点单元中的至少一个子集可以被配置成执行16位或32位浮点运算，而浮点单元的不同子集可以被配置成执行64位浮点运算。

GPGPU 1430的多个实例可以被配置成作为计算集群进行操作。由计算集群用来进行同步和数据交换的计算机制跨实施例而变化。在一个实施例中，GPGPU 1430的多个实例通过主机接口1432进行通信。在一个实施例中， GPGPU 1430包括I/O中枢1439，所述I/O中枢将GPGPU 1430与实现到GPGPU 的其他实例的直接连接的GPU链路1440耦合。在一个实施例中，GPU链路 1440耦合至实现GPGPU 1430的多个实例之间的通信和同步的专用GPU到GPU桥接器。在一个实施例中，GPU链路1440与高速互连耦合以便向其他 GPGPU或并行处理器发射和接收数据。在一个实施例中，GPGPU 1430的多个实例位于单独的数据处理系统中并且经由可经由主机接口1432访问的网络装置进行通信。在一个实施例中，除了或作为到主机接口1432的替代方案， GPU链路1440可以被配置成实现到主机处理器的连接。

尽管GPGPU 1430的所展示配置可以被配置成训练神经网络，但是一个实施例提供了GPGPU 1430的替代配置，所述替代配置可以被配置成部署在高性能或低功率推断平台内。在推断配置中，GPGPU 1430包括计算集群1436A至 1436H中与训练配置有关的更少计算集群。另外，与存储器1434A至1434B 相关联的存储器技术可以在推断配置与训练配置之间不同，其中，更高带宽存储器技术专用于训练配置。在一个实施例中，GPGPU 1430的推断配置可以支持推断特定指令。例如，推断配置可以提供对一个或多个8位整数点积指令的支持，所述指令通常在部署的神经网络的推断操作期间使用。

机器学习概述

机器学习算法是可以基于一组数据来学习的算法。机器学习算法的实施例可以被设计成对数据集内的高阶抽象进行建模。例如，图像识别算法可以用于确定给定的输入属于若干种类别中的哪一种；回归算法可以在给定输入的情况下输出数值；并且模式识别算法可以用于生成翻译文本或执行文本至语音和/ 或语音识别。

一种示例类型的机器学习算法是神经网络。存在许多类型的神经网络；一种简单类型的神经网络是前馈网络。可将前馈网络实现为无环图，其中节点布置在层中。通常，前馈网络拓扑包括输入层和输出层，输入层和输出层通过至少一个隐藏层分开。隐藏层将由输入层接收到的输入变换为对在输出层中生成输出有用的表示。网络节点经由边缘全连接至相邻层中的节点，但每个层内的节点之间不存在边缘。在前馈网络的输入层的节点处接收的数据经由激活函数被传播(即，“前馈”)至输出层的节点，所述激活函数基于系数(“权重”) 来计算网络中的每个连续层的节点的状态，所述系数分别与连接这些层的边缘中的每一个相关联。取决于由执行的算法所表示的特定模型，来自神经网络算法的输出可以采用各种形式。

在可以使用机器学习算法来对具体问题进行建模之前，使用训练数据集来训练所述算法。训练神经网络涉及：选择网络拓扑；使用表示被网络建模的问题的一组训练数据；以及调节权重，直到网络模型针对训练数据集的所有实例表现为具有最小误差。例如，在用于神经网络的监督式学习训练过程期间，将由网络响应于表示训练数据集中的实例的输入所产生的输出与所述实例的“正确”的已标记输出相比较；计算表示所述输出与已标记输出之间的差异的误差信号；以及当将误差信号向后传播穿过网络的层时，调节与所述连接相关联的权重以最小化所述误差。当从训练数据集的实例中生成的每个输出的误差被最小化时，网络被视为“已经过训练”。

机器学习算法的准确度会受到用于训练所述算法的数据集的质量的很大影响。训练过程可以是计算密集型的，并且在常规通用处理器上可能需要大量的时间。因此，使用并行处理硬件来训练许多类型的机器学习算法。这对于优化神经网络的训练是特别有用的，因为在调节神经网络中的系数时执行的计算本身自然地适于并行实现方式。具体地，许多机器学习算法和软件应用已被适配成在通用图形处理装置内使用并行处理硬件。

图15是机器学习软件堆叠1500的广义图。机器学习应用1502可以被配置成使用训练数据集来训练神经网络或使用已训练的深度神经网络来实现机器智能。机器学习应用1502可以包括神经网络和/或专用软件的训练和推断功能，所述功能可以用于在部署之前训练神经网络。机器学习应用1502可以实现任何类型的机器智能，包括但不限于：图像识别、映射和定位、自主导航、语音合成、医学成像或语言翻译。

可以经由机器学习框架1504来实现针对机器学习应用1502的硬件加速。机器学习框架1504可以提供机器学习图元(primitive)库。机器学习图元是机器学习算法通常执行的基本操作。在没有机器学习框架1504的情况下，将需要机器学习算法的开发者创建和优化与机器学习算法相关联的主要计算逻辑，然后在开发出新的并行处理器时重新优化所述计算逻辑。相反，机器学习应用可以被配置成使用由机器学习框架1504提供的图元来执行必要的计算。示例性图元包括张量卷积、激活函数和池化，它们是在训练卷积神经网络(CNN) 时执行的计算操作。机器学习框架1504还可以提供图元以用于实现由许多机器学习算法执行的基本线性代数子程序，比如矩阵和向量运算。

机器学习框架1504可以处理从机器学习应用1502接收的输入数据，并生成至计算框架1506的适当输入。计算框架1506可以使提供给GPGPU驱动器 1508的底层指令抽象化，以使得机器学习框架1504能够经由GPGPU硬件1510 来利用硬件加速而无需机器学习框架1504非常熟悉GPGPU硬件1510的架构。另外，计算框架1506可以跨越多种类型和各代GPGPU硬件1510来实现针对机器学习框架1504的硬件加速。

机器学习神经网络实现方式

由本文描述的实施例提供的计算架构可以被配置成执行特别适合于训练和部署用于机器学习的神经网络的这些类型的并行处理。可以将神经网络一般化为具有图表关系的函数的网络。如本领域中所知道的，存在机器学习中所使用的多种类型的神经网络实现方式。一种示例性类型的神经网络是如先前描述的前馈网络。

第二种示例性类型的神经网络是卷积神经网络(CNN)。CNN是用于处理具有已知的、网格状拓扑的数据(比如，图像数据)的专用前馈神经网络。因此，CNN通常用于计算机视觉和图像识别应用，但它们也可用于其他类型的模式识别，比如语音和语言处理。CNN输入层中的节点被组织为一组“滤波器”(受视网膜中发现的感受野启发的特征检测器)，并且每一组滤波器的输出被传播至网络的连续层中的节点。用于CNN的计算包括将卷积数学运算应用于每个滤波器以产生所述滤波器的输出。卷积是由两个函数执行以产生第三个函数的一种专门的数学运算，所述第三个函数是两个原始函数中的一个的修改版本。在卷积网络术语中，关于卷积的第一个函数可以被称为输入，而第二个函数可以被称为卷积核。输出可被称为特征图。例如，至卷积层的输入可以是多维数据阵列，其定义输入图像的各种颜色分量。卷积核可以是多维参数阵列，其中通过针对神经网络的训练过程来适配所述参数。

递归神经网络(RNN)是一类前馈神经网络，其包括层之间的反馈连接。 RNN使得能够通过跨神经网络的不同部分共享参数数据来对序列数据进行建模。RNN的架构包括循环。这些循环表示变量的当前值在未来的时间对其自身值的影响，因为来自RNN的输出数据的至少一部分被用作反馈以用于处理序列中的后续输入。由于语言数据可被组成的可变本质，这个特征使RNN变得对语言处理特别有用。

下文描述的图呈现了示例性前馈、CNN和RNN网络，以及描述了用于分别训练和部署那些类型的网络中的每一种的通用过程。将理解，这些描述就本文描述的任何特定实施例而论是示例性且非限制性的，并且一般说来可以通常将所展示的概念应用于深度神经网络和机器学习技术。

上文描述的示例性神经网络可以用于执行深度学习。深度学习是使用深度神经网络进行的机器学习。与仅包括单个隐藏层的浅层神经网络相反，深度学习中使用的深度神经网络是由多个隐藏层组成的人工神经网络。更具深度的神经网络通常训练起来更具计算密集性。然而，网络的附加隐藏层实现了多步模式识别，所述多步模式识别相对于浅层机器学习技术导致减少的输出误差。

深度学习中使用的深度神经网络通常包括前端网络以用于执行耦合至表示数学模型的后端网络的特征识别，所述数学模型可以基于提供给所述模型的特征表示来执行操作(例如，目标分类、语音识别等)。深度学习使得能够执行机器学习，而无需针对所述模型执行手工特征工程。相反，深度神经网络可以基于输入数据内的统计结构或相关性来学习特征。所学习的特征可以提供给数学模型，所述数学模型可以将所检测的特征映射至输出。由网络使用的数学模型通常专用于待执行的特定任务，并且不同的模型将用于执行不同的任务。

一旦将神经网络结构化，就可以将学习模型应用于网络以将网络训练成执行特定任务。学习模型描述如何在模型内调节权重以减少网络的输出误差。反向传播误差是一种用于训练神经网络的常用方法。向网络呈现输入向量以供处理。使用损失函数将网络的输出与期望的输出相比较，并且为输出层中的每个神经元计算误差值。然后，向后传播这些误差值，直到每个神经元具有粗略地表示其对原始输出的贡献的相关联误差值。然后，网络可以使用算法(比如，随机梯度下降算法)从那些误差中学习，以更新神经网络的权重。

图16A-16B展示示例性卷积神经网络。图16A展示CNN内的各个层。如图16A中所示，用于对图像处理进行建模的示例性CNN可以接收输入1602，所述输入描述输入图像的红、绿和蓝(RGB)分量。输入1602可以由多个卷积层(例如，第一卷积层1604、第二卷积层1606)处理。可选地，来自所述多个卷积层的输出可由一组全连接层1608处理。全连接层中的神经元具有至前一层中的所有激活函数的完全连接，如先前针对前馈网络所描述的。来自全连接层1608的输出可以用于从网络中生成输出结果。可以使用矩阵乘法而非卷积来计算全连接层1608内的激活函数。并非所有的CNN实现方式都使用全连接层1608。例如，在一些实现方式中，第二卷积层1606可以生成CNN的输出。

卷积层被稀疏地连接，这不同于全连接层1608中发现的传统神经网络配置。传统神经网络层被全连接，使得每个输出单元与每个输入单元相互作用。然而，卷积层被稀疏地连接，这是因为感受野的卷积的输出(而非感受野中的每个节点的相应状态值)被输入至后续层的节点，如所展示。与卷积层相关联的核执行卷积运算，所述卷积运算的输出被发送至下一个层。在卷积层内执行的降维是使得CNN能够进行缩放以处理大图像的一个方面。

图16B展示在CNN的卷积层内的示例性计算阶段。可以在卷积层1614 的三个阶段中处理至CNN的卷积层的输入1612。这三个阶段可以包括卷积阶段1616、检测器阶段1618和池化阶段1620。然后，卷积层1614可以将数据输出至连续的卷积层。网络的最后一个卷积层可以生成输出特征图数据或提供至全连接层的输入，例如以生成至CNN的输入的分类值。

在卷积阶段1616中并行执行若干个卷积，以产生一组线性激活函数。卷积阶段1616可以包括仿射变换，所述仿射变换是可以被指定为线性变换外加平移的任何变换。仿射变换包括旋转、平移、缩放和这些变换的组合。卷积阶段计算连接至输入中特定区域的函数的输出(例如，神经元)，所述特定区域可以被确定为与神经元相关联的本地区域。神经元计算神经元的权重与本地输入(神经元连接至所述本地输入)中的区域之间的点积。来自卷积阶段1616 的输出定义由卷积层1614的连续阶段处理的一组线性激活函数。

线性激活函数可以由检测器阶段1618处理。在检测器阶段1618中，每个线性激活函数由非线性激活函数处理。非线性激活函数增加整体网络的非线性性质，而不影响卷积层的感受野。可使用若干种类型的非线性激活函数。一个具体的类型是修正线性单元(ReLU)，其使用被定义为f(x)＝max(0，x)的激活函数，使得激活函数被阈值化为零。

池化阶段1620使用池化函数，所述池化函数用附近输出的概括统计数值来代替第二卷积层1606的输出。池化函数可以用于将平移不变性引入到神经网络中，使得至输入的轻微平移不改变池化输出。本地平移的不变性在输入数据的特征存在性比特征的精确位置更加重要的情况下可以是有用的。可以在池化阶段1620期间使用各种类型的池化函数，包括最大池化、平均池化和L2范数池化。另外，一些CNN实现方式不包括池化阶段。相反，这样的实现方式代用附加的卷积阶段，所述附加的卷积阶段相对于先前的卷积阶段具有增大的步幅。

然后，来自卷积层1614的输出可以由下一个层1622处理。下一个层1622 可以是附加的卷积层或是全连接层1608中的一者。例如，图16A的第一卷积层1604可以输出至第二卷积层1606，而第二卷积层可以输出至全连接层1608 中的第一层。

图17展示了示例性递归神经网络。在递归神经网络(RNN)中，网络的先前状态影响网络的当前状态的输出。可以使用各种各样的函数以各种各样的方式来建立RNN。RNN的使用通常围绕使用数学模型以基于先前的输入序列来预测未来。例如，RNN可用于执行统计语言建模以在给定先前的字序列的情况下预测即将来临的字。可以将所展示的RNN1700描述为具有以下各项：输入层1702，其接收输入向量；隐藏层1704，用于实现递归函数；反馈机制 1705，用于实现先前状态的‘存储器’；以及输出层1706，用于输出结果。RNN1700基于时间步长来操作。经由反馈机制1705基于先前的时间步长来影响 RNN在给定的时间步长的状态。针对给定的时间步长，由先前状态和在当前时间步长的输入来定义隐藏层1704的状态。在第一时间步长的初始输入(x₁) 可以由隐藏层1704处理。第二输入(x₂)可以由隐藏层1704使用在处理初始输入(x₁)期间所确定的状态信息来处理。可以将给定的状态计算为 s_t＝f(Ux_t+Ws_t-1)，其中，U和W是参数矩阵。函数f通常为非线性，比如双曲正切函数(Tanh)或修正函数f(x)＝max(0，x)的变体。然而，隐藏层1704 中使用的特定数学函数可以取决于RNN 1700的特定实现方式细节而变化。

除所描述的基本CNN和RNN网络之外，还可实现那些网络的变化。一个示例RNN变体是长短期记忆(LSTM)RNN。LSTM RNN能够学习对于处理更长的语言序列来说可有必要的长期依赖。CNN的变体是卷积深度置信网络，所述卷积深度置信网络具有类似于CNN的结构并且以类似于深度置信网络的方式受训练。深度置信网络(DBN)是由随机性(随机)变量的多个层组成的生成式神经网络。可以使用贪婪式无监督式学习来逐层训练DBN。然后， DBN的学习权重可以用于通过确定用于神经网络的一组最佳初始权重来提供预训练神经网络。

图18展示深度神经网络的训练和部署。一旦已针对任务将给定的网络结构化，就使用训练数据集1802来训练神经网络。已开发出各种训练框架以用于实现对训练过程的硬件加速。例如，图15的机器学习框架1504可被配置为训练框架1804。训练框架1804可以跟未训练的神经网络1806挂钩，并且使得能够使用本文描述的并行处理资源来训练未训练的神经网以生成已训练的神经网1808。为了开始训练过程，可随机地或通过使用深度置信网络进行预训练来选择初始权重。然后，以监督或无监督的方式来执行训练循环。

监督式学习是一种学习方法，其中将训练作为仲裁操作来执行，比如当训练数据集1802包括输入(其与所述输入的期望输出成对)时，或在训练数据集包括具有已知的输出的输入并且神经网络的输出被手动地分级的情况下。网络处理输入，并且将所得输出与一组预期或期望的输出相比较。然后，通过系统反向传播误差。训练框架1804可以进行调节，以调节控制未训练的神经网络1806的权重。训练框架1804可以提供工具以用于监测未训练的神经网络 1806在多大程度上收敛于适合基于已知的输入数据生成正确的答案的模型。当调节网络的权重以改善由神经网络生成的输出时，反复地出现训练过程。训练过程可以继续，直到神经网络达到与已训练的神经网1808相关联的统计上期望的准确度。然后，可以部署已训练的神经网络1808以实现任何数量的机器学习操作。

无监督式学习是一种学习方法，其中网络试图使用未标记数据来训练其自身。因此，针对无监督式学习，训练数据集1802将包括输入数据而无任何关联的输出数据。未训练的神经网络1806可以学习未标记输入内的分组，并且可以确定个别输入如何与整体数据集相关。无监督式训练可以用于生成自组织映射，所述自组织映射是能够执行在数据降维中有用的操作的一种类型的已训练神经网络1807。无监督式训练还可以用于执行异常检测，所述异常检测允许识别输入数据集中偏离数据正常模式的数据点。

还可采用监督式和无监督式训练的变化。半监督式学习是一项技术，其中训练数据集1802包括相同分布的已标记数据和未标记数据的混合。增量学习是监督式学习的变体，其中连续地使用输入数据以用于进一步训练模型。增量学习使得已训练的神经网络1808能够适配于新数据1812，而不忘记在初始训练期间根植在网络内的知识。

不管是监督式还是无监督式，用于特别深的神经网络的训练过程对于单个计算节点而言可能是过于计算密集的。可以使用计算节点的分布式网络而非使用单个计算节点来加速训练过程。

图19是展示分布式学习的框图。分布式学习是训练模型，其使用多个分布式计算节点来执行神经网络的监督式或无监督式训练。所述分布式计算节点可以各自包括一个或多个主机处理器以及通用处理节点中的一者或多者。如所展示，分布式学习可以执行模型并行化1902、数据并行化1904或模型和数据并行化1904的组合。

在模型并行化1902中，分布式系统中的不同计算节点可以针对单个网络的不同部分执行训练计算。例如，可以由分布式系统的不同处理节点来训练神经网络的每个层。模型并行化的益处包括能够缩放到特别大的模型。分裂与神经网络的不同层相关联的计算使得能够训练超大神经网络，其中所有层的权重将不纳入(fit into)单个计算节点的存储器中。在一些实例中，模型并行化在执行大型神经网络的无监督式训练中可以是特别有用的。

在数据并行化1904中，分布式网络的不同节点具有模型的完整实例，并且每个节点接收数据的不同部分。然后，组合来自不同节点的结果。虽然用于数据并行化的不同方法是有可能的，但是数据并行训练方法都需要一项组合结果并使每个节点之间的模型参数同步的技术。用于组合数据的示例性方法包括参数求平均和基于更新的数据并行化。参数求平均训练在训练数据的子集上的每个节点，并且将全局参数(例如，权重、偏差)设定至来自每个节点的参数的平均值。参数求平均使用保持参数数据的中心参数服务器。基于更新的数据并行化类似于参数求平均，除了以下情况之外：传递模型的更新而非将来自节点的参数传递到参数服务器。另外，可以以分散的方式执行基于更新的数据并行化，其中更新被压缩并且在节点之间传递。

例如，可以在分布式系统中实现经组合的模型和数据并行化1906，在所述分布式系统中，每个计算节点包括多个GPU。每个节点可以具有模型的完整实例，其中每个节点内的单独GPU用于训练模型的不同部分。

分布式训练相对于单个机器上的训练具有增加的开销。然而，本文描述的并行处理器和GPGPU可以各自实现各项技术以用于减少分布式训练的开销，包括用于实现高带宽GPU-GPU数据传递和加速的远程数据同步的技术。

示例性机器学习应用

可以应用机器学习以解决多项技术问题，包括但不限于计算机视觉、自主驾驶和导航、语音识别以及语言处理。计算机视觉传统上已是机器学习应用的最活跃研究领域之一。计算机视觉的应用范围为从重现人类视觉能力(比如，识别人脸)到创建新类别的视觉能力。例如，计算机视觉应用可以被配置成从视频中可见的物体中所诱导的振动来识别声波。并行处理器加速的机器学习使得能够使用明显大于先前可行的训练数据集的训练数据集来训练计算机视觉应用，并且使得能够使用低功率并行处理器来部署推断用系统。

并行处理器加速的机器学习具有自主驾驶应用，包括车道和道路标志识别、障碍回避、导航和驾驶控制。加速的机器学习技术可以用于基于数据集来训练驱动模型，所述数据集定义对特定训练输入的适当响应。本文描述的并行处理器可以使得能够快速训练用于自主驾驶解决方案的日益复杂的神经网络，并且使得能够将低功率推断用处理器部署在适合于集成到自主车辆中的移动平台中。

并行处理器加速的深度神经网络已实现用于自动语音识别(ASR)的机器学习方法。ASR包括创建在给定的输入声序列的情况下计算最可能的语言序列的函数。使用深度神经网络的加速的机器学习已实现代替先前用于ASR的隐马尔可夫模型(HMM)和高斯混合模型(GMM)。

并行处理器加速的机器学习还可以用于加速自然语言处理。自动学习程序可以使用统计推断算法以产生对于误差的或不熟悉的输入具有鲁棒性的模型。示例性自然语言处理器应用包括人类语言之间的自动机器翻译。

用于机器学习的并行处理平台可以被划分成训练平台和部署平台。训练平台通常高度并行并且包括优化以加速多GPU单节点训练和多节点多GPU训练，而部署的机器学习(例如，推断)平台通常包括适合于在如相机、自主机器人和自主车辆等产品中使用的较低功率并行处理器。

图20展示了根据一个实施例的主控高效存储器布局机制(“存储器布局机制”)2010的计算装置2000。计算装置2000表示通信和数据处理装置，包括(但不限于)智能可穿戴装置、智能电话、虚拟现实(VR)装置、头戴式显示器(HMD)、移动计算机、物联网(IoT)装置、膝上型计算机、台式计算机、服务器计算机等，并且与图1的计算装置100类似或相同；因此，为了简明、清晰和易于理解起见，此后不再进一步讨论或重复以上参照图1至图14所述的许多细节。

计算装置2000可以进一步包括(但不限于)自主机器或人工智能代理，如机械代理或机器、电子代理或机器、虚拟代理或机器、机电代理或机器等。自主机器或人工智能代理的示例可以包括(但不限于)机器人、自主车辆(例如，自动驾驶汽车、自动飞行飞机、自动航行轮船等)、自主装备(自动操作建筑车辆、自动操作医疗装备等)、等等。贯穿本文档，“计算装置”可以被可互换地称为“自主机器”或“人工智能代理”或简称“机器人”。

可以设想，尽管贯穿本文档引用了“自主车辆”和“自主驾驶”，但是实施例不限于此。例如，“自主车辆”不限于汽车，而是其可以包括任何数量和类型的自主机器，如机器人、自主装备、家庭自主装置等，并且与这种自主机器相关的任何一个或多个任务或操作可以与自主驾驶可互换地引用。

计算装置2000可以进一步包括(但不限于)大型计算系统，如服务器计算机、台式计算机等，并且可以进一步包括机顶盒(例如，基于互联网的有线电视机顶盒等)、基于全球定位系统(GPS)的装置等。计算装置2000可以包括用作通信装置的移动计算装置，如包括智能手机的蜂窝电话、个人数字助理(PDA)、平板计算机、膝上型计算机、电子阅读器、智能电视、电视平台、可佩戴装置(例如，眼镜、手表、手环、智能卡、珠宝、衣物等)、媒体播放器等。例如，在一个实施例中，计算装置600可以包括采用主控如芯片上系统 (“SoC”或“SOC”)的集成电路(“IC”)的计算机平台的移动计算装置，其将计算装置2000的各种硬件和/或软件部件集成在单个芯片上。

如所展示的，在一个实施例中，计算装置2000可以包括任何数量和类型的硬件和/或软件部件，如(但不限于)主控一个或多个硬件加速器2011的图形处理单元(“GPU”或简称“图形处理器”)2014、图形驱动器(也被称为 “GPU驱动器”、“图形驱动器逻辑”、“驱动器逻辑”、用户模式驱动器(UMD)、 UMD、用户模式驱动器框架(UMDF)、UMDF或简称“驱动器”)2016、中央处理单元(“CPU”或简称“应用处理器”)2012、存储器2008、网络装置、驱动器等，以及输入/输出(I/O)源2004，如触摸屏、触摸面板、触摸板、虚拟或常规键盘、虚拟或常规鼠标、端口、连接器等。计算装置2000可以包括用作计算机装置2000的硬件和/或物理资源与用户之间的接口的操作系统 (OS)2006。可以设想，图形处理器614和应用处理器2012可以是图1的(多个)处理器102中的一个或多个。

应当理解，对于某些实施方式，比在上文中所描述的示例更少或更多地配备的系统可以是优选的。因此，取决于众多因素，如价格约束、性能要求、技术改进或其他情况，计算装置2000的配置可以随着实施方式而改变。

实施例可以实施为以下各项中的任何一项或组合：使用母板互连的一个或多个微芯片或集成电路、硬连线逻辑、由存储器装置存储且由微处理器执行的软件、固件、专用集成电路(ASIC)和/或现场可编程门阵列(FPGA)。通过示例的方式，术语“逻辑”、“模块”、“部件”、“引擎”和“机制”可以包括软件或硬件和/或软件和硬件的组合。

在一个实施例中，如所展示的，存储器布局机制2010可以由图形驱动器 2016主控。在另一个实施例中，存储器布局机制2010可以由计算装置2000 的操作系统2006来主控或促进。在又另一个实施例中，存储器布局机制2010 可以由图形处理单元(“GPU”或简称为“图形处理器”)2014或图形处理器 2014的固件主控或者可以是其一部分。例如，存储器布局机制2010可以被嵌入图形处理器2014的处理硬件或者可以被实施为其一部分。类似地，在又另一个实施例中，存储器布局机制2010可以由中央处理单元(“CPU”或简称为“应用处理器”)2012主控或者可以是其一部分。例如，存储器布局机制 2010可以被嵌入应用处理器2012的处理硬件或者可以被实施为其一部分。在又另一个实施例中，存储器布局机制2010可以由计算装置2000的任何数量和类型的部件主控或者可以是其一部分，如存储器布局机制2010的一部分可以由操作系统2006主控或者可以是其一部分，另一部分可以由图形处理器2014 主控或者可以是其一部分，另一部分可以由应用处理器2012主控或者可以是其一部分，而存储器布局机制2010的一个或多个部分可以由操作系统2006和 /或计算装置2000的任何数量和类型的装置主控或者可以是其一部分。可以设想，实施例不限于任何特定实施方式或者对存储器布局机制2010的主控，并且存储器布局机制2010的一个或多个部分或部件可以被用作或实施为硬件、软件或其任何组合，如固件。

计算装置2000可以主控(多个)网络接口以提供对网络的访问，如，LAN、广域网(WAN)、城域网(MAN)、个域网(PAN)、蓝牙、云网络、移动网络(例如，第3代(3G)、第4代(4G)等)、内联网、互联网等。(多个)网络接口可以包括例如具有天线的无线网络接口，所述无线网络接口可以表示一个或多个天线。(多个)网络接口还可以包括，例如，经由网络电缆与远程装置通信的有线网络接口，所述网络电缆可以是例如以太网电缆、同轴电缆、光缆、串行电缆或并行电缆。

可以将实施例例如作为计算机程序产品来提供，所述计算机程序产品可以包括具有存储于其上的机器可执行指令的一种或多种机器可读介质，所述机器可执行指令当由一个或多个机器(如计算机、计算机网络或其他电子装置)执行时可以使所述一个或多个机器执行根据本文所描述的实施例的操作。机器可读介质可以包括但不限于：软盘、光盘、CD-ROM(致密盘只读存储器)以及磁光盘、ROM、RAM、EPROM(可擦除可编程只读存储器)、EEPROM(电可擦除可编程只读存储器)、磁卡或光卡、闪存、或者适合于存储机器可执行指令的其他类型的介质/机器可读介质。

此外，实施例可以作为计算机程序产品被下载，其中，可以经由通信链路 (例如，调制解调器和/或网络连接)借助于在载波或其他传播介质中具体化和 /或由载波或其他传播介质调制的一个或多个数据信号将程序从远程计算机(例如，服务器)传输至请求计算机(例如，客户端)。

贯穿本文档，术语“用户”可以被可互换地称为“观看者”、“观察者”、 “人”、“个人”、“终端用户”等。应当指出，贯穿本文档，如“图形域” 等术语可以与“图形处理单元”、“图形处理器”或简称“GPU”可互换地引用，并且类似地，“CPU域”或“主机域”可以与“计算机处理单元”、“应用处理器”或简称“CPU”可互换地引用。

应当指出，贯穿本文档，可以可互换地使用如“节点”、“计算节点”、 “服务器”、“服务器装置”、“云计算机”、“云服务器”、“云服务器计算机”、“机器”、“主机”“装置”、“计算装置”、“计算机”、“计算系统”等术语。应当进一步指出，贯穿本文档，可以可互换地使用如“应用”、 “软件应用”、“程序”、“软件程序”、“包”、“软件包”等术语。此外，贯穿本文档，可以可互换地使用如“作业”、“输入”、“请求”、“消息” 等术语。

图21展示了根据一个实施例的图20的存储器布局机制2010。为了简明起见，此后不再重复或讨论已经参考图1至图20讨论的细节中的许多细节。在一个实施例中，9存储器布局机制2010可以包括任何数量和类型的部件，如 (但不限于)：检测/观察逻辑2101；划分/合并逻辑2103；计算/预测2105；通信/兼容性逻辑2107；以及压缩/解压缩逻辑2109。

如之前描述的，实施例提供了用于在整个过程中将图块视作独立图像的新颖技术，所述新颖技术然后在图形处理器2014处实现一个或多个硬件加速器 2011(例如，机器或深度学习硬件加速器)的简单并行实施方式。

在常规技术中，深度学习拓扑可以包括若干层，如：层1(例如，内核大小11，步幅4，IFM大小227以及输出特征图(OFM)大小55)；层2(例如，内核大小3，步幅2，IFM大小55以及OFM大小27)；层3(内核大小3，步幅2，IFM大小27以及OFM大小13)；层4(内核大小3，步幅2，IFM 大小13以及OFM大小6)；完全连接的层1；完全连接的层2；以及完全连接的层3等。现在，假设K代表内核大小，S代表步幅，P代表池化，W代表宽度，并且H代表高度，则OFM可以如下所示：OFM_大小＝(W-K+2P)/S +1，其中，在H和W不同的情况下W用H替代。

如以上所讨论的，除了步幅和填充之外，OFM大小可以被认为是输入图片宽度和内核大小的函数。现在，例如，如果输入图像被划分成两个水平图块并且这些图块将在大小可以分别为6和7的层13处组合，则这种图块可以组合，因为其较小并且可以容易地在内部存储器中处理。

现在，例如，在图像以第四层为16×16(假设输入图像大小有点大并且可以存在至少两个图块)的这种方式被切片的实例中，则OFM大小的IFM大小可以被如下计算：层1(内核大小5，步幅4，IFM大小547以及OFM大小 135)；层2(内核大小3，步幅2，IFM大小135以及OFM大小67)；层3 (内核大小3，步幅2，IFM大小67以及OFM大小33)；以及层4(内核大小3，步幅2，IFM大小33以及OFM大小16)。这种情况下，OFM可以如下所示：((OFM_大小-1)*S)+K-2P＝IFM_大小。

例如，如关于图22A所展示的，读取图块连同过度取出的数据值得滤波器大小-1，其中，滤波器大小等于11，过度取出5个相邻像素。作为缺点之一，这种常规技术使压缩困难，因为当取出重叠部分时，图像的局部部分必须被解压缩，这可能有点困难，因为数据可能在非常大的块中被解压缩。这导致需要对若干子块间歇地解压缩。

实施例提供了用于将作为独立图片的图块与任何过度取出的数据一起保存在存储器中的新颖技术，如由存储器布局机制2010所促进的。现在，假设将合并第三层处的层，则可以向后计算各个层的各种大小，直到开始，如由如参照图21所展示的计算/预测逻辑2105所促进的。

在一个实施例中，检测/观察逻辑2101可以用于检测和/或观察具有重叠区域的能够被划分成多个块的一个或多个图块。例如，如关于图21所展示的，具有重叠区域的图块可以被检测/观察逻辑2101检测和/或观察并且被认为是输入图像。类似地，例如，检测/观察逻辑2101可以用于检测或确定输入本地缓冲器的大小或可用性。此信息然后可以由划分/合并逻辑2103用来确定和决定需要多小或多大的最终块或图像使其充分适配可用的输入本地缓冲器。如由划分/合并逻辑2103所促进的，此输入图像然后可以被划分成多个部分，如两部分，并且具有少量过度取出，这两个图块可以表示或者然后被视作两个独立图像。

在一个实施例中，当这两个图块被视作并处理成两个独立图像时，在整个过程中可能不需要任何重叠部分读取，如由计算/预测逻辑2105所促进的。如上所述，如由划分/合并逻辑2103所确定的，输入本地缓冲器的大小可以用于确定独立块需要多大，并且类似地，所述过程需要多远或高达哪一层来继续以使得最终合并块或图像符合输入本地缓冲器的可用大小，如由计算/预测逻辑 2105促进的。例如，在某一层(如前面第三层)之后，这两个图像或图块然后可以被组合成组合图块，但是所述组合图块可能仍然被视作独立图块，而不需要任何重叠读取。例如，使用这种新颖技术，1080p的真实图像大小可以具有过度取出区域中的5％到6％的开销。

这种最终块然后可以用于压缩，如由压缩/解压缩逻辑2109所促进的，所述最终块可以比与原始图像相对应的块小得多，这进而节省了处理资源。例如， 13×13的小块比227×227的块占用少得多的处理资源；然而，这种压缩是无损的，因为可以在任何时间将块放回到一起而根本不会丢失任何数据，如由划分/合并逻辑2103所促进的。进一步地，知道在哪一层组合还防止数据丢失，其中，所述层由计算/预测逻辑2105基于输入本地缓冲器的可用大小来确定或预测。

在一个实施例中，合并图块或块的这种压缩版本然后可以在图形处理器 2014处由一个或多个硬件加速器2011获得和使用以用于各种处理任务，如对与压缩图块相对应的图像执行机器或深度学习处理。在一个实施例中，用于存储器布局和压缩的这种新颖技术使得由一个或多个硬件加速器2011进行的处理比必须处理原始的大得多的图块或块的压缩版本更高效且更简洁。

计算装置2000进一步被示出为与一个或多个储存库、数据集和/或如(多个)数据库2130等数据库(例如，云存储装置、非云存储装置等)进行通信，其中，(多个)数据库2130可以通过如一个或多个网络(例如，云网络、接近度网络、移动网络、内联网、互联网等)等(多种)通信介质2125驻留在本地存储装置或远程存储装置处。

可以设想，在计算装置2000处运行的软件应用可以负责使用计算装置 2000的一个或多个部件(例如，GPU 2014、图形驱动器2016、CPU 2012等) 来执行或促进执行任何数量和类型的任务。当执行这种任务时，如由软件应用所限定的，如GPU 2014、图形驱动器2016、CPU 2012等一个或多个部件可以彼此通信以便确保准确且及时的处理和完成那些任务。

通信/兼容性逻辑2107可以用于促进计算装置600的任何数量的装置与存储器布局机制2010的各种部件之间的所需通信和兼容性。

通信/兼容性逻辑2107可以用于促进计算装置2000与以下各项之间的动态通信和兼容性：任何数量和类型的其他计算装置(如移动计算装置、台式计算机、服务器计算装置等)；处理装置或部件(如CPU、GPU等)；采集/感测/检测装置(如包括相机、深度感测相机、相机传感器、红绿蓝(RGB)传感器、麦克风等的采集/感测部件)；显示装置(如输出部件，包括显示屏、显示区域、显示投影仪等)；用户/情境感知部件和/或标识/验证传感器/装置(如生物传感器/检测器、扫描仪等)；(多个)数据库2130，如存储器或存储装置、数据库和/或数据源(如数据存储装置、硬盘驱动器、固态驱动器、硬盘、存储卡或装置、存储器电路等)；(多种)通信介质2125，如一个或多个通信信道或网络(例如，云网络、互联网、内联网、蜂窝网络、接近度网络，如蓝牙、低功耗蓝牙(BLE)、智能蓝牙、Wi-Fi接近度、射频识别(RFID)、近场通信(NFC)、体域网(BAN)等)；无线或有线通信和相关协议(例如，WiMAX、以太网等)；连通性和位置管理技术；软件应用/网站(例如，社交和/或商业联网网站等、商业应用程序、游戏和其他娱乐应用等)；以及编程语言等，同时确保与不断变化的技术、参数、协议、标准等的兼容性。

贯穿本文件，如“逻辑”、“部件”、“模块”、“框架”、“引擎”、 “机制”等术语可以可互换地引用，并且包括例如软件、硬件和/或软件和硬件的任何组合，如固件。在一个示例中，“逻辑”可以指代或包括能够与如计算装置2000等计算装置的操作系统(例如，操作系统2006)、图形驱动器(例如，图形驱动器2016)等中的一个或多个一起工作的软件部件。在另一个示例中，“逻辑”可以指代或包括能够与如计算装置2000等计算装置的一个或多个系统硬件元件——如应用处理器(例如，CPU 2012)、图形处理器(例如， GPU 2014)——一起或作为其一部分物理地安装的硬件部件。在又另一个实施例中，“逻辑”可以指代或包括能够作为如计算装置2000等计算装置的系统固件——如应用处理器(例如，CPU 2012)或图形处理器(例如，GPU 2014) 等的固件——的一部分的固件部件。

进一步地，对特定商标、词语、术语、短语、姓名和/或首字母缩写—— 如“存储器布局”、“特征图”、“IFM”、“OFM”、“过度取出”、“向后计算”、“独立图像”、“硬件加速器”、“GPU”、“GPU域”、“GPGPU”、 “CPU”、“CPU域”、“图形驱动器”、“工作负荷”、“应用”“图形流水线”、“流水线过程”、“寄存器”、“寄存器堆”、“RF”、“扩展寄存器堆”、“ERF”、“执行单元”“EU”、“指令”、“API”、“3D API”、 “片段着色器”、“YUV纹理”、“着色器执行”、“现有UAV能力”、“现有后端”、“硬件”、“软件”、“代理”、 “图形驱动器”、“内核模式图形驱动器”、“用户模式驱动器”、“用户模式驱动器框架”、“缓冲器”、“图形缓冲器”、“任务”、“过程”、“操作”、“软件应用”、“游戏”等——的任何使用不应被解读为将实施例限制于在产品中或在本文档之外的文献中携带所述标签的软件或装置。

可以设想，任何数量和类型的部件可以被添加到存储器布局机制2010和/ 或从存储器布局机制中去除，以便促进各个实施例，包括添加、去除、和/或增强某些特征。为了存储器布局机制2010的简洁、清楚和易于理解起见，此处未示出或讨论许多标准和/或已知部件，如计算装置的部件。可以设想，如本文所描述的实施例不限于任何特定技术、拓扑、系统、架构和/或标准，并且动态到足以采用和适应任何未来变化。

图22A展示了根据一个实施例的具有重叠区域2207的图像的输入特征图块2201A。为了简明起见，此后可以不讨论或重复之前参考图1至图21讨论的细节中的许多细节。可以设想，实施例不限于此说明。如所展示的，22×227 IFM块2201A包括左图块2203A和右图块2205A，其中，这两个图块2203A、 2205A与5×5区域2207重叠。例如，读取图块连同过度取出的数据可能值得滤波器大小-1，而滤波器大小等于11，过度取出5个相邻像素。例如，这可以使压缩困难，因为当取出重叠部分时，图像的部分图像可能被解压缩。进一步地，这可能导致在非常大的块处的数据被压缩，这可能进一步导致需要对若干子块间歇地解压缩。

如参照图22B所展示的，实施例提供了用于通过从多个块需要被合并的层向后计算块2201A的块大小来为部分解压缩提供优越的解决方案的新颖技术。在一个实施例中，单独图块被视作独立图像，从而使得这些独立图像可以以光栅扫描顺序被解压缩而不需要对重叠部分进行随机访问解压缩。这使得能够实现硬件加速器(例如，机器学习硬件加速器)的并行实施方式，所述并行实施方式与压缩3D表面一起工作。

图22B展示了根据一个实施例的作为独立图片的图块。为了简明起见，此后可以不讨论或重复之前参考图1至图22A而讨论的细节中的许多细节。可以设想，实施例不限于此说明。

如参照图21所描述的，出于压缩目的，表示图像的块或图块2201A可以被检测用于高效处理。此227×227块2201可以被分切成具有重叠区域——如 59×59重叠区域2207——的较小块2203A和2205A。在一个实施例中，对于块2201A的高效无损压缩，所述较小块然后被划分成两个小块169×169 2203B 和119×119 2205B以便在层1 2211处进行卷积和池化。在成功完成卷积和池化的这种初始过程后，块169×169 2203B和119×1192205B被分别进一步减小到块40×40 2203C和28×28 2205C，并且分别进一步减小到块20×20 2203D和18×18 2205D，以在层2 2213处进一步进行池化和卷积。

在一个实施例中，如参照图21描述的，在压缩时不损失任何数据的情况下此过程可以进行多远或高达哪一层或者何时可以高效且充分地执行图块的合并可以基于输入本地缓冲器的可用大小。例如，在所展示的实施例中，所述过程通过将块20×20 2203D和18×18 2205D分别进一步减小到块16×16 2203E和14×14 2206E并且进一步减小到块8×82203F和9×9 2205F以在层 3 2205处进一步进行池化和卷积处理而继续。

在一个实施例中，基于输入本地缓冲器的可用大小，块8×8 2203F和9× 9 2205F可以再次减小到块6×13 2203G和7×13 2205G，在所述块处其然后一起合并回以形成块13×13 2201B。此最终块2201B可以响应图像并且被压缩以适配输入本地缓冲器，并且不丢失任何数据，如导致无损压缩。

图22C展示了根据一个实施例的被分切成表示独立图片或图像的多个图块2251、2253、2255、2257的图块2250。为了简明起见，此后可以不讨论或重复之前参考图1至图22B讨论的细节中的许多细节。可以设想，实施例不限于此说明。

如之前贯穿本文档讨论的以及在此展示的，如1024×1024图块2250等图块可以被划分或分切成多个较小图块，如图块2251、2253、2255、2257，其中，图块2251、2253、2255、2257中的每一个被视作独立图像或图片。

图23展示了根据一个实施例的用于促进高效存储器布局以用于智能数据压缩的方法2300。为了简明起见，此后可以不讨论或重复之前参考图1至图 22C讨论的细节中的许多细节。与方法2300相关的任何过程都可以由处理逻辑执行，所述处理逻辑可以包括硬件(例如，电路系统、专用逻辑、可编程逻辑等)、软件(如在处理装置上运行的指令)或其组合，如由图20的存储器布局机制2010所促进的。为了呈现的简洁和清晰起见，与方法2300相关联的过程可以以线性序列来展示或叙述；然而，可以设想，可以并行地、异步地、或以不同顺序执行任何数量的过程。

方法2300开始于框2301，其中，检测表示机器或深度学习处理中的图像的块或图块，所述机器或深度学习处理由被自主机器处的图形处理器主控的一个或多个硬件加速器执行，其中，所述块被示出为当被分切成多个切片时具有重叠区域。在框2303处，确定输入本地缓冲器的可用大小。在框2305处，将块划分或分切成被视作独立图像的多个较小块或图块。在框2306处，在一个实施例中，可以基于到达未来层(其是被预测或预先计算或预先确定的)来预先计算这些独立图像和/或子图像的大小，从而使得在到达此未来层时合并独立的较小图块(类似于框2309的合并)，其中，使用过度取出的数据制作或生成每个子图像。

在框2307处，通过在神经网络的每一层处进行的卷积和池化来处理多个块直到所述处理到达预测或预先确定的层，在所述层处，所述多个块的大小刚好足够适配输入本地缓冲器并实现无损压缩。在一个实施例中，通过这一点获得的任何中间结果都被压缩(类似于框2311的压缩)。在框2309处，多个块被合并成比原始块小得多的单个块，而不具有任何重叠区域或数据。在框2311 处，此较小的块通过无损压缩并且由图形处理器的一个或多个硬件加速器用于机器或深度学习处理。

对“一个实施例”、“实施例”、“示例实施例”、“各个实施例”等的引用指示：如此描述的(多个)实施例可以包括特定特征、结构或特性，但并非每一个实施例必定包括这些特定的特征、结构或特性。进一步地，一些实施例可具有针对其他实施例所描述的特征的一部分、全部、或不具有任何所述特征。

在以上说明书中，已经参照其特定示例性实施例描述了实施例。然而，在不偏离所附权利要求中阐述的实施例的更广精神和范围的情况下，将显然的是可对其进行各种修改和改变。因此，说明书和附图要以说明性而非限制性的含义来看待。

在以下说明书和权利要求书中，可以使用术语“耦合”及其衍生词。“耦合”用于指示两个或更多个元件彼此协作或相互作用，但是它们之间可以具有或不具有中间物理或电气部件。

如在权利要求书中所使用的，除非另有说明，否则用序数形容词“第一”、 “第二”、“第三”等来描述公共元件仅指示：类似元件的不同实例被提及并且不旨在暗示如此描述的元件必须采用给定顺序(无论是时间、空间、等级或以任何其他方式)。

以下条款和/或示例涉及进一步实施例或示例。可在一个或多个实施例中的任何地方使用在示例中的细节。可以以各种方式将不同的实施例或示例的各种特征与所包括的一些特征以及被排除的其他特征组合以适应各种不同的应用。示例可以包括主题，如方法；用于执行所述方法的动作的装置；至少一种包括指令的机器可读介质，所述指令当由机器执行时使所述机器执行所述方法的动作；或用于促进根据本文中所描述的实施例和示例的混合通信的装置或系统。

一些实施例涉及示例1，本示例包括一种用于促进高效存储器布局以用于在计算环境下实现硬件加速器的智能数据压缩的设备，所述设备包括：划分/ 合并逻辑，用于将表示图像的初始图块划分成初级多个图块，从而使得所述初级多个图块中的每一个图块被视同为由所述设备的一个或多个处理器处理的独立图像；以及计算/预测逻辑，用于将所述初级多个图块计算成与本地缓冲器的大小兼容的次级多个图块，其中，所述划分/合并逻辑进一步用于将所述多个次级多个图块合并成表示所述图像的最终图块，其中，所述计算/预测逻辑用于压缩所述最终图块。

示例2包括如示例1所述的主题，进一步包括：检测/观察逻辑，用于检测所述初始图块和所述本地缓冲器的所述大小中的一项或多项。

示例3包括如示例1至2所述的主题，其中，所述计算/预测逻辑进一步用于基于所述本地缓冲器的所述大小来预测将所述初级多个图块计算或处理成所述次级图块所必需的一个或多个层中的至少一个层。

示例4包括如示例1至3所述的主题，其中，将所述初级多个图块计算成所述次级多个图块包括在所述一个或多个层中的每一层上对所述初级多个图块进行的卷积和池化中的一项或多项。

示例5包括如示例1至4所述的主题，其中，对所述最终图块的压缩是无损的，其中，所述经压缩最终图块由一个或多个硬件加速器用来对与所述经压缩最终图块相关联的所述图像执行机器或深度学习处理。

示例6包括如示例1至5所述的主题，其中，所述一个或多个处理器包括主控所述一个或多个硬件加速器的图形处理器，所述一个或多个硬件加速器包括一个或多个机器学习硬件加速器。

示例7包括如示例1至6所述的主题，其中，所述图形处理器与应用处理器共同定位在公共半导体封装体上。

一些实施例涉及示例8，本示例包括一种用于促进高效存储器布局以用于在计算环境下实现硬件加速器的智能数据压缩的方法，所述方法包括：将表示图像的初始图块划分成初级多个图块，从而使得所述初级多个图块中的每一个图块被视同为由计算装置的一个或多个处理器处理的独立图像；将所述初级多个图块计算成与本地缓冲器的大小兼容的次级多个图块；将所述多个次级多个图块合并成表示所述图像的最终图块；以及压缩所述最终图块。

示例9包括如示例8所述的主题，进一步包括：检测所述初始图块和所述本地缓冲器的所述大小中的一项或多项。

示例10包括如示例8至9所述的主题，进一步包括：基于所述本地缓冲器的所述大小来预测将所述初级多个图块计算或处理成所述次级图块所必需的一个或多个层中的至少一个层。

示例11包括如示例8至10所述的主题，其中，将所述初级多个图块计算成所述次级多个图块包括在所述一个或多个层中的每一层上对所述初级多个图块进行的卷积和池化中的一项或多项。

示例12包括如示例8至11所述的主题，其中，对所述最终图块的压缩是无损的，其中，所述经压缩最终图块由一个或多个硬件加速器用来对与所述经压缩最终图块相关联的所述图像执行机器或深度学习处理。

示例13包括如示例8至12所述的主题，其中，所述一个或多个处理器包括主控所述一个或多个硬件加速器的图形处理器，所述一个或多个硬件加速器包括一个或多个机器学习硬件加速器。

示例14包括如示例8至13所述的主题，其中，所述图形处理器与应用处理器共同定位在公共半导体封装体上。

一些实施例涉及示例15，本示例包括数据处理系统，所述数据处理器系统包括具有指令的存储装置以及用于执行所述指令以便进行以下各项操作的处理装置：将表示图像的初始图块划分成初级多个图块，从而使得所述初级多个图块中的每一个图块被视同为由所述数据处理系统的一个或多个处理器处理的独立图像；将所述初级多个图块计算成与本地缓冲器的大小兼容的次级多个图块；将所述多个次级多个图块合并成表示所述图像的最终图块；并且压缩所述最终图块。

示例16包括如示例15所述的主题，其中，所述处理装置进一步用于检测所述初始图块和所述本地缓冲器的所述大小中的一项或多项。

示例17包括如示例15至16所述的主题，其中，所述处理装置进一步用于基于所述本地缓冲器的所述大小来预测将所述初级多个图块计算或处理成所述次级图块所必需的一个或多个层中的至少一个层。

示例18包括如示例15至17所述的主题，其中，将所述初级多个图块计算成所述次级多个图块包括在所述一个或多个层中的每一层上对所述初级多个图块进行的卷积和池化中的一项或多项。

示例19包括如示例15至18所述的主题，其中，对所述最终图块的压缩是无损的，其中，所述经压缩最终图块由一个或多个硬件加速器用来对与所述经压缩最终图块相关联的所述图像执行机器或深度学习处理。

示例20包括如示例15至19所述的主题，其中，所述一个或多个处理器包括主控所述一个或多个硬件加速器的图形处理器，所述一个或多个硬件加速器包括一个或多个机器学习硬件加速器。

示例21包括如示例15至20所述的主题，其中，所述图形处理器与应用处理器共同定位在公共半导体封装体上。

一些实施例涉及示例22，本示例包括一种设备，所述设备包括：用于将表示图像的初始图块划分成初级多个图块从而使得所述初级多个图块中的每一个图块被视同为由所述数据处理系统的一个或多个处理器处理的独立图像的装置；用于将所述初级多个图块计算成与本地缓冲器的大小兼容的次级多个图块的装置；用于将所述多个次级多个图块合并成表示所述图像的最终图块的装置；以及用于压缩所述最终图块的装置。

示例23包括如示例22所述的主题，进一步包括用于检测所述初始图块和所述本地缓冲器的所述大小中的一项或多项的装置。

示例24包括如示例22至23所述的主题，进一步包括：用于基于所述本地缓冲器的所述大小来预测将所述初级多个图块计算或处理成所述次级图块所必需的一个或多个层中的至少一个层的装置。

示例25包括如示例22至24所述的主题，其中，将所述初级多个图块计算成所述次级多个图块包括在所述一个或多个层中的每一层上对所述初级多个图块进行的卷积和池化中的一项或多项。

示例26包括如示例22至25所述的主题，其中，对所述最终图块的压缩是无损的，其中，所述经压缩最终图块由一个或多个硬件加速器用来对与所述经压缩最终图块相关联的所述图像执行机器或深度学习处理。

示例27包括如示例22至26所述的主题，其中，所述一个或多个处理器包括主控所述一个或多个硬件加速器的图形处理器，所述一个或多个硬件加速器包括一个或多个机器学习硬件加速器。

示例28包括如示例22至27所述的主题，其中，所述图形处理器与应用处理器共同定位在公共半导体封装体上。

示例29包括至少一种非暂态或有形机器可读介质，所述至少一种非暂态或有形机器可读介质包括多条指令，所述指令当在计算装置上执行时用于实施或执行如权利要求或示例8至14中任一项所述的方法。

示例30包括至少一种机器可读介质，所述至少一种机器可读介质包括多条指令，所述指令当在计算装置上执行时用于实施或执行如权利要求或示例8 至14中任一项所述的方法。

示例31包括一种系统，所述系统包括用于实施或执行如权利要求或示例 8至14中任一项所述的方法的机制。

示例32包括一种设备，所述设备包括用于执行如权利要求或示例8至14 中任一项所述的方法的装置。

示例33包括一种计算装置，所述计算装置被安排成实施或执行如权利要求或示例8至14中任一项所述的方法。

示例34包括一种通信装置，所述通信装置被安排成实施或执行如权利要求或示例8至14中任一项所述的方法。

示例35包括至少一种机器可读介质，所述至少一种机器可读介质包括多条指令，所述指令当在计算装置上执行时用于实施或执行如任一前述权利要求所述的方法或实现如任一前述权利要求所述的设备。

示例36包括至少一种非暂态或有形机器可读介质，所述至少一种非暂态或有形机器可读介质包括多条指令，所述指令当在计算装置上执行时用于实施或执行如任一前述权利要求所述的方法或实现如任一前述权利要求所述的设备。

示例37包括一种系统，所述系统包括被安排成实施或执行如任一前述权利要求所述的方法或实现如任一前述权利要求所述的设备的机制。

示例38包括一种设备，所述设备包括用于执行如任一前述权利要求所述的方法的装置。

示例39包括一种计算装置，所述计算装置被安排成实施或执行如任一前述权利要求所述的方法或实现如任一前述权利要求所述的设备。

示例40包括一种通信装置，所述通信装置被安排成实施或执行如任一前述权利要求所述的方法或实现如任一前述权利要求所述的设备。

附图以及前述描述给出了实施例的示例。本领域技术人员将理解，所描述的元件中的一个或多个元件可以被良好地组合成单个功能元件。替代性地，某些元件可以分成多个功能元件。来自一个实施例的元件可以被添加到另一实施例中。例如，本文中所描述的过程的顺序可以改变并且不限于本文中所描述的方式。而且，任何流程图的动作无需以所示出的顺序实施；也不一定必须执行所有所述动作。而且，可以与其他动作并行地执行不依赖于其他动作的那些动作。实施例的范围决不限于这些特定示例。无论是否在说明书中显式地给出，如材料的结构、尺寸和用途上的差异等许多变化都是可能的。实施例的范围至少与以下权利要求书给出的范围一样宽。

Claims

1.一种设备，用于促进高效存储器布局以用于实现智能数据压缩，所述设备包括：

划分/合并逻辑，用于将表示图像的初始图块划分成初级多个图块，从而使得所述初级多个图块中的每一个图块被视同为由所述设备的一个或多个处理器处理的独立图像；以及

计算/预测逻辑，用于将所述初级多个图块计算成与本地缓冲器的大小兼容的次级多个图块，

其中，所述划分/合并逻辑进一步用于将所述多个次级多个图块合并成表示所述图像的最终图块，

其中，所述计算/预测逻辑用于压缩所述最终图块。

2.如权利要求1所述的设备，进一步包括：检测/观察逻辑，用于检测所述初始图块和所述本地缓冲器的所述大小中的一项或多项。

3.如权利要求1所述的设备，其中，所述计算/预测逻辑进一步用于基于所述本地缓冲器的所述大小来预测将所述初级多个图块计算或处理成所述次级图块所必需的一个或多个层中的至少一个层。

4.如权利要求1所述的设备，其中，将所述初级多个图块计算成所述次级多个图块包括：在所述一个或多个层中的每一层上对所述初级多个图块进行的卷积和池化中的一项或多项。

5.如权利要求1所述的设备，其中，对所述最终图块的压缩是无损的，其中，经压缩最终图块由一个或多个硬件加速器用来对与所述经压缩最终图块相关联的所述图像执行机器或深度学习处理。

6.如权利要求1所述的设备，其中，所述一个或多个处理器包括主控所述一个或多个硬件加速器的图形处理器，所述一个或多个硬件加速器包括一个或多个机器学习硬件加速器。

7.如权利要求6所述的设备，其中，所述图形处理器与应用处理器共同定位在公共半导体封装体上。

8.一种用于促进高效存储器布局以用于实现智能数据压缩的方法，所述方法包括：

将表示图像的初始图块划分成初级多个图块，从而使得所述初级多个图块中的每一个图块被视同为由计算装置的一个或多个处理器处理的独立图像；

将所述初级多个图块计算成与本地缓冲器的大小兼容的次级多个图块；

将所述多个次级多个图块合并成表示所述图像的最终图块；以及

压缩所述最终图块。

9.如权利要求8所述的方法，进一步包括检测所述初始图块和所述本地缓冲器的所述大小中的一项或多项。

10.如权利要求8所述的方法，进一步包括：基于所述本地缓冲器的所述大小来预测将所述初级多个图块计算或处理成所述次级图块所必需的一个或多个层中的至少一个层。

11.如权利要求8所述的方法，其中，将所述初级多个图块计算成所述次级多个图块包括：在所述一个或多个层中的每一层上对所述初级多个图块进行的卷积和池化中的一项或多项。

12.如权利要求8所述的方法，其中，对所述最终图块的压缩是无损的，其中，经压缩最终图块由一个或多个硬件加速器用来对与所述经压缩最终图块相关联的所述图像执行机器或深度学习处理。

13.如权利要求8所述的方法，其中，所述一个或多个处理器包括主控所述一个或多个硬件加速器的图形处理器，所述一个或多个硬件加速器包括一个或多个机器学习硬件加速器。

14.如权利要求13所述的方法，其中，所述图形处理器与应用处理器共同定位在公共半导体封装体上。

15.至少一种机器可读介质，包括多条指令，所述指令当在计算装置上执行时用于实施或执行如权利要求8至14中任一项所述的方法。

16.一种系统，包括用于实施或执行如权利要求或示例8至14中任一项所述的方法的机制。

17.一种设备，包括用于执行如权利要求或示例8至14中任一项所述的方法的装置。

18.一种计算装置，被安排成实施或执行如权利要求或示例8至14中任一项所述的方法。

19.一种通信装置，被安排成实施或执行如权利要求或示例8至14中任一项所述的方法。