CN109388777A

CN109388777A - 一种用于经优化的Winograd卷积加速器的系统和方法

Info

Publication number: CN109388777A
Application number: CN201810737887.0A
Authority: CN
Inventors: P·简杜拉; B·帕扎尼马拉; B·答加; S·多博
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 2017-08-07
Filing date: 2018-07-06
Publication date: 2019-02-26
Also published as: US10990648B2; DE102018119225A1; US20220043884A1; US20190042923A1

Abstract

一个实施例提供一种用于执行机器学习操作的计算装置，所述计算装置包括硬件加速器，所述硬件加速器包括用于执行Winograd卷积的计算单元，所述计算单元可配置成使用与第二内核大小相关联的变换针对第一内核大小执行所述Winograd卷积。

Description

一种用于经优化的Winograd卷积加速器的系统和方法

技术领域

实施例总体上涉及数据处理并且更具体地涉及经由通用图形处理单元进行的机器学习处理。

背景技术

机器学习已经成功解决了许多种任务。在训练和使用机器学习算法 (例如，神经网络)时产生的计算自然地适应于高效并行实施方式。因此，如通用图形处理单元(GPGPU)等并行处理器已经在深度神经网络的实际实施中起到了重要作用。然而，实施基于深度学习的机器学习系统可能会要求大量的存储器和计算能力。深度学习神经网络模型的大小可能是许多兆字节，并且为了进行高效处理可能要求每秒钟数十亿次浮点运算。这种要求可能会阻止向低功率计算设备部署许多神经网络模型，这些低功率计算设备如适合在通常由低端嵌入式设备构成的物联网(IoT)应用领域内使用的设备

附图说明

为了以能够详细理解本实施例的以上记载特征的方式，可以通过参考实施例来对以上简要概括的实施例进行更具体的描述，这些实施例中的一些在所附附图中被示出。然而，应当注意，所附附图仅示出典型实施例，并因此不应被认为是对其范围的限制。

图1是根据实施例的处理系统的框图；

图2是根据实施例的处理器的框图；

图3是根据实施例的图形处理器的框图；

图4是根据一些实施例的图形处理器的图形处理引擎的框图；

图5是根据本文所描述的一些实施例的图形处理器核的硬件逻辑的框图。

图6A至图6B展示了根据本文所描述的实施例的包括在图形处理器核中所采用的处理元件阵列的线程执行逻辑。

图7是框图，展示了根据一些实施例的图形处理器指令格式；

图8是根据另一个实施例的图形处理器的框图。

图9A至图9B展示了根据一些实施例的图形处理器命令格式和命令序列；

图10展示了根据一些实施例的数据处理系统的示例性图形软件架构；

图11是框图，展示了根据实施例的IP核开发系统；

图12是框图，展示了根据实施例的示例性芯片上系统集成电路；

图13A至图13B是框图，展示了根据本文所描述的实施例的用于在SoC内使用的示例性图形处理器。

图14是框图，展示了根据实施例的芯片上系统集成电路的附加示例性图形处理器。

图15A至图15B展示了原生(native)卷积和基于Winograd的3D 卷积

图16展示了基于F[4,3]卷积的2D/3D卷积的架构。

图17展示了用于将F(4,3)Winograd卷积一般化为更高阶内核的逻辑。

图18展示了根据实施例的用于实现多跨度卷积的示例性逻辑和数据布局。

图19是根据本文所描述的实施例的Winograd加速架构的框图。

图20展示了根据实施例的输入变换。

图21展示了根据实施例的Winograd计算块的架构。

图22展示了可配置成执行原生权重变换和经优化的权重变换的逻辑。

图23展示了根据实施例的经优化的Winograd权重变换架构。

图24展示了根据本文所描述的实施例的用于使用具有多种大小的内核来执行基于硬件的Winograd卷积的过程。

图25展示了根据本文所描述的实施例的用于使用具有多种跨度的内核来执行基于硬件的Winograd卷积的过程。

图26展示了根据本文所描述的实施例的用于执行用于基于硬件的 Winograd卷积的经优化的权重变换的过程。

图27展示了根据实施例的机器学习软件栈。

图28A至图28B展示了示例性深度神经网络的层。

图29展示了示例性循环神经网络。

图30展示了对深度神经网络的训练和部署。

图31是框图，展示了分布式学习。

具体实施方式

在一些实施例中，图形处理单元(GPU)被通信地耦合到主机/ 处理器核以加速图形操作、机器学习操作、模式分析操作、以及各种通用 GPU(GPGPU)功能。GPU可通过总线或另一互连被通信地耦合到主机处理器/核。在其他实施例中，GPU可被集成在与核相同的封装或芯片上并通过内部处理器总线/互连(即，在封装或芯片的内部)被通信地耦合到核。不管GPU被连接的方式，处理器核可以以工作描述符中包含的命令/指令的序列的形式将工作分配给GPU。GPU然后使用专用电路/逻辑以高效地处理这些命令/指令。

在接下来的说明中，图1至图14提供了对结合各个实施例或与其相关的示例性数据处理系统和图形处理器逻辑的概述。图15至图26提供了各个实施例的具体细节。图27至图31提供了机器学习硬件和软件架构的概述。以下实施例的一些方面是参照图形处理器进行描述的，而其他方面是关于如中央处理单元(CPU)等通用处理器进行描述的。类似的技术和教导可以应用于其他类型的电路或半导体器件，包括但不限于集成众核处理器、GPU集群、或现场可编程门阵列(FPGA)的一个或多个实例。一般而言，这些教导适用于对图像(例如，样本、像素)、顶点数据、或几何数据进行操控或处理的任何处理器或机器。可以在没有本文所提供的具体细节中的一项或多项的情况下实践本文所描述的实施例。在一些情况下，未描述众所周知的特征以避免使本发明实施例的细节模糊。

系统概述

图1是根据实施例的处理系统100的框图。在各实施例中，系统 100包括一个或多个处理器102以及一个或多个图形处理器108，并且可以是单处理器台式系统、多处理器工作站系统或具有大量处理器102或处理器核107的服务器系统。在一个实施例中，系统100是被纳入到用于在移动设备、手持式设备或嵌入式设备中使用的芯片上系统(SoC)集成电路内的处理平台。

在一个实施例中，系统100可以包括或并入基于服务器的游戏平台、游戏控制台，包括游戏与媒体控制台、移动游戏控制台、手持式游戏控制台、或在线游戏控制台。在一些实施例中，系统100是移动电话、智能电话、平板计算设备或移动互联网设备。处理系统100还可包括可穿戴设备(诸如智能手表可穿戴设备、智能眼镜设备、增强现实设备、或虚拟现实设备)、与所述可穿戴设备耦合、或者集成在所述可穿戴设备中。在一些实施例中，处理系统100是电视或机顶盒设备，所述电视或机顶盒设备具有一个或多个处理器102以及由一个或多个图形处理器108生成的图形界面。

在一些实施例中，一个或多个处理器102每个包括用于处理指令的一个或多个处理器核107，所述指令在被执行时执行系统和用户软件的操作。在一些实施例中，一个或多个处理器核107中的每个处理器核被配置成用于处理特定的指令集109。在一些实施例中，指令集109可以促进复杂指令集计算(CISC)、精简指令集计算(RISC)、或经由超长指令字(VLIW) 的计算。多个处理器核107可以各自处理不同的指令集109，所述指令集可以包括用于促进对其他指令集进行仿真的指令。处理器核107还可以包括其他处理设备，如数字信号处理器(DSP)。

在一些实施例中，处理器102包括高速缓存存储器104。取决于架构，处理器102可以具有单个内部高速缓存或内部高速缓存的多个级。在一些实施例中，在处理器102的各部件当中共享高速缓存存储器。在一些实施例中，处理器102还使用外部高速缓存(例如，3级(L3)高速缓存或末级高速缓存(LLC))(未示出)，可以使用已知的高速缓存一致性技术来在处理器核107当中共享外部高速缓存。另外地，寄存器堆106 包括在处理器102中，所述处理器可以包括用于存储不同类型的数据的不同类型的寄存器(例如，整数寄存器、浮点寄存器、状态寄存器、和指令指针寄存器)。一些寄存器可以是通用寄存器，而其他寄存器可以特定于处理器102的设计。

在一些实施例中，一个或多个处理器102与处理器总线110耦合，所述处理器总线用于在处理器102与系统100中的其他部件之间传输通信信号，诸如地址信号、数据信号、或控制信号。在一个实施例中，处理器总线110是直接媒体接口(DMI)总线的一种版本。在一个实施例中，(多个)处理器102 包括集成存储器控制器116和外围控制器130。存储器控制器116促进存储器设备与系统100的其他部件之间的通信，而外围控制器中枢(PCH)130经由本地I/O总线提供到I/O设备的连接。

存储器设备120可以是动态随机存取存储器(DRAM)设备、静态随机存取存储器(SRAM)设备、闪存设备、相变存储器设备、或具有用作处理存储器的合适性能的某种其他存储器设备。在一个实施例中，存储器设备120 可以作为系统100的系统存储器来操作，用于存储数据122和指令121以供在所述一个或多个处理器102执行应用程序或进程时使用。存储器控制器116还与可选的外部图形处理器112耦合，所述外部图形处理器可以与处理器102中的所述一个或多个图形处理器108进行通信从而执行图形操作和媒体操作。在一些实施例中，显示设备111可以连接至(多个)处理器102。显示设备111 可以是以下各项中的一项或多项：内部显示设备，如在移动电子设备或膝上型设备中；或经由显示接口(例如，显示端口等)附接的外部显示设备。在一个实施例中，显示设备111可以是头戴式显示器(HMD)，如用于虚拟现实(VR) 应用或增强现实(AR)应用中使用的立体显示设备。

在一些实施例中，外围控制器130使得外围设备能够经由高速I/O 总线连接至存储器设备120和处理器102。I/O外围设备包括但不限于：音频控制器146、网络控制器134、固件接口128、无线收发器126、触摸传感器125、数据存储设备124(例如，硬盘驱动器、闪存等)。数据存储设备124可以经由存储接口(例如，SATA)或经由如外围部件互连总线(例如，PCI、PCI Express) 等外围总线来进行连接。触摸传感器125可以包括触摸屏传感器、压力传感器、或指纹传感器。无线收发器126可以是Wi-Fi收发器、蓝牙收发器、或移动网络收发器，如3G、4G或长期演进(LTE)收发器。固件接口128使得能够与系统固件进行通信，并且可以例如是统一可扩展固件接口(UEFI)。网络控制器134可以使能到有线网络的网络连接。在一些实施例中，高性能网络控制器 (未示出)与处理器总线110耦合。在一个实施例中，音频控制器146是多声道高清音频控制器。在一个实施例中，系统100包括用于将传统(例如，个人系统2(PS/2))设备耦合至系统的可选的传统I/O控制器140。外围控制器 130还可以连接至一个或多个通用串行总线(USB)控制器142连接输入设备，如键盘和鼠标143组合、相机144、或其他USB输入设备。

将认识到的是，所示出的系统100是示例性的而非限制性的，因为还可以使用以不同方式配置的其他类型的数据处理系统。例如，存储器控制器 116和外围控制器130的实例可以集成到分立式外部图形处理器，如外部图形处理器112。在一个实施例中，外围控制器130和/或存储器控制器1160可以在所述一个或多个处理器102外部。例如，系统100可以包括外部存储器控制器116和外围控制器130，所述外部存储器控制器和外围控制器可以被配置为在与(多个)处理器102通信的系统芯片组内的存储器控制器中枢和外围控制器中枢。

图2是处理器200的实施例的框图，所述处理器具有一个或多个处理器核202A至202N、集成存储器控制器214、以及集成图形处理器 208。图2的具有与此处任何其他附图中的元件相同的参考号(或名称)的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。处理器200可包括多达且包括由虚线框表示的附加核202N的附加核。处理器核202A至202N各自包括一个或多个内部高速缓存单元204A至204N。在一些实施例中，每个处理器核还可以访问一个或多个共享的高速缓存单元206。

内部高速缓存单元204A至204N和共享高速缓存单元206表示处理器200内部的高速缓存存储器层级结构。高速缓存存储器层级结构可以包括每个处理器核内的至少一级指令和数据高速缓存以及一级或多级共享中级高速缓存，诸如2级(L2)、3级(L3)、4级(L4)、或其他级的高速缓存，其中，最高级的高速缓存在外部存储器之前被分类为LLC。在一些实施例中，高速缓存一致性逻辑维持各高速缓存单元206与204A至 204N之间的一致性。

在一些实施例中，处理器200还可以包括一组一个或多个总线控制器单元216和系统代理核210。一个或多个总线控制器单元216管理一组外围总线，诸如一个或多个PCI或PCI快速总线。系统代理核210提供对各处理器部件的管理功能。在一些实施例中，系统代理核210包括一个或多个集成存储器控制器214用于管理对各外部存储器设备(未示出)的访问。

在一些实施例中，处理器核202A至202N中的一个或多个包括对同步多线程的支持。在这种实施例中，系统代理核210包括用于在多线程处理过程中协调和操作核202A至202N的部件。另外，系统代理核210 还可以包括功率控制单元(PCU)，所述功率控制单元包括用于调节处理器核202A至202N的功率状态的逻辑和部件以及图形处理器208。

在一些实施例中，另外，处理器200还包括用于执行图形处理操作的图形处理器208。在一些实施例中，图形处理器208耦合至共享高速缓存单元206集以及系统代理核210，所述系统代理核包括一个或多个集成存储器控制器214。在一些实施例中，系统代理核210还包括显示控制器 211以便将图形处理器输出驱动到一个或多个耦合的显示器。在一些实施例中，显示控制器211还可以是经由至少一个互连与图形处理器耦合的单独模块，或者可以集成在图形处理器208内。

在一些实施例中，基于环的互连单元212用于耦合处理器200 的内部部件。然而，可以使用替代性互连单元，比如点到点互连、切换式互连、或其他技术，包括本领域众所周知的技术。在一些实施例中，图形处理器208经由I/O链路213与环形互连212耦合。

示例性I/O链路213表示多个I/O互连中的多个品种中的至少一种，包括促进各处理器部件与高性能嵌入式存储器模块218(比如eDRAM 模块)之间的通信的封装体I/O互连。在一些实施例中，处理器核202A至 202N中的每个处理器核以及图形处理器208将嵌入式存储器模块218用作共享末级高速缓存。

在一些实施例中，处理器核202A至202N是执行相同指令集架构的均质核。在另一实施例中，处理器核202A至202N在指令集架构(ISA) 方面是异构的，其中，处理器核202A至202N中的一者或多者执行第一指令集，而其他核中的至少一者执行所述第一指令集的子集或不同的指令集。在一个实施例中，处理器核202A至202N就微架构而言是同质的，其中，具有相对较高功耗的一个或多个核与具有较低功耗的一个或多个功率核耦合。另外，处理器200可以实现在一个或多个芯片上或者被实现为具有除其他部件之外的所展示的部件的SoC集成电路。

图3是图形处理器300的框图，所述图形处理器可以是分立式图形处理单元、或者可以是与多个处理核集成的图形处理器。在一些实施例中，图形处理器经由到图形处理器上的寄存器的映射I/O接口并且利用被放置在处理器存储器中的命令与存储器进行通信。在一些实施例中，图形处理器300包括用于访问存储器的存储器接口314。存储器接口314可以是到本地存储器、一个或多个内部高速缓存、一个或多个共享外部高速缓存、和/或到系统存储器的接口。

在一些实施例中，图形处理器300还包括显示控制器302，所述显示控制器用于将显示输出数据驱动到显示设备320。显示控制器302包括用于显示器的一个或多个重叠平面的硬件以及多层视频或用户接口元件的组成。显示设备320可以是内部或外部显示设备。在一个实施例中，显示设备320是头戴式显示设备，如虚拟现实(VR)显示设备或增强现实(AR)显示设备。在一些实施例中，图形处理器300包括用于编码、解码、或者向、从或在一个或多个媒体编码格式之间进行媒体代码转换的视频编解码器引擎306，包括但不限于：运动图像专家组(MPEG)格式(比如MPEG-2)、高级视频译码(AVC) 格式(比如H.264/MPEG-4AVC)、以及电影&电视工程师协会(SMPTE)421 M/VC-1、和联合图像专家组(JPEG)格式(比如JPEG、以及运动JPEG(MJPEG) 格式)。

在一些实施例中，图形处理器300包括用于执行二维(2D)光栅化器操作包括例如位边界块传递的块图像传递(BLIT)引擎304。然而，在一个实施例中，使用图形处理引擎(GPE)310的一个或多个部件执行 2D图形操作。在一些实施例中，GPE 310是用于执行图形操作的计算引擎，所述图形操作包括三维(3D)图形操作和媒体操作。

在一些实施例中，GPE 310包括用于执行3D操作的3D流水线 312，比如使用作用于3D图元形状(例如，矩形、三角形等)的处理功能来渲染三维图像和场景。3D流水线312包括可编程且固定的功能元件，所述可编程且固定的功能元件在到3D/媒体子系统315的元件和/或生成的执行线程内执行各种任务。虽然3D流水线312可以用于执行媒体操作，但是GPE 310的实施例还包括媒体流水线316，所述媒体流水线具体地用于执行媒体操作，诸如视频后处理和图像增强。

在一些实施例中，媒体流水线316包括固定功能或可编程逻辑单元以便代替、或代表视频编解码器引擎306来执行一种或多种专门的媒体操作，比如视频解码加速、视频解交织、以及视频编码加速。在一些实施例中，另外，媒体流水线316还包括线程生成单元以便生成用于在3D/ 媒体子系统315上执行的线程。所生成的线程对3D/媒体子系统315中所包括的一个或多个图形执行单元执行对媒体操作的计算。

在一些实施例中，3D/媒体子系统315包括用于执行3D流水线312和媒体流水线316生成的线程的逻辑。在一个实施例中，流水线向3D/ 媒体子系统315发送线程执行请求，所述3D/媒体子系统包括用于仲裁并将各请求分派到可用的线程执行资源的线程分派逻辑。执行资源包括用于处理3D和媒体线程的图形执行单元阵列。在一些实施例中，3D/媒体子系统 315包括用于线程指令和数据的一个或多个内部高速缓存。在一些实施例中，所述子系统还包括共享存储器(包括寄存器和可寻址存储器)以便在线程之间共享数据并用于存储输出数据。

图形处理引擎

图4是根据一些实施例的图形处理器的图形处理引擎410的框图。在一个实施例中，图形处理引擎(GPE)410是图3所示的GPE 310 的一个版本。图4的具有与此处任何其他附图中的元件相同的参考号(或名称)的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。例如，展示了图3的3D流水线312 和媒体流水线316。媒体流水线316在GPE 410的一些实施例中是可选的，并且可以不显式地地包括在GPE 410内。例如以及在至少一个实施例中，单独的媒体和/或图像处理器被耦合至GPE 410。

在一些实施例中，GPE 410与命令流转化器403耦合或包括所述命令流转化器，所述命令流转化器向3D流水线312和/或媒体流水线316提供命令流。在一些实施例中，命令流转化器403与存储器耦合，所述存储器可以是系统存储器、或者是内部高速缓存存储器和共享高速缓存存储器中的一个或多个。在一些实施例中，命令流转化器403从存储器接收命令并将这些命令发送至3D流水线312和/或媒体流水线316。所述命令是从存储用于3D流水线312 和媒体流水线316的环形缓冲器获取的指示。在一个实施例中，环形缓冲器可以另外包括存储多批多命令的批命令缓冲器。用于3D流水线312的命令还可以包括对在存储器中存储的数据的引用，诸如但不限于用于3D流水线312的顶点数据和几何数据和/或用于媒体流水线316的图像数据和存储器对象。3D 流水线312和媒体流水线316通过经由各自流水线内的逻辑执行操作或者通过将一个或多个执行线程分派至执行图形核阵列414来处理所述命令和数据。在一个实施例中，图形核阵列414包括一个或多个图形核块(例如，(多个)图形核415A、(多个)图形核415B)，每个块包括一个或多个图形核。每个图形核包括一组图形执行资源，所述一组图形执行资源包括：用于执行图形操作和计算操作的通用执行逻辑和图形专用执行逻辑；以及固定功能纹理处理逻辑和/或机器学习和人工智能加速逻辑。

在各个实施例中，3D流水线312包括：固定功能逻辑和可编程逻辑，用于通过处理指令并将执行线程分派给图形核阵列414来处理一个或多个着色器程序，诸如顶点着色器、几何着色器、像素着色器、片段着色器、计算着色器或其他着色器程序。图形核阵列414提供了供在处理这些着色器程序时使用的统一的执行资源块。图形核阵列414的(多个)图形核415A至414B 内的多用途执行逻辑(例如，执行单元)包括对各种3D API着色器语言的支持，并且可以执行与多个着色器相关联的多个同步执行线程。

在一些实施例中，图形核阵列414还包括用于执行诸如视频和/ 或图像处理的媒体功能的执行逻辑。在一个实施例中，除了图形处理操作之外，执行单元还包括可编程以执行并行通用计算操作的通用逻辑。通用逻辑可以与图1的(多个)处理器核107或图2中的核202A至202N内的通用逻辑并行地或结合地执行处理操作。

由在图形核阵列414上执行的线程生成的输出数据可以将数据输出到统一返回缓冲器(URB)418中的存储器。URB 418可以存储多个线程的数据。在一些实施例中，URB418可以用于在图形核阵列414上执行的不同线程之间发送数据。在一些实施例中，URB418可以另外用于图形核阵列上的线程与共享功能逻辑420内的固定功能逻辑之间的同步。

在一些实施例中，图形核阵列414是可缩放的，使得所述阵列包括可变数量的图形核，这些图形核各自具有基于GPE 410的目标功率和性能等级的可变数量的执行单元。在一个实施例中，执行资源是动态可缩放的，从而可以根据需要启用或禁用执行资源。

图形核阵列414与共享功能逻辑420耦合，所述共享功能逻辑包括在图形核阵列中的图形核之间共享的多个资源。共享功能逻辑420内的共享功能是向图形核阵列414提供专用补充功能的硬件逻辑单元。在各种实施例中，共享功能逻辑420包括但不限于采样器421、数学422和线程间通信(ITC)423逻辑。另外，一些实施例实现共享功能逻辑420内的一个或多个高速缓存425。

在给定的专用功能的需求不足以包含在图形核阵列414中的情况下实施共享功能。相反，所述专用功能的单个实例被实施为共享功能逻辑420 中的独立实体并且在图形核阵列414内的执行资源之间共享。在图形核阵列 414之间共享并包括在图形核阵列414内的精确的一组功能在各实施例之间变化。在一些实施例中，共享功能逻辑420内由图形核阵列414广泛使用的特定共享功能可以包括在图形核阵列414内的共享功能逻辑416内。在各个实施例中，图形核阵列414内的共享功能逻辑416可以包括共享功能逻辑420内的一些或所有逻辑。在一个实施例中，共享功能逻辑420内的所有逻辑元件可以在图形核阵列414的共享功能逻辑416内重复。在一个实施例中，共享功能逻辑 420被执行以便支持图形核阵列414内的共享功能逻辑416。

图5是根据本文所描述的一些实施例的图形处理器核500的硬件逻辑的框图。图5的具有与本文任何其他附图中的元件相同的参考号(或名称) 的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。在一些实施例中，所展示的图形处理器核500包括在图4的图形核阵列414内。图形处理器核500——有时称为核切片——可以是模块化图形处理器内的一个或多个图形核。图形处理器核500的示例是一个图形核切片，并且，基于目标功率包络线和性能包络线，如本文所描述的图形处理器可以包括多个图形核切片。每个图形核500可以包括固定功能块530，所述固定功能块与包括模块化通用逻辑块和固定功能逻辑块的多个子核501A 至501F(也被称为子切片)相耦合。

在一些实施例中，固定功能块530包括几何/固定功能流水线536，所述几何/固定功能流水线例如在低性能和/或低功率图形处理器实施方式中可以由图形处理器500中的所有子核共享。在各个实施例中，几何/固定功能流水线536包括3D固定功能流水线(例如，如在图3和图4中的3D流水线312)、视频前端单元、线程派生器和线程分派器、以及管理如图4的统一返回缓冲器 418等统一返回缓冲器的统一返回缓冲器管理器。

在一个实施例中，固定功能块530还包括图形SoC接口537、图形微控制器538和媒体流水线539。图形SoC接口537提供了图形核500与芯片上系统集成电路内的其他处理器核之间的接口。图形微控制器538是可配置成管理图形处理器500的包括线程分派、调度和先占(pre-emption)在内的各种功能的可编程子处理器。媒体流水线539(例如，图3和图4的媒体流水线316) 包括用于促进对包括图像数据和视频数据在内的多媒体数据进行解码、编码、预处理和/或后处理的逻辑。媒体流水线539经由对子核501至501F内的计算或采样逻辑的请求来实施媒体操作。

在一个实施例中，SoC接口537使得图形核500能够与通用应用处理器核(例如，CPU)和/或SoC内的其他部件进行通信，这些其他部件包括如共享末级高速缓存存储器等存储器层级架构元件、系统RAM、和/或嵌入式片上或封装体上DRAM。SoC接口537还可以使能与SoC内如相机成像流水线等固定功能设备进行通信，并且使能使用和/或实施可以在图形核500与SoC 内的CPU之间共享的全局存储器原子。SoC接口537还可以实施针对图形核500的功率管理控制，并且使能图形核500的时钟域与SoC内的其他时钟域之间的接口。在一个实施例中，SoC接口537使得能够从被配置成向图形处理器内的一个或多个图形核中的每一个提供命令和指令的命令流转化器和全局线程分派器处接收命令缓冲器。当媒体操作将要执行时，这些命令和指令可以被分派给媒体流水线539，或者当图形处理操作将要执行时，这些命令和指令可以被分派给几何和固定功能流水线(例如，几何和固定功能流水线536、几何和固定功能流水线514)。

图形微控制器538可以被配置成执行针对图形核500的各种调度任务和管理任务。在一个实施例中，图形微控制器538可以对子核501A至501F 内的执行单元(EU)阵列502A至502F、504A至504F内的各个图形并行引擎执行图形和/或计算工作负荷调度。在这种调度模型中，在包括图形核500 的SoC的CPU核上执行的主机软件可以经由多个图形处理器门铃(doorbell) 之一来提交工作负荷，这调用了对适当图形引擎的调度操作。调度操作包括：确定接下来要运行哪个工作负荷、向命令流转化器提交工作负荷、对在引擎上运行的现有工作负荷进行先占、监测工作负荷的进程、以及通知主机软件何时完成工作负荷。在一个实施例中，图形微控制器538还可以促进图形核500的低功率或空闲状态，从而为图形核500提供独立于操作系统和/或系统上的图形驱动器软件跨低功率状态转换来对图形核500内的寄存器进行保存和恢复的能力。

图形核500可以具有多于或少于所展示的子核501A至501F，多达 N个模块化子核。对于每组N个子核，图形核500还可以包括共享功能逻辑 510、共享存储器和/或高速缓存存储器512、几何/固定功能流水线514、以及用于加速各种图形和计算处理操作的附加固定功能逻辑516。共享功能逻辑510 可以包括与可由图形核500内的每N个子核共享的图4共享功能逻辑420相关联的逻辑单元(例如，采样器逻辑、数学逻辑、和/或线程间通信逻辑)。共享存储器和/或高速缓存存储器512可以是用于图形核500内的所述一组N个子核501A至501F的末级高速缓存，并且还可以充当可由多个子核访问的共享存储器。几何/固定功能流水线514可以代替几何/固定功能流水线536被包括在固定功能块530内，并且可以包括相同的或类似的逻辑单元。

在一个实施例中，图形核500包括附加固定功能逻辑516，所述附加固定功能逻辑可以包括供由图形核500使用的各种固定功能加速逻辑。在一个实施例中，附加固定功能逻辑516包括供在仅位置着色中使用的附加几何流水线。在仅位置着色中，存在两个几何流水线：几何/固定功能流水线516、536 内的完全几何流水线；以及拣选流水线，所述拣选流水线是可以包括在附加固定功能逻辑516内的附加几何流水线。在一个实施例中，拣选流水线是完全几何流水线的精简版本。完全流水线和拣选流水线可以执行同一应用的不同实例，每个实例具有单独的上下文。仅位置着色可以隐藏被丢弃三角形的较长拣选运行，从而在一些实例中使得能够更早完成着色。例如并且在一个实施例中，附件固定功能逻辑516内的拣选流水线逻辑可以与主应用并行地执行位置着色器，并且通常比完全流水线更快地生成关键结果，因为完全流水线仅对顶点的位置属性进行取出和着色，而不向帧缓冲器执行对像素的光栅化和渲染。拣选流水线可以使用所生成的关键结果来计算所有三角形的可见性信息，而无需考虑那些三角形是否被拣选。完全流水线(其在本实例中可以被称为重放(replay) 流水线)可以消耗可见性信息以便跳过被拣选的三角形从而仅对最终被传递到光栅化阶段的可见三角形进行着色。

在一个实施例中，附加固定功能逻辑516还可以包括用于包括针对机器学习训练或推理在内的实施方式的机器学习加速逻辑，如固定功能矩阵乘法逻辑。

在每个图形子核501A至501F内包括可以用来响应于图形流水线、媒体流水线、或着色器程序的请求而执行图形操作、媒体操作和计算操作的一组执行资源。图形子核501A至501F包括：多个EU阵列502A至502F、504A 至504F；线程分派和线程间通信(TD/IC)逻辑503A至503F；3D(例如，纹理)采样器505A至505F；媒体采样器506A至506F；着色器处理器507A至 507F；以及共享本地存储器(SLM)508A至508F。EU阵列502A至502F、 504A至504F各自包括多个执行单元，所述多个执行单元为能够执行浮点逻辑运算和整数/定点逻辑运算以便为图形操作、媒体操作或计算操作服务的通用图形处理单元，包括图形程序、媒体程序或计算着色器程序。TD/IC逻辑503A 至503F执行针对子核内的执行单元的本地线程分派和线程控制操作，并且促进在所述子核的执行单元上执行的线程之间的通信。3D采样器505A至505F 可以将纹理或其他3D图形相关的数据读取到存储器中。3D采样器可以基于所配置的样本状态以及与给定纹理相关联的纹理格式来以不同方式读取纹理数据。媒体采样器506A至506F可以基于与媒体数据相关联的类型和格式来执行类似的读取操作。在一个实施例中，每个图形子核501A至501F可以交替地包括统一3D和媒体采样器。在子核501A至501F中的每一个内的执行单元上执行的线程可以利用每个子核内的共享本地存储器508A至508F，以便使得在线程组内执行的线程能够使用公共片上存储器池来执行。

执行单元

图6A至图6B展示了根据本文所描述的实施例的包括在图形处理器核中所采用的处理元件阵列的线程执行逻辑600。图6A至图6B的具有与本文任何其他附图中的元件相同的参考号(或名称)的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。图6A展示了线程执行逻辑600的概览，所述线程执行逻辑可以包括被展示为具有图5的每个子核501A至501F的硬件逻辑的变体。图6B展示了执行单元的示例性内部细节。

如图6A中所示，在一些实施例中，线程执行逻辑600包括着色器处理器602、线程分派器604、指令高速缓存606、包括多个执行单元608A 至608N的可扩展执行单元阵列、采样器610、数据高速缓存612、以及数据端口614。在一个实施例中，可缩放执行单元阵列可以通过基于工作负荷的计算需求来启用或禁用一个或多个执行单元(例如，执行单元608A，608B， 608C，608D，一直到608N-1和608N中的任一个)来动态地缩放。在一个实施例中，所包括的部件经由互连结构而互连，所述互连结构链接到部件中的每个部件。在一些实施例中，线程执行逻辑600包括通过指令高速缓存606、数据端口614、采样器610、以及执行单元阵列608A至608N中的一者或多者到存储器(如系统存储器或高速缓存存储器)的一个或多个连接件。在一些实施例中，每个执行单元(例如，608A)是能够执行多个同步硬件线程同时针对每个线程并行地处理多个数据元素的独立可编程通用计算单元。在各种实施例中，执行单元608A至608N的阵列是可缩放的以包括任意数量的单独执行单元。

在一些实施例中，执行单元608A至608N主要用于执行着色器程序。着色器处理器602可以处理各种着色器程序并且经由线程分派器604 分派与着色器程序相关联的执行线程。在一个实施例中，线程分派器包括用于对来自图形和媒体流水线的线程发起请求进行仲裁并且在一个或多个执行单元608A至608N上实例化所请求的线程的逻辑。例如，几何流水线可以将顶点处理、曲面细分或几何处理线程分派至线程执行逻辑进行处理。在一些实施例中，线程分派器604还可处理来自执行着色器程序的运行时间线程生成请求。

在一些实施例中，执行单元608A至608N支持指令集(所述指令集包括对许多标准3D图形着色器指令的原生支持)，从而使得以最小的转换执行来自图形库(例如，Direct3D和OpenGL)的着色器程序。这些执行单元支持顶点和几何处理(例如，顶点程序、几何程序、顶点着色器)、像素处理(例如，像素着色器、片段着色器)以及通用处理(例如，计算和媒体着色器)。执行单元608A至608N中的每一个都能够执行多发布单指令多数据(SIMD)，并且多线程操作能够在面对较高等待时间的存储器访问时实现高效的执行环境。每个执行单元内的每个硬件线程都具有专用的高带宽寄存器堆和相关的独立线程状态。对于具有整数、单精度浮点运算和双精度浮点运算、SIMD分支功能、逻辑运算、超越运算和其他混杂运算的流水线，执行是每个时钟的多发布。在等待来自存储器或共享功能之一的数据时，执行单元608A至608N内的依赖性逻辑使等待线程休眠，直到所请求的数据已返回。当等待线程正在休眠时，硬件资源可能会专门用于处理其他线程。例如，在与顶点着色器操作相关联的延迟期间，执行单元可以执行像素着色器、片段着色器或包括不同顶点着色器的另一种类型的着色器程序的操作。

执行单元608A至608N中的每个执行单元在数据元素阵列上进行操作。数据元素的数量是“执行大小”、或指令的信道数。执行通道是执行数据元素访问、掩蔽、和指令内的流控制的逻辑单元。通道的数量可以与针对特定图形处理器的物理算术逻辑单元(ALU)或浮点单元(FPU) 的数量无关。在一些实施例中，执行单元608A至608N支持整数和浮点数据类型。

执行单元指令集包括SIMD指令。各种数据元素可作为压缩数据类型存储在寄存器中，并且执行单元将基于元素的数据大小来处理各种元素。例如，当在256位宽的向量上进行操作时，所述256位的向量存储在寄存器中，并且所述执行单元作为四个单独64位压缩数据元素(四倍字长(QW)大小的数据元素)、八个单独32位压缩数据元素(双倍字长(DW)大小的数据元素)、十六个单独16位压缩数据元素(字长(W)大小的数据元素)、或三十二个单独8位数据元素(字节(B)大小的数据元素)在所述向量上进行操作。然而，不同的向量宽度和寄存器大小是可能的。

在一个实施例中，可以将一个或多个执行单元组合到融合执行单元 609A至609N中，所述融合执行单元具有对于融合EU而言共同的线程控制逻辑(607A至607N)。可以将多个EU融合到一个EU组中。所述融合EU组中的每个EU可以被配置成执行单独的SIMD硬件线程。融合EU组中的EU 数量可以根据实施例而变化。另外，可以每个EU地执行不同的SIMD宽度，包括但不限于SIMD8、SIMD16和SIMD32。每个融合图形执行单元609A至 609N包括至少两个执行单元。例如，融合执行单元609A包括第一EU 608A、第二EU 608B、以及对于第一EU608A和第二EU 608B而言共同的线程控制逻辑607A。线程控制逻辑607A控制在融合图形执行单元609A上执行的线程，从而允许融合执行单元609A至609N内的每个EU使用共同指令指针寄存器来执行。

一个或多个内部指令高速缓存(例如，606)包括在所述线程执行逻辑600中以便高速缓存所述执行单元的线程指令。在一些实施例中，一个或多个数据高速缓存(例如，612)被包括用于高速缓存在线程执行过程中的线程数据。在一些实施例中，采样器610被包括用于为3D操作提供纹理采样并且为媒体操作提供媒体采样。在一些实施例中，采样器610包括专门的纹理或媒体采样功能，以便在向执行单元提供采样数据之前在采样过程中处理纹理或媒体数据。

在执行过程中，图形和媒体流水线经由线程生成和分派逻辑向线程执行逻辑600发送线程发起请求。一旦一组几何对象已经被处理并被光栅化成像素数据，则着色器处理器602内的像素处理器逻辑(例如，像素着色器逻辑、片段着色器逻辑等)被调用以便进一步计算输出信息并且使得结果被写入到输出表面(例如，色彩缓冲器、深度缓冲器、模板印刷(stencil)缓冲器等)。在一些实施例中，像素着色器或片段着色器计算各顶点属性的值，所述各顶点属性跨光栅化对象被内插。在一些实施例中，着色器处理器602内的像素处理器逻辑然后执行应用编程接口(API)供应的像素或片段着色器程序。为了执行着色器程序，着色器处理器602经由线程分派器604将线程分派至执行单元(例如，608A)。在一些实施例中，着色器处理器602使用采样器610中的纹理采样逻辑来访问存储器中所存储的纹理图中的纹理数据。对纹理数据和输入几何数据的算术运算计算每个几何片段的像素颜色数据，或丢弃一个或多个像素而不进行进一步处理。

在一些实施例中，数据端口614提供存储器访问机制，供线程执行逻辑600将经处理的数据输出至存储器以便在图形处理器输出流水线上进行进一步处理。在一些实施例中，数据端口614包括或耦合至一个或多个高速缓存存储器(例如，数据高速缓存612)从而经由数据端口来高速缓存数据以供存储器访问。

如图6B中所展示的，图形执行单元608可以包括指令取出单元637、通用寄存器堆阵列(GRF)624、架构寄存器堆阵列(ARF)626、线程仲裁器 622、发送单元630、分支单元632、一组SIMD浮点单元(FPU)634、以及在一个实施例中的一组专用整数SIMD ALU 635。GRF624和ARF 626包括与在图形执行单元608中可能活跃的每个同步的硬件线程相关联的所述一组通用寄存器堆和架构寄存器堆。在一个实施例中，在ARF 626中维持每线程架构状态，而在线程执行期间所使用的数据被存储在GRF 624中。每个线程的执行状态，包括每个线程的指令指针，可以保持在ARF 626中的线程专用寄存器中。

在一个实施例中，图形执行单元608具有作为同步多线程化(SMT) 与细粒度交织多线程化(IMT)的组合的架构。所述架构具有模块化配置，所述模块化配置可以基于每执行单元的目标同步线程数量和目标寄存器数量而在设计时得到微调，在所述模块化配置中，跨用于执行多个同步线程的逻辑来划分执行单元资源。

在一个实施例中，图形执行单元608可以共同发布多条指令，这些指令可以各自是不同的指令。图形执行单元线程608的线程仲裁器622可以将指令分派给以下各项中的一项以供执行：发送单元630、分支单元642或(多个)SIMD FPU 634。每个执行线程可以访问GRF 624内的128个通用寄存器，其中，每个寄存器可以存储可作为具有32位数据元素的SIMD 8元素向量访问的32个字节。在一个实施例中，每个执行单元线程访问GRF 624内的4个千字节，但是实施例并不限于此，并且在其他实施例中可以提供更多或更少的寄存器资源。在一个实施例中，多达七个线程可以同步执行，但是每执行单元的线程数量还可以根据实施例而变化。在七个线程可以访问4个千字节的实施例中，GRF 624可以存储总共28千字节。灵活寻址模式可以准许对多个寄存器进行一起寻址，从而高效地建立更宽的寄存器或者表示跨步矩形块数据结构。

在一个实施例中，经由通过消息传递发送单元630所执行的“发送” 指令来分派存储器操作、采样器操作以及其他较长时延系统通信。在一个实施例中，分支指令被分派给专用分支单元632以便促进SIMD发散和最终收敛。

在一个实施例中，图形执行单元608包括用于执行浮点运算的一个或多个SIMD浮点单元(FPU)634。在一个实施例中，(多个)FPU 634还支持整数计算。在一个实施例中，(多个)FPU 634可以SIMD执行多达数量M 个32位浮点(或整数)运算，或者SIMD执行多达2M个16位整数或16位浮点运算。在一个实施例中，(多个)FPU中的至少一个提供支持高吞吐量超越数学功能和双精度64位浮点的扩展数学能力。在一些实施例中，一组8位整数SIMD ALU635还表示并且还可以具体地优化成执行与机器学习计算相关联的运算。

在一个实施例中，可以在图形子核分组(例如，子切片)时对图形执行单元608的多个实例的阵列进行实例化。为了可伸缩性，产品架构可以选择每子核分组的确切执行单元数量。在一个实施例中，执行单元608可以跨多个执行通道来执行指令。在进一步的实施例中，在图形执行单元608上所执行的每个线程是在不同通道上执行的。

图7是展示了根据一些实施例的图形处理器指令格式700的框图。在一个或多个实施例中，图形处理器执行单元支持具有多种格式的指令的指令集。实线框展示了通常包括在执行单元指令中的部件，而虚线包括可选的部件或仅包括在指令子集中的部件。在一些实施例中，所描述和展示的指令格式700是宏指令，因为它们是供应至执行单元的指令，这与从指令解码产生的微操作相反(一旦所述指令被处理)。

在一些实施例中，图形处理器执行单元原生地支持采用128位指令格式710的指令。64位紧凑指令格式730可用于基于所选指令、多个指令选项和操作数数量的一些指令。原生128位指令格式710提供对所有指令选项的访问，而一些选项和操作限制在64位格式730中。64位格式 730中可用的原生指令根据实施例而不同。在一些实施例中，使用索引字段 713中的一组索引值将指令部分地压缩。执行单元硬件基于索引值来参考一组压缩表，并使用压缩表输出来重构采用128位指令格式710的原生指令。

针对每种格式，指令操作码712限定执行单元要执行的操作。执行单元跨每个操作数的多个数据元素来并行地执行每条指令。例如，响应于添加指令，执行单元跨每个颜色通道执行同步添加操作，所述颜色通道表示纹理元素或图片元素。默认地，执行单元跨操作数的所有数据通道执行每条指令。在一些实施例中，指令控制字段714使能控制某些执行选项，诸如通道选择(例如，预测)以及数据通道排序(例如，混合)。针对采用128位指令格式710的指令，执行大小字段716限制了将并行执行的数据通道的数量。在一些实施例中，执行大小字段716不可用于64位紧凑指令格式730。

一些执行单元指令具有多达三个操作数，包括两个源操作数 (src0 720、src1722)和一个目的地718。在一些实施例中，执行单元支持双目的地指令，其中这些目的地之一是隐式的。数据操作指令可以具有第三源操作数(例如，SRC2 724)，其中，指令操作码712确定源操作数的数量。指令的最后的源操作数可以是利用所述指令传递的即时(例如，硬编码)值。

在一些实施例中，128位指令格式710包括访问/地址模式字段 726，所述访问/地址模式信息例如限定了是使用直接寄存器寻址模式还是间接寄存器寻址模式。当使用直接寄存器寻址模式时，直接由指令中的位来提供一个或多个操作数的寄存器地址。

在一些实施例中，128位指令格式710包括访问/地址模式字段726，所述访问/地址模式字段指定指令的地址模式和/或访问模式。在一个实施例中，访问模式用于限定针对指令的数据访问对齐。一些实施例支持访问模式，包括16字节对齐访问模式和1字节对齐访问模式，其中，访问模式的字节对齐确定了指令操作数的访问对齐。例如，当在第一模式中时，指令可以使用字节对齐寻址以用于源操作数和目的地操作数，并且当在第二模式中时，指令可以使用16字节对齐寻址以用于所有的源操作数和目的地操作数。

在一个实施例中，访问/地址模式字段726的地址模式部分确定指令是使用直接寻址还是间接寻址。当使用直接寄存器寻址模式时，指令中的位直接提供一个或多个操作数的寄存器地址。当使用间接寄存器寻址模式时，可以基于指令中的地址寄存器值和地址立即数字段来计算一个或多个操作数的寄存器地址。

在一些实施例中，基于操作码712位字段对指令进行分组从而简化操作码解码740。针对8位的操作码，第4、5、和6位允许执行单元确定操作码的类型。所示出的精确操作码分组仅是示例性的。在一些实施例中，移动和逻辑操作码组742包括数据移动和逻辑指令(例如，移动(mov)、比较(cmp))。在一些实施例中，移动和逻辑组742共享五个最高有效位 (MSB)，其中移动(mov)指令采用0000xxxxb的形式，而逻辑指令采用0001xxxxb的形式。流控制指令组744(例如，调用(call)、跳(jmp)) 包括采用0010xxxxb形式(例如，0x20)的指令。混杂指令组746包括指令的混合，包括采用0011xxxxb形式(例如，0x30)的同步指令(例如，等待(wait)、发送(send))。并行数学指令组748包括采用0100xxxxb 形式(例如，0x40)的按分量的算术指令(例如，加(add)、乘(mul))。并行数学组748跨数据通道并行地执行算术运算。向量数学组750包括采用0101xxxxb形式(例如，0x50)的算术指令(例如，dp4)。向量数学组对向量操作数执行算术运算，诸如点积运算。

图形流水线

图8是图形处理器800的另一个实施例的框图。图8的具有与此处任何其他附图中的元件相同的参考号(或名称)的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。

在一些实施例中，图形处理器800包括几何流水线820、媒体流水线830、显示引擎840、线程执行逻辑850、以及渲染输出流水线 870。在一些实施例中，图形处理器800是包括一个或多个通用处理核的多核处理系统内的图形处理器。图形处理器受到至一个或多个控制寄存器(未示出)的寄存器写入的控制或者经由环形互连802经由发布至图形处理器800的命令被控制。在一些实施例中，环形互连802将图形处理器800耦合至其他处理部件，比如其他图形处理器或通用处理器。来自环形互连802 的命令通过命令流转化器803被解译，所述命令流转化器将指令供应至几何流水线820或媒体流水线830的单独部件。

在一些实施例中，命令流转化器803引导顶点获取器805 的操作，所述顶点获取器从存储器读取顶点数据并执行由命令流转化器803 所提供的顶点处理命令。在一些实施例中，顶点获取器805将顶点数据提供给顶点着色器807，所述顶点着色器对每个顶点执行坐标空间变换和照明操作。在一些实施例中，顶点获取器805和顶点着色器807通过经由线程分派器831向执行单元852A至852B分派执行线程来执行顶点处理指令。

在一些实施例中，执行单元852A至852B是具有用于执行图形和媒体操作的指令集的向量处理器阵列。在一些实施例中，执行单元852A至852B具有附接的L1高速缓存851，所述高速缓存专用于每个阵列或在阵列之间共享。高速缓存可以被配置为数据高速缓存、指令高速缓存、或单个高速缓存，所述单个高速缓存被分区为包含不同分区中的数据和指令。

在一些实施例中，几何流水线820包括用于执行3D对象的硬件加速曲面细分的曲面细分部件。在一些实施例中，可编程的外壳着色器811配置曲面细分操作。可编程域着色器817提供对曲面细分输出的后端评估。曲面细分器813在外壳着色器811的方向上进行操作并且包含专用逻辑，所述专用逻辑用于基于粗糙几何模型来生成详细的几何对象集合，所述粗糙几何模型作为输入被提供至几何流水线820。在一些实施例中，如果未使用曲面细分，则可以对曲面细分部件(例如，外壳着色器811、曲面细分器813、域着色器817)进行旁路。

在一些实施例中，完整的几何对象可以由几何着色器819经由被分派至所述执行单元852A至852B的一个或多个线程来处理、或者可以直接行进至剪辑器829。在一些实施例中，几何着色器在整个几何对象(而非顶点或者如图形流水线的先前级中的顶点补片)上进行操作。如果禁用曲面细分，则几何着色器819从顶点着色器807接收输入。在一些实施例中，几何着色器819可由几何着色器程序编程以便在曲面细分单元被禁用时执行几何曲面细分。

在光栅化之前，剪辑器829处理顶点数据。剪辑器829可以是固定功能的剪辑器或者具有剪辑和几何着色器功能的可编程剪辑器。在一些实施例中，渲染输出流水线870中的光栅化器和深度测试部件873 分派像素着色器以将几何对象转换成每像素表示。在一些实施例中，像素着色器逻辑包括在线程执行逻辑850中。在一些实施例中，应用可对光栅化器和深度测试部件873进行旁路并且经由流出单元823访问未光栅化的顶点数据。

图形处理器800具有互连总线、互连结构、或某个其他的互连机制，所述互连机制允许数据和消息在所述图形处理器的主要部件之中传递。在一些实施例中，执行单元852A至852B和相关联的逻辑单元(例如，L1高速缓存851、采样器854、纹理高速缓存858等)经由数据端口 856进行互连，以便执行存储器访问并且与处理器的渲染输出流水线部件进行通信。在一些实施例中，采样器854、高速缓存851、858以及执行单元 852A至852B各自具有单独的存储器访问路径。在一个实施例中，纹理高速缓存858还可被配置成采样器高速缓存。

在一些实施例中，渲染输出流水线870包含光栅化器和深度测试部件873，所述光栅化器和深度测试部件将基于顶点的对象转换为相关联的基于像素的表示。在一些实施例中，光栅化器逻辑包括用于执行固定功能三角形和线光栅化的窗口器/掩蔽器单元。相关联的渲染高速缓存 878和深度高速缓存879在一些实施例中也是可用的。像素操作部件877 对数据进行基于像素的操作，然而在一些实例中，与2D操作(例如，利用混合的位块图像传递)相关联的像素操作由2D引擎841执行、或者在显示时间由显示控制器843使用重叠显示平面来代替。在一些实施例中，共享的L3高速缓存875可用于所有的图形部件，从而允许在无需使用主系统存储器的情况下共享数据。

在一些实施例中，图形处理器媒体流水线830包括媒体引擎837和视频前端834。在一些实施例中，视频前端834从命令流转化器 803接收流水线命令。在一些实施例中，媒体流水线830包括单独的命令流转化器。在一些实施例中，视频前端834在将所述命令发送至媒体引擎837 之前处理媒体命令。在一些实施例中，媒体引擎837包括用于生成线程以用于经由线程分派器831分派至线程执行逻辑850的线程生成功能。

在一些实施例中，图形处理器800包括显示引擎840。在一些实施例中，显示引擎840在处理器800外部并且经由环形互连802、或某个其他互连总线或机构与图形处理器耦合。在一些实施例中，显示引擎 840包括2D引擎841和显示控制器843。在一些实施例中，显示引擎840 包含能够独立于3D流水线而操作的专用逻辑。在一些实施例中，显示控制器843与显示设备(未示出)耦合，所述显示设备可以是系统集成显示设备(如在膝上型计算机中)、或者经由显示设备连接器附接的外部显示设备。

在一些实施例中，几何流水线820和媒体流水线830可被配置成用于基于多个图形和媒体编程接口执行操作并且并非专用于任何一种应用编程接口(API)。在一些实施例中，图形处理器的驱动器软件将专用于特定图形或媒体库的API调度转换成可由图形处理器处理的命令。在一些实施例中，为全部来自Khronos Group的开放图形库(OpenGL)、开放计算语言(OpenCL)和/或Vulkan图形和计算API提供了支持。在一些实施例中，也可以为微软公司的Direct3D库提供支持。在一些实施例中，可以支持这些库的组合。还可以为开源计算机视觉库(OpenCV)提供支持。如果可做出从未来API的流水线到图形处理器的流水线的映射，则具有兼容3D流水线的未来API也将受到支持。

图形流水线编程

图9A是展示了根据一些实施例的图形处理器命令格式 900的框图。图9B是展示了根据实施例的图形处理器命令序列910的框图。图9A中的实线框展示了通常包括在图形命令中的部件，而虚线包括是可选的或者仅包括在所述图形命令的子集中的部件。图9A的示例性图形处理器命令格式900包括用于标识客户端902、命令操作代码(操作码)904、以及用于命令的数据906的数据字段。一些命令中还包括子操作码905和命令大小908。

在一些实施例中，客户端902限定了处理命令数据的图形设备的客户端单元。在一些实施例中，图形处理器命令解析器检查每个命令的客户端字段以便调整对命令的进一步处理并将命令数据路由至合适的客户端单元。在一些实施例中，图形处理器客户端单元包括存储器接口单元、渲染单元、2D单元、3D单元、和媒体单元。每个客户端单元具有对命令进行处理的相应处理流水线。一旦命令被客户端单元接收到，客户端单元就读取操作码904以及子操作码905(如果存在的话)从而确定要执行的操作。客户端单元使用数据字段906内的信息来执行命令。针对一些命令，期望显式地的命令大小908来限定命令的大小。在一些实施例中，命令解析器基于命令操作码自动地确定命令中的至少一些命令的大小。在一些实施例中，经由双倍字长的倍数对命令进行对齐。

图9B中的流程图示出了示例性图形处理器命令序列910。在一些实施例中，以图形处理器的实施例为特征的数据处理系统的软件或固件使用所示出的命令序列的版本来启动、执行并终止图形操作集合。仅出于示例性目的示出并描述了样本命令序列，如实施例并不限于这些特定命令或者此命令序列。而且，所述命令可以作为一批命令以命令序列被发布，从而使得图形处理器将以至少部分同时的方式处理命令序列。

在一些实施例中，图形处理器命令序列910可以以流水线转储清除命令912开始以便使得任一活跃图形流水线完成针对所述流水线的当前未决命令。在一些实施例中，3D流水线922和媒体流水线924不同时进行操作。执行流水线转储清除以使得活动图形流水线完成任何未决命令。响应于流水线转储清除，用于图形处理器的命令解析器将停止命令处理直到活跃绘画引擎完成未决操作并且使得相关的读高速缓存失效。可选地，渲染高速缓存中被标记为‘脏’的任何数据可以被转储清除到存储器中。在一些实施例中，流水线转储清除命令912可以用于流水线同步或者用在将图形处理器置于低功率状态之前。

在一些实施例中，当命令序列需要图形处理器在流水线之间显式地地切换时，使用流水线选择命令913。在一些实施例中，在发布流水线命令之前在执行情境中仅需要一次流水线选择命令913，除非所述情境要发布针对两条流水线的命令。在一些实施例中，在经由流水线选择命令 913的流水线切换之前正好需要流水线转储清除命令912。

在一些实施例中，流水线控制命令914配置用于操作的图形流水线并且用于对3D流水线922和媒体流水线924进行编程。在一些实施例中，流水线控制命令914配置活跃流水线的流水线状态。在一个实施例中，流水线控制命令914用于流水线同步并且用于在处理一批命令之前清除来自活跃流水线内的一个或多个高速缓存存储器中的数据。

在一些实施例中，返回缓冲器状态命令916用于配置返回缓冲器的集合以供相应的流水线写入数据。一些流水线操作需要分配、选择、或配置一个或多个返回缓冲器，在处理过程中所述操作将中间数据写入所述一个或多个返回缓冲器中。在一些实施例中，图形处理器还使用一个或多个返回缓冲器以便存储输出数据并且执行跨线程通信。在一些实施例中，返回缓冲器状态916包括选择返回缓冲器的大小和数量以用于流水线操作集合。

命令序列中的剩余命令基于用于操作的活跃流水线而不同。基于流水线判定920，所述命令序列被定制用于以3D流水线状态930 开始的3D流水线922、或者在媒体流水线状态940处开始的媒体流水线924。

用于3D流水线状态930的命令包括用于顶点缓冲器状态、顶点元素状态、常量颜色状态、深度缓冲器状态、以及有待在处理3D图元命令之前配置的其他状态变量的3D状态设置命令。这些命令的值至少部分地基于使用中的特定3D API来确定。在一些实施例中，3D流水线状态930 命令还能够选择性地禁用或旁路掉特定流水线元件(如果将不使用那些元件的话)。

在一些实施例中，3D图元932命令用于提交待由3D流水线处理的3D图元。经由3D图元932命令传递给图形处理器的命令和相关联参数将被转发到所述图形流水线中的顶点获取功能。顶点获取功能使用 3D图元932命令数据来生成多个顶点数据结构。所述顶点数据结构被存储在一个或多个返回缓冲器中。在一些实施例中，3D图元932命令用于经由顶点着色器对3D图元执行顶点操作。为了处理顶点着色器，3D流水线922 将着色器执行线程分派至图形处理器执行单元。

在一些实施例中，经由执行934命令或事件触发3D流水线922。在一些实施例中，寄存器写入触发命令执行。在一些实施例中，经由命令序列中的‘前进’(‘go’)或‘拣选’(‘kick’)命令来触发执行。在一个实施例中，使用流水线同步命令来触发命令执行以便通过图形流水线转储清除命令序列。3D流水线将针对3D图元来执行几何处理。一旦完成操作，则对所产生的几何对象进行光栅化，并且像素引擎对所产生的像素进行着色。对于这些操作，还可以包括用于控制像素着色和像素后端操作的附加命令。

在一些实施例中，当执行媒体操作时，图形处理器命令序列910跟随在媒体流水线924路径之后。一般地，针对媒体流水线924进行编程的具体用途和方式取决于待执行的媒体或计算操作。在媒体解码过程中，特定的媒体解码操作可以被卸载到所述媒体流水线。在一些实施例中，还可对媒体流水线进行旁路，并且可使用由一个或多个通用处理核提供的资源来整体地或部分地执行媒体解码。在一个实施例中，媒体流水线还包括用于通用图形处理器单元(GPGPU)操作的元件，其中，所述图形处理器用于使用计算着色器程序来执行SIMD向量运算，所述计算着色器程序与渲染图形图元不是显式地相关的。

在一些实施例中，以与3D流水线922相似的方式对媒体流水线924进行配置。将用于配置媒体流水线状态940的一组命令分派或放置到命令队列中，在媒体对象命令942之前。在一些实施例中，用于媒体流水线状态的命令940包括用于配置媒体流水线元件的数据，所述媒体流水线元件将用于处理媒体对象。这包括用于在媒体流水线内配置视频解码和视频编码逻辑的数据，诸如编码或解码格式。在一些实施例中，用于媒体流水线状态的命令940还支持将一个或多个指针用于包含一批状态设置的“间接”状态元件。

在一些实施例中，媒体对象命令942将指针供应至媒体对象以用于由媒体流水线进行处理。媒体对象包括存储器缓冲器，所述存储器缓冲器包含待处理的视频数据。在一些实施例中，在发布媒体对象命令 942之前，所有的媒体流水线状态必须是有效的。一旦流水线状态被配置并且媒体对象命令942被排队，则经由执行944命令或等效的执行事件(例如，寄存器写入)来触发媒体流水线924。然后可以通过由3D流水线922 或媒体流水线924提供的操作对来自媒体流水线924的输出进行后处理。在一些实施例中，以与媒体操作类似的方式来配置和执行GPGPU操作。

图形软件架构

图10展示了根据一些实施例的数据处理系统1000的示例性图形软件架构。在一些实施例中，软件架构包括3D图形应用1010、操作系统1020、以及至少一个处理器1030。在一些实施例中，处理器1030 包括图形处理器1032以及一个或多个通用处理器核1034。图形应用1010 和操作系统1020各自在数据处理系统的系统存储器1050中执行。

在一些实施例中，3D图形应用1010包含一个或多个着色器程序，所述一个或多个着色器程序包括着色器指令1012。着色器语言指令可以采用高级着色器语言，诸如高级着色器语言(HLSL)或OpenGL着色器语言(GLSL)。所述应用还包括可执行指令1014，所述可执行指令采用适合用于由通用处理器核1034执行的机器语言。所述应用还包括由顶点数据限定的图形对象1016。

在一些实施例中，操作系统1020是来自微软公司的操作系统、专用UNIX式操作系统、或使用Linux内核变体的开源UNIX式操作系统。操作系统1020可以支持图形API 1022，诸如Direct3D API、OpenGL API或Vulkan API。当Direct3DAPI正在使用时，操作系统1020使用前端着色器编译器1024以将HLSL中的任何着色器指令1012编译成较低级的着色器语言。所述编译可以是即时(JIT)编译，或者所述应用可执行着色器预编译。在一些实施例中，在对3D图形应用1010进行编译的过程中，将高级着色器编译成低级着色器。在一些实施例中，着色器指令1012以中间形式提供，诸如由VulkanAPI使用的标准便携式中间表示(SPIR)的版本。

在一些实施例中，用户模式图形驱动器1026包含后端着色器编译器1027，所述后端着色器编译器用于将着色器指令1012转换成硬件专用的表示。当在使用OpenGL API时，将采用GLSL高级语言的着色器指令1012传递至用户模式图形驱动器1026以用于编译。在一些实施例中，用户模式图形驱动器1026使用操作系统内核模式功能1028来与内核模式图形驱动器1029进行通信。在一些实施例中，内核模式图形驱动器 1029与图形处理器1032进行通信以便分派命令和指令。

IP核实现

至少一个实施例的一个或多个方面可以由存储在机器可读介质上的代表性代码实现，所述机器可读介质表示和/或限定集成电路诸如处理器内的逻辑。例如，机器可读介质可以包括表示处理器内的各个逻辑的指令。当由机器读取时，所述指令可以使机器制造用于执行本文所述的技术的逻辑。这类表示(称为“IP核”)是集成电路的逻辑的可重复使用单元，所述可重复使用单元可以作为对集成电路的结构进行描述的硬件模型而存储在有形、机器可读介质上。可以将硬件模型供应至在制造集成电路的制造机器上加载硬件模型的各消费者或制造设施。可以制造集成电路，从而使得电路执行与本文所述的实施例中的任一实施例相关联地描述的操作。

图11是展示了根据实施例的可以用于制造集成电路以执行操作的IP核开发系统1100的框图。IP核开发系统1100可以用于生成可并入到更大的设计中或用于构建整个集成电路(例如，SOC集成电路)的模块化、可重复使用设计。设计设施1130可采用高级编程语言(例如，C/C++) 生成对IP核设计的软件仿真1110。软件仿真1110可用于使用仿真模型1112 来设计、测试并验证IP核的行为。仿真模型1112可以包括功能、行为和/ 或时序仿真。然后可由仿真模型1112来创建或合成寄存器传输级(RTL) 设计1115。RTL设计1115是对硬件寄存器之间的数字信号的流动进行建模的集成电路(包括使用建模的数字信号执行的相关联逻辑)的行为的抽象。除了RTL设计1115之外，还可以创建、设计或合成逻辑电平或晶体管电平处的较低层次设计。由此，初始设计和仿真的具体细节可以发生变化。

可以由设计设施将RTL设计1115或等效方案进一步合成为硬件模型1120，所述硬件模型可以采用硬件描述语言(HDL)或物理设计数据的某种其他表示。可以进一步仿真或测试HDL以验证IP核设计。可使用非易失性存储器1140(例如，硬盘、闪存、或任何非易失性存储介质)来存储IP核设计以用于递送至第3方制造设施1165。可替代地，可以通过有线连接1150或无线连接1160来传输(例如，经由互联网)IP核设计。制造设施1165然后可以制造至少部分地基于IP核设计的集成电路。所制造的集成电路可被配置用于执行根据本文所述的至少一个实施例的操作。

示例性芯片上系统集成电路

图12至图14展示了根据本文所述的各种实施例的可以使用一个或多个IP核来制造的示例性集成电路和相关图形处理器。除了所展示的之外，还可以包括其他逻辑和电路，包括附加的图形处理器/核、外围接口控制器或通用处理器核。

图12是展示了根据实施例的可以使用一个或多个IP核来制造的示例性芯片上系统集成电路1200的框图。示例性集成电路1200包括一个或多个应用处理器1205(例如，CPU)、至少一个图形处理器1210，并且另外还可以包括图像处理器1215和/或视频处理器1220，其中的任一项都可以是来自相同或多个不同设计设施的模块化IP核。集成电路1200包括外围或总线逻辑，包括USB控制器1225、UART控制器1230、SPI/SDIO 控制器1235和I²S/I²C控制器1240。另外，集成电路还可以包括显示设备 1245，所述显示设备耦合至高清晰度多媒体接口(HDMI)控制器1250和移动行业处理器接口(MIPI)显示界面1255中的一项或多项。可以由闪存子系统1260(包括闪存和闪存控制器)来提供存储。可以经由存储器控制器1265来提供存储器接口以访问SDRAM或SRAM存储器设备。另外，一些集成电路还包括嵌入式安全引擎1270。

图13A至图13B是框图，展示了根据本文所描述的实施例的用于在SoC内使用的示例性图形处理器。图13A展示了根据实施例的可以使用一个或多个IP核来制造的芯片上系统集成电路的示例性图形处理器1310。图13B展示了根据实施例的可以使用一个或多个IP核来制造的芯片上系统集成电路的附加示例性图形处理器1340。图13A的图形处理器1310是低功率图形处理器核的示例。图13B的图形处理器1340是较高性能图形处理器核的示例。图形处理器1310、1340中的每一个可以是图12的图形处理器1210的变体。

如图13A中所示，图形处理器1310包括顶点处理器1305以及一个或多个片段处理器1315A至1315N(例如，1315A、1315B、1315C、1315D，一直到1315N-1和1315N)。图形处理器1310可以经由单独的逻辑执行不同的着色器程序，使得顶点处理器1305被优化以执行顶点着色器程序的操作，而所述一个或多个片段处理器1315A至1315N执行片段(例如，像素)着色操作以用于片段或像素着色器程序。顶点处理器1305执行3D图形流水线的顶点处理阶段并生成图元和顶点数据。(多个)片段处理器1315A至1315N使用由顶点处理器1305生成的图元和顶点数据来产生显示在显示设备上的帧缓冲器。在一个实施例中，(多个)片段处理器1315A至1315N被优化以执行 OpenGL API中提供的片段着色器程序，这些片段着色器程序可以用于执行与 Direct 3D API中提供的像素着色器程序相似的操作。

另外，图形处理器1310还包括一个或多个存储器管理单元 (MMU)1320A至1320B、一个或多个高速缓存1325A至1325B以及一个或多个电路互连1330A至1330B。所述一个或多个MMU 1320A至1320B为图形处理器1310包括为顶点处理器1305和/或(多个)片段处理器1315A至1315N 提供虚拟到物理地址映射，除了存储在所述一个或多个高速缓存1325A至1325B中的顶点或图像/纹理数据之外，所述虚拟到物理地址映射还可以引用存储在存储器中的顶点或图像/纹理数据。在一个实施例中，所述一个或多个 MMU 1320A至1320B可以与系统内的包括与图12的所述一个或多个应用处理器1205、图像处理器1215和/或视频处理器1220相关联的一个或多个MMU 在内的其他MMU同步，使得每个处理器1205至1220可以参与共享或统一的虚拟存储器系统。根据实施例，所述一个或多个电路互连1330A至1330B使得图形处理器1310能够经由SoC的内部总线或经由直接连接来与SoC内的其他IP核交互。

如图13B中所示，图形处理器1340包括图13A的图形处理器1310的所述一个或多个MMU 1320A至1320B、高速缓存1325A至1325B、以及电路互连1330A至1330B。图形处理器1340包括一个或多个着色器核 1355A至1355N(例如，1455A、1355B、1355C、1355D、1355E、1355F，一直到1355N-1和1355N)，所述一个或多个着色器核提供统一的着色器核架构，在所述统一的着色器核架构中，单个核或类型或核可以执行所有类型的可编程着色器代码包括着色器程序代码以实施顶点着色器、片段着色器和/或计算着色器。存在的确切着色器核数量可以在实施例和实施方式中变化。另外，图形处理器1340包括核间任务管理器1345，所述核间任务管理器充当用于将执行线程分派给一个或多个着色器核1355A至1355N的线程分派器和用于加速分块操作以进行基于分块的渲染的分块单元1358，在所述基于分块的渲染中，针对某一场景的渲染操作在图像空间中被细分，例如以利用场景内的局部空间一致性或优化内部高速缓存的使用。

图14展示了根据本文所描述的实施例的附加示例性图形处理器逻辑。一个实施例提供了图形核1400，所述图形核可以包括在图12的图形处理器1210内，并且可以是如图13B中的统一着色器核1355A至1355N。图形核1400包括对于图形核1400内的执行资源而言共同的共享指令高速缓存 1402、纹理单元1418和高速缓存存储器/共享存储器1420。图形核1400可以包括多个切片1401A至1401N或针对每个核分区，并且图形处理器可以包括图形核1400的多个实例。切片1401A至1401N可以包括支持逻辑，所述支持逻辑包括本地指令高速缓存1404A至1404N、线程调度器1406A至1406N、线程分派器1408A至1408N、以及一组寄存器1410A。为了执行逻辑运算，切片1401A至1401N可以包括一组附加功能单元(AFU1412A至1412N)、浮点单元(FPU 1414A至1414N)、整数算术逻辑单元(ALU 1416至1416N)、寻址计算单元(ACU 1413A至1413N)、双精度浮点单元(DPFPU 1415A至 1415N)、以及矩阵处理单元(MPU 1417A至1417N)。

这些计算单元中的一些以特定精度进行操作。例如，FPU 1414A至1414N可以执行单精度(32位)和半精度(16位)浮点运算，而DPFPU 1415A至1415N执行双精度(64位)浮点运算。ALU 1416A至1416N可以以 8位精度、16位精度和32位精度执行可变精度整数运算，并且可以被配置用于混合精度运算。MPU 1417A至1417N还可以被配置用于混合精度矩阵运算，包括半精度浮点运算和8位整数运算。MPU 1417至1417N可以执行各种各样的矩阵运算以便加速机器学习应用框架，包括使能支持加速的通用矩阵到矩阵乘法(GEMM)。AFU 1412A至1412N可以执行不受浮点单元或整数单元支持的附加逻辑运算，包括三角函数运算(例如，正弦、余弦等)。

Winograd卷积加速器架构

本文所描述的实施例提供了一种用于实现深度学习卷积加速器的可扩展硬件架构，所述深度学习卷积加速器具有用于针对多种内核大小和内核跨度来执行广义Winograd卷积而无需针对多种Winograd变换的硬件支持的逻辑。深度学习卷积加速器通过使用支持跨度大于1的卷积的1D滤波器 Winograd F(4,3)方法来支持所有内核大小。在一个实施例中，通过重复使用低阶F(4,3)的变换来使用于高阶内核的Winograd变换的成本最小化。一般而言，本文所提供的架构在多维SIMD机器上解决了基于Winograd变换的CNN加速。所述架构改善了卷积性能，同时改善了每字节计算。基于Winograd变换的CNN 加速器还提供了优于其他加速器的大约2倍改善。Winograd通过以下方式实现了更快卷积：通过将输入和内核(例如，滤波器)变换为使能针对给定硬件资源实现更高性能的形式来减少计算操作内的乘法数量。Winograd变换在运行中被执行，并且被广播给并行计算逻辑(例如，SIMD、SIMT等)，而无需增加对硬件的带宽要求。另外，减少的计算操作数量还引起了每瓦特性能的提高。

深度学习神经网络是计算密集型的，并且大型网络可能性能受限。本文所描述的实施例提供了用于对与如卷积神经网络(CNN)等深度学习神经网络相关联的计算密集型工作负荷进行加速的定制加速逻辑。在CNN 中，每一层在输入特征图上执行3D卷积，其中，每一层具有不同的内核大小和跨度要求。在深度学习推理应用中，重要的是实现最高性能/瓦特和/或最高性能/面积。可以使用直接卷积来执行以上计算，但是存在基于由Winograd开创的最小滤波算法的用于卷积神经网络的新一类快速算法。然而，Winograd方法针对不同内核大小/跨度要求不同的计算结构，这限制了在用于神经网络的硬件加速器中高效使用Winograd变换。

本文所描述的实施例提供了基于F(4,3)Winograd内核卷积的统一硬件架构，并且基于此基础内核推导出更高阶卷积。以经优化的方式来执行所述推导，从而实现最大每瓦特性能。本文所描述的实施例利用共线的内核数据变换和输入数据变换，而不会引起带宽增大和要求最小硬件复杂性。所提出的硬件加速器可配置和可扩展用于使用Winograd进行3D卷积的高效计算。

图15A至图15B展示了原生卷积和基于Winograd的3D卷积。图15A展示了用于卷积神经网络的3D卷积运算1500。图15B展示了基于Winograd的卷积1510和原生卷积1520的细节。图15A中所展示的3D卷积运算1500对于卷积神经网络而言至关重要，其适用于计算机视觉和语音加速应用。在3D卷积中，利用相应的卷积滤波器(K1)(例如，K1，IFM1至 K1，IFMn)对一组输入特征图1502(IFM1至IFM N)中的每个输入特征图(IFM) 进行卷积1504。对部分结果1506进行求和，以便创建最终输出特征图(OFM) 1508。用于卷积神经网络的处理运算要求在相同的IFM上执行许多这样的3D 卷积以便产生不同的OFM。

如图15B中所展示的，本文所描述的实施例提供了一种硬件加速器逻辑，所述硬件加速器逻辑利用基于Winograd的卷积1510来实现相对于原生卷积1520具有减少的乘法的CNN处理。在一个实施例中，Winograd 变换用来计算针对四个像素的1D卷积。可以在整个输入特征图上重复这种卷积，以便计算完全输出特征图。例如，可以经由权重变换单元1513和输入变换单元1514来对1x3内核1511和1x6输入特征图补片(patch)进行变换。可以经由可执行所述卷积的逐元素乘法单元1515来对经变换的1x6矩阵进行处理。可以使用六次乘法来执行所述卷积，以便生成1x6中间输出矩阵。输出变换单元1516将所述1x6中间输出矩阵变换为1x4输出1518。基于Winograd 的卷积1510实现相对于原生卷积1520的减少数量的乘法。为了变换1x3内核 1511和1x6IMF补片1512，使用原生卷积1520利用原生卷积单元1525，这要求12次乘法来生成相同的1x4输出矩阵1518。本文所描述的实施例所提供的加速架构通过跨所有输出特征图重复使用输入变换、并行计算所述变换来显著地使变换成本最小化。在一个实施例中，将经变换的权重存储在本地存储器中，以便跨整个输出特征图重复使用。还可以将不同的滤波器大小映射到相同的权重变换，这对于每个滤波器而言是一次性操作。对经变换的输入的广播以可忽略的广播成本摊销了变换的成本。

针对通用内核大小的Winograd支持

图16展示了基于F[4,3]卷积的2D/3D卷积的架构1600。所展示的架构1600将2D卷积滤波器拆分为多个1D内核并且执行基于Winograd 的卷积以便产生2D卷积输出。将相同的变换应用到多个IFM上，以便产生3D 卷积输出。在一个实施例中，所展示的架构1600部分地经由被配置为Winograd 计算块1640的硬件逻辑来实施。Winograd计算块1640使用来自输入特征图 1610的[1x6]张量1612以及来自卷积内核1620的[1x3]张量1622来执行卷积运算1615，从而生成作为输入特征图1630的一部分的[1x4]张量1632。

例如，为了使用1x3内核执行大小为1x5的1D卷积，可以执行以下运算。可以定义给定的1x5内核K，其中，K＝[1 2 3 4 5]。可以将这个1x5内核分解为大小为1x3的子内核K₀和K₁，其中，K₀＝[1 2 3]，并且K₁＝[4 5 0]。使用K₀和K₁，计算逻辑可以利用IFM的相应补片来执行基于 Winograd的卷积。可以对结果进行组合，以便获得具有内核大小[1X5]的最终结果。可以使用12次乘法来执行Winograd卷积，相比于用于原生卷积的20 次乘法，产生了与原生卷积相比的1.67倍增益。在内核的5行上重复所述过程，以便获得大小[5X5]的卷积结果滤波器。这种方式是通用的，并且可以应用于具有任何大小的滤波器。所提出的硬件架构处置对内核的分解以及在多个循环中计算较高阶内核。

图17展示了用于将F(4,3)Winograd卷积一般化为更高阶内核的逻辑1700。逻辑1700可以用于使用到多个[1x3]内核的分解来针对具有一般大小的内核实现Winograd卷积。在一个实施例中，经由被配置成执行 Winograd卷积的硬件处理元件来实施所展示的逻辑1700。逻辑1700执行第一操作1702来确定值N和M。N指定有待针对每行执行的Winograd运算轮次数量，并且M指定要执行的运算的行数。通过取顶(内核_大小/3)来计算N，并且通过(内核_大小)来确定M。对于为5的示例性内核_大小，N＝2且M ＝5。逻辑1700还执行第二操作1704来维持定义下一个输入数据行(X)和下一个内核行(K)的值。在针对一行执行一组运算之前，逻辑1700执行操作 1705来判定N是否等于零。如果N不等于零，则执行操作1706以便加载用于处理元件操作的1D输入张量(例如，X_n＝X(1:6))和内核数据(K_n＝X(1:3))。运算1710向Winograd处理元件(WPE)提供输入和内核张量数据，所述WPE 执行对输入和权重张量的Winograd变换、在经变换输入与权重之间的逐元素乘法、以及向量累加运算，所述向量累加运算将乘法(部分输出特征图)的输出加到累加器寄存器内的张量值上，如通过所展示的操作所示出的， {Wx＝B^TX_n；Wk＝Gk_n；Y_n＝Y_{n_先前}+Wx^*Wk；Y_{n_先前}＝Y_n}。Wx和Wk是输入和内核张量数据的Winograd变换，并且Wx^*Wk是对经Winograd变换的张量的逐元素乘法。Y_{n_先前}表示先前的部分输出特征图之和。B^T和G是被如下定义针对输入和内核数据的F(4,3)Winograd变换矩阵：

逻辑1700然后执行操作1712来选择行内的下一组输入和权重数据{N＝N-1；X＝X<<3；K＝K<<3}。逻辑1700返回至操作1705，以便判定是否需要针对行的附加轮次。一旦完成了针对行的轮次(例如，N＝＝0)，逻辑 1700就可以移动到下一行(例如，在操作1708处M＝M-1)。直到所有的行都被处理(例如，在操作1709处M＝＝0)，所述逻辑返回至操作1704。一旦逻辑1700完成了针对每一行的处理，如经由操作1709所确定的，则逻辑1700 就可以执行逆变换操作1714，在所述逆变换操作中，对求和的输出特征图Y_n执行逆Winograd变换(例如，Y_输出＝A^TY_n)，其中，A^T是输出特征图的逆Winograd 变换，被定义为：

多跨度卷积

Winograd变换通过减少计算相邻像素所需的乘法来为计算带来效率。对于以跨度>1工作的卷积层，卷积解决方案将需要对Winograd变换进行修改。例如，具有跨度2的卷积将针对交替的像素执行卷积运算。为了使用常规的Winograd变换来支持大于一的跨度，使用导引(steering)写入逻辑对输入数据进行修改，这在当向加速器的内部存储器写入数据时对输入数据进行了修改。

图18展示了根据实施例的用于实现多跨度卷积的示例性逻辑和数据布局1800。示例性逻辑和数据布局1800被配置用于为五的内核大小以及为二的内核跨度。在一个实施例中，提供了向Winograd变换隐藏交替的像素的导引逻辑块(例如，导引写入逻辑1806)。具有元素{k1,k2,k3,k4,k5} 的1x5内核1802可以基于为二的示例性内核跨度而被分解为两个1x3内核，其中，第一个分解的内核1808A包括元素{k1，K3和K5}，而第二个分解的内核1808B包括元素{k2,k4,0}。连贯地存储在存储器中的输入数据补片1804可以经由导引写入逻辑1806而被写出到Winograd计算逻辑内的缓冲器中。导引写入逻辑可以写入输入数据，从而使得跨度2的数据被连贯地存储在缓冲器中。例如，具有元素{I1,I2,I3,I4,I5,I6,I7,I8,I9,I10,I11,I12}的1x12输入补片可以被写出到缓冲器中，从而使得第一输入数据张量1812A包括元素{I1,I3,I5,I7, I9,I11}，并且第二输入数据张量1812包括元素{I2,I4,I6,I8,I10,I12}。 Winograd计算单元1810然后可以在对应的1x3内核1808A至1808B与1x6输入数据张量1812A至1812B之间执行F(4,3)Winograd卷积，部分输出被求和以便创建最终输出1814。可以根据需要对所展示的技术进行修改，以便实现具有不同跨度的多跨度卷积，因为可以相应地针对各种大于一的跨度来配置如导引写入逻辑1806等控制逻辑。

高层架构：

图19是根据本文所描述的实施例的Winograd加速架构1900 的框图。所展示的加速架构1900具有处理分块1910A至1910M的可参数化数量(例如，分块-0至分块-M)，每个分块具有用于使用Winograd变换来执行卷积运算的Winograd计算块1914A至1914N的阵列(WINO-块-1至WINO- 块-N)。在一个实施例中，Winograd加速逻辑1900包括计算接口1902，所述计算接口可以是任何数量的高性能计算接口(包括基于网络的接口)中的一个。计算接口1902向本地DMA单元1901发送和接收命令和数据。本地DMA单元1901是数据取出引擎，所述数据取出引擎包括能够执行向和从Winograd加速架构1900内的各个存储器单元的加载和存储操作的各种各样的存储器访问和传输逻辑单元。

Winograd加速架构1900另外包括输入写入控制器1903和内核写入控制器1926，所述输入写入控制器和内核写入控制器各自包括用于使能支持多跨度卷积的导引逻辑，如图18的导引写入逻辑1806。内核写入控制器 1926还被配置成将特定内核数据分配给特定分块1910A至1910M。一组IP寄存器1924包括用于向Winograd加速架构1900提供拓扑信息的加速器配置寄存器。所提供的拓扑信息包括内核和输入补片大小、内核跨度、输入和输出特征图数量、以及用于对Winograd加速架构1900内的卷积运算进行配置的其他信息。在一个实施例中，提供了单独的控制接口用于配置IP寄存器1924。可以在逐层基础上对IP寄存器1924进行配置，从而使得可以以不同方式对每个 CNN层进行配置。在一个实施例中，可以在IP寄存器1924内对整个CNN模型的逐层拓扑进行预配置，以便使得能够进行对CNN的流水线化处理。

一个实施例另外包括Winograd控制器1922，所述Winograd 控制器是基于提供给IP寄存器1924的拓扑信息来控制计算循环以及向和从本地存储器(例如，输入本地存储器1904)的数据访问的核控制器。在一个实施例中，Winograd控制器1922是控制针对由每个分块1910A至1910M内的 Winograd计算块1914A至1914N执行的操作的控制流的微控制器。由Winograd 控制器执行的控制流控制包括确定计算部分输出特征图和最终输出特征图的方式和顺序。在一个实施例中，Winograd控制器1922通过向每个分块1910A 至1910M内的Winograd计算块1914A至1914N发布命令和指令来管理控制流。在一个实施例中，Winograd控制器1922可以执行对Winograd计算块1914A 至1914N的细粒度控制，包括发布针对Winograd卷积各个阶段的特定乘法指令和累加指令。Winograd控制器1922还可以对一系列复杂逻辑运算进行排序和发布，以便使能使用单Winograd变换(例如，F(4,3)Winograd变换)来实现如本文所描述的多跨度和多大小内核卷积，从而使得Winograd计算架构1900能够支持多种内核大小和内核跨度，而无需要求硬件逻辑支持多种不同类型的变换。虽然针对F(4,3)Winograd变换对本文所描述的架构进行了配置，但是其他实施例可以使用针对其他Winograd变换{F(m,r)}所设计的硬件来实施类似的技术，其中，这种硬件使用至少部分地经由1xr内核定义的r抽头有限脉冲响应(FIR)滤波器来计算m个输出。

Winograd计算架构1900包括各种内部存储器，如输入本地存储器1904、输出本地存储器1916、以及内核本地存储器1912。输入本地存储器1904用于存储启动计算机所需的最少输入数据。输入本地存储器1904中所存储的数据可以跨所有处理分块1910A至1910M重复使用。来自输入本地存储器1904的数据当被提供给各个处理分块1910A至1910M时可以由输入变换单元1905变换。关于图20描述了关于输入变换和输入变换单元1905的附加细节。

输出本地存储器1916包括在每个处理分块1910A至1910M 内，并且存储有经部分计算的输出数据。内核本地存储器1912存储有用于在输出特征图计算中使用的内核数据。内核本地存储器1912包括在每个处理分块1910A至1910M内，并且存储有由权重变换单元1911输出的经变换内核数据。经变换权重数据可以由单个分块内的每个Winograd计算块1914A至1914N 重复使用，其中，每个分块1910A至1910M包括单独的权重变换单元1911。权重变换成本是每分块付出的，因为每个分块计算不同的输出特征图，其中，每个输出特征图与不同的内核相关联。权重变换在写入内核本地存储器1912 之前完成，从而使得能够跨整个输出特征图计算来重复使用，使得能够减少用于Winograd加速架构1900的运算能力。关于图22描述了对权重变换单元1911 的附加优化。

输入本地存储器1904中所存储的数据可以跨所有处理分块 1910A至1910M重复使用。经变换内核数据跨每个分块内的所有Winograd计算块1914A至1914N来重复使用。在一个实施例中，Winograd计算块1914A 至1914N中的每一个都包括多个乘法累加计算单元，所述乘法累加计算单元用于执行多个逐元素乘法和累加运算以便生成针对所有输入特征图的部分结果。关于图21提供了关于Winograd计算块1914A至1914N的附加信息。

在一个实施例中，中间数据在由输出变换单元1918变换之前被存储在输出本地存储器1916中。输出变换单元1918针对所有分块1910A 至1910M执行输出变换，避免了需要在每个分块内执行输出变换。在一个实施例中，输出变换单元1918可以针对1x6输出张量执行输出变换(例如，逆 Winograd变换)，以便生成1x4输出张量。可以针对分块1910A至1910M中的一个或多个并行地执行输出变换。由输出写入控制单元1920来控制输出写入，所述输出写入控制单元读取输出数据并且经由本地DMA单元1901将所述输出数据写入到外部存储器。在一个实施例中，输出变换单元1918可以自动针对由输出写入控制1920从输出本地存储器1916读出的输出特征图执行逆 Winograd变换。输出写入控制单元1920在每个分块1910A至1910M中从输出本地存储器1916中读取数据，并且从本地DMA单元1901的使用中将所述数据安排为适当写入格式。在一个实施例中，输出写入控制1920将来自每个分块1910A至1910M的输出串行化，以便减少由输出写入所消耗的存储器带宽量。虽然在这种实施例中对输出写入进行了串行化，但是每个分块1910A至 1910M内的计算操作是并行执行的。在从本地存储器中排空输出数据的过程中，如果需要，则可以执行任何要求的偏置加法。

图20展示了根据实施例的输入变换。在一个实施例中，输入变换由输入变换单元来执行，如图19中的输入变换单元1905。根据需要，对输入特征图2000的数据进行变换并且将其分配给每个Winograd计算分块 (例如，图19的Winograd计算分块1910A至1910M)。

Winograd输入变换用来计算给定输入特征图2000的 Winograd变换。对于F(4,3)Winograd卷积，使用上方所示出的输入变换B^T。所述变换是共线执行的，并且输入特征图2000的值可以以重叠的方式来访问。例如，对于给定输入特征图2000，第一1x6输入特征图补片2002与第二1x6 输入特征图2004部分重叠，后者与第三1x6输入特征图补片2006部分重叠。

图21展示了根据实施例的Winograd计算块2100的架构。 Winograd计算块2100是Winograd计算块1914A至1914N的某一版本。 Winograd计算块2100可以接受1x6变换内核和1x6变换输入补片作为输入 2102。输入2102由Winograd处理元件阵列2110处理，以便生成1x6输出张量2104。1x6输出张量2104是未经变换的输出。可以向输出张量2104应用逆Winograd变换，以便生成1x4输出张量。

所展示的处理元件阵列2110包括用于实现针对F(4,3) Winograd卷积的逐元素乘法和累加运算的六个Winograd处理元件(例如，Pe1 2112A至Pe6 2112F)。然而，可以在设计阶段针对不同的Winograd卷积形式扩展Winograd计算块2100。示例性处理元件(例如，Pe62112F)包括乘法器 2122、加法器2126、累加器寄存器2128和多路复用器2124。如由通过如图19 的Winograd控制器1922等Winograd控制器所提供的命令指定的，并且如在图17的操作1710中所展示的，每个处理元件2112F可以执行乘法或加法运算。部分输出特征图数据2130(如图17中的Y_n)可以存储在累加器寄存器2128 中，并且输出至存储器(例如，图19的输出本地存储器1916)。可以如由 Winograd控制器1922所指定的那样从存储器中读取先前的部分输出特征图数据2118(如图17中的Y_{n_先前})。

在一个实施例中，对于从存储器中取出的每个输入特征图，本文所描述的Winograd计算架构在取出下一个输入特征图之前执行针对多个输出特征图的计算。并行计算的输出特征图的数量取决于处理分块的数量。本文所描述的Winograd计算架构可以用于实施可被设计用于与任何输入存储器大小一起使用的计算加速器，并且根据面积预算可被配置用于不同的市场分区。例如，可以设计目标为训练或推理的加速器。所产生的加速器相对于其他神经网络计算解决方案在性能上可以提供多达2倍提高。在各个实施例中，所述架构可以实施在各种类型的计算单元中，包括通用图形处理器(例如，GPGPU)、现场可编程门阵列(FPGA)以及使用各种不同类型的计算单元的混合型加速器。

用于计算Winograd内核变换的经带宽优化的硬件

针对用于Winograd卷积的输入数据和输出数据的变换从计算角度而言是相对便宜的，因为这些变换具有对阶O(N)的计算要求。然而，内核/权重变换是O(N²)阶的，并且通常要求成本较高的除法运算。因为提前已知了内核，有可能离线执行内核变换，并且在计算期间使用经变换的内核。然而，这种离线内核变换提高了对系统的存储器带宽要求，因为经变换的内核在大小上比较大。例如，在3x3内核的情况下，带宽要求加倍。在5x5内核的情况下，变换将带宽提高了240％。

本文所描述的实施例提供了一种用于实现针对Winograd卷积的优化内核/权重变换的硬件逻辑。所述硬件逻辑使得经优化的Winograd计算架构能够降低共线的内核变换的复杂性而不会显著提高硬件资源要求和存储器带宽要求。经优化的内核/权重变换允许简化的硬件逻辑，因为经优化的变换并不要求在其他情况下将用于共线权重变换的硬件除法器，并且并不提高带宽要求，与离线权重变换一样。本文所描述的技术在计算上是精确的，并且不会产生任何精度降低。这种技术可能特别适用于推理优化硬件，所述推理优化硬件一般情况下是每瓦特性能或每面积性能特别重要的嵌入式硬件。

一个实施例提供了一种使得能够将内核变换拆分为多个阶段的硬件逻辑。第一阶段包括除法运算，所述除法运算可以在不提高存储器带宽要求的情况下离线执行，因为第一变换阶段之后内核的大小与原始内核的一样。第二阶段可以共线地执行，以便生成最终的经变换的权重。变换的第二阶段是与仅使用加法运算的计算操作共线地完成的，而不会导致存储器带宽要求提高。

在一个实施例中，Winograd卷积是使用F(4,3)变换来执行的，后者使用如上文所述且还将在下文示出的内核变换G：

内核变换矩阵由除以6、12和24的除法组成，这些除法在硬件上在不消耗成本较高的硬件资源的情况下不易实施。相应地，权重变换被修改为G′，如下文所示：

变换的第一阶段可以被离线执行为对预先变换的内核数据的除以三运算。经离线变换的权重然后可以存储在系统存储器中。可以在由权重变换逻辑(例如，图19的权重变换逻辑1911)进行卷积的过程中使用经修改的第二阶段权重变换来共线地执行第二阶段的剩余缩放和加法变换运算。

图22展示了可配置成执行原生权重变换和经优化的权重变换的逻辑。可以经由权重变换单元2204对输入权重2202执行变换，以便生成一组输出权重2206。下表示出了与由本文所描述的实施例提供的优化权重变换形成对比的原生Winograd权重变换。对于具有元素[k₀,k₁,k₂]的预先变换的内核 K，可以使用如在下面表1中所配置的权重变换来执行原生Winograd权重变换：

表1——原生F(4,3)Winograd权重变换

K'₀＝K₀>>2

K'₁＝-(K₀+K₁+K₂)/6

K'₂＝(K₁-K₀-K₂)/6

K'₃＝(K₀+2K₁+4K₂)/24

K'₄＝(K₀-2K₁+4K₂)/24

K'₅＝K₃

本文所描述的一个实施例使用基于具有元素的经离线变换的内核k_m的经修改的内核变换，其中，共线变换如下面表2中所示的那样配置。

表2——经优化的F(4,3)Winograd权重变换

K'₀＝((Km₀<<1)+Km₀)>>2

K'₁＝-(Km₀+Km₁+Km₂)>>1

K'₂＝(Km₁-Km₀-Km₂)>>1

K'₃＝(Km₀+(Km₁<<1)+(Km₂<<2))>>3

K'₄＝(Km₀-(Km₁<<1)+(Km₂<<2))>>3

K'₅＝(Km₂<<1)+Km₂

使用表2中所示的共线变换，Winograd计算加速器内的权重变换逻辑可以使用显著降低的硬件逻辑复杂性来实施，从而使得经优化的权重变换单元相对于标准的未经优化的权重变换单元的功率和/或面积减小。本文所描述的权重变换可以通过重新使用加法器执行针对不同权重的计算来进一步优化。

图23展示了根据实施例的经优化的Winograd权重变换架构 2300。所展示的架构2300每次权重变换使用八个加法器2310A至2310H。对于定点加速器，这种实施方式与使用除法器逻辑单元相比在面积和功率上更高效，因为成本随着正在执行的运算(例如，并行计算多个输出特征图)的数量而成比例提高。一个实施例提供的优化允许共享输入并且将来自某些加法器的输出堆叠，以使得能够使用减少数量的逻辑单元来执行表2中所示出的权重变换。

经优化的硬件提供了五个输入到这八个加法器2310A至 2310H，以便生成六个经变换的内核元素。第一输入2301([Km₀<<1],[Km₀]) 提供给第一加法器2310A，以便生成第一中间输出Y₀。第一中间输出Y₀向右移位，以便生成第一经变换的内核元素2321([K'₀＝Y₀>>2])。第二输入([Km₀], [Km₂])2302提供给第二加法器2310B。第二加法器2310B的输出提供给第三加法器2310C和第四加法器2310D。第三输入2303([Km₁],[Km₁<<1])提供给第三至第六加法器2310C至2310F，其中，输入元素[Km₁]提供给第三和第四加法器2310C至2310D，并且输入元素[Km₁<<1]提供给第五和第六加法器 2310E至2310C。第三加法器2310C输出第二中间值Y₁，所述第二中间值被变换为第二输出元素2322([K'₁＝Y₁>>1])。第四加法器2310D输出第三中间值 Y₂，所述第三中间值被变换为第三输出元素2323([K'₂＝Y₂>>1])。第五加法器2310E输出第三中间值Y₃，所述第三中间值被变换为第四输出元素2325 ([K'₃＝Y₃>>3])。第六加法器2310F输出第四中间值Y₄，所述第四中间值被变换为第五输出元素2325([K'₄＝Y₄>>3])。第五加法器2310E和第六加法器 2310F接收来自第七加法器2310G的输出，所述第七加法器接收第四输入2304 ([Km₀],[Km₂<<2])。第五输入2305([Km₂],[Km₂<<1])提供给第八加法器 2310H，所述第八加法器生成第五中间输出Y₅，所述第五中间输出在没有变换的情况下用作第六输出2326([K'₅＝Y₅])。

在各个实施例中，上述的是一种使能向具有多种大小和跨度的内核应用单Winograd变换方法(例如F(4,3))的基于硬件的Winograd卷积加速架构。所述Winograd加速架构包括Winograd控制器，所述Winograd控制器实践对Winograd处理元件的细粒度控制以便使用多种内核大小来实现 Winograd卷积。所述Winograd加速架构还包括导引写入逻辑，所述导引写入逻辑使能针对多种不同内核跨度的Winograd卷积。Winograd加速架构内的共享输入和输出变换单元允许在大量的并行计算操作上摊销变换成本，从而降低实施硬件加速的Winograd卷积的硬件复杂性、功率要求和面积要求。

描述了实现供在Winograd变换期间使用的降低功率/面积的权重变换的附加优化。经优化的权重变换执行两阶段变换，所述两阶段变换包括离线部分和在线变换，所述在线变换是与Winograd计算操作共线地执行的。经优化的权重变换技术允许利用适用于神经网络推理加速器的降低的功率要求和面积要求来实施Winograd卷积加速器。

软件和固件实施的优化

本文所描述的硬件设计元素还可以使用用于对支持单种内核大小和内核跨度的Winograd加速器上的计算操作进行排序的软件或固件技术来实施。在如图形微控制器等微控制器上执行的固件可以根据图24中所展示的过程来执行操作。

如图24中所示，根据本文所描述的实施例的用于使用具有多种大小的内核执行基于硬件的Winograd卷积的过程2400包括：将具有第一内核大小的高阶卷积内核分解为具有第二内核大小的多个子内核，如框2402 处所示；以及基于与所述第二内核大小相关联的Winograd变换来对输入特征图的至少一个补片以及所述多个子内核进行变换，如框2404处所示。过程2400 另外包括：执行多个连续的Winograd卷积运算以便生成一组部分输出特征图，如框2406处所示；以及将所述多个部分输出特征图累加为输出特征图，如框2408所示。过程2400另外包括：对所述输出特征图执行逆Winograd变换以便生成经变换的输出特征图，如框2410所示。

多跨度Winograd卷积可以通过以下方式来实施：对内核数据和特征图数据进行解析和紧缩并且基于卷积的指定内核跨度来将所述内核数据和特征图数据连贯地存储到缓冲器中。图25中展示了示例性过程。

如图25中所示，根据本文所描述的实施例的使用具有多种跨度的内核来执行基于硬件的Winograd卷积的过程2500包括：将内核数据和输入特征图数据加载到存储器(例如，系统存储器)中，其中，所述内核数据和特征图数据有待经由基于硬件的Winograd卷积加速器来处理，如框2502处所示。软件逻辑、固件逻辑或硬件逻辑可以然后将内核数据、以及输入特征图数据的至少一个补片写入到第一(例如，内核)缓冲器和第二(例如，输入)缓冲器中，所述写入是使用导引写入逻辑根据指定的内核跨度将输入缓冲器和内核缓冲器的多个部分紧缩来执行的，如框2504所示。然后可以使用第一缓冲器和第二缓冲器中的数据来执行多个Winograd卷积轮次，如框2506所示。可以在框2508处对这些卷积轮次的中间输出进行累加，然后在框2510处对所述中间输出执行逆Winograd变换以便生成经变换的输出特征图。

还可以以独立于本文所描述的其他技术的方式在数据处理系统的软件或固件中实施经优化的内核权重变换。例如，用于Winograd内核变换的权重变换操作可以被分为多个阶段，包括一个或多个离线(offline)变换阶段、以及与Winograd计算操作共线地(in-line)执行的线上(online)变换。所述一个或多个离线变换执行相对于所述变换的线上部分而言在计算上以硬件实施更昂贵的操作。

在一个实施例中，如图26的过程2600所示，可以执行经优化的Winograd内核权重变换的第一(例如，离线)阶段，其中，所述第一阶段包括对有待变换的权重数据的一个或多个并行除法运算，如框2602处所示。过程2600另外包括：将多阶段Winograd内核变换的第一阶段的输出写入到可由基于硬件的Winograd卷积加速器访问的存储器中，如框2604处所示。过程2600另外包括：使用硬件加法器和移位逻辑来与Winograd卷积运算共线地执行所述多阶段Winograd内核变换的第二阶段，如框2606处所示。过程2600 另外包括：使用来自多阶段Winograd内核变换的第二阶段的输出来执行 Winograd卷积运算的至少一部分，如框2608处所示。

Winograd内核变换的第二、线上阶段可以仅使用加法器和移位器来执行，这相对于第一阶段要求使用的除法器逻辑而言在硬件上易于实施。离线阶段可以由通用计算硬件响应于软件或固件所提供的指令来执行。例如，机器学习框架可以在权重数据被提供给Winograd卷积加速器之前对所述权重数据执行除法运算，所述Winograd卷积加速器可以与Winograd卷积共线地执行线上变换部分。可以在执行线上权重变换的权重变换逻辑硬件部分中执行进一步的优化。硬件权重变换逻辑可以被配置为使得多个加法器在多个输入之间共享，并且所述共享加法器中的一个或多个用于生成多个经变换的内核元素。

机器学习概述

机器学习算法是可以基于一组数据来学习的算法。机器学习算法的实施例可以被设计成对数据集内的高阶抽象进行建模。例如，图像识别算法可以用于确定给定的输入属于若干种类别中的哪一种；回归算法可以在给定输入的情况下输出数值；并且模式识别算法可以用于生成翻译文本或执行文本至语音和/或语音识别。

一种示例类型的机器学习算法是神经网络。存在许多类型的神经网络；一种简单类型的神经网络是前馈网络。可将前馈网络实现为无环图，其中节点布置在层中。通常，前馈网络拓扑包括输入层和输出层，输入层和输出层通过至少一个隐藏层分开。隐藏层将由输入层接收到的输入变换为对在输出层中生成输出有用的表示。网络节点经由边缘全连接至相邻层中的节点，但每个层内的节点之间不存在边缘。在前馈网络的输入层的节点处接收的数据经由激活函数被传播(即，“前馈”)至输出层的节点，所述激活函数基于系数(“权重”)来计算网络中的每个连续层的节点的状态，所述系数分别与连接这些层的边缘中的每一个相关联。取决于由执行的算法所表示的特定模型，来自神经网络算法的输出可以采用各种形式。

在可以使用机器学习算法来对具体问题进行建模之前，使用训练数据集来训练所述算法。训练神经网络涉及：选择网络拓扑；使用表示被网络建模的问题的一组训练数据；以及调节权重，直到网络模型针对训练数据集的所有实例表现为具有最小误差。例如，在用于神经网络的监督式学习训练过程期间，将由网络响应于表示训练数据集中的实例的输入所产生的输出与所述实例的“正确”的已标记输出相比较；计算表示所述输出与已标记输出之间的差异的误差信号；以及当将误差信号向后传播穿过网络的层时，调节与所述连接相关联的权重以最小化所述误差。当从训练数据集的实例中生成的每个输出的误差被最小化时，网络被视为“已经过训练”。

机器学习算法的准确度会受到用于训练所述算法的数据集的质量的很大影响。训练过程可以是计算密集型的，并且在常规通用处理器上可能需要大量的时间。因此，使用并行处理硬件来训练许多类型的机器学习算法。这对于优化神经网络的训练是特别有用的，因为在调节神经网络中的系数时执行的计算本身自然地适于并行实现方式。具体地，许多机器学习算法和软件应用已被适配成在通用图形处理装置内使用并行处理硬件。

图27是机器学习软件堆叠2700的广义图。机器学习应用 2702可以被配置成使用训练数据集来训练神经网络或使用已训练的深度神经网络来实现机器智能。机器学习应用2702可以包括神经网络和/或专用软件的训练和推断功能，所述功能可以用于在部署之前训练神经网络。机器学习应用 2702可以实现任何类型的机器智能，包括但不限于：图像识别、映射和定位、自主导航、语音合成、医学成像或语言翻译。

可以经由机器学习框架2704来实现针对机器学习应用2702 的硬件加速。机器学习框架2704可以提供机器学习图元(primitive)库。机器学习图元是机器学习算法通常执行的基本操作。在没有机器学习框架2704的情况下，将需要机器学习算法的开发者创建和优化与机器学习算法相关联的主要计算逻辑，然后在开发出新的并行处理器时重新优化所述计算逻辑。相反，机器学习应用可以被配置成使用由机器学习框架2704提供的图元来执行必要的计算。示例性图元包括张量卷积、激活函数和池化，它们是在训练卷积神经网络(CNN)时执行的计算操作。机器学习框架2704还可以提供图元以用于实现由许多机器学习算法执行的基本线性代数子程序，比如矩阵和向量运算。

机器学习框架2704可以处理从机器学习应用2702接收的输入数据，并生成至计算框架2706的适当输入。计算框架2706可以使提供给 GPGPU驱动器2708的底层指令抽象化，以使得机器学习框架2704能够经由 GPGPU硬件2710来利用硬件加速而无需机器学习框架2704非常熟悉GPGPU 硬件2710的架构。另外，计算框架2706可以跨越多种类型和各代GPGPU硬件2710来实现针对机器学习框架2704的硬件加速。

机器学习神经网络实现方式

由本文描述的实施例提供的计算架构可以被配置成执行特别适合于训练和部署用于机器学习的神经网络的这些类型的并行处理。可以将神经网络一般化为具有图表关系的函数的网络。如本领域中众所周知的，存在机器学习中所使用的多种类型的神经网络实现方式。一种示例性类型的神经网络是如先前描述的前馈网络。

第二种示例性类型的神经网络是卷积神经网络(CNN)。CNN 是用于处理具有已知的、网格状拓扑的数据(比如，图像数据)的专用前馈神经网络。因此，CNN通常用于计算机视觉和图像识别应用，但它们也可用于其他类型的模式识别，比如语音和语言处理。CNN输入层中的节点被组织为一组“滤波器”(受视网膜中发现的感受野启发的特征检测器)，并且每一组滤波器的输出被传播至网络的连续层中的节点。用于CNN的计算包括将卷积数学运算应用于每个滤波器以产生所述滤波器的输出。卷积是由两个函数执行以产生第三个函数的一种专门的数学运算，所述第三个函数是两个原始函数中的一个的修改版本。在卷积网络术语中，关于卷积的第一个函数可以被称为输入，而第二个函数可以被称为卷积核。输出可被称为特征图。例如，至卷积层的输入可以是多维数据阵列，其定义输入图像的各种颜色分量。卷积核可以是多维参数阵列，其中通过针对神经网络的训练过程来适配所述参数。

递归神经网络(RNN)是一类前馈神经网络，其包括层之间的反馈连接。RNN使得能够通过跨神经网络的不同部分共享参数数据来对序列数据进行建模。RNN的架构包括循环。这些循环表示变量的当前值在未来的时间对其自身值的影响，因为来自RNN的输出数据的至少一部分被用作反馈以用于处理序列中的后续输入。由于语言数据可被组成的可变本质，这个特征使RNN变得对语言处理特别有用。

下文描述的图呈现了示例性前馈、CNN和RNN网络，以及描述了用于分别训练和部署那些类型的网络中的每一种的通用过程。将理解，这些描述就本文描述的任何特定实施例而论是示例性且非限制性的，并且一般说来可以通常将所展示的概念应用于深度神经网络和机器学习技术。

上文描述的示例性神经网络可以用于执行深度学习。深度学习是使用深度神经网络进行的机器学习。与仅包括单个隐藏层的浅层神经网络相反，深度学习中使用的深度神经网络是由多个隐藏层组成的人工神经网络。更具深度的神经网络通常训练起来更具计算密集性。然而，网络的附加隐藏层实现了多步模式识别，所述多步模式识别相对于浅层机器学习技术导致减少的输出误差。

深度学习中使用的深度神经网络通常包括前端网络以用于执行耦合至表示数学模型的后端网络的特征识别，所述数学模型可以基于提供给所述模型的特征表示来执行操作(例如，目标分类、语音识别等)。深度学习使得能够执行机器学习，而无需针对所述模型执行手工特征工程。相反，深度神经网络可以基于输入数据内的统计结构或相关性来学习特征。所学习的特征可以提供给数学模型，所述数学模型可以将所检测的特征映射至输出。由网络使用的数学模型通常专用于待执行的特定任务，并且不同的模型将用于执行不同的任务。

一旦将神经网络结构化，就可以将学习模型应用于网络以将网络训练成执行特定任务。学习模型描述如何在模型内调节权重以减少网络的输出误差。反向传播误差是一种用于训练神经网络的常用方法。向网络呈现输入向量以供处理。使用损失函数将网络的输出与期望的输出相比较，并且为输出层中的每个神经元计算误差值。然后，向后传播这些误差值，直到每个神经元具有粗略地表示其对原始输出的贡献的相关联误差值。然后，网络可以使用算法(比如，随机梯度下降算法)从那些误差中学习，以更新神经网络的权重。

图28A-28B展示示例性卷积神经网络。图28A展示CNN内的各个层。如图28A中所示，用于对图像处理进行建模的示例性CNN可以接收输入2802，所述输入描述输入图像的红、绿和蓝(RGB)分量。输入2802 可以由多个卷积层(例如，卷积层2804、卷积层2806)处理。可选地，来自所述多个卷积层的输出可由一组全连接层2808处理。全连接层中的神经元具有至前一层中的所有激活函数的完全连接，如先前针对前馈网络所描述的。来自全连接层2808的输出可以用于从网络中生成输出结果。可以使用矩阵乘法而非卷积来计算全连接层2808内的激活函数。并非所有的CNN实现方式都使用全连接层DPLA08。例如，在一些实现方式中，卷积层2806可以生成CNN 的输出。

卷积层被稀疏地连接，这不同于全连接层2808中发现的传统神经网络配置。传统神经网络层被全连接，使得每个输出单元与每个输入单元相互作用。然而，卷积层被稀疏地连接，这是因为感受野的卷积的输出(而非感受野中的每个节点的相应状态值)被输入至后续层的节点，如所展示。与卷积层相关联的核执行卷积运算，所述卷积运算的输出被发送至下一个层。在卷积层内执行的降维是使得CNN能够进行缩放以处理大图像的一个方面。

图28B展示在CNN的卷积层内的示例性计算阶段。可以在卷积层2814的三个阶段中处理至CNN的卷积层的输入2812。这三个阶段可以包括卷积阶段2816、检测器阶段2818和池化阶段2820。然后，卷积层2814 可以将数据输出至连续的卷积层。网络的最后一个卷积层可以生成输出特征图数据或提供至全连接层的输入，例如以生成至CNN的输入的分类值。

在卷积阶段2816中并行执行若干个卷积，以产生一组线性激活函数。卷积阶段2816可以包括仿射变换，所述仿射变换是可以被指定为线性变换外加平移的任何变换。仿射变换包括旋转、平移、缩放和这些变换的组合。卷积阶段计算连接至输入中特定区域的函数的输出(例如，神经元)，所述特定区域可以被确定为与神经元相关联的本地区域。神经元计算神经元的权重与本地输入(神经元连接至所述本地输入)中的区域之间的点积。来自卷积阶段2816的输出定义由卷积层2814的连续阶段处理的一组线性激活函数。

线性激活函数可以由检测器阶段2818处理。在检测器阶段 2818中，每个线性激活函数由非线性激活函数处理。非线性激活函数增加整体网络的非线性性质，而不影响卷积层的感受野。可使用若干种类型的非线性激活函数。一个具体的类型是修正线性单元(ReLU)，其使用被定义为 f(x)＝max(0，x)的激活函数，使得激活函数被阈值化为零。

池化阶段2820使用池化函数，所述池化函数用附近输出的概括统计数值来代替卷积层2806的输出。池化函数可以用于将平移不变性引入到神经网络中，使得至输入的轻微平移不改变池化输出。本地平移的不变性在输入数据的特征存在性比特征的精确位置更加重要的情况下可以是有用的。可以在池化阶段2820期间使用各种类型的池化函数，包括最大池化、平均池化和L2范数池化。另外，一些CNN实现方式不包括池化阶段。相反，这样的实现方式代用附加的卷积阶段，所述附加的卷积阶段相对于先前的卷积阶段具有增大的步幅。

然后，来自卷积层2814的输出可以由下一个层2822处理。下一个层2822可以是附加的卷积层或是全连接层2808中的一者。例如，图28A 的第一卷积层2804可以输出至第二卷积层2806，而第二卷积层可以输出至全连接层2808中的第一层。

图29展示了示例性递归神经网络2900。在递归神经网络 (RNN)中，网络的先前状态影响网络的当前状态的输出。可以使用各种各样的函数以各种各样的方式来建立RNN。RNN的使用通常围绕使用数学模型以基于先前的输入序列来预测未来。例如，RNN可用于执行统计语言建模以在给定先前的字序列的情况下预测即将来临的字。可以将所展示的RNN2900描述为具有以下各项：输入层2902，其接收输入向量；隐藏层2904，用于实现递归函数；反馈机制2905，用于实现先前状态的‘存储器’；以及输出层2906，用于输出结果。RNN2900基于时间步长来操作。经由反馈机制2905基于先前的时间步长来影响RNN在给定的时间步长的状态。针对给定的时间步长，由先前状态和在当前时间步长的输入来定义隐藏层2904的状态。在第一时间步长的初始输入(x₁)可以由隐藏层2904处理。第二输入(x₂)可以由隐藏层2904使用在处理初始输入(x₁)期间所确定的状态信息来处理。可以将给定的状态计算为s_t＝f(Ux_t+Ws_t-1)，其中，U和W是参数矩阵。函数f通常为非线性，比如双曲正切函数(Tanh)或修正函数f(x)＝max(0，x)的变体。然而，隐藏层 2904中使用的特定数学函数可以取决于RNN 2900的特定实现方式细节而变化。

除所描述的基本CNN和RNN网络之外，还可实现那些网络的变化。一个示例RNN变体是长短期记忆(LSTM)RNN。LSTM RNN能够学习对于处理更长的语言序列来说可有必要的长期依赖。CNN的变体是卷积深度置信网络，所述卷积深度置信网络具有类似于CNN的结构并且以类似于深度置信网络的方式受训练。深度置信网络(DBN)是由随机性(随机)变量的多个层组成的生成式神经网络。可以使用贪婪式无监督式学习来逐层训练 DBN。然后，DBN的学习权重可以用于通过确定用于神经网络的一组最佳初始权重来提供预训练神经网络。

图30展示深度神经网络的训练和部署。一旦已针对任务将给定的网络结构化，就使用训练数据集3002来训练神经网络。已开发出各种训练框架3004以用于实现对训练过程的硬件加速。例如，图27的机器学习框架2704可被配置为训练框架2704。训练框架2704可以跟未训练的神经网络 3006挂钩，并且使得能够使用本文描述的并行处理资源来训练未训练的神经网以生成已训练的神经网3008。

为了开始训练过程，可随机地或通过使用深度置信网络进行预训练来选择初始权重。然后，以监督或无监督的方式来执行训练循环。

监督式学习是一种学习方法，其中将训练作为仲裁操作来执行，比如当训练数据集3002包括输入(其与所述输入的期望输出成对)时，或在训练数据集包括具有已知的输出的输入并且神经网络的输出被手动地分级的情况下。网络处理输入，并且将所得输出与一组预期或期望的输出相比较。然后，通过系统反向传播误差。训练框架3004可以进行调节，以调节控制未训练的神经网络3006的权重。训练框架3004可以提供工具以用于监测未训练的神经网络3006在多大程度上收敛于适合基于已知的输入数据生成正确的答案的模型。当调节网络的权重以改善由神经网络生成的输出时，反复地出现训练过程。训练过程可以继续，直到神经网络达到与已训练的神经网3008相关联的统计上期望的准确度。然后，可以部署已训练的神经网络3008以实现任何数量的机器学习操作。

无监督式学习是一种学习方法，其中网络试图使用未标记数据来训练其自身。因此，针对无监督式学习，训练数据集3002将包括输入数据而无任何关联的输出数据。未训练的神经网络3006可以学习未标记输入内的分组，并且可以确定个别输入如何与整体数据集相关。无监督式训练可以用于生成自组织映射，所述自组织映射是能够执行在数据降维中有用的操作的一种类型的已训练神经网络3007。无监督式训练还可以用于执行异常检测，所述异常检测允许识别输入数据集中偏离数据正常模式的数据点。

还可采用监督式和无监督式训练的变化。半监督式学习是一项技术，其中训练数据集3002包括相同分布的已标记数据和未标记数据的混合。增量学习是监督式学习的变体，其中连续地使用输入数据以用于进一步训练模型。增量学习使得已训练的神经网络3008能够适配于新数据3012，而不忘记在初始训练期间根植在网络内的知识。

不管是监督式还是无监督式，用于特别深的神经网络的训练过程对于单个计算节点而言可能是过于计算密集的。可以使用计算节点的分布式网络而非使用单个计算节点来加速训练过程。

图31是展示分布式学习的框图。分布式学习是训练模型，其使用多个分布式计算节点来执行神经网络的监督式或无监督式训练。所述分布式计算节点可以各自包括一个或多个主机处理器以及通用处理节点中的一者或多者，比如如图28中的高度并行的通用图形处理单元2800。如所展示，分布式学习可以执行模型并行化3102、数据并行化3104或模型和数据并行化 3104的组合。

在模型并行化3102中，分布式系统中的不同计算节点可以针对单个网络的不同部分执行训练计算。例如，可以由分布式系统的不同处理节点来训练神经网络的每个层。模型并行化的益处包括能够缩放到特别大的模型。分裂与神经网络的不同层相关联的计算使得能够训练超大神经网络，其中所有层的权重将不纳入(fit into)单个计算节点的存储器中。在一些实例中，模型并行化在执行大型神经网络的无监督式训练中可以是特别有用的。

在数据并行化3104中，分布式网络的不同节点具有模型的完整实例，并且每个节点接收数据的不同部分。然后，组合来自不同节点的结果。虽然用于数据并行化的不同方法是有可能的，但是数据并行训练方法都需要一项组合结果并使每个节点之间的模型参数同步的技术。用于组合数据的示例性方法包括参数求平均和基于更新的数据并行化。参数求平均训练在训练数据的子集上的每个节点，并且将全局参数(例如，权重、偏差)设定至来自每个节点的参数的平均值。参数求平均使用保持参数数据的中心参数服务器。基于更新的数据并行化类似于参数求平均，除了以下情况之外：传递模型的更新而非将来自节点的参数传递到参数服务器。另外，可以以分散的方式执行基于更新的数据并行化，其中更新被压缩并且在节点之间传递。

例如，可以在分布式系统中实现经组合的模型和数据并行化 3106，在所述分布式系统中，每个计算节点包括多个GPU。每个节点可以具有模型的完整实例，其中每个节点内的单独GPU用于训练模型的不同部分。

分布式训练相对于单个机器上的训练具有增加的开销。然而，本文描述的并行处理器和GPGPU可以各自实现各项技术以用于减少分布式训练的开销，包括用于实现高带宽GPU-GPU数据传递和加速的远程数据同步的技术。

示例性机器学习应用

可以应用机器学习以解决多项技术问题，包括但不限于计算机视觉、自主驾驶和导航、语音识别以及语言处理。计算机视觉传统上已是机器学习应用的最活跃研究领域之一。计算机视觉的应用范围为从重现人类视觉能力(比如，识别人脸)到创建新类别的视觉能力。例如，计算机视觉应用可以被配置成从视频中可见的物体中所诱导的振动来识别声波。并行处理器加速的机器学习使得能够使用明显大于先前可行的训练数据集的训练数据集来训练计算机视觉应用，并且使得能够使用低功率并行处理器来部署推断用系统。

并行处理器加速的机器学习具有自主驾驶应用，包括车道和道路标志识别、障碍回避、导航和驾驶控制。加速的机器学习技术可以用于基于数据集来训练驱动模型，所述数据集定义对特定训练输入的适当响应。本文描述的并行处理器可以使得能够快速训练用于自主驾驶解决方案的日益复杂的神经网络，并且使得能够将低功率推断用处理器部署在适合于集成到自主车辆中的移动平台中。

并行处理器加速的深度神经网络已实现用于自动语音识别 (ASR)的机器学习方法。ASR包括创建在给定的输入声序列的情况下计算最可能的语言序列的函数。使用深度神经网络的加速的机器学习已实现代替先前用于ASR的隐马尔可夫模型(HMM)和高斯混合模型(GMM)。

并行处理器加速的机器学习还可以用于加速自然语言处理。自动学习程序可以使用统计推断算法以产生对于误差的或不熟悉的输入具有鲁棒性的模型。示例性自然语言处理器应用包括人类语言之间的自动机器翻译。

可以将用于机器学习的并行处理平台划分为训练平台和部署平台。训练平台通常高度并行，并且包括优化以用于加速多GPU单节点训练和多节点多GPU训练。适合于训练的示例性并行处理器包括图28的高度并行的通用图形处理单元2800和图29的多GPU计算系统2900。相反，部署的机器学习平台通常包括适合于用在比如相机、自主机器人和自主车辆的产品中的低功率并行处理器。

以下条款和/或示例涉及其特定实施例或示例。可在一个或多个实施例中的任何地方使用示例中的细节。可以以各种方式将不同的实施例或示例的各种特征与所包括的一些特征以及被排除的其他特征组合以适应各种不同的应用。示例可以包括主题，如，方法；用于执行方法的动作的装置；包括指令的至少一种机器可读介质，所述指令当由机器执行时使机器执行方法或装置的动作；或根据本文中所述的实施例和示例的装置或系统。各部件可以是用于执行所描述的操作或功能的装置。

在一个实施例中，所述硬件加速器包括用于存储所述第二内核大小的值的寄存器，所述第二内核大小可经由到所述寄存器的接口进行配置，到所述寄存器的所述接口由所述硬件加速器提供。所述硬件加速器可以包括用于向所述计算单元提供指令的控制单元，所述指令用于使所述计算单元基于所述第二内核大小的所述值执行Winograd卷积运算。在一个实施例中，所述硬件加速器包括用于针对多种不同内核跨度实现Winograd卷积的导引写入逻辑。在一个实施例中，所述计算单元可配置成使用与第二内核跨度相关联的变换来针对第一内核跨度执行所述Winograd卷积。在一个实施例中，所述硬件加速器包括用于存储所述第二内核跨度的值的寄存器，并且所述导引写入逻辑用于根据所述第二内核跨度的所述值向所述硬件加速器内的存储器写入输入数据和内核数据。

在一个实施例中，所述硬件加速器包括多个计算逻辑分块，每个分块包括多个计算单元。所述多个计算逻辑分块中的每一个可以包括权重变换单元，所述权重变换单元用于向与卷积内核相关联的权重应用Winograd 变换并且将经变换的权重存储到与所述权重变换单元耦合的存储器。所述经变换的权重可以存储到与所述权重变换单元耦合的所述存储器中，所述权重变换单元在包括所述权重变换单元以及与所述权重变换单元耦合的所述存储器的所述计算逻辑分块内的所述多个计算单元之间共享。在一个实施例中，所述硬件加速器包括输入变换单元，所述输入变换单元被配置成向输入特征图数据应用Winograd变换，所述输入变换单元在所述多个计算逻辑分块之间共享。

一个实施例提供了一种用于执行机器学习操作的方法，所述方法包括：将具有第一内核大小的卷积内核分解为多个具有第二内核大小的子内核；基于Winograd变换对输入特征图的一部分以及所述多个子内核进行变换，所述Winograd变换与所述第二内核大小相关联；以及执行多个连续的Winograd卷积运算以便生成一组部分输出特征图。

在一个实施例中，所述方法另外包括：将多个部分输出特征图累加为输出特征图；以及对所述输出特征图执行逆Winograd变换以便生成经变换的输出特征图。在一个实施例中，执行所述多个连续的Winograd卷积运算以便生成一组部分输出特征图包括：将内核数据和输入特征图数据加载到存储器中，所述内核数据和输入特征图数据将经由基于硬件的Winograd卷积加速器来处理；将所述内核数据写入到第一硬件缓冲器中；将所述输入特征图数据的至少一部分写入到第二硬件缓冲器中；使用所述第一硬件缓冲器和所述第二硬件缓冲器中的数据经由所述基于硬件的Winograd卷积加速器来执行多个连续的Winograd卷积轮次；对所述多个连续的Winograd卷积轮次的中间输出进行累加；以及对所述中间输出执行逆Winograd变换以便生成经变换的输出特征图。

在一个实施例中，基于Winograd变换对子内核的一部分进行变换包括：执行多阶段Winograd内核变换的第一阶段，所述第一阶段包括一个或多个并行的除法运算；以及执行所述多阶段Winograd内核变换的第二阶段，所述第二阶段是使用硬件加法器和移位逻辑被与Winograd卷积运算共线地执行的。在一个实施例中，所述方法另外包括：使用来自所述多阶段 Winograd内核变换的所述第二阶段的输出来执行Winograd卷积运算的至少一部分。

一个实施例提供了一种数据处理系统，包括：非暂态机器可读介质，用于存储供所述数据处理系统的一个或多个处理器执行的指令；以及通用图形处理单元，所述通用图形处理单元包括硬件加速器，所述硬件加速器包括用于执行Winograd卷积的计算单元，所述计算单元可配置成使用与第二内核大小相关联的变换针对第一内核大小执行所述Winograd卷积。所述数据处理系统的所述计算单元可以执行本文另外所描述的Winograd卷积运算中的任何一种。

本文所描述的实施例指代硬件的具体配置，例如被配置成用于执行某些运算或具有预定功能的专用集成电路(ASIC)。本文所描述的实施例还可以结合到硬件产品中，如但不限于基于FPGA、CPU或GPU的计算机视觉加速器。这些硬件和/或软件技术可以应用于各种物联网(IoT)解决方案，包括：自主驾驶、自主机器人、以及用于增强现实和/或虚拟现实的计算机视觉系统。这样的电子设备典型地包括一组一个或多个处理器，所述处理器耦合到一个或多个其他部件，如一个或多个存储设备(非暂态机器可读存储介质)、用户输入/输出设备(例如键盘、触摸屏和/或显示器)、以及网络连接件。所述一组处理器和其他部件的耦合典型地通过一个或多个总线和桥接器(也称为总线控制器)。存储设备和承载网络流量的信号分别代表一种或多种机器可读存储介质和机器可读通信介质。因此，给定电子设备的存储设备典型地存储用于在此电子设备的所述一组一个或多个处理器上执行的代码和/或数据。此外，一些元件可以结合到基于软件的机器学习加速框架中。

当然，可以使用软件、固件和/或硬件的不同组合来实施实施例的一个或多个部分。贯穿本详细描述，出于解释的目的，阐述了大量的具体细节以便提供对本发明的透彻理解。然而，对于本领域技术人员而言，可以在不具有这些具体细节中的一些细节的情况下实践本实施例将是明显的。在某些情况下，为了避免模糊实施例的发明主题，未详细描述公知的结构和功能。因此，本发明的范围和精神应根据以下权利要求书来判定。

Claims

1.一种用于执行机器学习操作的计算装置，所述计算装置包括：

硬件加速器，所述硬件加速器包括用于执行Winograd卷积的计算单元，所述计算单元可配置成使用与第二内核大小相关联的变换针对第一内核大小执行所述Winograd卷积。

2.如权利要求1所述的计算装置，所述硬件加速器包括用于存储所述第二内核大小的值的寄存器，所述第二内核大小可经由到所述寄存器的接口进行配置，到所述寄存器的所述接口由所述硬件加速器提供。

3.如权利要求2所述的计算装置，所述硬件加速器包括用于向所述计算单元提供指令的控制单元，所述指令用于使所述计算单元基于所述第二内核大小的所述值执行Winograd卷积运算。

4.如权利要求3所述的计算装置，所述硬件加速器包括用于针对多种不同内核跨度实现Winograd卷积的导引写入逻辑。

5.如权利要求4所述的计算装置，所述计算单元可配置成使用与第二内核跨度相关联的变换来针对第一内核跨度执行所述Winograd卷积。

6.如权利要求5所述的计算装置，所述硬件加速器包括用于存储所述第二内核跨度的值的寄存器，并且所述导引写入逻辑用于根据所述第二内核跨度的所述值向所述硬件加速器内的存储器写入输入数据和内核数据。

7.如权利要求1至6中任一项所述的计算装置，所述硬件加速器包括多个计算逻辑分块，每个分块包括多个计算单元。

8.如权利要求7所述的计算装置，所述多个计算逻辑分块中的每一个包括权重变换单元，所述权重变换单元用于向与卷积内核相关联的权重应用Winograd变换并且将经变换的权重存储到与所述权重变换单元耦合的存储器。

9.如权利要求8所述的计算装置，所述经变换的权重存储到与所述权重变换单元耦合的所述存储器中，所述权重变换单元在包括所述权重变换单元以及与所述权重变换单元耦合的所述存储器的所述计算逻辑分块内的所述多个计算单元之间共享。

10.如权利要求9所述的计算装置，所述硬件加速器包括输入变换单元，所述输入变换单元用于向输入特征图数据应用Winograd变换，所述输入变换单元在所述多个计算逻辑分块之间共享。

11.一种执行机器学习操作的方法，所述方法包括：

将具有第一内核大小的卷积内核分解为多个具有第二内核大小的子内核；

基于Winograd变换对输入特征图的一部分以及所述多个子内核进行变换，所述Winograd变换与所述第二内核大小相关联；以及

执行多个连续的Winograd卷积运算以便生成一组部分输出特征图。

12.如权利要求11所述的方法，另外包括：

将多个部分输出特征图累加为输出特征图；以及

对所述输出特征图执行逆Winograd变换以便生成经变换的输出特征图。

13.如权利要求11所述的方法，其中，执行所述多个连续的Winograd卷积运算以便生成一组部分输出特征图包括：

将内核数据和输入特征图数据加载到存储器中，所述内核数据和输入特征图数据将经由基于硬件的Winograd卷积加速器来处理；

将所述内核数据写入到第一硬件缓冲器中；

将所述输入特征图数据的至少一部分写入到第二硬件缓冲器中；

使用所述第一硬件缓冲器和所述第二硬件缓冲器中的数据经由所述基于硬件的Winograd卷积加速器来执行多个连续的Winograd卷积轮次；

对所述多个连续的Winograd卷积轮次的中间输出进行累加；以及

对所述中间输出执行逆Winograd变换以便生成经变换的输出特征图。

14.如权利要求11所述的方法，其中，基于Winograd变换对子内核的一部分进行变换包括：

执行多阶段Winograd内核变换的第一阶段，所述第一阶段包括一个或多个并行的除法运算；

执行所述多阶段Winograd内核变换的第二阶段，所述第二阶段是使用硬件加法器和移位逻辑被与Winograd卷积运算共线地执行的；以及

使用来自所述多阶段Winograd内核变换的所述第二阶段的输出来执行Winograd卷积运算的至少一部分。

15.一种包括代码的机器可读介质，所述代码当被执行时用于使机器执行如权利要求11至14中任一项所述的方法。

16.一种数据处理系统，包括：

非暂态机器可读介质，用于存储供所述数据处理系统的一个或多个处理器执行的指令；以及

通用图形处理单元，所述通用图形处理单元包括硬件加速器，所述硬件加速器包括用于执行Winograd卷积的计算单元，所述计算单元可配置成使用与第二内核大小相关联的变换针对第一内核大小执行所述Winograd卷积。

17.如权利要求16所述的数据处理系统，所述硬件加速器包括用于存储所述第二内核大小的值的寄存器，所述第二内核大小可经由到所述寄存器的接口进行配置，到所述寄存器的所述接口由所述硬件加速器提供。

18.如权利要求17所述的数据处理系统，所述硬件加速器包括用于向所述计算单元提供指令的控制单元，所述指令用于使所述计算单元基于所述第二内核大小的所述值执行Winograd卷积运算。

19.如权利要求18所述的数据处理系统，所述硬件加速器包括用于针对多种不同内核跨度实现Winograd卷积的导引写入逻辑。

20.如权利要求19所述的数据处理系统，所述计算单元可配置成使用与第二内核跨度相关联的变换来针对第一内核跨度执行所述Winograd卷积。

21.如权利要求20所述的数据处理系统，所述硬件加速器包括用于存储所述第二内核跨度的值的寄存器，并且所述导引写入逻辑用于根据所述第二内核跨度的所述值向所述硬件加速器内的存储器写入输入数据和内核数据。

22.如权利要求16至21中任一项所述的数据处理系统，所述硬件加速器包括多个计算逻辑分块，每个分块包括多个计算单元。

23.如权利要求22所述的数据处理系统，所述多个计算逻辑分块中的每一个包括权重变换单元，所述权重变换单元用于向与卷积内核相关联的权重应用Winograd变换并且将经变换的权重存储到与所述权重变换单元耦合的存储器。

24.如权利要求23所述的数据处理系统，所述经变换的权重存储到与所述权重变换单元耦合的所述存储器中，所述权重变换单元在包括所述权重变换单元以及与所述权重变换单元耦合的所述存储器的所述计算逻辑分块内的所述多个计算单元之间共享。

25.如权利要求24所述的数据处理系统，所述硬件加速器包括输入变换单元，所述输入变换单元用于向输入特征图数据应用Winograd变换，所述输入变换单元在所述多个计算逻辑分块之间共享。