CN108734285A - 神经网络的计算优化 - Google Patents
神经网络的计算优化 Download PDFInfo
- Publication number
- CN108734285A CN108734285A CN201810367363.7A CN201810367363A CN108734285A CN 108734285 A CN108734285 A CN 108734285A CN 201810367363 A CN201810367363 A CN 201810367363A CN 108734285 A CN108734285 A CN 108734285A
- Authority
- CN
- China
- Prior art keywords
- processor
- instruction
- unit
- data
- value
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000013528 artificial neural network Methods 0.000 title claims abstract description 106
- 238000004364 calculation method Methods 0.000 title description 12
- 238000005457 optimization Methods 0.000 title description 11
- 238000010801 machine learning Methods 0.000 claims abstract description 61
- 238000013139 quantization Methods 0.000 claims abstract description 19
- 238000012545 processing Methods 0.000 claims description 281
- 230000015654 memory Effects 0.000 claims description 235
- 238000000034 method Methods 0.000 claims description 118
- 230000004044 response Effects 0.000 claims description 8
- 230000001052 transient effect Effects 0.000 claims description 2
- 238000003860 storage Methods 0.000 description 82
- 230000008569 process Effects 0.000 description 75
- 238000012549 training Methods 0.000 description 69
- 230000006870 function Effects 0.000 description 67
- 230000001133 acceleration Effects 0.000 description 40
- 239000000872 buffer Substances 0.000 description 36
- 238000010586 diagram Methods 0.000 description 35
- 238000004891 communication Methods 0.000 description 33
- 238000004422 calculation algorithm Methods 0.000 description 28
- 239000012634 fragment Substances 0.000 description 24
- 235000019587 texture Nutrition 0.000 description 24
- 238000013527 convolutional neural network Methods 0.000 description 23
- 238000013316 zoning Methods 0.000 description 23
- 238000013461 design Methods 0.000 description 22
- 238000005516 engineering process Methods 0.000 description 20
- 239000013598 vector Substances 0.000 description 20
- 230000004927 fusion Effects 0.000 description 19
- 210000004027 cell Anatomy 0.000 description 18
- 238000004040 coloring Methods 0.000 description 15
- 238000013507 mapping Methods 0.000 description 15
- 230000007246 mechanism Effects 0.000 description 15
- 230000004913 activation Effects 0.000 description 14
- 230000008859 change Effects 0.000 description 13
- 230000008878 coupling Effects 0.000 description 13
- 238000010168 coupling process Methods 0.000 description 13
- 238000005859 coupling reaction Methods 0.000 description 13
- 238000007726 management method Methods 0.000 description 12
- 108091006146 Channels Proteins 0.000 description 11
- 239000003795 chemical substances by application Substances 0.000 description 11
- 230000006399 behavior Effects 0.000 description 10
- 229910002056 binary alloy Inorganic materials 0.000 description 10
- 238000009826 distribution Methods 0.000 description 10
- 230000001360 synchronised effect Effects 0.000 description 10
- 230000009466 transformation Effects 0.000 description 10
- 238000007667 floating Methods 0.000 description 9
- 238000009825 accumulation Methods 0.000 description 8
- 238000006243 chemical reaction Methods 0.000 description 8
- 210000002569 neuron Anatomy 0.000 description 8
- 238000012360 testing method Methods 0.000 description 8
- 238000013519 translation Methods 0.000 description 8
- 238000004519 manufacturing process Methods 0.000 description 7
- 238000002156 mixing Methods 0.000 description 6
- 239000000203 mixture Substances 0.000 description 6
- 230000002093 peripheral effect Effects 0.000 description 6
- 238000012546 transfer Methods 0.000 description 6
- 238000004458 analytical method Methods 0.000 description 5
- 238000013135 deep learning Methods 0.000 description 5
- 238000005538 encapsulation Methods 0.000 description 5
- 238000013178 mathematical model Methods 0.000 description 5
- 210000005036 nerve Anatomy 0.000 description 5
- 238000009877 rendering Methods 0.000 description 5
- 238000012935 Averaging Methods 0.000 description 4
- 241001269238 Data Species 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 4
- 230000006835 compression Effects 0.000 description 4
- 238000007906 compression Methods 0.000 description 4
- 230000000670 limiting effect Effects 0.000 description 4
- 239000011159 matrix material Substances 0.000 description 4
- 210000004218 nerve net Anatomy 0.000 description 4
- 238000005192 partition Methods 0.000 description 4
- 238000012805 post-processing Methods 0.000 description 4
- 238000005070 sampling Methods 0.000 description 4
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 4
- HPTJABJPZMULFH-UHFFFAOYSA-N 12-[(Cyclohexylcarbamoyl)amino]dodecanoic acid Chemical compound OC(=O)CCCCCCCCCCCNC(=O)NC1CCCCC1 HPTJABJPZMULFH-UHFFFAOYSA-N 0.000 description 3
- PXFBZOLANLWPMH-UHFFFAOYSA-N 16-Epiaffinine Natural products C1C(C2=CC=CC=C2N2)=C2C(=O)CC2C(=CC)CN(C)C1C2CO PXFBZOLANLWPMH-UHFFFAOYSA-N 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 3
- 238000011161 development Methods 0.000 description 3
- 235000019580 granularity Nutrition 0.000 description 3
- 230000033001 locomotion Effects 0.000 description 3
- 230000014759 maintenance of location Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012856 packing Methods 0.000 description 3
- 230000002829 reductive effect Effects 0.000 description 3
- 238000004088 simulation Methods 0.000 description 3
- 241000208340 Araliaceae Species 0.000 description 2
- 235000005035 Panax pseudoginseng ssp. pseudoginseng Nutrition 0.000 description 2
- 235000003140 Panax quinquefolius Nutrition 0.000 description 2
- 230000009471 action Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000012512 characterization method Methods 0.000 description 2
- 239000003086 colorant Substances 0.000 description 2
- 238000012937 correction Methods 0.000 description 2
- 230000001186 cumulative effect Effects 0.000 description 2
- 238000013500 data storage Methods 0.000 description 2
- 230000007812 deficiency Effects 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005611 electricity Effects 0.000 description 2
- 239000004744 fabric Substances 0.000 description 2
- 230000008713 feedback mechanism Effects 0.000 description 2
- 238000001914 filtration Methods 0.000 description 2
- 235000008434 ginseng Nutrition 0.000 description 2
- 238000007689 inspection Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 238000003909 pattern recognition Methods 0.000 description 2
- 238000007639 printing Methods 0.000 description 2
- 230000000644 propagated effect Effects 0.000 description 2
- 230000000306 recurrent effect Effects 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 238000011160 research Methods 0.000 description 2
- 230000002441 reversible effect Effects 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- 239000012536 storage buffer Substances 0.000 description 2
- 230000000153 supplemental effect Effects 0.000 description 2
- LKPZQKREAUELRB-UHFFFAOYSA-N 4,5-dihydroxy-3-methoxy-6-[(3,4,5,6-tetrahydroxyoxan-2-yl)methoxy]oxane-2-carboxylic acid Chemical compound COC1C(O)C(O)C(OCC2OC(O)C(O)C(O)C2O)OC1C(=O)O LKPZQKREAUELRB-UHFFFAOYSA-N 0.000 description 1
- 101000912503 Homo sapiens Tyrosine-protein kinase Fgr Proteins 0.000 description 1
- 102100026150 Tyrosine-protein kinase Fgr Human genes 0.000 description 1
- 230000005856 abnormality Effects 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 125000002015 acyclic group Chemical group 0.000 description 1
- 230000006978 adaptation Effects 0.000 description 1
- 238000012884 algebraic function Methods 0.000 description 1
- 230000009118 appropriate response Effects 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000003190 augmentative effect Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 230000003139 buffering effect Effects 0.000 description 1
- 238000005056 compaction Methods 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 230000001276 controlling effect Effects 0.000 description 1
- 125000004122 cyclic group Chemical group 0.000 description 1
- 238000013480 data collection Methods 0.000 description 1
- 238000013501 data transformation Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000002059 diagnostic imaging Methods 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 235000013399 edible fruits Nutrition 0.000 description 1
- 230000005713 exacerbation Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000005286 illumination Methods 0.000 description 1
- 230000000977 initiatory effect Effects 0.000 description 1
- 230000002452 interceptive effect Effects 0.000 description 1
- 210000003127 knee Anatomy 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 230000007787 long-term memory Effects 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 238000007620 mathematical function Methods 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 238000003058 natural language processing Methods 0.000 description 1
- 230000001537 neural effect Effects 0.000 description 1
- 238000003062 neural network model Methods 0.000 description 1
- 238000010606 normalization Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 230000036961 partial effect Effects 0.000 description 1
- 238000002203 pretreatment Methods 0.000 description 1
- 238000011112 process operation Methods 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 230000003362 replicative effect Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 210000001525 retina Anatomy 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 238000005096 rolling process Methods 0.000 description 1
- 230000001568 sexual effect Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000010025 steaming Methods 0.000 description 1
- 230000008093 supporting effect Effects 0.000 description 1
- 238000003786 synthesis reaction Methods 0.000 description 1
- 230000009897 systematic effect Effects 0.000 description 1
- 238000013518 transcription Methods 0.000 description 1
- 230000035897 transcription Effects 0.000 description 1
- 238000000844 transformation Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 238000010977 unit operation Methods 0.000 description 1
- 108010064245 urinary gonadotropin fragment Proteins 0.000 description 1
- 210000003462 vein Anatomy 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
- 230000000007 visual effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
- G06N3/00—Computing arrangements based on biological models
- G06N3/02—Neural networks
- G06N3/06—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons
- G06N3/063—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons using electronic means
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/01—Methods or arrangements for data conversion without changing the order or content of the data handled for shifting, e.g. justifying, scaling, normalising
- G06F5/015—Methods or arrangements for data conversion without changing the order or content of the data handled for shifting, e.g. justifying, scaling, normalising having at least two separately controlled shifting levels, e.g. using shifting matrices
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/544—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices for evaluating functions by calculation
- G06F7/5443—Sum of products
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
- G06F9/3001—Arithmetic instructions
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3836—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution
- G06F9/3851—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution from multiple instruction streams, e.g. multistreaming
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3885—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units
- G06F9/3887—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units controlled by a single instruction for multiple data lanes [SIMD]
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3885—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units
- G06F9/3893—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units controlled in tandem, e.g. multiplier-accumulator
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
- G06N3/00—Computing arrangements based on biological models
- G06N3/02—Neural networks
- G06N3/04—Architecture, e.g. interconnection topology
- G06N3/044—Recurrent networks, e.g. Hopfield networks
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
- G06N3/00—Computing arrangements based on biological models
- G06N3/02—Neural networks
- G06N3/04—Architecture, e.g. interconnection topology
- G06N3/045—Combinations of networks
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
- G06N3/00—Computing arrangements based on biological models
- G06N3/02—Neural networks
- G06N3/08—Learning methods
- G06N3/084—Backpropagation, e.g. using gradient descent
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T1/00—General purpose image data processing
- G06T1/20—Processor architectures; Processor configuration, e.g. pipelining
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
- G06F2207/48—Indexing scheme relating to groups G06F7/48 - G06F7/575
- G06F2207/4802—Special implementations
- G06F2207/4818—Threshold devices
- G06F2207/4824—Neural networks
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- Software Systems (AREA)
- General Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Life Sciences & Earth Sciences (AREA)
- Health & Medical Sciences (AREA)
- Biophysics (AREA)
- Biomedical Technology (AREA)
- Computing Systems (AREA)
- Evolutionary Computation (AREA)
- Molecular Biology (AREA)
- Mathematical Physics (AREA)
- General Health & Medical Sciences (AREA)
- Data Mining & Analysis (AREA)
- Artificial Intelligence (AREA)
- Computational Linguistics (AREA)
- Neurology (AREA)
- Pure & Applied Mathematics (AREA)
- Mathematical Analysis (AREA)
- Computational Mathematics (AREA)
- Mathematical Optimization (AREA)
- Multimedia (AREA)
- Image Processing (AREA)
- Image Generation (AREA)
Abstract
一个实施例提供了用于执行机器学习操作的计算装置，该装置包括：解码单元，用于将单个指令解码成经解码的指令，该经解码的指令指定包括输入值和与神经网络相关联的量化权重值在内的多个操作数；算术逻辑单元，该算术逻辑单元包括桶形移位器、加法器和累加器寄存器，其中为了执行经解码的指令，桶形移位器将输入值移位量化的权重值以生成经移位的输入值，并且加法器将经移位的输入值加到被存储在累加器寄存器中的值，并更新被存储在累加器寄存器中的值。
Description
技术领域
实施例总体上涉及数据处理，且更具体地涉及经由通用图形处理单 元进行的数据处理。
背景技术
当前的并行图形数据处理包括被开发用于对图形数据执行特定操 作的系统和方法，这些特定操作如例如线性内插、曲面细分、栅格化、纹理映 射、深度测试等。传统上，图形处理器使用固定功能计算单元来处理图形数据； 然而，最近，图形处理器的多个部分已变得可编程，从而使得这样的处理器能 够支持用于处理顶点和片段数据的更广泛种类的操作。
为进一步提高性能，图形处理器通常实施处理技术(比如，流水线 操作)，这些处理技术试图贯穿图形流水线的不同部分来并行处理尽可能多的 图形数据。具有单指令多线程(SIMT)架构的并行图形处理器被设计成最大 化图形流水线中的并行处理量。在SIMT架构中，多组并行线程试图尽可能经 常地一起同步执行程序指令，以提高处理效率。用于SIMT架构的软件和硬件 的一般性概述可以在以下两者中找到：Shane Cook的CUDA编程(CUDA Programming)，第3章，第37-51页(2013年)；和/或Nicholas Wilt的CUDA 手册(GPU编程的综合指南(A Comprehensive Guide to GPU Programming))， 章节2.6.2到3.1.2(2013年6月)。
附图说明
为使得可以详细地理解本发明的特征，可通过参考实施例来具有对 本发明的更具体的描述，在附图中展示了这些实施例中的一些。然而，应注意 的是，附图仅展示典型的实施例，且因此将不被视为限制所有实施例的范围。
图1是展示了被配置成实现本文所述的实施例的一个或多个方 面的计算机系统的框图；
图2A至图2D展示了根据实施例的并行处理器部件；
图3A至图3B是根据实施例的图形多处理器的框图；
图4A至图4F展示了其中多个GPU通信地耦合至多个多核处理 器的示例性架构；
图5展示了根据实施例的图形处理流水线；
图6展示了根据实施例的机器学习软件堆叠；
图7展示了根据实施例的高度并行的通用图形处理单元；
图8展示了根据实施例的多GPU计算系统；
图9A至图9B展示了示例性深度神经网络的层；
图10展示了示例性递归神经网络；
图11展示了深度神经网络的训练和部署；
图12是展示分布式学习的框图；
图13展示了适合于使用训练模型执行推断的示例性推断用芯片上 系统(SOC)；
图14示出了根据实施例的算术逻辑单元；
图15示出了根据实施例的用于执行融合桶形(barrel)移位累加 的在ALU内的逻辑；
图16是根据实施例的用于融合桶形移位累加指令的逻辑的流程 图；
图17示出了根据实施例的具有N位特征的二进制加权神经网络 的计算；
图18示出了根据实施例的用于执行融合的N位乘1位乘法累加 操作的在ALU内的逻辑；
图19示出根据实施例的示例性乘法器；
图20示出了根据实施例的用于融合桶形移位累加指令的逻辑的 流程图；
图21示出了根据实施例的用于执行融合的XNOR和总体(population)计数操作的逻辑；
图22是根据实施例的处理系统的框图。
图23是根据实施例的处理器的框图；
图24是根据实施例的图形处理器的框图；
图25是根据一些实施例的图形处理器的图形处理引擎的框图；
图26是由附加实施例提供的图形处理器的框图；
图27展示了线程执行逻辑，所述线程执行逻辑包括在一些实施例 中采用的处理元件阵列；
图28是展示了根据一些实施例的图形处理器指令格式的框图；
图29是根据另一个实施例的图形处理器的框图；
图30A至图30B展示了根据一些实施例的图形处理器命令格式和 命令序列；
图31展示了根据一些实施例的数据处理系统的示例性图形软件架 构；
图32是展示了根据实施例的IP核开发系统的框图；
图33是展示了根据实施例的示例性芯片上系统集成电路的框图；
图34是展示了附加的示例性图形处理器的框图；以及
图35是展示了根据实施例的芯片上系统集成电路的附加示例性图 形处理器的框图。
具体实施方式
在一些实施例中，图形处理单元(GPU)被可通信地耦合到主机/ 处理器核以加速图形操作、机器学习操作、模式分析操作、以及各种通用GPU (GPGPU)功能。GPU可通过总线或另一互连(例如，诸如PCIe或NVLink 之类的高速互连)被可通信地耦合到主机处理器/核。在其他实施例中，GPU 可被集成在与核相同的封装或芯片上，并通过内部处理器总线/互连(即，在封 装或芯片的内部)被可通信地耦合到核。不管GPU被连接的方式，处理器核可以以工作描述符中所包含的命令/指令的序列的形式将工作分配给GPU。GPU随后使用专用电路/逻辑以用于高效地处理这些命令/指令。
在以下描述中，阐述了很多特定细节来提供更全面的理解。然而， 将对本领域技术人员显而易见的是，没有这些特定细节中的一个或多个，也可 实践本文中所描述的实施例。在其他实例中，未描述公知的特征以避免使本实 施例的细节变得模糊。
系统概述
图1是展示了被配置成实现本文所述的实施例的一个或多个方面 的计算机系统100的框图。计算系统100包括处理子系统101，所述处理子系 统具有一个或多个处理器102和系统存储器104，所述一个或多个处理器和所 述系统存储器经由互连路径进行通信，所述互连路径可以包括存储器中枢105。 存储器中枢105可以是芯片组部件内的单独的部件，也可以集成在一个或多个 处理器102内。存储器中枢105经由通信链路106与I/O子系统111耦合。I/O 子系统111包括I/O中枢107，所述I/O中枢可以使得计算系统100能够从一 个或多个输入设备108接收输入。另外，I/O中枢107可以使得显示控制器(所 述显示控制器可以被包括在一个或多个处理器102中)能够向一个或多个显示 设备110A提供输出。在一个实施例中，与I/O中枢107耦合的一个或多个显 示设备110A可以包括本地显示设备、内部显示设备或嵌入式显示设备。
在一个实施例中，处理子系统101包括一个或多个并行处理器112， 所述一个或多个并行处理器经由总线或其他通信链路113耦合至存储器中枢 105。通信链路113可以是任意数量的基于标准的通信链路技术或协议(诸如 但不限于PCI Express)中的一个，也可以是供应方特定的通信接口或通信结构。 在一个实施例中，一个或多个并行处理器112形成以计算为中心的并行或向量 处理系统，所述系统包括大量处理核和/或处理集群诸如集成众核(MIC)处理 器。在一个实施例中，一个或多个并行处理器112形成图形处理子系统，所述 图形处理子系统可以向经由I/O中枢107耦合的一个或多个显示设备110A中 的一个输出像素。一个或多个并行处理器112还可以包括显示控制器和显示接 口(未示出)以实现到一个或多个显示设备110B的直接连接。
在I/O子系统111内，系统存储单元114可以连接至I/O中枢107 来为计算系统100提供存储机制。I/O开关116可以用于提供接口机制以实现 I/O中枢107和可以集成到平台中的其他部件诸如网络适配器118和/或无线网 络适配器119以及可以经由一个或多个插入式设备120添加的各种其他设备之 间的连接。网络适配器118可以是以太网适配器或另一种有线网络适配器。无 线网络适配器119可以包括Wi-Fi、蓝牙、近场通信(NFC)或包括一个或多 个无线电装置的其他网络设备中的一个或多个。
计算系统100可以包括未明确示出的其他部件，这些部件包括USB 或其他端口连接件、光存储驱动器、视频捕获设备等，也可以连接至I/O中枢 107。图1中将各种部件互连的通信路径可以使用任何合适的协议诸如基于PCI (外围部件互连)的协议(例如，PCI-Express)，或(多个)任何其他总线或 点对点通信接口和/或协议诸如NV-Link高速互连或本领域中已知的互连协议 来实现。
在一个实施例中，一个或多个并行处理器112并入有为进行图形和 视频处理而优化的电路，包括例如视频输出电路，并且所述电路构成图形处理 单元(GPU)。在另一个实施例中，一个或多个并行处理器112并入有为进行 通用处理而优化的电路，同时保留了本文更详细描述的基础计算架构。在又一 个实施例中，计算系统100的各部件可以与一个或多个其他系统元件集成在单 个集成电路上。例如，一个或多个并行处理器112、存储器中枢105、(多个) 处理器102和I/O中枢107可以集成到芯片上系统(SoC)集成电路中。可替 代地，计算系统100的各部件可以集成到单个封装中以形成封装中系统(SIP) 配置。在其他实施例中，计算系统100的各部件的至少一部分可以集成到多芯 片模块(MCM)中，所述多芯片模块可以与其他多芯片模块互连成模块化计 算系统。
应当理解，本文所示的计算系统100是例示性的并且变型和修改是 可能的。连接拓扑可以根据需要进行修改，所述连接拓扑包括桥的数量和安排、 (多个)处理器102的数量和(多个)并行处理器112的数量。例如，在一些 实施例中，系统存储器104直接而不是通过桥连接至(多个)处理器102，而 其他设备经由存储器中枢105和(多个)处理器102与系统存储器104进行通 信。在其他替代性拓扑中，(多个)并行处理器112连接至I/O中枢107或直接连接至一个或多个处理器102中的一个，而不是连接至存储器中枢105。在 其他实施例中，I/O中枢107和存储器中枢105可以集成到单个芯片中。一些 实施例可以包括经由多个插座附接的(多个)处理器102的两个或更多个组， 这两个或更多个组可以与(多个)并行处理器112的两个或更多个实例耦合。
本文示出的一些特定部件是可选的并且可能不被包括在计算系统 100的所有实现中。例如，可以支持任意数量的插入式卡或外围装置，或者可 以省去一些部件。此外，一些架构可以使用不同的术语来描述与图1所示类似 的部件。例如，在一些架构中，存储器中枢105可以被称为北桥，而I/O中枢 107可以被称为南桥。
图2A展示了根据实施例的并行处理器200。并行处理器200的各 种部件可以使用诸如可编程处理器、专用集成电路(ASIC)或现场可编程门阵 列(FPGA)的一个或多个集成电路设备来实现。根据实施例，所展示的并行 处理器200是图1所示的一个或多个并行处理器112的变体。
在一个实施例中，并行处理器200包括并行处理单元202。所述并 行处理单元包括I/O单元204，所述I/O单元实现与其他设备包括并行处理单 元202的其他实例的通信。I/O单元204可以直接连接至其他设备。在一个实 施例中，I/O单元204经由诸如存储器中枢105的中枢或开关接口的使用来与 其他设备连接。存储器中枢105与I/O单元204之间的连接形成通信链路113。 在并行处理单元202内，I/O单元204与主机接口206和存储器交叉开关216连接，其中主机接口206接收涉及执行处理操作的命令，并且存储器交叉开关 216接收涉及执行存储器操作的命令。
当主机接口206经由I/O单元204接收命令缓冲时，主机接口206 可以将用于执行那些命令的工作操作引导至前端208。在一个实施例中，前端 208与调度器210耦合，所述调度器被配置成将命令或其他工作项目分布至处 理集群阵列212。在一个实施例中，调度器210确保处理集群阵列212被正确 配置，并且在将任务分布至处理集群阵列212中的处理集群之前处于有效状态。 在一个实施例中，经由在微控制器上执行的固件逻辑来实现调度器210。经微 控制器实现的调度器210可配置成在粗粒度和细粒度下执行复杂的调度和工作分布操作，从而使得能够快速抢占和上下文切换在处理阵列212上执行的线程。 在一个实施例中，主机软件可以经由多个图形处理门铃机制中的一者来证明用 于在处理阵列212上调度的工作负荷。然后，这些工作负荷可以由调度器微控 制器内的调度器210逻辑跨越处理阵列212自动地分布。
处理集群阵列212可以包括多达“N”个处理集群(例如，集群214A， 集群214B，一直到集群214N)。处理集群阵列212的每个集群214A至214N 均可执行大量并发线程。调度器210可以使用各种调度和/或工作分发算法来向 处理集群阵列212的集群214A至214N分配工作，这些算法可以依据每种类 型的程序或计算引起的工作负荷而变化。调度可以由调度器210动态地处置， 或者可以在编译被配置成由处理集群阵列212执行的程序逻辑的过程中由编译 器逻辑部分地协助。在一个实施例中，处理集群阵列212的不同集群214A至 214N可以被分配用于处理不同类型的程序或用于执行不同类型的计算。
处理集群阵列212可以被配置成执行各种类型的并行处理操作。 在一个实施例中，处理集群阵列212被配置成执行通用并行计算操作。例如， 处理集群阵列212可以包括用于执行处理任务包括视频和/或音频数据的过滤， 执行建模操作包括物理操作，以及执行数据变换的逻辑。
在一个实施例中，处理集群阵列212被配置成执行并行图形处理操 作。在其中并行处理器200被配置成执行图形处理操作的实施例中，处理集群 阵列212可以包括用于支持此类图形处理操作的执行的附加逻辑，包括但不限 于用于执行纹理操作的纹理采样逻辑以及曲面细分逻辑和其他顶点处理逻辑。 另外，处理集群阵列212可以被配置成执行与图形处理相关的着色器程序，诸 如但不限于顶点着色器、曲面细分着色器、几何着色器和像素着色器。并行处 理单元202可以经由I/O单元204从系统存储器传递数据以进行处理。在处理 期间，可以在处理期间将经传递的数据存储到片上存储器(例如，并行处理器 存储器222)，然后写回到系统存储器。
在一个实施例中，当并行处理单元202用于执行图形处理时，调度 器210可以被配置成将处理工作负荷分成大致相等大小的任务，以更好地使得 图形处理操作能够分发到处理集群阵列212的多个集群214A至214N。在一些 实施例中，处理集群阵列212的各部分可以被配置成执行不同类型的处理。例 如，第一部分可以被配置成执行顶点着色和拓扑生成，第二部分可以被配置成 执行曲面细分和几何着色，第三部分可以被配置成执行像素着色或其他屏幕空 间操作，以产生渲染的图像进行显示。由集群214A至214N中的一个或多个产生的中间数据可以存储在缓冲器中以允许中间数据在集群214A至214N之 间传输以用于进一步处理。
在操作期间，处理集群阵列212可以接收将经由调度器210执行的 处理任务，所述调度器从前端208接收定义处理任务的命令。对于图形处理操 作，处理任务可以包括要处理的数据例如表面(补片(patch))数据、图元数 据、顶点数据和/或像素数据以及定义如何处理数据的状态参数和命令(例如， 要执行哪个程序)的索引。调度器210可以被配置成获取对应于任务的索引或 者可以从前端208接收索引。前端208可以被配置成确保处理集群阵列212在 由传入命令缓冲器(例如，批处理缓冲器、入栈缓冲器等)指定的工作负荷被 发起之前被配置成有效状态。
并行处理单元202的一个或多个实例中的每一个均可与并行处理 器存储器222耦合。并行处理器存储器222可以经由存储器交叉开关216来访 问，所述存储器交叉开关可以从处理集群阵列212以及I/O单元204接收存储 器请求。存储器交叉开关216可以经由存储器接口218访问并行处理器存储器 222。存储器接口218可以包括多个分区单元(例如，分区单元220A，分区单 元220B，一直到分区单元220N)，这些分区单元可以各自耦合至并行处理器 存储器222的一部分(例如，存储器单元)。在一个实现中，分区单元220A 至220N的数量被配置成等于存储器单元的数量，使得第一分区单元220A具 有对应的第一存储器单元224A，第二分区单元220B具有对应的存储器单元 224B，以及第N分区单元220N具有对应的第N存储器单元224N。在其他实 施例中，分区单元220A至220N的数量可能不等于存储器设备的数量。
在各种实施例中，存储器单元224A至224N可以包括各种类型的 存储器设备，包括动态随机存取存储器(DRAM)或图形随机存取存储器，诸 如同步图形随机存取存储器(SGRAM)，包括图形双倍数据速率(GDDR) 存储器。在一个实施例中，存储器单元224A至224N还可以包括3D堆叠式存 储器，包括但不限于高带宽存储器(HBM)。本领域技术人员将会理解，存储 器单元224A至224N的具体实现可以变化，并且可以由各种常规设计之一进 行选择。诸如帧缓冲器或纹理映射的渲染目标可存储在存储器单元224A至 224N上，从而允许分区单元220A至220N并行地写入每个渲染目标的各部分， 以高效地使用并行处理器存储器222的可用带宽。在一些实施例中，为了支持 利用系统存储器连同本地高速缓存存储器的统一存储器设计，可以将并行处理 器存储器222的本地实例排除在外。
在一个实施例中，处理集群阵列212的集群214A至214N中的任 一个可以处理将写入并行处理器存储器222内的存储器单元224A至224N中 的任一个的数据。存储器交叉开关216可以被配置成将每个集群214A至214N 的输出传递到任何分区单元220A至220N或另一个集群214A至214N，这可 以对所述输出执行附加处理操作。每个集群214A至214N均可通过存储器交 叉开关216与存储器接口218进行通信以针对各种外部存储器设备进行读取或写入操作。在一个实施例中，存储器交叉开关216可连接至存储器接口218以 与I/O单元204通信，并且可连接至并行处理器存储器222的本地实例，从而 使得不同处理集群214A至214N内的处理单元能够与系统存储器或对于并行 处理单元202并非本地的其他存储器进行通信。在一个实施例中，存储器交叉 开关216可以使用虚拟信道来分离集群214A至214N与分区单元220A至220N 之间的业务流。
虽然并行处理单元202的单个实例展示为在并行处理器200内，但 并行处理单元202的任意数量的实例也可以被包括在内。例如，可以在单个插 入式卡上提供并行处理单元202的多个实例，或者可以使多个插入式卡互连。 即使不同实例具有不同的处理核数量、不同的本地并行处理器存储量和/或其他 配置差异，并行处理单元202的不同实例也可以被配置成交互操作。例如，以 及在一个实施例中，并行处理单元202的一些实例可以包括相对于其他实例的 较高精度的浮点单元。并入有并行处理单元202或并行处理器200的一个或多 个实例的系统可以以各种配置和形状因数来实现，包括但不限于台式计算机、 膝上型计算机或手持式个人计算机、服务器、工作站、游戏控制台和/或嵌入式 系统。
图2B是根据实施例的分区单元220的框图。在一个实施例中，分 区单元220是图2A的分区单元220A至220N中的一者的实例。如所展示，分 区单元220包括L2高速缓存221、帧缓冲器接口225和ROP 226(栅格操作 单元)。L2高速缓存221是读/写高速缓存，其被配置成执行负荷并存储从存 储器交叉开关216和ROP 226接收的操作。由L2高速缓存221将读未命中和 紧急回写请求输出至帧缓冲器接口225以供处理。也可以经由帧缓冲器接口 225将更新发送至帧缓冲器以供处理。在一个实施例中，帧缓冲器接口225与 并行处理器存储器中的存储器单元(比如，图2的存储器单元224A至224N (例如，在并行处理器存储器222内))之一接口连接。
在图形应用中，ROP 226是处理单元，其执行栅格操作(比如，模 板印刷(stencil)、z测试、混色等等)。然后，ROP 226输出被存储在图形存 储器中的已处理图形数据。在一些实施例中，ROP 226包括压缩逻辑，所述压 缩逻辑用于压缩被写入至存储器的深度或颜色数据并解压缩从存储器读取的 深度或颜色数据。压缩逻辑可以是使用多种压缩算法中的一种或多种的无损压 缩逻辑。由ROP 226执行的压缩的类型可以基于待压缩的数据的统计特性而变 化。例如，在一个实施例中，逐图块地对深度和颜色数据执行Δ色彩压缩。
在一些实施例中，ROP 226被包括在每个处理集群(例如，图2 的集群214A至214N)内而不是分区单元220内。在这个实施例中，通过存储 器交叉开关216而不是像素片段数据来传输对像素数据的读取和写入请求。经 处理图形数据可以显示在显示设备诸如图1的一个或多个显示设备110中的一 个上，由(多个)处理器102路由以用于进一步处理，或者由图2A的并行处 理器200内的处理实体中的一个路由以用于进一步处理。
图2C是根据实施例的并行处理单元内的处理集群214的框图。在 一个实施例中，处理集群是图2的处理集群214A至214N中的一个的实例。 处理集群214可以被配置成并行地执行多个线程，其中术语“线程”是指在特 定输入数据集上执行的特定程序的实例。在一些实施例中，使用单指令多数据 (SIMD)指令发布技术来支持大量线程的并行执行，而无需提供多个独立的 指令单元。在其他实施例中，使用单指令多线程(SIMT)技术来使用被配置成向处理集群的每一个内的一组处理引擎发出指令的公共指令单元来支持大 量大致同步线程的并行执行。与所有处理引擎通常执行相同指令的SIMD执行 机制不同，SIMT执行允许不同线程更容易地遵循穿过给定线程程序的发散执 行路径。本领域技术人员将会理解，SIMD处理机制表示SIMT处理机制的功 能子集。
处理集群214的操作可以经由向SIMT并行处理器分发处理任务的 流水线管理器232来控制。流水线管理器232从图2的调度器210接收指令并 且经由图形多处理器234和/或纹理单元236来管理那些指令的执行。所展示的 图形多处理器234是SIMT并行处理器的示例性实例。然而，不同架构的各种 类型的SIMT并行处理器可以被包括在处理集群214内。图形多处理器234的 一个或多个实例可以被包括在处理集群214内。图形多处理器234可以处理数 据，并且数据交叉开关240可以用于将经处理数据分配到包括其他着色单元的 多个可能目的地中的一个。流水线管理器232可以通过为将经由数据交叉开关 240分发的数据指定目的地来促进经处理数据的分发。
处理集群214内的每个图形多处理器234均可包括相同的功能执行 逻辑组(例如，算术逻辑单元、加载存储单元等)。功能执行逻辑可以通过流 水线方式进行配置，其中可以在完成先前的指令之前发出新的指令。功能执行 逻辑支持各种运算，包括整数和浮点算数、比较运算、布尔运算、位移位和各 种代数函数的计算。在一个实施例中，可以利用相同的功能单元硬件来执行不 同的操作，并且可以存在功能单元的任意组合。
传输到处理集群214的指令构成线程。在一组并行处理引擎上执行 的一组线程是线程组。线程组在不同的输入数据上执行相同的程序。线程组内 的每个线程均可被分配到图形多处理器234内的不同处理引擎。线程组可以包 括比图形多处理器234内的处理引擎的数量更少的线程。当线程组包括比处理 引擎的数量更少的线程时，处理引擎中的一个或多个处理引擎可能在处理所述 线程组的周期期间空闲。线程组还可以包括比图形多处理器234内的处理引擎 的数量更多的线程。当线程组包括比图形多处理器234内的处理引擎的数量更 多的线程时，可以在连续的时钟周期上执行处理。在一个实施例中，可以在图 形多处理器234上同时执行多个线程组。
在一个实施例中，图形多处理器234包括用于执行加载和存储操作 的内部高速缓存存储器。在一个实施例中，图形多处理器234可以放弃内部高 速缓存而是在处理集群214内使用高速缓存存储器(例如，L1高速缓存308)。 每个图形多处理器234还可以访问在所有处理集群214之间共享的分区单元 (例如，图2的分区单元220A至220N)内的L2高速缓存，并且可以用于在 线程之间传递数据。图形多处理器234还可以访问片外全局存储器，所述片外 全局存储器可以包括本地并行处理器存储器和/或系统存储器中的一个或多个。 并行处理单元202外部的任何存储器可以用作全局存储器。其中处理集群214 包括图形多处理器234的多个实例的实施例可以共享可以在L1高速缓存308 中存储的公共指令和数据。
每个处理集群214均可包括被配置成将虚拟地址映射到物理地址 的MMU 245(存储器管理单元)。在其他实施例中，MMU 245中的一个或多 个实例可以驻留在图2的存储器接口218内。MMU 245包括用于将虚拟地址 映射到图块(tile)的物理地址和可选地高速缓存行索引的一组页表条目(PTE)。 MMU 245可以包括可以驻留在图形多处理器234或L1高速缓存或处理集群 214内的地址转换后备缓冲器(TLB)或高速缓存。对物理地址进行处理以分 发表面数据访问局部性以实现分区单元之间的高效请求交错。可以使用高速缓 存行索引来确定对高速缓存行的请求是命中还是未命中。
在图形和计算应用中，处理集群214可以被配置成使得每个图形多 处理器234均耦合至纹理单元236以执行纹理映射操作，例如确定纹理样本位 置、读取纹理数据和过滤纹理数据。纹理数据是从内部纹理L1高速缓存(未 示出)或者在一些实施例中从图形多处理器234内的L1高速缓存读取，并且 是根据需要从L2高速缓存、本地并行处理器存储器或系统存储器获取。每个 图形多处理器234向数据交叉开关240输出经处理任务以向另一个处理集群 214提供经处理任务以用于进一步处理或经由存储器交叉开关216在L2高速 缓存、本地并行处理器存储器或系统存储器中存储经处理任务。preROP 242(预 先栅格操作单元)被配置成从图形多处理器234接收数据，将数据引导到ROP 单元，这些ROP单元可以如本文所述的那样用分区单元(例如，图2的分区 单元220A至220N)定位。preROP 242单元可以对颜色混合进行优化、组织 像素颜色数据并执行地址转换。
应当理解，本文所述的核架构是例示性的并且变型和修改是可能的。 例如图形多处理器234、纹理单元236、preROP 242等任意数量的处理单元可 以被包括在处理集群214内。此外，虽然仅示出一个处理集群214，但如本文 所述的并行处理单元可以包括处理集群214的任意数量的实例。在一个实施例 中，每个处理集群214均可被配置成使用单独的和不同的处理单元、L1高速 缓存等来独立于其他处理集群214而操作。
图2D示出了根据一个实施例的图形多处理器234。在这样的实施 例中，图形多处理器234与处理集群214的流水线管理器232耦合。图形多处 理器234具有执行流水线，所述执行流水线包括但不限于指令高速缓存252、 指令单元254、地址映射单元256、寄存器堆258、一个或多个通用图形处理单 元(GPGPU)核262和一个或多个加载/存储单元266。GPGPU核262和加载 /存储单元266经由存储器和高速缓存互连268与高速缓存存储器272和共享存 储器270耦合。
在一个实施例中，指令高速缓存252从流水线管理器232接收要执 行的指令流。将这些指令高速缓存在指令高速缓存252中并分派用于由指令单 元254执行。指令单元254可以将指令作为线程组(例如，经线)进行分派， 线程组的每个线程均被分配到GPGPU核262内的不同执行单元。指令可以通 过在统一地址空间内指定地址来访问本地、共享或全局地址空间中的任一个。 地址映射单元256可以用于将统一地址空间中的地址转换成可由加载/存储单 元266访问的不同存储器地址。
寄存器堆258为图形多处理器234的功能单元提供一组寄存器。寄 存器堆258为连接至图形多处理器234的功能单元(例如，GPGPU核262、加 载/存储单元266)的数据路径的操作数提供临时存储。在一个实施例中，寄存 器堆258在功能单元中的每一个之间进行划分，使得每个功能单元均被分配寄 存器文件258的专用部分。在一个实施例中，寄存器堆258在正由图形多处理 器234执行的不同经线之间进行划分。
GPGPU核262可以各自包括用于执行图形多处理器234的指令的 浮点单元(FPU)和/或整数算数逻辑单元(ALU)。根据实施例，GPGPU核 262的架构可以类似，也可以不同。例如，以及在一个实施例中，GPGPU核 262的第一部分包括单精度FPU和整数ALU，而GPGPU核的第二部分包括双 精度FPU。在一个实施例中，FPU可以实现IEEE 754-2008浮点算数标准或启 用可变精度浮点算数。另外，图形多处理器234还可以包括用于执行诸如复制 矩形或像素混合操作的特定功能的一个或多个固定功能或特殊功能单元。在一 个实施例中，GPGPU核中的一个或多个还可以包含固定或特殊功能逻辑。
在一个实施例中，GPGPU核262包括能够对多组数据执行单指令 的SIMD逻辑。在一个实施例中，GPGPU核262可以物理地执行SIMD4、SIMD8 和SIMD16指令，并且逻辑地执行SIMD1、SIMD2和SIMD32指令。GPGPU 核的所述SIMD指令可以由着色器编译器在编译时间生成，或在执行针对单程 序多数据(SPMD)或SIMT架构被写入并编译的程序时自动地生成。可以经 由单SIMD指令来执行被配置成用于SIMT执行模型的程序的多个线程。例如 且在一个实施例中，可以经由单个SIMD8逻辑单元来并行执行八个SIMT线 程，这八个SIMT线程执行相同或类似的操作。
存储器和高速缓存互连268是互连网络，所述互连网络将图形多处 理器234的功能单元中的每一个连接至寄存器堆258和共享存储器270。在一 个实施例中，存储器和高速缓存互连268是允许加载/存储单元266在共享存储 器270与寄存器堆258之间实现加载和存储操作的交叉开关互连。寄存器堆258 可以以与GPGPU核262相同的频率操作，因此GPGPU核262与寄存器堆258 之间的数据传递具有非常低的等待时间。共享存储器270可以用于实现在图形 多处理器234内的功能单元上执行的线程之间的通信。例如，高速缓存存储器272可以用作数据高速缓存，以高速缓存在功能单元与纹理单元236之间通信 的纹理数据。共享存储器270也可以用作经高速缓存的受管理的程序。除了在 高速缓存存储器272内存储的经自动高速缓存的数据之外，在GPGPU核262 上执行的线程还可以在共享存储器内以编程方式存储数据。
图3A至图3B示出了根据实施例的附加图形多处理器。所展示的 图形多处理器325、350是图2C的图形多处理器234的变体。所展示的图形多 处理器325、350可以被配置成能够同时执行大量执行线程的流式多处理器 (SM)。
图3A展示了根据附加实施例的图形多处理器325。图形多处理器 325包括相对于图2D的图形多处理器234的执行资源单元的多个附加实例。 例如，图形多处理器325可以包括指令单元332A至332B、寄存器堆334A至 334B和(多个)纹理单元344A至344B的多个实例。图形多处理器325还包 括多组图形或计算执行单元(例如，GPGPU核336A至336B、GPGPU核337A 至337B、GPGPU核338A至338B)和多组加载/存储单元340A至340B。在 一个实施例中，执行资源单元具有公共指令高速缓存330、纹理和/或数据高速 缓存存储器342和共享存储器346。
各种部件可以经由互连组构327通信。在一个实施例中，互连组构 327包括一个或多个交叉开关以实现在图形多处理器325的各部件之间的通信。 在一个实施例中，互连组构327是单独的、高速网络组构层，图形多处理器325 的每个部件堆叠在其上。图形多处理器325的部件经由互连组构327与远程部 件通信。例如，GPGPU核336A至336B、337A至337B以及3378A至338B 可以各自经由互连组构327与共享存储器346通信。互连组构327可以仲裁图 形多处理器325内的通信以确保部件之间公平的带宽分配。
图3B展示了根据附加实施例的图形多处理器350。如图2D和图 3A所示，图形处理器包括多组执行资源356A至356D，其中每组执行资源均 包括多个指令单元、寄存器堆、GPGPU核和加载存储单元。执行资源356A至 356D可以与(多个)纹理单元360A至360D一起工作以进行纹理操作，同时 共享指令高速缓存354和共享存储器362。在一个实施例中，执行资源356A 至356D可以共享指令高速缓存354和共享存储器362以及纹理和/或数据高速 缓存存储器358A至358B的多个实例。各种部件可以经由与图3A的互连结构 327类似的互连结构352进行通信。
本领域的技术人员将理解，图1、图2A至图2D和图3A至图3B 中所述的架构是描述性的，而不限制本发明的实施例的范围。因此，本文所述 的技术可以在任何适当配置的处理单元上实现，包括但不限于：一个或多个移 动应用处理器；一个或多个台式计算机或服务器中央处理单元(CPU)，包括 多核CPU；一个或多个并行处理单元诸如图2的并行处理单元202；以及一个 或多个图形处理器或专用处理单元，而不脱离本文所述的实施例的范围。
在一些实施例中，如本文所述的并行处理器或GPGPU通信地耦合 至主机/处理器核以加快图形操作、机器学习操作、模式分析操作和各种通用 GPU(GPGPU)功能。GPU可以通过总线或其他互连(例如，诸如PCIe或 NVLink的高速互连)通信地耦合至主机处理器/核。在其他实施例中，GPU可 以与核一样集成在相同的封装或芯片上并且通过内部处理器总线/互连(即，在 封装或芯片内部)通信地耦合至所述核。不管GPU连接的方式如何，处理器核都可以以工作描述符中包含的命令/指令序列的形式向GPU分配工作。然后， GPU使用专用电路/逻辑来高效地处理这些命令/指令。
用于GPU到主机处理器互连的技术
图4A展示了其中多个GPU 410至413通过高速链路440至443(例 如，总线、点对点互连等)通信地耦合至多个多核处理器405至406的示例性 架构。在一个实施例中，高速链路440至443支持4GB/s、30GB/s、80GB/s 或更高的通信吞吐量，这取决于实现。可以使用各种互连协议，包括但不限于 PCIe 4.0或5.0和NVLink 2.0。然而，本发明的基本原理不限于任何特定的通 信协议或吞吐量。
此外，在一个实施例中，GPU 410至413中的两个或更多个通过高 速链路444至445互连，这可以使用与用于高速链路440至443的协议/链路相 同或不同的协议/链路来实现。类似地，多核处理器405至406中的两个或更多 个可以通过高速链路433连接，所述高速链路可以是以20GB/s、30GB/s、 120GB/s或更高的速度运行的对称多处理器(SMP)总线。可替代地，图4A 中所示的各种系统部件之间的所有通信均可使用相同的协议/链路(例如，通过公共互连结构)来完成。然而，如所提及的，本发明的基本原理不限于任何特 定类型的互连技术。
在一个实施例中，每个多核处理器405至406分别经由存储器互连 430至431通信地耦合至处理器存储器401至402，并且每个GPU 410至413 分别通过GPU存储器互连450至453通信地耦合至GPU存储器420至423。 存储器互连430至431和450至453可以利用相同或不同的存储器访问技术。 以示例而不是限制的方式，处理器存储器401至402和GPU存储器420至423 可以是诸如动态随机存取存储器(DRAM)(包括堆叠式DRAM)、图形DDR SDRAM(GDDR)(例如，GDDR5、GDDR6)或高带宽存储器(HBM)的 易失性存储器，和/或可以是诸如3DXPoint或Nano-Ram的非易失性存储器。 在一个实施例中，存储器的某个部分可以是易失性存储器，而另一个部分可以 是非易失性存储器(例如，使用两级存储器(2LM)层级结构)。
如下所述，尽管各种处理器405至406和GPU 410至413均可分 别物理地耦合至特定存储器401至402、420至423，但可以实现统一存储器架 构，其中相同的虚拟系统地址空间(也称为“有效地址”空间)分发在所有各 种物理存储器中。例如，处理器存储器401至402可以各自包括64GB的系统 存储器地址空间，并且GPU存储器420至423可以各自包括32GB的系统存 储器地址空间(导致在所述示例中产生总共256GB的可寻址存储空间)。
图4B展示了根据一个实施例的多核处理器407与图形加速模块 446之间的互连的附加细节。图形加速模块446可以包括集成在经由高速链路 440耦合至处理器407的线卡上的一个或多个GPU芯片。可替代地，图形加速 模块446可以与处理器407一样集成在相同的封装或芯片上。
所展示的处理器407包括多个核460A至460D，这些核各自具有 转换后备缓冲器461A至461D和一个或多个高速缓存462A至462D。这些核 可以包括用于执行指令和处理未展示的数据以避免模糊本发明的基本原理的 各种其他部件(例如，指令获取单元、分支预测单元、解码器、执行单元、重 排序缓冲器等)。高速缓存462A至462D可以包括1级(L1)和2级(L2) 高速缓存。此外，一个或多个共享高速缓存426可以被包括在高速缓存层级结 构中并由各组核460A至460D共享。例如，处理器407的一个实施例包括24 个核，这些核各自具有它自己的L1高速缓存、12个共享L2高速缓存和12个 共享L3高速缓存。在这个实施例中，L2高速缓存和L3高速缓存中的一个由 两个相邻核共享。处理器407和图形加速器集成模块446与系统存储器441连 接，所述系统存储器可以包括处理器存储器401至402。
通过一致性总线464经由核间通信来为各种高速缓存462A至 462D、456和系统存储器441中存储的数据和指令保持一致性。例如，每个高 速缓存均可具有与其关联的高速缓存一致性逻辑/电路，以响应于所检测的对特 定高速缓存行的读取或写入而通过一致性总线464进行通信。在一个实现中， 通过一致性总线464实现高速缓存窥探协议以窥探高速缓存访问。本领域技术 人员可以很好理解高速缓存窥探/一致性技术，以避免模糊本发明的基本原理， 这里不再详细描述。
在一个实施例中，代理电路425将图形加速模块446通信地耦合至 一致性总线464，从而允许图形加速模块446作为核的对等体参与缓存一致性 协议。具体地讲，接口435通过高速链路440(例如，PCIe总线、NVLink等) 向代理电路425提供连接性，并且接口437将图形加速模块446连接至链路440。
在一个实现中，加速器集成电路436代表图形加速模块446的多个 图形处理引擎431、432、43N提供高速缓存管理、存储器访问、上下文管理和 中断管理服务。图形处理引擎431、432、43N可以各自包括单独的图形处理单 元(GPU)。可替代地，图形处理引擎431、432、43N可以在GPU内包括不 同类型的图形处理引擎诸如图形执行单元、媒体处理引擎(例如，视频编码器 /解码器)、采样器和块图像传输引擎。换句话讲，图形加速模块可以是具有多个图形处理引擎431、432、43N的GPU，或图形处理引擎431至432、43N可 以是集成在公共包、线卡或芯片上的单独GPU。
在一个实施例中，加速器集成电路436包括存储器管理单元(MMU) 439，所述存储器管理单元用于执行诸如虚拟到物理存储器转换(也称为有 效到实际存储器转换)的各种存储器管理功能和用于访问系统存储器441 的存储器访问协议。MMU 439还可以包括用于高速缓存虚拟/有效到物理/ 实际地址转换的转换后备缓冲器(TLB)(未示出)。在一个实施例中，加 速器集成电路436包括获取单元491以用于获取限定要被执行的操作的命 令、指令、工作描述符等。在一个实现中，高速缓存438存储用于由图形 处理引擎431至432N高效访问的命令和数据。在一个实施例中，使高速缓 存438和图形存储器433至434N中存储的数据与核高速缓存462A至462D、 456和系统存储器411保持一致。如所提及的，这可以经由代理电路425 来完成，所述代理电路代表高速缓存438和存储器433至434N参与高速缓 存一致性机制(例如，向高速缓存438发送与处理器高速缓存462A至462D、 456上的高速缓存行的修改/访问相关的更新并从高速缓存438接收更新)。
一组寄存器449存储由图形处理引擎431至432、43N执行的线程 的上下文数据，并且上下文管理电路448管理线程上下文。例如，上下文管理 电路448可以执行保存和恢复操作以在上下文切换期间保存和恢复各种线程的 上下文(例如，其中第一线程被保存并且第二线程被存储，使得第二线程可以 由图形处理引擎执行)。例如，在上下文切换时，上下文管理电路448可以将 当前寄存器值存储到存储器中的指定区域(例如，由上下文指针标识)。所述 上下文管理电路可以在返回上下文时恢复寄存器值。在一个实施例中，中断管理电路447接收并处理从系统设备所接收的中断。
在一个实现中，由MMU 439将来自图形处理引擎431的虚拟/有效 地址转换为系统存储器411中的实际/物理地址。加速器集成电路436的一个实 施例支持多个(例如，4个、8个、16个)图形加速器模块446和/或其他加速 器设备。图形加速器模块446可以专用于在处理器407上执行的单个应用，或 者可以在多个应用之间共享。在一个实施例中，呈现虚拟图形执行环境，其中 图形处理引擎431至432、43N的资源与多个应用或虚拟机(VM)共享。资源可以被细分为基于与VM和/或应用相关联的处理要求和优先级而分配给不 同的VM和/或应用的“分片”。
因此，加速器集成电路充当图形加速模块446的系统的桥，并提供 地址转换和系统存储器高速缓存服务。此外，加速器集成电路436可以为主机 处理器提供虚拟化设施以管理图形处理引擎、中断和存储器管理的虚拟化。
由于图形处理引擎431至432、43N的硬件资源显式地地映射到由 主机处理器407看到的实际地址空间，因此任何主处理器都可以使用有效地址 值来为这些资源直接寻址。在一个实施例中，加速器集成电路436的一个功能 是图形处理引擎431至432、43N的物理分离，使得它们作为独立单元出现在 系统上。
如所提及的，在所展示的实施例中，一个或多个图形存储器433 至434、43M分别耦合至图形处理引擎431至432、43N中的每一个。图形存 储器433至434、43M存储正由图形处理引擎431至432、43N中的每一个处 理的指令和数据。图形存储器433至434，43M可以是诸如DRAM(包括堆叠 式DRAM)、GDDR存储器(例如，GDDR5、GDDR6)或HBM的易失性存 储器，和/或可以是诸如3D XPoint或Nano-Ram的非易失性存储器。
在一个实施例中，为了减少链路440上的数据流量，使用偏置技术 来确保图形存储器433至434、43M中存储的数据是图形处理引擎431至432、 43N最频繁使用，并且核460A至460D优选不使用(至少不频繁使用)的数 据。类似地，偏置机制试图使核(并且优选地不是图形处理引擎431至432、 43N)所需的数据保持在核和系统存储器411的高速缓存462A至462D、456 内。
图4C展示了其中加速器集成电路436集成在处理器407内 的另一个实施例。在这个实施例中，图形处理引擎431至432、43N经由接口 437和接口435来直接通过高速链路440与加速器集成电路436进行通信(这 也可以利用任何形式的总线或接口协议)。加速器集成电路436可以执行与关 于图4B所描述的操作相同的操作，但考虑到其与一致性总线462和高速缓存 462A至462D、426紧密接近，可能以较高的吞吐量进行操作。
一个实施例支持不同的编程模型，包括专用进程编程模型 (不具有图形加速模块虚拟化)和共享编程模型(具有虚拟化)。共享编程模 型可以包括由加速器集成电路436控制的编程模型和由图形加速模块446控制 的编程模型。
在专用进程模型的一个实施例中，图形处理引擎431至432、 43N在单个操作系统下专用于单个应用或进程。单个应用可以将其他应用请求 集中到图形引擎431至432、43N，从而在VM/分区内提供虚拟化。
在专用进程编程模型中，图形处理引擎431至432、43N可 以由多个VM/应用分区共享。共享模型需要系统管理程序，所述系统管理程序 用于将图形处理引擎431至432、43N虚拟化，以允许由每个操作系统进行访 问。对于没有管理程序的单分区系统，图形处理引擎431至432、43N由操作 系统拥有。在这两种情况下，操作系统都可以将图形处理引擎431至432、43N 虚拟化以提供对每个进程或应用的访问。
对于共享编程模型，图形加速模块446或单独图形处理引擎 431至432、43N使用进程句柄来选择进程要素。在一个实施例中，进程要素 被存储在系统存储器411中并且可使用本文所述的有效地址到实际地址转换技 术来寻址。所述进程句柄可以是在向图形处理引擎431至432、43N注册它的 上下文(即，调用系统软件以向进程要素链表添加进程要素)时向主机进程提 供特定于实现的值。所述进程句柄的低16位可以是进程要素链表内的进程要 素的偏移量。
图4D展示了示例性加速器集成分片490。如本文所用，“分 片”包括加速器集成电路436的处理资源的指定部分。系统存储器411内的应 用有效地址空间482存储进程要素483。在一个实施例中，进程要素483响应 于来自在处理器407上执行的应用480的GPU调用481而被存储。进程要素 483包含相应应用480的处理状态。进程要素483中包含的工作描述符(WD) 484可以是应用所请求的单个作业，或者可以包含指向作业队列的指针。在后 一种情况下，WD 484是指向应用地址空间482中的作业请求队列的指针。
图形加速模块446和/或单独图形处理引擎431至432、43N 可以由系统中的全部或部分进程共享。本发明的实施例包括用于建立处理状态 并向图形加速模块446发送WD 484以在虚拟环境中开始作业的基础结构。
在一个实现中，专用进程编程模型是特定于具体实施的。在 这个模型中，单个进程拥有图形加速模块446或单独的图形处理引擎431。由 于图形加速模块446由单个进程拥有，因此管理程序初始化加速器集成电路 436以获得所属分区，并且操作系统在图形加速模块446被分配时初始化加速 器集成电路436以获取所属进程。
在操作中，加速器集成分片490中的WD获取单元491获取 下一个WD 484，所述WD包括将由图形加速模块446的图形处理引擎之一进 行的工作的指示。如图所示，来自WD 484的数据可以被存储在寄存器449中 并由MMU 439、中断管理电路447和/或上下文管理电路446使用。例如，MMU 439的一个实施例包括用于访问OS虚拟地址空间485内的段/页表486的段/ 页步行(walk)电路。中断管理电路447可以处理从图形加速模块446所接收 的中断事件492。当执行图形操作时，由图形处理引擎431至432、43N生成 的有效地址493由MMU 439转换为实际地址。
在一个实施例中，针对每个图形处理引擎431至432、43N 和/或图形加速模块446复制同一组寄存器449，并且可以由管理程序或操作系 统初始化这一组寄存器。这些复制的寄存器中的每一个均可被包括在加速器集 成分片490中。表1中示出了可以由管理程序初始化的示例性寄存器。
表1-管理程序初始化寄存器
| 1 | 分片控制寄存器 |
| 2 | 实际地址(RA)调度进程区域指针 |
| 3 | 授权掩码覆盖(override)寄存器 |
| 4 | 中断向量表条目偏移 |
| 5 | 中断向量表条目极限 |
| 6 | 状态寄存器 |
| 7 | 逻辑分区ID |
| 8 | 实际地址(RA)管理程序加速器利用记录指针 |
| 9 | 存储描述寄存器 |
表2中示出了可以由操作系统初始化的示例性寄存器。
表2-操作系统初始化寄存器
| 1 | 进程和线程标识 |
| 2 | 有效地址(EA)上下文保存/恢复指针 |
| 3 | 虚拟地址(RA)加速器利用记录指针 |
| 4 | 虚拟地址(RA)存储段表指针 |
| 5 | 授权掩码 |
| 6 | 工作描述符 |
在一个实施例中，每个WD 484均特定于特定图形加速模块 446和/或图形处理引擎431至432、43N。所述WD包含图形处理引擎431至 432、43N完成其工作所需的所有信息，或者所述WD可以是指向应用已经建 立了要完成的工作命令队列的存储器位置的指针。
图4E展示了共享模型的一个实施例的附加细节。所述实施 例包括其中存储了进程要素列表499的管理程序实际地址空间498。管理程序 实际地址空间498可经由管理程序496来访问，所述管理程序将操作系统495 的图形加速模块引擎虚拟化。
共享编程模型允许来自系统中的全部或部分分区的全部或 部分进程使用图形加速模块446。有两种编程模型，其中图形加速模块446由 多个进程和分区共享：时间分片共享和图形直接共享。
在这个模型中，系统管理程序496拥有图形加速模块446并 且使其功能对所有操作系统495可用。为使图形加速模块446支持系统管理程 序496的虚拟化，图形加速模块446可遵守以下要求：1)应用作业请求必须 是自主的(即，不需要维持作业之间的状态)，或者图形加速模块446必须提 供上下文保存和恢复机制。2)图形加速模块446保证在指定时间量内完成应 用作业请求，包括任何转换错误，或者图形加速模块446提供抢占作业处理的能力。3)当以直接共享编程模型操作时，必须保证进程中图形加速模块446 的公平性。
在一个实施例中，对于共享模型，需要应用480来利用图形 加速模块446类型、工作描述符(WD)、授权掩码寄存器(AMR)值以及上 下文保存/恢复区域指针(CSRP)来进行操作系统495系统调用。图形加速模 块446类型描述了系统调用的目标加速功能。图形加速模块446类型可以是特 定于系统的值。所述WD专门针对图形加速模块446来格式化，并且可以呈以 下形式：图形加速模块446命令；指向用户定义结构的有效地址指针；指向命 令队列的有效地址指针；或用于描述将由图形加速模块446进行的工作的任何 其他数据结构。在一个实施例中，AMR值是用于当前进程的AMR状态。传 递给操作系统的值与设置AMR的应用类似。如果加速器集成电路436和图形 加速模块446的实现不支持用户授权掩码覆盖寄存器(UAMOR)，则操作系 统可以在管理程序调用中传递AMR之前向AMR值应用当前UAMOR值。在将AMR置于进程要素483之前，管理程序496可以可选地应用当前授权掩码 覆盖寄存器(AMOR)值。在一个实施例中，CSRP是包含应用地址空间482 中供图形加速模块446保存和恢复上下文状态的区域的有效地址的寄存器449 中的一个。如果不需要在作业之间保存状态或当作业被抢占时，这个指针是可 选的。所述上下文保存/恢复区域可以是插接的系统存储器。
在接收到系统调用时，操作系统495可以验证应用480已注 册并被授权使用图形加速模块446。操作系统495然后利用表3中所示的信息 来调用管理程序496。
表3-操作系统对管理程序的调用参数
| 1 | 工作描述符(WD) |
| 2 | 授权掩码寄存器(AMR)值(可能已掩蔽) |
| 3 | 有效地址(EA)上下文保存/恢复区域指针(CSRP) |
| 4 | 进程ID(PID)和可选的线程ID(TID) |
| 5 | 虚拟地址(VA)加速器利用记录指针(AURP) |
| 6 | 存储段表指针(SSTP)的虚拟地址 |
| 7 | 逻辑中断服务号(LISN) |
在接收到管理程序调用时，管理程序496可以验证操作系统 495已注册并被授权使用图形加速模块446。管理程序496然后将进程要素483 针对对应图形加速模块446类型放入进程要素链表中。进程要素可以包含表4 中所示的信息。
表4-进程要素信息
| 1 | 工作描述符(WD) |
| 2 | 授权掩码寄存器(AMR)值(可能已掩蔽) |
| 3 | 有效地址(EA)上下文保存/恢复区域指针(CSRP) |
| 4 | 进程ID(PID)和可选的线程ID(TID) |
| 5 | 虚拟地址(VA)加速器利用记录指针(AURP) |
| 6 | 存储段表指针(SSTP)的虚拟地址 |
| 7 | 逻辑中断服务号(LISN) |
| 8 | 中断向量表，从管理程序调用参数导出 |
| 9 | 状态寄存器(SR)值 |
| 10 | 逻辑分区ID(LPID) |
| 11 | 实际地址(RA)管理程序加速器利用记录指针 |
| 12 | 存储描述符寄存器(SDR) |
在一个实施例中，管理程序将多个加速器集成分片490的寄 存器449初始化。
如图4F所展示，本发明的一个实施例采用可经由用于访问 物理处理器存储器401至402和GPU存储器420至423的公共虚拟存储器地 址空间来寻址的统一存储器。在这个实现中，在GPU 410至413上执行的操作 利用相同的虚拟/有效存储器地址空间来访问处理器存储器401至402，反之亦 然，由此简化可编程性。在一个实施例中，将虚拟/有效地址空间的第一部分分 配给处理器存储器401，将第二部分分配给第二处理器存储器402，将第三部分分配给GPU存储器420，以此类推。整个虚拟/有效存储器空间(有时称为 有效地址空间)由此分布在处理器存储器401至402和GPU存储器420至423 中的每一个上，从而允许任何处理器或GPU访问具有映射到所述存储器的虚 拟地址的任何物理存储器。
在一个实施例中，MMU 439A至439E中的一个或多个内的 偏置/一致性管理电路494A至494E确保了主机处理器(例如，405)与GPU 410 至413的高速缓存之间的高速缓存一致性，并且实现了指示其中应当存储某些 类型的数据的物理存储器的偏置技术。尽管在图4F中展示了偏置/一致性管理 电路494A至494E的多个实例，但偏置/一致性电路也可以在一个或多个主机 处理器405的MMU内和/或在加速器集成电路436内实现。
一个实施例允许将GPU附接的存储器420至423映射为系 统存储器的一部分，并使用共享虚拟存储器(SVM)技术进行访问，但不会遭 受与全系统高速缓存一致性相关的典型性能缺陷。GPU附接的存储器420至 423作为系统存储器来访问的能力不会造成繁重的高速缓存一致性开销，这为 GPU卸载提供了有利的操作环境。这种安排允许主机处理器405软件设置操作 数并访问计算结果，而不具有传统I/O DMA数据拷贝的开销。这些传统拷贝 涉及驱动器调用、中断和存储器映射I/O(MMIO)访问，这些访问相对于简 单内存访问来说都是低效的。同时，在不具有高速缓存一致性开销的情况下访 问GPU附接存储器420至423的能力对于卸载计算的执行时间可能是关键的。 例如，在具有大量流式写入存储器业务的情况下，高速缓存一致性开销可以显 著降低由GPU 410至413看到的有效写入带宽。操作数设置的效率、结果访问 的效率以及GPU计算的效率都在确定GPU卸载的有效性方面发挥着重要作用。
在一个实现中，GPU偏置与主机处理器偏置之间的选择由偏 置跟踪器数据结构驱动。例如，可以使用偏置表，所述偏置表可以是每个GPU 附接存储器页包括1或2个位的页粒度结构(即，以存储器页的粒度来控制)。 偏置表可以在一个或多个GPU附接存储器420至423的被盗存储器范围内实 现，在GPU 410至413中具有或不具有偏置高速缓存(例如，以高速缓存频繁 /最近使用的偏置表的条目)。可替代地，整个偏置表均可保持在GPU内。
在一个实现中，在实际访问GPU存储器之前访问与对GPU 附接存储器420至423的每次访问相关联的偏置表条目，从而使得以下操作。 首先，将来自GPU 410至413的在GPU偏置中发现其页的本地请求直接转发 到对应的GPU存储器420至423。将来自GPU的在主机偏置中发现其页的本 地请求转发给处理器405(例如，如上所述通过高速链路)。在一个实施例中， 来自处理器405的在主机处理器偏置中发现所请求的页的请求完成了像正常存 储器读取那样的请求。可替代地，可以将针对GPU偏置页的请求转发给GPU 410至413。如果GPU当前未使用所述页，则GPU可以将所述页转换为主机 处理器偏置。
页的偏置状态可以通过基于软件的机制、基于硬件辅助软件 的机制，或者对于一组有限的情况，基于仅硬件的机制来改变。
一种用于改变偏置状态的机制采用API调用(例如OpenCL)， 所述API调用继而调用GPU设备驱动器，所述驱动器继而向GPU发送消息(或 将命令描述符入队)，从而引导所述GPU改变偏置状态，并且对于某些转换， 在主机中执行高速缓存转储清除操作。所述高速缓存转储清除操作是从主机处 理器405偏置到GPU偏置的转换所必需的，而对于相反转换则不是必需的。
在一个实施例中，通过暂时呈现主机处理器405不可高速缓 存的GPU偏置页来保持缓存一致性。为了访问这些页，处理器405可以请求 来自GPU 410的访问，GPU可以依据实现立即授权访问也可以不授权访问。 因此，为了减少处理器405与GPU 410之间的通信，有利的是确保GPU偏置 页是GPU所需但不是主机处理器405所需的页，反之亦然。
图形处理流水线
图5展示了根据实施例的图形处理流水线500。在一个实施 例中，图形处理器可以实现所展示的图形处理流水线500。所述图形处理器可 以被包括在如本文所述的并行处理子系统诸如图2的并行处理器200内，在一 个实施例中，所述并行处理器是图1的(多个)并行处理器112的变体。如本 文所述，各种并行处理系统可以经由并行处理单元(例如，图2的并行处理单 元202)的一个或多个实例来实现图形处理流水线500。例如，着色器单元(例如，图3的图形多处理器234)可以被配置成执行顶点处理单元504、曲面细 分控制处理单元508、曲面细分评估处理单元512、几何处理单元516和片段/ 像素处理单元524中的一个或多个的功能。数据组装器502，图元组装器506、 514、518，曲面细分单元510，栅格器522和栅格操作单元526的功能还可以 由处理集群(例如，图3的处理集群214)内的其他处理引擎和对应的分区单 元(例如，图2的分区单元220A至220N)执行。图形处理流水线500还可以 使用一个或多个功能的专用处理单元来实现。在一个实施例中，图形处理流水 线500的一个或多个部分可以由通用处理器(例如，CPU)内的并行处理逻辑 执行。在一个实施例中，图形处理流水线500的一个或多个部分可经由存储器 接口528访问片上存储器(例如，如图2所示的并行处理器存储器222)，所 述存储器接口可以是图2的存储器接口218的实例。
在一个实施例中，数据组装器502是收集表面和图元的顶点 数据的处理单元。数据组装器502然后向顶点处理单元504输出包括顶点属性 的顶点数据。顶点处理单元504是可编程执行单元，所述可编程执行单元执行 顶点着色器程序，从而照明和变换如顶点着色器程序所指定的顶点数据。顶点 处理单元504读取高速缓存、本地或系统存储器中存储的用于处理顶点数据的 数据，并且可以编程为将顶点数据从基于对象的坐标表示变换为世界空间坐标 空间或归一化设备坐标空间。
图元组装器506的第一实例从顶点处理单元50接收顶点属 性。图元组装器506根据需要读取所存储的顶点属性并构造图形图元以由曲面 细分控制处理单元508进行处理。图形图元包括如各种图形处理应用编程接口 (API)所支持的三角形、线段、点、补片等等。
曲面细分控制处理单元508将输入顶点视为几何补片的控制 点。这些控制点从来自补片的输入表示(例如，补片的基础)变换为适用于由 曲面细分评估处理单元512进行表面评估的表示。曲面细分控制处理单元508 还可以计算几何补片的边缘的曲面细分因子。曲面细分因子适用于单个边缘， 并量化与边缘相关的依赖于视图的细节等级。曲面细分单元510被配置成接收 补片的边缘的曲面细分因子并将补片细分为多个几何图元诸如线、三角形或四 边形图元，所述多个几何图元被传输到曲面细分评估处理单元512。曲面细分 评估处理单元512对细分的补片的参数化坐标进行操作以生成与几何图元相关 的每个顶点的表面表示和顶点属性。
图元组装器514的第二实例从曲面细分评估处理单元512接 收顶点属性，根据需要读取所存储的顶点属性，并构造图形图元以由几何处理 单元516处理。几何处理单元516是可编程执行单元，所述可编程执行单元执 行几何着色器程序，以变换如几何着色器程序所指定的从图元组装器514所接 收的图形图元。在一个实施例中，几何处理单元516被编程为将图形图元细分 为一个或多个新的图形图元并且计算用于将新的图形图元栅格化的参数。
在一些实施例中，几何处理单元516可以添加或删除几何流 中的元素。几何处理单元516向图元组装器518输出指定新图形图元的参数和 顶点。图元组装器518从几何处理单元516接收参数和顶点，并构建图形图元 以由视口缩放、拣选和剪辑单元520进行处理。几何处理单元516读取并行处 理器存储器或系统存储器中存储的数据以用于处理几何数据。视口缩放、拣选 和剪辑单元520执行剪辑、拣选和视口缩放，并向栅格器522输出经处理的图 形图元。
栅格器522可以执行深度拣选和其他基于深度的优化。栅格器522 还对新图形图元执行扫描转换以生成段并向段/像素处理单元524输出这些段 和关联的覆盖数据。片段/像素处理单元524是被配置成执行片段着色器程序或 像素着色器程序的可编程执行单元。片段/像素处理单元524变换从栅格器522 所接收的片段或像素，如片段或像素着色器程序所指定的。例如，片段/像素处 理单元524可以被编程为执行包括但不限于纹理映射、着色、混合、纹理校正 和透视校正的操作，以产生输出到栅格操作单元526的着色片段或像素。片段 /像素处理单元524可以读取并行处理器存储器或系统存储器中存储的数据，以 在处理片段数据时使用。片段或像素着色器程序可以被配置成依据针对处理单 元进行配置的采样速率以样本、像素、图块或其他粒度着色。
栅格操作单元526是执行包括但不限于模板印刷、z测试、 混合等栅格操作的处理单元，并且将像素数据作为经处理图形数据输出以存储 在图形存储器中(例如，图2中的并行处理器存储器222，和/或如图1中的系 统存储器104，以在一个或多个显示设备110上显示或者由一个或多个处理器 102或(多个)并行处理器112中的一个进一步处理。在一些实施例中，栅格 操作单元526被配置成压缩写入存储器的z或颜色数据，并解压缩从存储器读取的z或颜色数据。
机器学习概述
机器学习算法是可以基于一组数据来学习的算法。机器学习 算法的实施例可以被设计成对数据集内的高阶抽象进行建模。例如，图像识别 算法可以用于确定给定的输入属于若干种类别中的哪一种；回归算法可以在给 定输入的情况下输出数值；并且模式识别算法可以用于生成翻译文本或执行文 本至语音和/或语音识别。
一种示例类型的机器学习算法是神经网络。存在许多类型的 神经网络；一种简单类型的神经网络是前馈网络。可将前馈网络实现为无环图， 其中节点布置在层中。通常，前馈网络拓扑包括输入层和输出层，输入层和输 出层通过至少一个隐藏层分开。隐藏层将由输入层接收到的输入变换为对在输 出层中生成输出有用的表示。网络节点经由边缘全连接至相邻层中的节点，但 每个层内的节点之间不存在边缘。在前馈网络的输入层的节点处接收的数据经 由激活函数被传播(即，“前馈”)至输出层的节点，所述激活函数基于系数(“权重”)来计算网络中的每个连续层的节点的状态，所述系数分别与连接 这些层的边缘中的每一个相关联。取决于由执行的算法所表示的特定模型，来 自神经网络算法的输出可以采用各种形式。
在可以使用机器学习算法来对具体问题进行建模之前，使用 训练数据集来训练所述算法。训练神经网络涉及：选择网络拓扑；使用表示被 网络建模的问题的一组训练数据；以及调节权重，直到网络模型针对训练数据 集的所有实例表现为具有最小误差。例如，在用于神经网络的监督式学习训练 过程期间，将由网络响应于表示训练数据集中的实例的输入所产生的输出与所 述实例的“正确”的已标记输出相比较；计算表示所述输出与已标记输出之间 的差异的误差信号；以及当将误差信号向后传播穿过网络的层时，调节与所述 连接相关联的权重以最小化所述误差。当从训练数据集的实例中生成的每个输 出的误差被最小化时，网络被视为“已经过训练”。
机器学习算法的准确度会受到用于训练所述算法的数据集 的质量的很大影响。训练过程可以是计算密集型的，并且在常规通用处理器上 可能需要大量的时间。因此，使用并行处理硬件来训练许多类型的机器学习算 法。这对于优化神经网络的训练是特别有用的，因为在调节神经网络中的系数 时执行的计算本身自然地适于并行实现方式。具体地，许多机器学习算法和软 件应用已被适配成在通用图形处理装置内使用并行处理硬件。
图6是机器学习软件堆叠600的广义图。机器学习应用602 可以被配置成使用训练数据集来训练神经网络或使用已训练的深度神经网络 来实现机器智能。机器学习应用602可以包括神经网络和/或专用软件的训练和 推断功能，所述功能可以用于在部署之前训练神经网络。机器学习应用602可 以实现任何类型的机器智能，包括但不限于：图像识别、映射和定位、自主导 航、语音合成、医学成像或语言翻译。
可以经由机器学习框架604来实现针对机器学习应用602的 硬件加速。机器学习框架604可以提供机器学习图元(primitive)库。机器学 习图元是机器学习算法通常执行的基本操作。在没有机器学习框架604的情况 下，将需要机器学习算法的开发者创建和优化与机器学习算法相关联的主要计 算逻辑，然后在开发出新的并行处理器时重新优化所述计算逻辑。相反，机器 学习应用可以被配置成使用由机器学习框架604提供的图元来执行必要的计算。 示例性图元包括张量卷积、激活函数和池化，它们是在训练卷积神经网络(CNN) 时执行的计算操作。机器学习框架604还可以提供图元以用于实现由许多机器 学习算法执行的基本线性代数子程序，比如矩阵和向量运算。
机器学习框架604可以处理从机器学习应用602接收的输入 数据，并生成至计算框架606的适当输入。计算框架606可以使提供给GPGPU 驱动器608的底层指令抽象化，以使得机器学习框架604能够经由GPGPU硬 件610来利用硬件加速而无需机器学习框架604非常熟悉GPGPU硬件610的 架构。另外，计算框架606可以跨越多种类型和各代GPGPU硬件610来实现 针对机器学习框架604的硬件加速。
GPGPU机器学习加速
图7展示根据实施例的高度并行的通用图形处理单元700。 在一个实施例中，通用处理单元(GPGPU)700可以被配置成在处理与训练深 度神经网络相关联的这种类型的计算工作负荷中特别高效。另外，GPGPU 700 可以直接链接至GPGPU的其他实例以用于创建多GPU集群，从而改进特别深 的神经网络的训练速度。
GPGPU 700包括主机接口702以用于实现与主机处理器的连 接。在一个实施例中，主机接口702是PCI Express接口。然而，主机接口还 可以是供应方特定的通信接口或通信组构。GPGPU 700从主机处理器接收命令， 并使用全局调度器704以将与那些命令相关联的执行线程分布至一组计算集群 706A至706H。计算集群706A至706H共享高速缓存存储器708。高速缓存存 储器708可以充当计算集群706A至706H内的高速缓存存储器中的高级高速 缓存。
GPGPU 700包括存储器714A至714B，所述存储器经由一组 存储器控制器712A至712B与计算集群706A至H耦合。在各种实施例中， 存储器714A至714B可以包括各种类型的存储器装置，包括动态随机存取存 储器(DRAM)或图形随机存取存储器(比如，同步图形随机存取存储器 (SGRAM)，包括图形双数据速率(GDDR)存储器)，并且还可包括3D堆 叠式存储器，包括但不限于高带宽存储器(HBM)。
在一个实施例中，每个计算集群706A至706H包括一组图形 多处理器，比如图4A的图形多处理器400。计算集群的图形多处理器包括多 种类型的整数和浮点逻辑单元，这些单元可以在一系列精度(包括适合于机器 学习计算的精度)下执行计算操作。例如且在一个实施例中，计算集群706A 至H中的每一者的浮点单元的至少一个子集可以被配置成执行16位或32位浮 点运算，而浮点单元的一不同子集可以被配置成执行64位浮点运算。
GPGPU 700的多个实例可以被配置成作为计算集群来操作。 由计算集群用于同步和数据交换的通信机制跨实施例变化。在一个实施例中， GPGPU 700的多个实例通过主机接口702来通信。在一个实施例中，GPGPU 700包括使GPGPU 700与GPU链路710耦合的I/O中枢709，所述GPU链路 实现至GPGPU的其他实例的直接连接。在一个实施例中，GPU链路710耦合 至专用GPU-GPU桥，所述GPU-GPU桥实现GPGPU 700的多个实例之间的通 信和同步。在一个实施例中，GPU链路710与高速互连耦合，以用于将数据传 输和接收至其他GPGPU或并行处理器。在一个实施例中，GPGPU 700的多个 实例位于单独的数据处理系统中并且经由网络装置来通信，所述网络装置可经 由主机接口702来访问。在一个实施例中，除主机接口702之外或作为主机接 口的替代例，GPU链路710也可以被配置成使得能够连接至主机处理器。
虽然GPGPU 700的所展示配置可以被配置成训练神经网络， 但是一个实施例提供了GPGPU 700的替代性配置，其可以被配置成用于部署 在高性能或低功率推断用平台内。在推断配置中，GPGPU 700包括相对于训练 配置更少的计算集群706A至H。另外，与存储器714A至714B相关联的存储 器技术可在推断和训练配置之间有所不同。在一个实施例中，GPGPU 700的推 断配置可以支持推断特定的指令。例如，推断配置可以提供对一个或多个8位 整数点积指令的支持，这些指令通常在用于已部署神经网络的推断操作期间使 用。
图8展示根据实施例的多GPU计算系统800。多GPU计算 系统800可以包括处理器802，所述处理器经由主机接口开关804耦合至多个 GPGPU 806A至D。在一个实施例中，主机接口开关804是将处理器802耦合 至PCI Express总线的PCI Express开关装置，处理器802可以通过所述PCI Express总线与这组GPGPU 806A至D通信。多个GPGPU 806A至806D中的每一个可以是图7的GPGPU 700的实例。GPGPU 806A至D可以经由一组高 速点对点GPU-GPU链路816互连。高速GPU-GPU链路可以经由专用GPU链 路(比如，如图7中的GPU链路710)连接至GPGPU 806A至806D中的每一 个。P2P GPU链路816使得GPGPU 806A至D中的每一个之间能够直接通信， 而无需通过主机接口总线(处理器802连接至所述主机接口总线)来通信。在GPU-GPU业务针对P2P GPU链路的情况下，主机接口总线仍然可用于系统存 储器访问或与多GPU计算系统800的其他实例通信(例如，经由一个或多个 网络装置)。虽然在所展示的实施例中GPGPU 806A至D经由主机接口开关 804连接至处理器802，但是在一个实施例中，处理器802包括对P2P GPU链 路816的直接支持并且可以直接连接至GPGPU 806A至806D。
机器学习神经网络实现方式
由本文描述的实施例提供的计算架构可以被配置成执行特 别适合于训练和部署用于机器学习的神经网络的这些类型的并行处理。可以将 神经网络一般化为具有图表关系的函数的网络。如本领域中众所周知的，存在 机器学习中所使用的多种类型的神经网络实现方式。一种示例性类型的神经网 络是如先前描述的前馈网络。
第二种示例性类型的神经网络是卷积神经网络(CNN)。CNN 是用于处理具有已知的、网格状拓扑的数据(比如，图像数据)的专用前馈神 经网络。因此，CNN通常用于计算机视觉和图像识别应用，但它们也可用于 其他类型的模式识别，比如语音和语言处理。CNN输入层中的节点被组织为 一组“滤波器”(受视网膜中发现的感受野(receptive field)启发的特征检测 器)，并且每一组滤波器的输出被传播至网络的连续层中的节点。用于CNN 的计算包括将卷积数学运算应用于每个滤波器以产生所述滤波器的输出。卷积 是由两个函数执行以产生第三个函数的一种专门的数学运算，所述第三个函数 是两个原始函数中的一个的修改版本。在卷积网络术语中，关于卷积的第一个 函数可以被称为输入，而第二个函数可以被称为卷积核。输出可被称为特征图。 例如，至卷积层的输入可以是多维数据阵列，其定义输入图像的各种颜色分量。 卷积核可以是多维参数阵列，其中通过针对神经网络的训练过程来适配所述参 数。
递归神经网络(RNN)是一类前馈神经网络，其包括层之间 的反馈连接。RNN使得能够通过跨神经网络的不同部分共享参数数据来对序 列数据进行建模。RNN的架构包括循环。这些循环表示变量的当前值在未来 的时间对其自身值的影响，因为来自RNN的输出数据的至少一部分被用作反 馈以用于处理序列中的后续输入。由于语言数据可被组成的可变本质，这个特 征使RNN变得对语言处理特别有用。
下文描述的图呈现了示例性前馈、CNN和RNN网络，以及 描述了用于分别训练和部署那些类型的网络中的每一种的通用过程。将理解， 这些描述就本文描述的任何特定实施例而论是示例性且非限制性的，并且一般 说来可以通常将所展示的概念应用于深度神经网络和机器学习技术。
上文描述的示例性神经网络可以用于执行深度学习。深度学 习是使用深度神经网络进行的机器学习。与仅包括单个隐藏层的浅层神经网络 相反，深度学习中使用的深度神经网络是由多个隐藏层组成的人工神经网络。 更具深度的神经网络通常训练起来更具计算密集性。然而，网络的附加隐藏层 实现了多步模式识别，所述多步模式识别相对于浅层机器学习技术导致减少的 输出误差。
深度学习中使用的深度神经网络通常包括前端网络以用于 执行耦合至表示数学模型的后端网络的特征识别，所述数学模型可以基于提供 给所述模型的特征表示来执行操作(例如，目标分类、语音识别等)。深度学 习使得能够执行机器学习，而无需针对所述模型执行手工特征工程。相反，深 度神经网络可以基于输入数据内的统计结构或相关性来学习特征。所学习的特 征可以提供给数学模型，所述数学模型可以将所检测的特征映射至输出。由网 络使用的数学模型通常专用于待执行的特定任务，并且不同的模型将用于执行不同的任务。
一旦将神经网络结构化，就可以将学习模型应用于网络以将 网络训练成执行特定任务。学习模型描述如何在模型内调节权重以减少网络的 输出误差。反向传播误差是一种用于训练神经网络的常用方法。向网络呈现输 入向量以供处理。使用损失函数将网络的输出与期望的输出相比较，并且为输 出层中的每个神经元计算误差值。然后，向后传播这些误差值，直到每个神经 元具有粗略地表示其对原始输出的贡献的相关联误差值。然后，网络可以使用 算法(比如，随机梯度下降算法)从那些误差中学习，以更新神经网络的权重。
图9A至B展示示例性卷积神经网络。图9A展示CNN内的 各个层。如图9A中所示，用于对图像处理进行建模的示例性CNN可以接收 输入902，所述输入描述输入图像的红、绿和蓝(RGB)分量。输入902可以 由多个卷积层(例如，卷积层904、卷积层906)处理。可选地，来自所述多 个卷积层的输出可由一组全连接层908处理。全连接层中的神经元具有至前一层中的所有激活函数的完全连接，如先前针对前馈网络所描述的。来自全连接 层908的输出可以用于从网络中生成输出结果。可以使用矩阵乘法而非卷积来 计算全连接层908内的激活函数。并非所有的CNN实现方式都使用全连接层 908。例如，在一些实现方式中，卷积层906可以生成CNN的输出。
卷积层被稀疏地连接，这不同于全连接层908中发现的传统 神经网络配置。传统神经网络层被全连接，使得每个输出单元与每个输入单元 相互作用。然而，卷积层被稀疏地连接，这是因为感受野的卷积的输出(而非 感受野中的每个节点的相应状态值)被输入至后续层的节点，如所展示。与卷 积层相关联的核执行卷积运算，所述卷积运算的输出被发送至下一个层。在卷 积层内执行的降维是使得CNN能够进行缩放以处理大图像的一个方面。
图9B展示在CNN的卷积层内的示例性计算阶段。可以在卷 积层914的三个阶段中处理至CNN的卷积层的输入912。这三个阶段可以包 括卷积阶段916、检测器阶段918和池化阶段920。然后，卷积层914可以将 数据输出至连续的卷积层。网络的最后一个卷积层可以生成输出特征图数据或 提供至全连接层的输入，例如以生成至CNN的输入的分类值。
在卷积阶段916中并行执行若干个卷积，以产生一组线性激 活函数。卷积阶段916可以包括仿射变换，所述仿射变换是可以被指定为线性 变换外加平移的任何变换。仿射变换包括旋转、平移、缩放和这些变换的组合。 卷积阶段计算连接至输入中特定区域的函数的输出(例如，神经元)，所述特 定区域可以被确定为与神经元相关联的本地区域。神经元计算神经元的权重与 本地输入(神经元连接至所述本地输入)中的区域之间的点积。来自卷积阶段 916的输出定义由卷积层914的连续阶段处理的一组线性激活函数。
线性激活函数可以由检测器阶段918处理。在检测器阶段918 中，每个线性激活函数由非线性激活函数处理。非线性激活函数增加整体网络 的非线性性质，而不影响卷积层的感受野。可使用若干种类型的非线性激活函 数。一个具体的类型是修正线性单元(ReLU)，其使用被定义为f(x)＝max(0,x) 的激活函数，使得激活函数被阈值化为零。
池化阶段920使用池化函数，所述池化函数用附近输出的概 括统计数值来代替卷积层906的输出。池化函数可以用于将平移不变性引入到 神经网络中，使得至输入的轻微平移不改变池化输出。本地平移的不变性在输 入数据的特征存在性比特征的精确位置更加重要的情况下可以是有用的。可以 在池化阶段920期间使用各种类型的池化函数，包括最大池化、平均池化和 L2范数池化。另外，一些CNN实现方式不包括池化阶段。相反，这样的实现 方式代用附加的卷积阶段，所述附加的卷积阶段相对于先前的卷积阶段具有增 大的步幅。
然后，来自卷积层914的输出可以由下一个层922处理。下 一个层922可以是附加的卷积层或是全连接层908中的一者。例如，图9A的 第一卷积层904可以输出至第二卷积层906，而第二卷积层可以输出至全连接 层908中的第一层。
图10展示了示例性递归神经网络1000。在递归神经网络 (RNN)中，网络的先前状态影响网络的当前状态的输出。可以使用各种各样 的函数以各种各样的方式来建立RNN。RNN的使用通常围绕使用数学模型以 基于先前的输入序列来预测未来。例如，RNN可用于执行统计语言建模以在 给定先前的字序列的情况下预测即将来临的字。可以将所展示的RNN1000描 述为具有以下各项：输入层1002，其接收输入向量；隐藏层1004，用于实现 递归函数；反馈机制1005，用于实现先前状态的‘存储器’；以及输出层1006， 用于输出结果。RNN1000基于时间步长来操作。经由反馈机制1005基于先前 的时间步长来影响RNN在给定的时间步长的状态。针对给定的时间步长，由 先前状态和在当前时间步长的输入来定义隐藏层1004的状态。在第一时间步 长的初始输入(x1)可以由隐藏层1004处理。第二输入(x2)可以由隐藏层1004使 用在处理初始输入(x1)期间所确定的状态信息来处理。可以将给定的状态计算 为st＝f(Uxt+Wst-1)，其中，U和W是参数矩阵。函数f通常为非线性，比如 双曲正切函数(Tanh)或修正函数f(x)＝max(0,x)的变体。然而，隐藏层1004 中使用的特定数学函数可以取决于RNN 1000的特定实现方式细节而变化。
除所描述的基本CNN和RNN网络之外，还可实现那些网络 的变化。一个示例RNN变体是长短期记忆(LSTM)RNN。LSTM RNN能够 学习对于处理更长的语言序列来说可有必要的长期依赖。CNN的变体是卷积 深度置信网络，所述卷积深度置信网络具有类似于CNN的结构并且以类似于 深度置信网络的方式受训练。深度置信网络(DBN)是由随机性(随机)变量的多个层组成的生成式神经网络。可以使用贪婪式无监督式学习来逐层训练 DBN。然后，DBN的学习权重可以用于通过确定用于神经网络的一组最佳初 始权重来提供预训练神经网络。
图11展示深度神经网络的训练和部署。一旦已针对任务将 给定的网络结构化，就使用训练数据集1102来训练神经网络。已开发出各种 训练框架1104以用于实现对训练过程的硬件加速。例如，图6的机器学习框 架604可被配置为训练框架604。训练框架604可以跟未训练的神经网络1106 挂钩，并且使得能够使用本文描述的并行处理资源来训练未训练的神经网以生 成已训练的神经网1108。
为了开始训练过程，可随机地或通过使用深度置信网络进行 预训练来选择初始权重。然后，以监督或无监督的方式来执行训练循环。
监督式学习是一种学习方法，其中将训练作为仲裁操作来执 行，比如当训练数据集1102包括输入(其与所述输入的期望输出成对)时， 或在训练数据集包括具有已知的输出的输入并且神经网络的输出被手动地分 级的情况下。网络处理输入，并且将所得输出与一组预期或期望的输出相比较。 然后，通过系统反向传播误差。训练框架1104可以进行调节，以调节控制未 训练的神经网络1106的权重。训练框架1104可以提供工具以用于监测未训练 的神经网络1106在多大程度上收敛于适合基于已知的输入数据生成正确的答 案的模型。当调节网络的权重以改善由神经网络生成的输出时，反复地出现训 练过程。训练过程可以继续，直到神经网络达到与已训练的神经网1108相关 联的统计上期望的准确度。然后，可以部署已训练的神经网络1108以实现任 何数量的机器学习操作。
无监督式学习是一种学习方法，其中网络试图使用未标记数 据来训练其自身。因此，针对无监督式学习，训练数据集1102将包括输入数 据而无任何关联的输出数据。未训练的神经网络1106可以学习未标记输入内 的分组，并且可以确定个别输入如何与整体数据集相关。无监督式训练可以用 于生成自组织映射，所述自组织映射是能够执行在数据降维中有用的操作的一 种类型的已训练神经网络1107。无监督式训练还可以用于执行异常检测，所述 异常检测允许识别输入数据集中偏离数据正常模式的数据点。
还可采用监督式和无监督式训练的变化。半监督式学习是一 项技术，其中训练数据集1102包括相同分布的已标记数据和未标记数据的混 合。增量学习是监督式学习的变体，其中连续地使用输入数据以用于进一步训 练模型。增量学习使得已训练的神经网络1108能够适配于新数据1112，而不 忘记在初始训练期间根植在网络内的知识。
不管是监督式还是无监督式，用于特别深的神经网络的训练 过程对于单个计算节点而言可能是过于计算密集的。可以使用计算节点的分布 式网络而非使用单个计算节点来加速训练过程。
图12是展示分布式学习的框图。分布式学习是训练模型， 其使用多个分布式计算节点来执行神经网络的监督式或无监督式训练。所述分 布式计算节点可以各自包括一个或多个主机处理器以及通用处理节点中的一 者或多者，比如如图700中的高度并行的通用图形处理单元700。如所展示， 分布式学习可以执行模型并行性1202、数据并行化1204或模型和数据并行化 1204的组合。
在模型并行性1202中，分布式系统中的不同计算节点可以 针对单个网络的不同部分执行训练计算。例如，可以由分布式系统的不同处理 节点来训练神经网络的每个层。模型并行性的益处包括能够缩放到特别大的模 型。分裂与神经网络的不同层相关联的计算使得能够训练超大神经网络，其中 所有层的权重将不纳入(fit into)单个计算节点的存储器中。在一些实例中， 模型并行性在执行大型神经网络的无监督式训练中可以是特别有用的。
在数据并行化1204中，分布式网络的不同节点具有模型的 完整实例，并且每个节点接收数据的不同部分。然后，组合来自不同节点的结 果。虽然用于数据并行化的不同方法是有可能的，但是数据并行训练方法都需 要一项组合结果并使每个节点之间的模型参数同步的技术。用于组合数据的示 例性方法包括参数求平均和基于更新的数据并行化。参数求平均训练在训练数 据的子集上的每个节点，并且将全局参数(例如，权重、偏差)设定至来自每 个节点的参数的平均值。参数求平均使用保持参数数据的中心参数服务器。基于更新的数据并行化类似于参数求平均，除了以下情况之外：传递模型的更新 而非将来自节点的参数传递到参数服务器。另外，可以以分散的方式执行基于 更新的数据并行化，其中更新被压缩并且在节点之间传递。
例如，可以在分布式系统中实现经组合的模型和数据并行化 1206，在所述分布式系统中，每个计算节点包括多个GPU。每个节点可以具有 模型的完整实例，其中每个节点内的单独GPU用于训练模型的不同部分。
分布式训练相对于单个机器上的训练具有增加的开销。然而， 本文描述的并行处理器和GPGPU可以各自实现各项技术以用于减少分布式训 练的开销，包括用于实现高带宽GPU-GPU数据传递和加速的远程数据同步的 技术。
示例性机器学习应用
可以应用机器学习以解决多项技术问题，包括但不限于计算 机视觉、自主驾驶和导航、语音识别以及语言处理。计算机视觉传统上已是机 器学习应用的最活跃研究领域之一。计算机视觉的应用范围为从重现人类视觉 能力(比如，识别人脸)到创建新类别的视觉能力。例如，计算机视觉应用可 以被配置成从视频中可见的物体中所诱导的振动来识别声波。并行处理器加速 的机器学习使得能够使用明显大于先前可行的训练数据集的训练数据集来训 练计算机视觉应用，并且使得能够使用低功率并行处理器来部署推断用系统。
并行处理器加速的机器学习具有自主驾驶应用，包括车道和 道路标志识别、障碍回避、导航和驾驶控制。加速的机器学习技术可以用于基 于数据集来训练驱动模型，所述数据集定义对特定训练输入的适当响应。本文 描述的并行处理器可以使得能够快速训练用于自主驾驶解决方案的日益复杂 的神经网络，并且使得能够将低功率推断用处理器部署在适合于集成到自主车 辆中的移动平台中。
并行处理器加速的深度神经网络已实现用于自动语音识别 (ASR)的机器学习方法。ASR包括创建在给定的输入声序列的情况下计算最 可能的语言序列的函数。使用深度神经网络的加速的机器学习已实现代替先前 用于ASR的隐马尔可夫模型(HMM)和高斯混合模型(GMM)。
并行处理器加速的机器学习还可以用于加速自然语言处理。 自动学习程序可以使用统计推断算法以产生对于误差的或不熟悉的输入具有 鲁棒性的模型。示例性自然语言处理器应用包括人类语言之间的自动机器翻译。
可以将用于机器学习的并行处理平台划分为训练平台和部 署平台。训练平台通常高度并行，并且包括优化以用于加速多GPU单节点训 练和多节点多GPU训练。适合于训练的示例性并行处理器包括图700的高度 并行的通用图形处理单元700和图800的多GPU计算系统800。相反，部署的 机器学习平台通常包括适合于用在比如相机、自主机器人和自主车辆的产品中 的低功率并行处理器。
图13展示适合于使用训练模型执行推断的示例性推断用芯 片上系统(SOC)1300。SOC 1300可以集成多个处理部件，包括媒体处理器 1302、视觉处理器1304、GPGPU 1306和多核处理器1308。SOC 1300可以另 外包括片上存储器1305，所述片上存储器可以实现可由所述处理部件中的每一 个访问的共享片上数据池。所述处理部件可以针对低功率操作被优化，以用于 使得能够部署至各种各样的机器学习平台(包括自主车辆和自主机器人)。例如，可以将SOC 1300的一种实现方式用作用于自主车辆的主控制系统的一部 分。在SOC1300被配置成用于自主车辆中的情况下，SOC被设计和配置成用 于符合部署管辖权的相关功能安全标准。
在操作期间，媒体处理器1302和视觉处理器1304可以一致 地工作以加速计算机视觉操作。媒体处理器1302可以使得能够对多个高分辨 率(例如，4K、8K)视频流进行低延迟解码。可以将已解码的视频流写入到 片上存储器1305中的缓冲器。然后，视觉处理器1304可以解析已解码的视频， 并且对已解码视频的帧执行初步处理操作以准备使用已训练的图像识别模型 来处理帧。例如，视觉处理器1304可以加速用于CNN(用于对高分辨率视频 数据执行图像识别)的卷积运算，而后端模型计算由GPGPU 1306执行。
多核处理器1308可以包括控制逻辑，以用于有助于数据传 递的排序和同步以及由媒体处理器1302和视觉处理器1304执行的共享存储器 操作。多核处理器1308还可以充当应用处理器，以用于执行可以使用GPGPU 1306的推断计算能力的软件应用。例如，可以于在多核处理器1308上执行的 软件中实现导航和驾驶逻辑的至少一部分。这样的软件可以直接将计算工作负 荷发布给GPGPU 1306，或可以将计算工作负荷发布给多核处理器1308，所述 多核处理器可以将那些操作的至少一部分卸载到GPGPU 1306。
GPGPU 1306可以包括计算集群，比如高度并行的通用图形 处理单元700内的计算集群706A至706H的低功率配置。GPGPU 1306内的计 算集群可以支持被显式地地优化以用于对已训练的神经网络执行推断计算的 指令。例如，GPGPU 1306可以支持用于执行低精度计算(比如，8位和4位 整数向量运算)的指令。
神经网络的计算优化
由本文中所描述的实施例提供各种计算优化，以在执行经由 神经网络的机器学习的操作时，改善通用图形处理单元的效率。一个实施 例提供了融合桶形移位累加指令。一个实施例提供了用于二进制加权神经 网络中的权重的密集打包的权重索引。一个实施例提供了1位x N位操作 的架构。一个实施例提供了用于极其低精度的神经网络的处理架构。
融合桶形移位累加操作
当前神经网络研究检查将权重量化成二的幂(例如2x)值， 以将权重的多重操作减少成桶形移位。为了加速这样的网络，本文提供的 实施例实现融合桶形移位累加指令，其可以在执行本文中所描述的GPGPU 时显著加速这些网络的处理操作。
桶形移位器是一个组合逻辑块，该组合逻辑块接受N位输入 值并提供N位值，该N位值是输入值左移或右移P个位。桶形移位器可以 在单个周期中执行操作，否则在没有使用桶形移位器的情况下需要P个周 期来执行操作。桶形移位器可用于快速执行二的幂乘法操作。将输入左移P 相当于将输入乘以2P。对于使用量化为2X值的权重值的神经网络，可以经 由本文中所描述的实施例提供的融合桶形移位累加操作非常快速地执行计 算。
图14示出了根据实施例的算术逻辑单元。算术逻辑单元(ALU 1400)被配置为接收第一操作数1401和第二操作数1402。在神经网络处理 中，输入值可以乘以权重值以生成结果值。然后可以将结果值应用于激活 函数以确定节点的输出值。ALU 1400通过启用融合桶形移位和累加操作来 加速量化神经网络中的那些操作。在一个实施例中，第一操作数1401可以 是要乘以权重值的输入值，而第二操作数1402是已经量化为2的幂的权重 值。例如，第一操作数1401可以表示神经网络内的特征数据。ALU 1400 可以接收融合桶形移位累加操作码1403，该融合桶形移位累加操作码1403 使得ALU 1400对输入操作数执行融合桶形移位累加操作。ALU 1400可以生 成操作的结果1406和操作的状态1404。状态1404可以指示传达关于在ALU 1400上执行的操作的结果的补充信息的各个个体信号。状态1404可被存储在状态寄存器中以供随后使用。
在一个实施例中，结果1406与将会从对第一操作数和2X的 融合乘法累加操作中输出的值相同，其中X＝第二操作数1402。然而，ALU 1400的内部逻辑是使用桶形移位器而不是常规的乘法逻辑来实现的，并且 可以比使用常规的乘法逻辑显著更快地执行计算。
图15示出了根据实施例的用于执行融合桶形移位累加的在 ALU内的逻辑。在一个实施例中，第一级1500包括N位输入寄存器1501、 量化权重寄存器1502、桶形移位器1504和中间寄存器1506。第二级1510 包括N位加法器1512、累加器寄存器1514和N位输出寄存器1516。
在一个实施例中，N位输入寄存器1501存储N位(例如 4,8,16,32,64)输入值，其中输入的具体大小跨各实施例变化。量化权重 寄存器1503可以存储已量化为2的幂(例如，0,1,2,4,8,16,32,64等)的 神经网络权重的指数值。量化权重寄存器1502可为桶形移位器1504提供 移位值，以指示将N位输入寄存器1501中的值进行移位的量。桶形移位器 1504可以生成要存储在中间寄存器1506中的输出。在一个实施例中，桶形 移位器可以在单个周期中将结果输出到中间寄存器1506并且不执行舍入操 作。
第二级1510中的N位加法器1512可以从N位中间寄存器 1506读取数据，作为给加法操作的第一操作数。加法的第二操作数是从存 储来自前一周期的输出的累加器寄存器1514读取的值。随后可以将加法的 输出写入N位输出寄存器1516。
图16是根据实施例的用于融合桶形移位累加指令的逻辑 1600的流程图；在一个实施例中，所示指令的逻辑1600在如本文所述的通 用图形处理单元的计算单元内执行，以加速机器学习和神经网络操作。在 一个实施例中，如框1602处所示，逻辑1600解码单个指令，该单个指令 指定包括输入值和神经网络的权重值的多个操作数。如框1604处所示，逻辑1600随后可以发布该单个指令用于以用于在通用图形处理单元的计算单 元内执行。响应于单个指令的执行，逻辑1600可以基于将输入值移位神经 网络的权重值并将经移位的值与存储在累加寄存器中的值相加来生成结果， 如框1606处所示。
用于二进制加权神经网络中的权重密集打包的权重索引
机器学习实现可以实现利用浮点或高精度定点特征数据结合 二进制权重的神经网络。这样的网络可以用于在使用较低精度的计算逻辑 时实现高精度。然而，由于使用浮点或定点特征数据，此类实现不能使用 位操作指令来实现二进制权重的有效使用。为了密集地打包和有效地访问 权重，可以在本文中所描述的GPGPU逻辑内实现寄存器内的字的位级索引。 这样的实现可以与二进制乘法累加操作的硬件支持结合使用。
图17示出了根据实施例的具有N位特征的二进制加权的神经 网络的计算。一些神经网络模型使用与N位特征数据一致的低精度权重。N 位特征数据可以是2的幂个或任意数量个位，而权重数据被表示为单个位。 已经发现二进制权重网络可用于推理部署，其中较低的精度值可产生相对 于较高精度值的类似结果。使用N位权重训练的神经网络可以将这些权重 二进制化以进行推理，基于权重值是否大于或等于某个阈值，用两个可能 值中的一个替换权重值。
为了实现密集打包权重的高效存储，多个二进制权重1702 被打包到单个N位寄存器中。位索引用于引用各个权重，以用于跨多个N 位特征1704A-1704N同时进行处理。多个并行融合的二进制乘法累加操作 1706A-1706N可以在通用处理器的计算单元内并行地执行。输入到二进制乘 法-累加操作1706A-1706N的权重操作数包括寄存器和对寄存器内用于计算 的权重值的位置的索引。对于N位寄存器，可以存储N个二进制权重。在 一个实施例中，GPGPU的计算单元提供对向量二进制乘法累加指令的支持， 其中N位寄存器内的N个二进制位可以乘以N个N位特征1704A-1704N，它 们可以被存储在一个N x N宽度的向量寄存器中。例如并且在一个实施例 中，提供单个指令，其中第一操作数是存储八个1位权重的输入寄存器， 其中每个权重被存储在寄存器内的索引位置[0：7]处。八个8位特征值可 以被打包到第二个寄存器中。八个1位权重中的每一个将乘以相关联的8 位特征值，并且乘积将被累加以生成M位输出值。在各个实施例中，8位乘 1位乘积的M位输出可以是具有饱和度的8位值或大于8位值，诸如，16 位值。对于N为8，用于存储累加值的累加器寄存器将大于8位。
可以确定性地执行二进制化或随机地将N位权重变换成具有 双极值(-1,1)的双极二进制1701。方程(1)中显示了确定性的二进制化。 方程(2)中显示了随机的二进制化。
在等式(2)中，σ(x)是等式(3)中所示的硬sigmoid型函数。
图18示出了根据实施例的用于执行融的合N位乘1位乘法 累加操作的在ALU内的逻辑。在一个实施例中，第一级1800包括存储特征 输入1801的N位寄存器，打包权重寄存器内的索引权重1802，乘法器1804 和中间寄存器1806。第二级1810包括N位加法器1812、累加器寄存器1814 和M位输出寄存器1816。
如果索引权重1802具有一的双极权重值(0b1)，则N位特 征输入的值可以不经修改而被通过。乘法器1804包括符号翻转单元1805， 以对由位值0b0表示的负一(-1)的双极权重值执行乘法。标准乘法器 不能使用，因为结果值将为零。相反，符号翻转单元1805用于对n位特征 输入1801执行乘法操作。该值可以被存储在中间寄存器1806中以用作给M 位加法器1812的输入，该M位加法器1812将乘积加到累加器寄存器1814 中的值上。累加器寄存器中的值可以利用相加的结果和结果值来更新，并 且结果值可以经由M位输出寄存器1816被输出。
尽管示出了双极二进制权重值，但是一个实施例支持双极二 进制权重和三进制权重两者。使用三进制权重，可以使用两位来表示值 (-1,0，+1)。二进制值和三进制值之间的映射可以变化，并且实施例可 以被配置为选择性地使用不同的映射。例如，双极二进制和三进制值可以 如以下表5中所示的进行映射。
表5-示例性权重映射
也可以实现二进制值和三进制值之间的替代映射。例如，一 个实施例可使用如表6中所示的映射。
表6-附加的示例性权重映射
| 机器值 | 二进制值 | 三进制值 |
| 0b00 | -1 | 0 |
| 0b01 | 1 | 1 |
| 0b11 | N/A | -1 |
| 0b10 | N/A | 0or N/A |
在表6的配置中，机器值的位[1]是符号位，使得0b11代表 (-1)。在一个实施例中，可以通过将0b10映射到由四进制权重神经网络 使用的第四值来支持表6中所示的配置中的四进制权重。
图19示出了根据实施例的示例性乘法器。在一个实施例中， 提供二进制乘法器1910，该二进制乘法器1910被配置成利用1位二进制双 极权重启用1位乘N位乘法。索引权重1802与非门1902耦合，使得权重 值0b0(-1)激活符号翻转单元1805以翻转N位特征输入1801的符号。符 号翻转的性质基于N位特征输入的数据类型而变化。对于整数和定点表示，符号翻转单元1805执行2的补码(complement)操作以翻转特征输入的符 号。对于浮点表示，值的符号位被翻转。作为使用非门1902的替代方案， 在一个实施例中，符号翻转单元1805被配置有有效的低输入。
一个实施例提供三进制乘法器1920以实现经由三进制索引 权重的乘法。三进制乘法器1920包括多路复用器1904和符号翻转单元1805。 在一个实施例中，多路复用器1904在一个输入处接受N位特征输入并且第 二输入被固定(tie)成零。三进制乘法器1920由三进制值的两位进行控 制。在所示的实施例中，索引权重的位0[0]1802A表示权重值，并且位1[1] 1802B是符号位。在操作中，索引权重位[0]1802A确定是N位特征输入1801 的值还是零值经由多路复用器1904被提供给符号翻转单元1805。0b1的索 引权重位[0]1802值可传递N位特征值，而0b0值将传递零输入。索引权 重位[1]1802B确定符号翻转单元1805是执行符号翻转还是无修改地传递 输入值(例如，符号位翻转或2的补码)。作为所示的三进制乘法器1920 的替代，在一个实施例中，可以实现融合乘-加逻辑，其中通过使用索引权 重位[0]作为累加器的使能位来处置零值。在这样的实施例中，当接收到零 输入值时，N位特征输入1801的值不被添加到累加器寄存器。
图20示出了根据实施例的用于融合桶形移位累加指令的逻 辑2000的流程图。在一个实施例中，所示指令的逻辑2000在如本文中所 描述的通用图形处理单元的计算单元内执行，以加速机器学习和神经网络 操作。在一个实施例中，如框2002处所示，逻辑2000解码单个指令，该 单个指令指定包括输入值以及对神经网络的二进制或三进制权重值的引用 在内的多个操作数。在一个实施例中，对神经网络的二进制或三进制权重 值的引用是输入寄存器和对输入寄存器内的位置的索引。索引位置对于二 进制权重可以是单个位，对于三进制权重可以是两个位。如框2004处所示， 逻辑2000随后可以发布所述单个指令以用于在通用图形处理单元的计算单 元内执行。响应于单个指令的执行，逻辑2000可以基于特征输入值和权重 的乘积来生成结果。
示例性极低精度神经网络的处理架构
除了1位权重和N位特征之外，还可以实现完全二进制神经 网络，其中权重和特征数据都作为二进制值进行存储。经由上面的等式(1) 或等式(2)的确定性或随机二进制化可用于对权重和特征数据二进制化。 在一些实例中，完全二进制神经网络可以实现类似于较高精度网络的推理 准确度，并且显着降低存储器存储和带宽需求以及计算复杂度。具体而言， 二进制神经网络的点积可以经由XNOR和总体计数操作来执行。在常规的图 形处理逻辑中，XNOR和总体计数操作是分离的操作。另外，并不是所有的 处理元件或计算单元都可以支持总体计数功能。为了加速二进制神经网络 操作，本文中描述的实施例提供了融合的XNOR和总体计数功能以实现二进 制神经网络的高效高通量卷积。
图21示出了根据实施例的用于执行融合的XNOR和总体计数 操作的逻辑。在一个实施例中，融合的XNOR和总体计数逻辑被包括在如本 文中所描述的GPGPU的处理元件内的二进制输入、M位输出二进制乘法累加 单元的第一级2100中。第一级2100包括1位特征输入2101和1位权重输 入2102，其中特征输入和权重输入已经被二进制化为(-1,1)的双极二进制值，其中-1被表示为0b0。融合的XNOR和总体计数逻辑被包括在融合的 XNOR和总体计数单元2104内，该融合的XNOR和总体计数单元2104包括 XNOR单元2103和总体计数单元2105。融合的XNOR和总体计数单元2104 输出到中间寄存器2106，该中间寄存器2106用作给以上图18中所描述的 第二级1810的输入。在一个实施例中，融合的XNOR和总体计数单元2104被包括在具有GPGPU的所有处理元件内。在一个实施例中，只有GPGPU内 的处理元件的子集包括融合的XNOR和总体计数单元2104。
附加的示例图形处理系统
以上所描述的实施例的细节可以被合并到下面描述的图形处 理系统和设备内。图22到图35的图形处理系统和设备示出了可以实现以 上所描述的技术中的任一种和其所有的替代系统和图形处理硬件。
上文描述的实施例的细节可以被包括在下文描述的图形处 理系统和装置内。图22至图35的图形处理系统和装置展示了可以实现上文描 述的技术中的任一项和全部的替代性系统和图形处理硬件。
图22是根据实施例的处理系统2200的框图。在各实施例中， 系统2200包括一个或多个处理器2202以及一个或多个图形处理器2208， 并且可以是单处理器台式系统、多处理器工作站系统或具有大量处理器 2202或处理器核2207的服务器系统。在一个实施例中，系统2200是被纳 入到用于在移动设备、手持式设备或嵌入式设备中使用的芯片上系统(SoC)集成电路内的处理平台。
系统2200的实施例可以包括或并入基于服务器的游戏平 台、游戏控制台，包括游戏与媒体控制台、移动游戏控制台、手持式游戏 控制台、或在线游戏控制台。在一些实施例中，系统2200是移动电话、智 能电话、平板计算设备或移动互联网设备。数据处理系统2200还可包括可 穿戴设备(诸如智能手表可穿戴设备、智能眼镜设备、增强现实设备、或 虚拟现实设备)、与所述可穿戴设备耦合、或者集成在所述可穿戴设备中。 在一些实施例中，数据处理系统2200是电视或机顶盒设备，所述电视或机 顶盒设备具有一个或多个处理器2202以及由一个或多个图形处理器2208 生成的图形界面。
在一些实施例中，一个或多个处理器2202每个包括用于 处理指令的一个或多个处理器核2207，所述指令在被执行时执行系统和用 户软件的操作。在一些实施例中，一个或多个处理器核2207中的每个处理 器核被配置成用于处理特定的指令集2209。在一些实施例中，指令集2209 可以促进复杂指令集计算(CISC)、精简指令集计算(RISC)、或经由超长指令字(VLIW)的计算。多个处理器核2207可以各自处理不同的指令 集2209，所述指令集可以包括用于促进对其他指令集进行仿真的指令。处 理器核2207还可以包括其他处理设备，如数字信号处理器(DSP)。
在一些实施例中，处理器2202包括高速缓存存储器2204。 取决于架构，处理器2202可以具有单个内部高速缓存或内部高速缓存的多 个级。在一些实施例中，在处理器2202的各部件当中共享高速缓存存储器。 在一些实施例中，处理器2202还使用外部高速缓存(例如，3级(L3)高 速缓存或末级高速缓存(LLC))(未示出)，可以使用已知的高速缓存一致性技术来在处理器核2207当中共享外部高速缓存。另外地，寄存器堆 2206包括在处理器2202中，所述处理器可以包括用于存储不同类型的数据 的不同类型的寄存器(例如，整数寄存器、浮点寄存器、状态寄存器、和 指令指针寄存器)。一些寄存器可以是通用寄存器，而其他寄存器可以特 定于处理器2202的设计。
在一些实施例中，处理器2202耦合至处理器总线2210， 所述处理器总线用于在处理器2202与系统2200内的其他部件之间传输通 信信号，例如地址、数据、或控制信号。在一个实施例中，系统2200使用 示例性‘中枢’系统架构，包括存储器控制器中枢2216和输入输出(I/O) 控制器中枢2230。存储器控制器中枢2216促进存储器设备与系统2200的 其他部件之间的通信，而I/O控制器中枢(ICH)2230经由本地I/O总线提 供与I/O设备的连接。在一个实施例中，存储器控制器中枢2216的逻辑集 成在处理器内。
存储器设备2220可以是动态随机存取存储器(DRAM) 设备、静态随机存取存储器(SRAM)设备、闪存设备、相变存储器设备、 或具有合适的性能用作处理存储器的某个其他存储器设备。在一个实施例 中，存储器设备2220可作为系统2200的系统存储器进行操作，以存储数 据2222和指令2221，以供在一个或多个处理器2202执行应用或进程时使 用。存储器控制器中枢2216还与可选的外部图形处理器2212耦合，所述 可选的外部图形处理器可以与处理器2202中的一个或多个图形处理器 2208通信，从而执行图形和媒体操作。
在一些实施例中，ICH 2230使得外围部件经由高速I/O总 线连接至存储器设备2220和处理器2202。I/O外围装置包括但不限于：音 频控制器2246、固件接口2228、无线收发机2226(例如，Wi-Fi、蓝牙)、 数据存储设备2224(例如，硬盘驱动器、闪存等)、以及用于将传统(例 如，个人系统2(PS/2))设备耦合至所述系统的传统I/O控制器2240。一 个或多个通用串行总线(USB)控制器2242连接多个输入设备，例如键盘 和鼠标2244组合。网络控制器2234还可以耦合至ICH 2230。在一些实施 例中，高性能网络控制器(未示出)耦合至处理器总线2210。应当理解， 所示出的系统2200是示例性的而非限制性的，因为还可以使用以不同方式 配置的其他类型的数据处理系统。例如，I/O控制器中枢2230可以集成在 一个或多个处理器2202内，或者存储器控制器中枢2216和I/O控制器中 枢2230可以集成在分立式外部图形处理器(诸如外部图形处理器2212)内。
图23是处理器2300的实施例的框图，所述处理器具有一 个或多个处理器核2302A至2302N、集成存储器控制器2314、以及集成图 形处理器2308。图23的具有与此处任何其他附图中的元件相同的参考号 (或名称)的那些元件可采用与在本文中其他地方描述的方式相类似的任 何方式进行操作或起作用，但不限于这些。处理器2300可包括多达且包括 由虚线框表示的附加核2302N的附加核。处理器核2302A至2302N各自包 括一个或多个内部高速缓存单元2304A至2304N。在一些实施例中，每个 处理器核还可以访问一个或多个共享的高速缓存单元2306。
内部高速缓存单元2304A至2304N和共享高速缓存单元 2306表示处理器2300内部的高速缓存存储器层级结构。高速缓存存储器层 级结构可以包括每个处理器核内的至少一级指令和数据高速缓存以及一级 或多级共享中级高速缓存，诸如2级(L2)、3级(L3)、4级(L4)、 或其他级的高速缓存，其中，最高级的高速缓存在外部存储器之前被分类 为LLC。在一些实施例中，高速缓存一致性逻辑维持各高速缓存单元2306 与2304A至2304N之间的一致性。
在一些实施例中，处理器2300还可以包括一组一个或多 个总线控制器单元2316和系统代理核2310。一个或多个总线控制器单元 2316管理一组外围总线，诸如一个或多个外围部件互连总线(例如，PCI、 PCI Express)。系统代理核2310提供对各处理器部件的管理功能。在一些 实施例中，系统代理核2310包括一个或多个集成存储器控制器2314用于管理对各外部存储器设备(未示出)的访问。
在一些实施例中，处理器核2302A至2302N中的一个或 多个包括对同步多线程的支持。在这种实施例中，系统代理核2310包括用 于在多线程处理过程中协调和操作核2302A至2302N的部件。另外，系统 代理核2310还可以包括功率控制单元(PCU)，所述功率控制单元包括用 于调节处理器核2302A至2302N的功率状态的逻辑和部件以及图形处理器2308。
在一些实施例中，另外，处理器2300还包括用于执行图 形处理操作的图形处理器2308。在一些实施例中，图形处理器2308耦合至 共享高速缓存单元2306集以及系统代理核2310，所述系统代理核包括一个 或多个集成存储器控制器2314。在一些实施例中，显示控制器2311与图形 处理器2308耦合以便将图形处理器输出驱动到一个或多个耦合的显示器。 在一些实施例中，显示控制器2311可以是经由至少一个互连与图形处理器 耦合的单独模块，或者可以集成在图形处理器2308或系统代理核2310内。
在一些实施例中，基于环的互连单元2312用于耦合处理 器2300的内部部件。然而，可以使用替代性互连单元，比如点到点互连、 切换式互连、或其他技术，包括本领域众所周知的技术。在一些实施例中， 图形处理器2308经由I/O链路2313与环形互连2312耦合。
示例性I/O链路2313表示多个I/O互连中的多个品种中的 至少一种，包括促进各处理器部件与高性能嵌入式存储器模块2318(比如 eDRAM模块)之间的通信的封装体I/O互连。在一些实施例中，处理器核 2302A至2302N中的每个处理器核以及图形处理器2308将嵌入式存储器模 块2318用作共享末级高速缓存。
在一些实施例中，处理器核2302A至2302N是执行相同 指令集架构的均质核。在另一实施例中，处理器核2302A至2302N在指令 集架构(ISA)方面是异构的，其中，处理器核2302A至2302N中的一者 或多者执行第一指令集，而其他核中的至少一者执行所述第一指令集的子 集或不同的指令集。在一个实施例中，处理器核2302A至2302N就微架构 而言是同质的，其中，具有相对较高功耗的一个或多个核与具有较低功耗 的一个或多个功率核耦合。另外，处理器2300可以实现在一个或多个芯片 上或者被实现为具有除其他部件之外的所展示的部件的SoC集成电路。
图24是图形处理器2400的框图，所述图形处理器可以是 分立式图形处理单元、或者可以是与多个处理核集成的图形处理器。在一 些实施例中，图形处理器经由到图形处理器上的寄存器的映射I/O接口并 且利用被放置在处理器存储器中的命令与存储器进行通信。在一些实施例 中，图形处理器2400包括用于访问存储器的存储器接口2414。存储器接口 2414可以是到本地存储器、一个或多个内部高速缓存、一个或多个共享外 部高速缓存、和/或到系统存储器的接口。
在一些实施例中，图形处理器2400还包括显示控制器 2402，所述显示控制器用于将显示输出数据驱动到显示设备2420。显示控 制器2402包括用于显示器的一个或多个重叠平面的硬件以及多层视频或用 户接口元件的组成。在一些实施例中，图形处理器2400包括用于编码、解 码、或者向、从或在一个或多个媒体编码格式之间进行媒体代码转换的视频编解码器引擎2406，包括但不限于：运动图像专家组(MPEG)(诸如 MPEG-2)、高级视频编码(AVC)格式(诸如H.264/MPEG-4AVC)、以 及电影&电视工程师协会(SMPTE)421M/VC-1、和联合图像专家组(JPEG) 格式(诸如JPEG、以及运动JPEG(MJPEG)格式)。
在一些实施例中，图形处理器2400包括用于执行二维(2D) 栅格器操作包括例如位边界块传递的块图像传递(BLIT)引擎2404。然而， 在一个实施例中，使用图形处理引擎(GPE)2410的一个或多个部件执行 2D图形操作。在一些实施例中，GPE 2410是用于执行图形操作的计算引 擎，所述图形操作包括三维(3D)图形操作和媒体操作。
在一些实施例中，GPE 2410包括用于执行3D操作的3D 流水线2412，比如使用作用于3D图元形状(例如，矩形、三角形等)的 处理功能来渲染三维图像和场景。3D流水线2412包括可编程且固定的功 能元件，所述可编程且固定的功能元件在到3D/媒体子系统2415的元件和/ 或生成的执行线程内执行各种任务。虽然3D流水线2412可以用于执行媒 体操作，但是GPE 2410的实施例还包括媒体流水线2416，所述媒体流水 线具体地用于执行媒体操作，诸如视频后处理和图像增强。
在一些实施例中，媒体流水线2416包括固定功能或可编 程逻辑单元以便代替、或代表视频编解码器引擎2406来执行一种或多种专 门的媒体操作，比如视频解码加速、视频解交织、以及视频编码加速。在 一些实施例中，另外，媒体流水线2416还包括线程生成单元以便生成用于 在3D/媒体子系统2415上执行的线程。所生成的线程对3D/媒体子系统2415中所包括的一个或多个图形执行单元执行对媒体操作的计算。
在一些实施例中，3D/媒体子系统2415包括用于执行3D 流水线2412和媒体流水线2416生成的线程的逻辑。在一个实施例中，流 水线向3D/媒体子系统2415发送线程执行请求，所述3D/媒体子系统包括 用于仲裁并将各请求分派到可用的线程执行资源的线程分派逻辑。执行资 源包括用于处理3D和媒体线程的图形执行单元阵列。在一些实施例中，3D/媒体子系统2415包括用于线程指令和数据的一个或多个内部高速缓存。在 一些实施例中，所述子系统还包括共享存储器(包括寄存器和可寻址存储 器)以便在线程之间共享数据并用于存储输出数据。
附加的示例性图形处理引擎
图25是根据一些实施例的图形处理器的图形处理引擎 2510的框图。在一个实施例中，图形处理引擎(GPE)2510是图24所示 的GPE 2410的一个版本。图25的具有与此处任何其他附图中的元件相同 的参考号(或名称)的那些元件可采用与在本文中其他地方描述的方式相 类似的任何方式进行操作或起作用，但不限于这些。例如，展示了图24的 3D流水线2412和媒体流水线2416。媒体流水线2416在GPE 2510的一些 实施例中是可选的，并且可以不显式地地包括在GPE 2510内。例如以及在 至少一个实施例中，单独的媒体和/或图像处理器被耦合至GPE 2510。
在一些实施例中，GPE 2510与命令流转化器2503耦合或 包括所述命令流转化器，所述命令流转化器向3D流水线2412和/或媒体流 水线2416提供命令流。在一些实施例中，命令流转化器2503与存储器耦 合，所述存储器可以是系统存储器、或内部高速缓存存储器和共享高速缓 存存储器中的一个或多个高速缓存存储器。在一些实施例中，命令流转化器2503从存储器接收命令并将这些命令发送至3D流水线2412和/或媒体 流水线2416。所述命令是从存储用于3D流水线2412和媒体流水线2416 的环形缓冲器获取的指示。在一个实施例中，另外，环形缓冲器还可以包 括存储多批多命令的批命令缓冲器。用于3D流水线2412的命令还可以包 括对在存储器中存储的数据的引用，诸如但不限于用于3D流水线2412的 顶点和几何数据和/或用于媒体流水线2416的图像数据和存储器对象。3D 流水线2412和媒体流水线2416通过经由各自流水线内的逻辑执行操作或 者通过将一个或多个执行线程分派至执行单元阵列2514来处理所述命令。
在各种实施例中，3D流水线2412可以通过处理指令并将 执行线程分派给图形核阵列2514来执行一个或多个着色器程序，诸如顶点 着色器、几何着色器、像素着色器、片段着色器、计算着色器或其他着色 器程序。图形核阵列2514提供统一的执行资源块。图形核阵列2514内的 多用途执行逻辑(例如，执行单元)包括对各种3D API着色器语言的支持，并且可以执行与多个着色器相关联的多个同时执行线程。
在一些实施例中，图形核阵列2514还包括用于执行诸如 视频和/或图像处理的媒体功能的执行逻辑。在一个实施例中，除了图形处 理操作之外，执行单元还包括可编程以执行并行通用计算操作的通用逻辑。 通用逻辑可以与图22的(多个)处理器核2207或图23中的核2302A至 2302N内的通用逻辑并行地或结合地执行处理操作。
由在图形核阵列2514上执行的线程生成的输出数据可以 将数据输出到统一返回缓冲器(URB)2518中的存储器。URB 2518可以 存储多个线程的数据。在一些实施例中，URB2518可以用于在图形核阵列 2514上执行的不同线程之间发送数据。在一些实施例中，URB2518可以另 外用于图形核阵列上的线程与共享功能逻辑2520内的固定功能逻辑之间的同步。
在一些实施例中，图形核阵列2514是可缩放的，使得所 述阵列包括可变数量的图形核，这些图形核各自具有基于GPE 2510的目标 功率和性能等级的可变数量的执行单元。在一个实施例中，执行资源是动 态可缩放的，从而可以根据需要启用或禁用执行资源。
图形核阵列2514与共享功能逻辑2520耦合，所述共享功 能逻辑包括在图形核阵列中的图形核之间共享的多个资源。共享功能逻辑 2520内的共享功能是向图形核阵列2514提供专用补充功能的硬件逻辑单 元。在各种实施例中，共享功能逻辑2520包括但不限于采样器2521、数学 2522和线程间通信(ITC)2523逻辑。另外，一些实施例实现共享功能逻辑2520内的一个或多个高速缓存2525。在给定的专用功能的需求不足以包 含在图形核阵列2514中的情况下实现共享功能。相反，所述专用功能的单 个实例被实现为共享功能逻辑2520中的独立实体并且在图形核阵列2514 内的执行资源之间共享。在图形核阵列2514之间共享并包括在图形核阵列 2514内的精确的一组功能在各实施例之间变化。
图26是由附加实施例提供的图形处理器2600的框图。图 26的具有与此处任何其他附图中的元件相同的参考号(或名称)的那些元 件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起 作用，但不限于这些。
在一些实施例中，图形处理器2600包括环形互连2602、 流水线前端2604、媒体引擎2637、以及图形核2680A至2680N。在一些实 施例中，环形互连2602将图形处理器耦合至其他处理单元，包括其他图形 处理器或者一个或多个通用处理器核。在一些实施例中，图形处理器是集 成在多核处理系统内的多个处理器之一。
在一些实施例中，图形处理器2600经由环形互连2602接 收多批命令。传入命令由流水线前端2604中的命令流转化器2603来解译。 在一些实施例中，图形处理器2600包括用于经由(多个)图形核2680A至 2680N执行3D几何处理和媒体处理的可缩放执行逻辑。对于3D几何处理 命令，命令流转化器2603将命令供应至几何流水线2636。针对至少一些媒 体处理命令，命令流转化器2603将命令供应至视频前端2634，所述视频前 端与媒体引擎2637耦合。在一些实施例中，媒体引擎2637包括用于视频 和图像后处理的视频质量引擎(VQE)2630以及用于提供硬件加速的媒体 数据编码和解码的多格式编码/解码(MFX)2633引擎。在一些实施例中， 几何流水线2636和媒体引擎2637各自生成执行线程，所述执行线程用于由至少一个图形核2680A提供的线程执行资源。
在一些实施例中，图形处理器2600包括可扩展线程执行 资源表征模块核2680A至2680N(有时被称为核分片)，各个可扩展线程 执行资源表征模块核具有多个子核2650A至2650N、2660A至2660N(有 时被称为核子分片)。在一些实施例中，图形处理器2600可以具有任意数 量的图形核2680A至2680N。在一些实施例中，图形处理器2600包括图形 核2680A，所述图形核至少具有第一子核2650A和第二子核2660A。在其 他实施例中，图形处理器是具有单个子核(例如，2650A)的低功率处理器。 在一些实施例中，图形处理器2600包括多个图形核2680A至2680N，所述 图形核各自包括一组第一子核2650A至2650N和一组第二子核2660A至 2660N。所述一组第一子核2650A至2650N中的每个子核至少包括第一组 执行单元2652A至2652N和媒体/纹理采样器2654A至2654N。所述一组 第二子核2660A至2660N中的每个子核至少包括第二组执行单元2662A至 2662N和采样器2664A至2664N。在一些实施例中，每个子核2650A至 2650N、2660A至2660N共享一组共享资源2670A至2670N。在一些实施 例中，所述共享资源包括共享高速缓存存储器和像素操作逻辑。其他共享 资源也可以包括在图形处理器的各实施例中。
附加的示例性执行单元
图27展示了线程执行逻辑2700，所述线程执行逻辑包括 在一些实施例中采用的处理元件阵列。图27的具有与此处任何其他附图中 的元件相同的参考号(或名称)的那些元件可采用与在本文中其他地方描 述的方式相类似的任何方式进行操作或起作用，但不限于这些。
在一些实施例中，线程执行逻辑2700包括着色器处理器 2702、线程分派器2704、指令高速缓存2706、包括多个执行单元2708A至 2708N的可扩展执行单元阵列、采样器2710、数据高速缓存2712、以及数 据端口2714。在一个实施例中，可缩放执行单元阵列可以通过基于工作负 荷的计算需求来启用或禁用一个或多个执行单元(例如，执行单元2708A，2708B，2708C，2708D，一直到2708N-1和2708N中的任一个)来动态地 缩放。在一个实施例中，所包括的部件经由互连结构而互连，所述互连结 构链接到部件中的每个部件。在一些实施例中，线程执行逻辑2700包括通 过指令高速缓存2706、数据端口2714、采样器2710、以及执行单元阵列 2708A至2708N中的一者或多者到存储器(如系统存储器或高速缓存存储器)的一个或多个连接件。在一些实施例中，每个执行单元(例如，2708A) 是能够执行多个同步硬件线程同时针对每个线程并行地处理多个数据元素 的独立可编程通用计算单元。在各种实施例中，执行单元2708A至2708N 的阵列是可缩放的以包括任意数量的单独执行单元。
在一些实施例中，执行单元2708A至2708N主要用于执 行着色器程序。着色器处理器2702可以处理各种着色器程序并且经由线程 分派器2704分派与着色器程序相关联的执行线程。在一个实施例中，线程 分派器包括用于对来自图形和媒体流水线的线程发起请求进行仲裁并且在 一个或多个执行单元2708A至2708N上实例化所请求的线程的逻辑。例如，几何流水线(例如，图26的2636)可以将顶点处理、曲面细分或几何处理 线程分派至线程执行逻辑2700(图27)进行处理。在一些实施例中，线程 分派器2704还可处理来自执行着色器程序的运行时间线程生成请求。
在一些实施例中，执行单元2708A至2708N支持指令集 (所述指令集包括对许多标准3D图形着色器指令的原生支持)，从而使得 以最小的转换执行来自图形库(例如，Direct3D和OpenGL)的着色器程 序。这些执行单元支持顶点和几何处理(例如，顶点程序、几何程序、顶 点着色器)、像素处理(例如，像素着色器、片段着色器)以及通用处理 (例如，计算和媒体着色器)。执行单元2708A至2708N中的每一个都能 够执行多发布单指令多数据(SIMD)，并且多线程操作能够在面对较高等 待时间的存储器访问时实现高效的执行环境。每个执行单元内的每个硬件 线程都具有专用的高带宽寄存器堆和相关的独立线程状态。对于具有整数、 单精度浮点运算和双精度浮点运算、SIMD分支功能、逻辑运算、超越运算和其他混杂运算的流水线，执行是每个时钟的多发布。在等待来自存储器 或共享功能之一的数据时，执行单元2708A至2708N内的依赖性逻辑使等 待线程休眠，直到所请求的数据已返回。当等待线程正在休眠时，硬件资 源可能会专门用于处理其他线程。例如，在与顶点着色器操作相关联的延 迟期间，执行单元可以执行像素着色器、片段着色器或包括不同顶点着色 器的另一种类型的着色器程序的操作。
执行单元2708A至2708N中的每个执行单元在数据元素 阵列上进行操作。数据元素的数量是“执行大小”、或指令的信道数。执 行通道是执行数据元素访问、掩蔽、和指令内的流控制的逻辑单元。通道 的数量可以与针对特定图形处理器的物理算术逻辑单元(ALU)或浮点单 元(FPU)的数量无关。在一些实施例中，执行单元2708A至2708N支持 整数和浮点数据类型。
执行单元指令集包括SIMD指令。各种数据元素可作为压 缩数据类型存储在寄存器中，并且执行单元将基于元素的数据大小来处理 各种元素。例如，当在256位宽的向量上进行操作时，所述256位的向量 存储在寄存器中，并且所述执行单元作为四个单独64位压缩数据元素(四 倍字长(QW)大小的数据元素)、八个单独32位压缩数据元素(双倍字 长(DW)大小的数据元素)、十六个单独16位压缩数据元素(字长(W) 大小的数据元素)、或三十二个单独8位数据元素(字节(B)大小的数据 元素)在所述向量上进行操作。然而，不同的向量宽度和寄存器大小是可 能的。
一个或多个内部指令高速缓存(例如，2706)包括在所述 线程执行逻辑2700中以便高速缓存所述执行单元的线程指令。在一些实施 例中，一个或多个数据高速缓存(例如，2712)被包括用于高速缓存在线 程执行过程中的线程数据。在一些实施例中，采样器2710被包括用于为3D 操作提供纹理采样并且为媒体操作提供媒体采样。在一些实施例中，采样器2710包括专门的纹理或媒体采样功能，以便在向执行单元提供采样数据 之前在采样过程中处理纹理或媒体数据。
在执行过程中，图形和媒体流水线经由线程生成和分派逻 辑向线程执行逻辑2700发送线程发起请求。一旦一组几何对象已经被处理 并被栅格化成像素数据，则着色器处理器2702内的像素处理器逻辑(例如， 像素着色器逻辑、片段着色器逻辑等)被调用以便进一步计算输出信息并 且使得结果被写入到输出表面(例如，色彩缓冲器、深度缓冲器、模板印 刷缓冲器等)。在一些实施例中，像素着色器或片段着色器计算各顶点属 性的值，所述各顶点属性跨栅格化对象被内插。在一些实施例中，着色器 处理器2702内的像素处理器逻辑然后执行应用编程接口(API)供应的像 素或片段着色器程序。为了执行着色器程序，着色器处理器2702经由线程 分派器2704将线程分派至执行单元(例如，2708A)。在一些实施例中， 像素着色器2702使用采样器2710中的纹理采样逻辑来访问存储器中所存 储的纹理图中的纹理数据。对纹理数据和输入几何数据的算术运算计算每 个几何片段的像素颜色数据，或丢弃一个或多个像素而不进行进一步处理。
在一些实施例中，数据端口2714提供存储器访问机制， 供线程执行逻辑2700将经处理的数据输出至存储器以便在图形处理器输出 流水线上进行处理。在一些实施例中，数据端口2714包括或耦合至一个或 多个高速缓存存储器(例如，数据高速缓存2712)从而经由数据端口高速 缓存数据以供存储器访问。
图28是展示了根据一些实施例的图形处理器指令格式 2800的框图。在一个或多个实施例中，图形处理器执行单元支持具有多种 格式的指令的指令集。实线框展示了通常包括在执行单元指令中的部件， 而虚线包括可选的部件或仅包括在指令子集中的部件。在一些实施例中， 所描述和展示的指令格式2800是宏指令，因为它们是供应至执行单元的指令，这与从指令解码产生的微操作相反(一旦所述指令被处理)。
在一些实施例中，图形处理器执行单元原生地支持采用 128位指令格式2810的指令。64位紧凑指令格式2830可用于基于所选指 令、多个指令选项和操作数数量的一些指令。原生128位指令格式710提 供对所有指令选项的访问，而一些选项和操作限制在64位格式2830中。 64位格式2830中可用的原生指令根据实施例而不同。在一些实施例中，使 用索引字段2813中的一组索引值将指令部分地压缩。执行单元硬件基于索 引值来参考一组压缩表，并使用压缩表输出来重构采用128位指令格式 2810的原生指令。
针对每种格式，指令操作码2812限定执行单元要执行的 操作。执行单元跨每个操作数的多个数据元素来并行地执行每条指令。例 如，响应于添加指令，执行单元跨每个颜色通道执行同步添加操作，所述 颜色通道表示纹理元素或图片元素。默认地，执行单元跨操作数的所有数 据通道执行每条指令。在一些实施例中，指令控制字段2814使能控制某些执行选项，诸如通道选择(例如，预测)以及数据通道排序(例如，混合)。 针对采用128位指令格式2810的指令，执行大小字段2816限制了将并行 执行的数据通道的数量。在一些实施例中，执行大小字段2816不可用于64 位紧凑指令格式2830。
一些执行单元指令具有多达三个操作数，包括两个源操作 数(src0 2820、src12822)和一个目的地2818。在一些实施例中，执行单 元支持双目的地指令，其中这些目的地之一是隐式的。数据操作指令可以 具有第三源操作数(例如，SRC2 2824)，其中，指令操作码2812确定源 操作数的数量。指令的最后的源操作数可以是利用所述指令传递的即时(例如，硬编码)值。
在一些实施例中，128位指令格式2810包括访问/地址模 式字段2826，所述访问/地址模式信息例如限定了是使用直接寄存器寻址模 式还是间接寄存器寻址模式。当使用直接寄存器寻址模式时，直接由指令 中的位来提供一个或多个操作数的寄存器地址。
在一些实施例中，128位指令格式2810包括访问/地址模 式字段2826，所述访问/地址模式字段指定指令的地址模式和/或访问模式。 在一个实施例中，访问模式用于限定针对指令的数据访问对齐。一些实施 例支持访问模式，包括16字节对齐访问模式和1字节对齐访问模式，其中， 访问模式的字节对齐确定了指令操作数的访问对齐。例如，当在第一模式 中时，指令可以使用字节对齐寻址以用于源操作数和目的地操作数，并且 当在第二模式中时，指令可以使用16字节对齐寻址以用于所有的源操作数 和目的地操作数。
在一个实施例中，访问/地址模式字段2826的地址模式部 分确定指令是使用直接寻址还是间接寻址。当使用直接寄存器寻址模式时， 指令中的位直接提供一个或多个操作数的寄存器地址。当使用间接寄存器 寻址模式时，可以基于指令中的地址寄存器值和地址立即数字段来计算一 个或多个操作数的寄存器地址。
在一些实施例中，基于操作码2812位字段对指令进行分 组从而简化操作码解码2840。针对8位的操作码，第4、5、和6位允许执 行单元确定操作码的类型。所示出的精确操作码分组仅是示例性的。在一 些实施例中，移动和逻辑操作码组2842包括数据移动和逻辑指令(例如， 移动(mov)、比较(cmp))。在一些实施例中，移动和逻辑组2842共 享五个最高有效位(MSB)，其中移动(mov)指令采用0000xxxxb的形 式，而逻辑指令采用0001xxxxb的形式。流控制指令组2844(例如，调用 (call)、跳(jmp))包括采用0010xxxxb形式(例如，0x20)的指令。 混杂指令组2846包括指令的混合，包括采用0011xxxxb形式(例如，0x30) 的同步指令(例如，等待(wait)、发送(send))。并行数学指令组2848 包括采用0100xxxxb形式(例如，0x40)的按分量的算术指令(例如，加 (add)、乘(mul))。并行数学组2848跨数据通道并行地执行算术运算。 向量数学组2850包括采用0101xxxxb形式(例如，0x50)的算术指令(例如，dp4)。向量数学组对向量操作数执行算术运算，诸如点积运算。
附加的示例性图形流水线
图29是根据另一实施例的图形处理器2900的框图。图29 的具有与此处任何其他附图中的元件相同的参考号(或名称)的那些元件 可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作 用，但不限于这些。
在一些实施例中，图形处理器2900包括图形流水线2920、 媒体流水线2930、显示引擎2940、线程执行逻辑2950、以及渲染输出流水 线2970。在一些实施例中，图形处理器2900是包括一个或多个通用处理核 的多核处理系统内的图形处理器。图形处理器受到至一个或多个控制寄存 器(未示出)的寄存器写入的控制或者经由环形互连2902经由发布至图形 处理器2900的命令被控制。在一些实施例中，环形互连2902将图形处理 器2900耦合至其他处理部件，比如其他图形处理器或通用处理器。来自环 形互连2902的命令通过命令流转化器2903被解译，所述命令流转化器将 指令供应至图形流水线2920或媒体流水线2930的单独部件。
在一些实施例中，命令流转化器2903引导顶点获取器 2905的操作，所述顶点获取器从存储器读取顶点数据并执行由命令流转化 器2903所提供的顶点处理命令。在一些实施例中，顶点获取器2905将顶 点数据提供给顶点着色器2907，所述顶点着色器对每个顶点执行坐标空间 变换和照明操作。在一些实施例中，顶点获取器2905和顶点着色器2907 通过经由线程分派器2931向执行单元2952A至2952B分派执行线程来执 行顶点处理指令。
在一些实施例中，执行单元2952A至2952B是具有用于 执行图形和媒体操作的指令集的向量处理器阵列。在一些实施例中，执行 单元2952A至2952B具有附接的L1高速缓存2951，所述高速缓存专用于 每个阵列或在阵列之间共享。高速缓存可以被配置为数据高速缓存、指令 高速缓存、或单个高速缓存，所述单个高速缓存被分区为包含不同分区中 的数据和指令。
在一些实施例中，图形流水线2920包括用于执行3D对象 的硬件加速曲面细分的曲面细分部件。在一些实施例中，可编程的外壳着 色器811配置曲面细分操作。可编程域着色器817提供对曲面细分输出的 后端评估。曲面细分器2913在外壳着色器2911的方向上进行操作并且包 含专用逻辑，所述专用逻辑用于基于粗糙几何模型来生成详细的几何对象集合，所述粗糙几何模型作为输入被提供至图形流水线2920。在一些实施 例中，如果未使用曲面细分，则可以对曲面细分部件(例如，外壳着色器 2911、曲面细分器2913、域着色器2917)进行旁路。
在一些实施例中，完整的几何对象可以由几何着色器2919 经由被分派至所述执行单元2952A至2952B的一个或多个线程来处理、或 者可以直接行进至剪辑器2929。在一些实施例中，几何着色器在整个几何 对象(而非顶点或者如图形流水线的先前级中的顶点补片)上进行操作。 如果禁用曲面细分，则几何着色器2919从顶点着色器2907接收输入。在一些实施例中，几何着色器2919可由几何着色器程序编程以便在曲面细分 单元被禁用时执行几何曲面细分。
在栅格化之前，剪辑器2929处理顶点数据。剪辑器2929 可以是固定功能的剪辑器或者具有剪辑和几何着色器功能的可编程剪辑器。 在一些实施例中，渲染输出流水线2970中的栅格器和深度测试部件2973 分派像素着色器以将几何对象转换成其每像素表示。在一些实施例中，像 素着色器逻辑包括在线程执行逻辑2950中。在一些实施例中，应用可对栅 格器和深度测试部件2973进行旁路并且经由流出单元2923访问未栅格化 的顶点数据。
图形处理器2900具有互连总线、互连结构、或某个其他 的互连机制，所述互连机制允许数据和消息在所述图形处理器的主要部件 之中传递。在一些实施例中，执行单元2952A至2952B和(多个)相关联 的高速缓存2951、纹理和媒体采样器2954、以及纹理/采样器高速缓存2958 经由数据端口2956进行互连，以便执行存储器访问并且与处理器的渲染输 出流水线部件进行通信。在一些实施例中，采样器2954、高速缓存2951、 2958以及执行单元2952A至2952B各自具有单独的存储器访问路径。
在一些实施例中，渲染输出流水线2970包含栅格器和深 度测试部件2973，所述栅格器和深度测试部件将基于顶点的对象转换为相 关联的基于像素的表示。在一些实施例中，栅格器逻辑包括用于执行固定 功能三角形和线栅格化的窗口器/掩蔽器单元。相关联的渲染高速缓存2978 和深度高速缓存2979在一些实施例中也是可用的。像素操作部件2977对 数据进行基于像素的操作，然而在一些实例中，与2D操作(例如，利用混 合的位块图像传递)相关联的像素操作由2D引擎2941执行、或者在显示 时间由显示控制器2943使用重叠显示平面来代替。在一些实施例中，共享 的L3高速缓存2975可用于所有的图形部件，从而允许在无需使用主系统 存储器的情况下共享数据。
在一些实施例中，图形处理器媒体流水线2930包括媒体 引擎2937和视频前端2934。在一些实施例中，视频前端2934从命令流转 化器2903接收流水线命令。在一些实施例中，媒体流水线2930包括单独 的命令流转化器。在一些实施例中，视频前端2934在将所述命令发送至媒 体引擎2937之前处理媒体命令。在一些实施例中，媒体引擎2937包括用于生成线程以用于经由线程分派器2931分派至线程执行逻辑2950的线程 生成功能。
在一些实施例中，图形处理器2900包括显示引擎2940。 在一些实施例中，显示引擎2940在处理器2900外部并且经由环形互连2902、 或某个其他互连总线或机构与图形处理器耦合。在一些实施例中，显示引 擎2940包括2D引擎2941和显示控制器2943。在一些实施例中，显示引 擎2940包含能够独立于3D流水线而操作的专用逻辑。在一些实施例中， 显示控制器2943与显示设备(未示出)耦合，所述显示设备可以是系统集 成显示设备(如在膝上型计算机中)、或者经由显示设备连接器附接的外 部显示设备。
在一些实施例中，图形流水线2920和媒体流水线2930可 被配置成用于基于多个图形和媒体编程接口执行操作并且并非专用于任何 一种应用编程接口(API)。在一些实施例中，图形处理器的驱动器软件将 专用于特定图形或媒体库的API调度转换成可由图形处理器处理的命令。 在一些实施例中，为全部来自Khronos Group的开放图形库(OpenGL)、开放计算语言(OpenCL)和/或Vulkan图形和计算API提供了支持。在一 些实施例中，也可以为微软公司的Direct3D库提供支持。在一些实施例中， 可以支持这些库的组合。还可以为开源计算机视觉库(OpenCV)提供支持。 如果可做出从未来API的流水线到图形处理器的流水线的映射，则具有兼 容3D流水线的未来API也将受到支持。
附加的示例性图形流水线编程
图30A是展示了根据一些实施例的图形处理器命令格式 3000的框图。图30B是展示了根据实施例的图形处理器命令序列3010的 框图。图30A中的实线框展示了通常包括在图形命令中的部件，而虚线包 括是可选的或者仅包括在所述图形命令的子集中的部件。图30A的示例性 图形处理器命令格式3000包括用于标识命令的目标客户端3002、命令操作代码(操作码)3004、以及用于命令的相关数据3006的数据字段。一些命 令中还包括子操作码3005和命令大小3008。
在一些实施例中，客户端3002限定了处理命令数据的图 形设备的客户端单元。在一些实施例中，图形处理器命令解析器检查每个 命令的客户端字段以便调整对命令的进一步处理并将命令数据路由至合适 的客户端单元。在一些实施例中，图形处理器客户端单元包括存储器接口 单元、渲染单元、2D单元、3D单元、和媒体单元。每个客户端单元具有 对命令进行处理的相应处理流水线。一旦命令被客户端单元接收到，客户 端单元就读取操作码3004以及子操作码3005(如果存在的话)从而确定要 执行的操作。客户端单元使用数据字段3006内的信息来执行命令。针对一 些命令，期望显式地的命令大小3008来限定命令的大小。在一些实施例中， 命令解析器基于命令操作码自动地确定命令中的至少一些命令的大小。在 一些实施例中，经由双倍字长的倍数对命令进行对齐。
图30B中的流程图示出了示例性图形处理器命令序列 3010。在一些实施例中，以图形处理器的实施例为特征的数据处理系统的 软件或固件使用所示出的命令序列的版本来启动、执行并终止图形操作集 合。仅出于示例性目的示出并描述了样本命令序列，如实施例并不限于这 些特定命令或者此命令序列。而且，所述命令可以作为一批命令以命令序列被发布，从而使得图形处理器将以至少部分同时的方式处理命令序列。
在一些实施例中，图形处理器命令序列3010可以以流水 线转储清除命令3012开始以便使得任一活跃图形流水线完成针对所述流水 线的当前未决命令。在一些实施例中，3D流水线3022和媒体流水线3024 不同时进行操作。执行流水线转储清除以使得活动图形流水线完成任何未 决命令。响应于流水线转储清除，用于图形处理器的命令解析器将停止命 令处理直到活跃绘画引擎完成未决操作并且使得相关的读高速缓存失效。 可选地，渲染高速缓存中被标记为‘脏’的任何数据可以被转储清除到存 储器中。在一些实施例中，流水线转储清除命令3012可以用于流水线同步 或者用在将图形处理器置于低功率状态之前。
在一些实施例中，当命令序列需要图形处理器在流水线之 间显式地地切换时，使用流水线选择命令3013。在一些实施例中，在发布 流水线命令之前在执行情境中仅需要一次流水线选择命令3013，除非所述 情境要发布针对两条流水线的命令。在一些实施例中，在经由流水线选择 命令3013的流水线切换之前正好需要流水线转储清除命令3012。
在一些实施例中，流水线控制命令3014配置用于操作的 图形流水线并且用于对3D流水线3022和媒体流水线3024进行编程。在一 些实施例中，流水线控制命令3014配置活跃流水线的流水线状态。在一个 实施例中，流水线控制命令3014用于流水线同步并且用于在处理一批命令 之前清除来自活跃流水线内的一个或多个高速缓存存储器中的数据。
在一些实施例中，返回缓冲器状态命令3016用于配置返 回缓冲器的集合以供相应的流水线写入数据。一些流水线操作需要分配、 选择、或配置一个或多个返回缓冲器，在处理过程中所述操作将中间数据 写入所述一个或多个返回缓冲器中。在一些实施例中，图形处理器还使用 一个或多个返回缓冲器以便存储输出数据并且执行跨线程通信。在一些实 施例中，返回缓冲器状态3016包括选择返回缓冲器的大小和数量以用于流 水线操作集合。
命令序列中的剩余命令基于用于操作的活跃流水线而不 同。基于流水线判定3020，所述命令序列被定制用于以3D流水线状态3030 开始的3D流水线3022、或者在媒体流水线状态3040处开始的媒体流水线 3024。
用于3D流水线状态3030的命令包括用于顶点缓冲器状态、 顶点元素状态、常量颜色状态、深度缓冲器状态、以及有待在处理3D图元 命令之前配置的其他状态变量的3D状态设置命令。这些命令的值至少部分 地基于使用中的特定3D API来确定。在一些实施例中，3D流水线状态3030 命令还能够选择性地禁用或旁路掉特定流水线元件(如果将不使用那些元 件的话)。
在一些实施例中，3D图元3032命令用于提交待由3D流 水线处理的3D图元。经由3D图元3032命令传递给图形处理器的命令和 相关联参数将被转发到所述图形流水线中的顶点获取功能。顶点获取功能 使用3D图元3032命令数据来生成多个顶点数据结构。所述顶点数据结构 被存储在一个或多个返回缓冲器中。在一些实施例中，3D图元3032命令 用于经由顶点着色器对3D图元执行顶点操作。为了处理顶点着色器，3D 流水线3022将着色器执行线程分派至图形处理器执行单元。
在一些实施例中，经由执行3034命令或事件触发3D流水 线3022。在一些实施例中，寄存器写入触发命令执行。在一些实施例中， 经由命令序列中的‘前进’(‘go’)或‘拣选’(‘kick’)命令来触发 执行。在一个实施例中，使用流水线同步命令来触发命令执行以便通过图 形流水线转储清除命令序列。3D流水线将针对3D图元来执行几何处理。 一旦完成操作，则对所产生的几何对象进行栅格化，并且像素引擎对所产 生的像素进行着色。对于这些操作，还可以包括用于控制像素着色和像素 后端操作的附加命令。
在一些实施例中，当执行媒体操作时，图形处理器命令序 列3010跟随在媒体流水线3024路径之后。一般地，针对媒体流水线3024 进行编程的具体用途和方式取决于待执行的媒体或计算操作。在媒体解码 过程中，特定的媒体解码操作可以被卸载到所述媒体流水线。在一些实施 例中，还可对媒体流水线进行旁路，并且可使用由一个或多个通用处理核提供的资源来整体地或部分地执行媒体解码。在一个实施例中，媒体流水 线还包括用于通用图形处理器单元(GPGPU)操作的元件，其中，所述图 形处理器用于使用计算着色器程序来执行SIMD向量运算，所述计算着色 器程序与渲染图形图元不是显式地相关的。
在一些实施例中，以与3D流水线3022相似的方式对媒体 流水线3024进行配置。将用于配置媒体流水线状态3040的一组命令分派 或放置到命令队列中，在媒体对象命令3042之前。在一些实施例中，媒体 流水线状态命令3040包括用于配置媒体流水线元件的数据，所述媒体流水 线元件将用于处理媒体对象。这包括用于在媒体流水线内配置视频解码和 视频编码逻辑的数据，诸如编码或解码格式。在一些实施例中，媒体流水 线状态命令3040还支持将一个或多个指针用于包含一批状态设置的“间接” 状态元件。
在一些实施例中，媒体对象命令3042将指针供应至媒体 对象以用于由媒体流水线进行处理。媒体对象包括存储器缓冲器，所述存 储器缓冲器包含待处理的视频数据。在一些实施例中，在发布媒体对象命 令3042之前，所有的媒体流水线状态必须是有效的。一旦流水线状态被配 置并且媒体对象命令3042被排队，则经由执行3044命令或等效的执行事 件(例如，寄存器写入)来触发媒体流水线3024。然后可以通过由3D流 水线3022或媒体流水线3024提供的操作对来自媒体流水线3024的输出进 行后处理。在一些实施例中，以与媒体操作类似的方式来配置和执行 GPGPU操作。
附加的示例性图形软件架构
图31展示了根据一些实施例的数据处理系统3100的示例 性图形软件架构。在一些实施例中，软件架构包括3D图形应用3110、操 作系统3120、以及至少一个处理器3130。在一些实施例中，处理器3130 包括图形处理器3132以及一个或多个通用处理器核3134。图形应用3110 和操作系统3120各自在数据处理系统的系统存储器3150中执行。
在一些实施例中，3D图形应用3110包含一个或多个着色 器程序，所述一个或多个着色器程序包括着色器指令3112。着色器语言指 令可以采用高级着色器语言，诸如高级着色器语言(HLSL)或OpenGL着 色器语言(GLSL)。所述应用还包括可执行指令3114，所述可执行指令采 用适合用于由通用处理器核3134执行的机器语言。所述应用还包括由顶点 数据限定的图形对象3116。
在一些实施例中，操作系统3120是来自微软公司的 操作系统、专用UNIX式操作系统、或使用Linux内 核变体的开源UNIX式操作系统。操作系统3120可以支持图形API 3122， 诸如Direct3D API、OpenGL API或Vulkan API。当Direct3DAPI正在使用 时，操作系统3120使用前端着色器编译器3124以将HLSL中的任何着色 器指令3112编译成较低级的着色器语言。所述编译可以是即时(JIT)编 译，或者所述应用可执行着色器预编译。在一些实施例中，在对3D图形应 用3110进行编译的过程中，将高级着色器编译成低级着色器。在一些实施 例中，着色器指令3112以中间形式提供，诸如由VulkanAPI使用的标准 便携式中间表示(SPIR)的版本。
在一些实施例中，用户模式图形驱动器3126包含后端着 色器编译器3127，所述后端着色器编译器用于将着色器指令3112转换成硬 件专用的表示。当在使用OpenGL API时，将采用GLSL高级语言的着色 器指令3112传递至用户模式图形驱动器3126以用于编译。在一些实施例 中，用户模式图形驱动器3126使用操作系统内核模式功能3128来与内核 模式图形驱动器3129进行通信。在一些实施例中，内核模式图形驱动器 3129与图形处理器3132进行通信以便分派命令和指令。
附加的示例性IP核实现
至少一个实施例的一个或多个方面可以由存储在机器可 读介质上的代表性代码实现，所述机器可读介质表示和/或限定集成电路诸 如处理器内的逻辑。例如，机器可读介质可以包括表示处理器内的各个逻 辑的指令。当由机器读取时，所述指令可以使机器制造用于执行本文所述 的技术的逻辑。这类表示(称为“IP核”)是集成电路的逻辑的可重复使用单元，所述可重复使用单元可以作为对集成电路的结构进行描述的硬件 模型而存储在有形、机器可读介质上。可以将硬件模型供应至在制造集成 电路的制造机器上加载硬件模型的各消费者或制造设施。可以制造集成电 路，从而使得电路执行与本文所述的实施例中的任一实施例相关联地描述 的操作。
图32是展示了根据实施例的可以用于制造集成电路以执 行操作的IP核开发系统3200的框图。IP核开发系统3200可以用于生成可 并入到更大的设计中或用于构建整个集成电路(例如，SOC集成电路)的 模块化、可重复使用设计。设计设施3230可采用高级编程语言(例如，C/C++) 生成对IP核设计的软件仿真3210。软件仿真3210可用于使用仿真模型3212 来设计、测试并验证IP核的行为。仿真模型3212可以包括功能、行为和/ 或时序仿真。然后可由仿真模型3212来创建或合成寄存器传输级(RTL) 设计3215。RTL设计3215是对硬件寄存器之间的数字信号的流动进行建 模的集成电路(包括使用建模的数字信号执行的相关联逻辑)的行为的抽 象。除了RTL设计3215之外，还可以创建、设计或合成逻辑电平或晶体 管电平处的较低层次设计。由此，初始设计和仿真的具体细节可以发生变 化。
可以由设计设施将RTL设计3215或等效方案进一步合成 为硬件模型3220，所述硬件模型可以采用硬件描述语言(HDL)或物理设 计数据的某种其他表示。可以进一步仿真或测试HDL以验证IP核设计。 可使用非易失性存储器3240(例如，硬盘、闪存、或任何非易失性存储介 质)来存储IP核设计以用于递送至第3方制造设施3265。可替代地，可以 通过有线连接3250或无线连接3260来传输(例如，经由互联网)IP核设 计。制造设施3265然后可以制造至少部分地基于IP核设计的集成电路。 所制造的集成电路可被配置用于执行根据本文所述的至少一个实施例的操 作。
附加的示例性芯片上系统集成电路
图33至图35展示了根据本文所述的各种实施例的可以使 用一个或多个IP核来制造的示例性集成电路和相关图形处理器。除了所展 示的之外，还可以包括其他逻辑和电路，包括附加的图形处理器/核、外围 接口控制器或通用处理器核。
图33是展示了根据实施例的可以使用一个或多个IP核来 制造的示例性芯片上系统集成电路3300的框图。示例性集成电路3300包 括一个或多个应用处理器3305(例如，CPU)、至少一个图形处理器3310， 并且另外还可以包括图像处理器3315和/或视频处理器3320，其中的任一 项都可以是来自相同或多个不同设计设施的模块化IP核。集成电路3300包括外围或总线逻辑，包括USB控制器3325、UART控制器3330、SPI/SDIO 控制器3335和I2S/I2C控制器3340。另外，集成电路还可以包括显示设备 3345，所述显示设备耦合至高清晰度多媒体接口(HDMI)控制器3350和 移动行业处理器接口(MIPI)显示界面3355中的一项或多项。可以由闪存 子系统3360(包括闪存和闪存控制器)来提供存储。可以经由存储器控制器3365来提供存储器接口以访问SDRAM或SRAM存储器设备。另外，一 些集成电路还包括嵌入式安全引擎3370。
图34是展示了根据实施例的可以使用一个或多个IP核来 制造的芯片上系统集成电路的示例性图形处理器3410的框图。图形处理器 3410可以是图33的图形处理器3310的变体。图形处理器3410包括顶点处 理器3405和一个或多个片段处理器3415A至3415N(例如，3415A，3415B， 3415C，3415D，一直到3415N-1和3415N)。图形处理器3410可以经由 单独的逻辑执行不同的着色器程序，使得顶点处理器3405被优化以执行顶 点着色器程序的操作，而一个或多个片段处理器3415A至3415N执行片段 (例如，像素)着色操作以用于片段或像素着色器程序。顶点处理器3405 执行3D图形流水线的顶点处理阶段并生成图元和顶点数据。(多个)片段 处理器3415A至3415N使用由顶点处理器3405生成的图元和顶点数据来产生显示在显示设备上的帧缓冲器。在一个实施例中，(多个)片段处理 器3415A至3415N被优化以执行OpenGL API中提供的片段着色器程序， 这些片段着色器程序可以用于执行与Direct 3D API中提供的像素着色器程 序相似的操作。
另外，图形处理器3410还包括一个或多个存储器管理单 元(MMU)3420A至3420B、一个或多个高速缓存3425A至3425B和(多 个)电路互连3430A至3430B。一个或多个MMU3420A至3420B为集成 电路3410包括为顶点处理器3405和/或一个或多个片段处理器3415A至 3415N提供虚拟到物理地址映射，除了存储在一个或多个高速缓存3425A 至3425B中的顶点或图像/纹理数据之外，所述虚拟到物理地址映射还可以 引用存储在存储器中的顶点或图像/纹理数据。在一个实施例中，一个或多 个MMU 3425A至3425B可以与系统内的其他MMU包括与图33的一个或 多个应用处理器3305、图像处理器3315和/或视频处理器3320相关联的一 个或多个MMU同步，使得每个处理器3305至3320可以参与共享或统一 的虚拟存储器系统。根据实施例，一个或多个电路互连3430A至3430B使 得图形处理器3410能够经由SoC的内部总线或经由直接连接来与SoC内 的其他IP核交互。
图35是展示了根据实施例的可以使用一个或多个IP核来 制造的芯片上系统集成电路的附加示例性图形处理器3510的框图。图形处 理器3510可以是图33的图形处理器3310的变体。图形处理器3510包括 图34的集成电路3400的一个或多个MMU3420A至3420B、高速缓存3425A 至3425B和电路互连3430A至3430B。
图形处理器3510包括一个或多个着色器核3515A至 3515N(例如，3515A、3515B、3515C、3515D、3515E、3515F、一直到 3515N-1和3515N)，所述一个或多个着色器核提供统一的着色器核架构， 其中单个核或类型或核可以执行所有类型的可编程着色器代码包括着色器 程序代码以实现顶点着色器、片段着色器和/或计算着色器。存在的着色器 核的确切数量可以在实施例和实现中变化。另外，图形处理器3510还包括 核间任务管理器3505，所述核间任务管理器充当用于将执行线程分派给一 个或多个着色器核3515A至3515N的线程分派器和用于加快分块操作以进 行基于图块的渲染的分块单元3518，其中场景的渲染操作在图像空间中被 细分，例如以利用场景内的本地空间一致性或优化内部高速缓存的使用。
以下条款和/或示例涉及特定实施例或其示例。可在一个或多个 实施例中的任何地方使用所述示例的细节。能以不同方式将不同的实施例或示 例的各种特征与所包括的一些特征以及被排除的其他特征组合以适应各种不 同的应用。示例可包括主题，比如方法、用于执行方法的动作的装置、包括指 令的至少一个机器可读介质，所述指令在由机器执行时导致机器根据本文描述 的实施例和示例来执行方法的动作或者设备或系统的动作。各种部件可以是用 于执行所描述的操作或功能的装置。
一个实施例提供了用于执行机器学习操作的计算装置，该装 置包括：解码单元，用于将单个指令解码成经解码的指令，该经解码的指 令指定包括输入值和与神经网络相关联的量化权重值在内的多个操作数； 算术逻辑单元，该算术逻辑单元包括桶形移位器、加法器和累加器寄存器， 其中为了执行经解码的指令，桶形移位器将输入值移位量化的权重值从而 生成经移位的输入值，并且加法器将经移位的输入值加到被存储在累加器 寄存器中的值，并更新被存储在累加器寄存器中的值上。
一个实施例提供了一种执行机器学习操作的方法，所述方法 包括：解码指定多个操作数的单个指令，所述操作数指定包括输入值和神 经网络的权重值的数据；发布所述单个指令以用于在通用图形处理单元的 计算单元内执行；并且响应于单个指令的执行，基于将输入值移位神经网 络的权重值来产生结果，并将经移位的值加到被存储在累加寄存器中的值 上。
一个实施例提供了一种数据处理系统，该数据处理系统包括： 非瞬态机器可读介质，用于存储由数据处理系统的一个或多个处理器执行 的指令；以及通用图形处理单元，包括：解码单元，用于将单个指令解码 成经解码的指令，所述单个指令指定包括输入值和与神经网络相关联的量 化权重值在内的多个操作数；以及算术逻辑单元，该算术逻辑单元包括桶 形移位器，加法器和累加器寄存器，其中为了执行经解码的指令，桶形移 位器将输入值移位量化的权重值从而生成经移位输入值，并且加法器将经 移位的输入值加到被存储在累加器寄存器中的值上，并更新被存储在累加 器寄存器中的值。
本文描述的实施例引用硬件的特定配置，比如专用集成电路 (ASIC)，其被配置成执行某些操作或具有预定的功能。这样的电子装置典型 地包括耦合到一个或多个其他部件(例如，一个或多个存储设备(非暂态机器 可读存储媒体)、用户输入/输出设备(例如键盘、触摸屏和/或显示器)、以 及网络连接件)的一组一个或多个处理器。所述一组处理器与其他部件的耦合 通常是通过一个或多个总线和桥(也称为总线控制器)来实现的。存储装置和 承载网络业务的信号分别表示一个或多个机器可读存储介质和机器可读通信 介质。因此，给定的电子装置的存储装置通常存储代码和/或数据以供在电子装 置的一组一个或多个处理器上执行。
当然，可以使用软件、固件和/或硬件的不同组合来实现实施 例的一个或多个部分。贯穿此详细描述，出于解释的目的，阐述了众多特定细 节以便提供对本发明的透彻理解。然而，对于本领域技术人员而言，可以在不 具有这些具体细节中的一些细节的情况下实践本实施例将是明显的。在某些实 例中，未详细阐述众所周知的结构和功能，以避免使实施例的发明性主题模糊。 因此，本发明的范围和精神应根据以下权利要求来判定。
Claims (25)
1.一种用于执行机器学习操作的计算装置，所述装置包括：
解码单元，所述解码单元用于将单个指令解码成经解码的指令，所述经解码的指令指定多个操作数，该多个操作数包括输入值和与神经网络相关联的量化的权重值；
算术逻辑单元，所述算术逻辑单元包括桶形移位器、加法器和累加器寄存器，其中，为了执行经解码的指令，所述桶形移位器将所述输入值移位所述量化的权重值从而生成经移位的输入值，并且所述加法器将所述经移位的输入值加到被存储在所述累加器寄存器中的值上，并更新被存储在所述累加器寄存器中的值。
2.如权利要求1所述的计算装置，附加地包括输出寄存器，所述输出寄存器用于存储所述单个指令的输出值。
3.如权利要求1所述的计算装置，其特征在于，所述量化的权重值被量化成2的幂值。
4.如权利要求3所述的计算装置，其特征在于，与所述量化的权重值相关联的指数被输入到所述桶形移位器。
5.如权利要求4所述的计算装置，其特征在于，所述输入值是多位输入值。
6.如权利要求1所述的计算装置，其特征在于，所述计算装置包括多个算术逻辑单元，所述多个算术逻辑单元被配置作为单指令多数据计算单元。
7.如权利要求6所述的计算装置，其特征在于，所述单指令多数据计算单元用于执行单指令多线程计算架构的多个线程的操作。
8.如权利要求1所述的计算装置，其特征在于，所述计算装置是包括媒体处理器和视觉处理器的芯片上系统集成电路。
9.如权利要求8所述的计算装置，其特征在于，所述媒体处理器用于解码多个同时的视频流，并将多个经解码的视频流输出给芯片上存储器。
10.如权利要求9所述的计算装置，其特征在于，所述视觉处理器用于解析经解码的视频流，以经由与所述神经网络相关联的经训练的图像识别模型对所述经解码的视频流的帧执行处理操作。
11.一种执行机器学习操作的方法，所述方法包括：
解码指定多个操作数的单个指令，所述操作数指定包括神经网络的输入值和权重值的数据；
发布所述单个指令以用于在通用图形处理单元的计算单元内执行；并且
响应于所述单个指令的执行，基于将所述输入值移位所述神经网络的所述权重值来产生结果，并将经移位的值加到被存储在累加寄存器中的值。
12.如权利要求11所述的方法，其特征在于，所述权重值是量化的权重值。
13.如权利要求12所述的方法，其特征在于，所述权重值被量化成二的幂次值。
14.如权利要求13所述的方法，其特征在于，将所述输入值移位所述神经网络的所述权重值包括，经由桶形移位器逻辑移位所述输入值，并且输入给所述桶形移位器逻辑的所述权重值是与所述量化权重值相关联的指数值。
15.一种通用图形处理器，包括用于执行如权利要求11-14中的任一项所述的方法的装置。
16.一种数据处理系统，包括：
非瞬态机器可读介质，所述非瞬态机器可读介质用于存储由所述数据处理系统的一个或多个处理器执行的指令；以及
通用图形处理单元，所述通用图形处理单元包括：解码单元，所述解码单元用于将单个指令解码成经解码的指令，所述经解码的指令指定多个操作数，所述多个操作数包括输入值和与神经网络相关联的量化的权重值；以及算术逻辑单元，所述算术逻辑单元包括桶形移位器、加法器和累加器寄存器，其中为了执行经解码的指令，桶形移位器将所述输入值移位所述量化的权重值从而生成经移位的输入值，并且所述加法器将所述经移位的输入值加到被存储在所述累加器寄存器中的值上，并更新被存储在所述累加器寄存器中的值。
17.如权利要求16所述的数据处理系统，所述通用图形处理单元包括用于存储所述单个指令的输出值的输出寄存器。
18.如权利要求16所述的数据处理系统，其特征在于，所述量化的权重值被量化成2的幂值。
19.如权利要求18所述的数据处理系统，其特征在于，与所述量化的权重值相关联的指数被输入到所述桶形移位器。
20.如权利要求19所述的数据处理系统，其特征在于，所述输入值是多位输入值。
21.如权利要求16所述的数据处理系统，其特征在于，所述通用图形处理单元包括多个算术逻辑单元，所述多个算术逻辑单元被配置作为单指令多数据计算单元。
22.如权利要求21所述的数据处理系统，其特征在于，所述单指令多数据计算单元用于执行单指令多线程计算架构的多个线程的操作。
23.如权利要求16所述的数据处理系统，其特征在于，所述通用图形处理单元是包括媒体处理器和视觉处理器的芯片上系统集成电路。
24.如权利要求23所述的数据处理系统，其特征在于，所述媒体处理器用于解码多个同时的视频流，并将经解码的数个视频流输出到芯片上存储器。
25.如权利要求24所述的数据处理系统，其特征在于，所述视觉处理器用于解析经解码的视频流，以经由与所述神经网络相关联的经训练的图像识别模型对所述经解码的视频流的帧执行处理操作。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US15/494,710 | 2017-04-24 | ||
| US15/494,710 US10410098B2 (en) | 2017-04-24 | 2017-04-24 | Compute optimizations for neural networks |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN108734285A true CN108734285A (zh) | 2018-11-02 |
Family
ID=61768108
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201810367363.7A Pending CN108734285A (zh) | 2017-04-24 | 2018-04-23 | 神经网络的计算优化 |
Country Status (3)
| Country | Link |
|---|---|
| US (4) | US10410098B2 (zh) |
| EP (2) | EP3671439B1 (zh) |
| CN (1) | CN108734285A (zh) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109740733A (zh) * | 2018-12-27 | 2019-05-10 | 深圳云天励飞技术有限公司 | 深度学习网络模型优化方法、装置及相关设备 |
| US10410098B2 (en) * | 2017-04-24 | 2019-09-10 | Intel Corporation | Compute optimizations for neural networks |
| CN111178492A (zh) * | 2018-11-09 | 2020-05-19 | 中科寒武纪科技股份有限公司 | 计算装置及相关产品、执行人工神经网络模型的计算方法 |
| CN111190716A (zh) * | 2019-12-31 | 2020-05-22 | 清华大学 | 基于中断的神经网络加速器多任务调度方法 |
| CN111198673A (zh) * | 2018-11-19 | 2020-05-26 | 北京智谱微科技有限责任公司 | 字长调整方法、装置、设备及存储介质 |
| CN111492369A (zh) * | 2019-09-19 | 2020-08-04 | 香港应用科技研究院有限公司 | 人工神经网络中移位权重的残差量化 |
| CN111507952A (zh) * | 2020-04-13 | 2020-08-07 | 上海泗科智能科技有限公司 | 一种嵌入式端的糖尿病性视网膜病变筛查解决方法 |
| CN111767078A (zh) * | 2019-04-02 | 2020-10-13 | 上海寒武纪信息科技有限公司 | 数据运行方法、装置和相关产品 |
| CN112052943A (zh) * | 2019-06-05 | 2020-12-08 | 三星电子株式会社 | 电子装置和执行该电子装置的操作的方法 |
| CN112925741A (zh) * | 2021-03-29 | 2021-06-08 | 上海西井信息科技有限公司 | 异构计算方法和系统 |
| CN113906384A (zh) * | 2019-05-28 | 2022-01-07 | 美光科技公司 | 人工神经网络(ann)应用程序中的存储器即服务 |
| CN114341826A (zh) * | 2019-07-09 | 2022-04-12 | 麦姆瑞克斯公司 | 基于非易失性存储器的处理器和数据流技术 |
Families Citing this family (76)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10445894B2 (en) * | 2016-05-11 | 2019-10-15 | Mitutoyo Corporation | Non-contact 3D measuring system |
| US11010338B2 (en) * | 2017-04-06 | 2021-05-18 | Shanghai Cambricon Information Technology Co., Ltd | Data screening device and method |
| CN109284827A (zh) * | 2017-07-19 | 2019-01-29 | 阿里巴巴集团控股有限公司 | 神经网络计算方法、设备、处理器及计算机可读存储介质 |
| CN109525407B (zh) * | 2017-09-18 | 2020-05-26 | 中国科学院声学研究所 | 一种同层无交集全覆盖嵌套容器生成方法及可读存储介质 |
| EP3627397B1 (en) * | 2017-10-20 | 2022-07-27 | Shanghai Cambricon Information Technology Co., Ltd | Processing method and apparatus |
| US10657439B2 (en) * | 2017-10-24 | 2020-05-19 | Shanghai Cambricon Information Technology Co., Ltd | Processing method and device, operation method and device |
| US10802489B1 (en) | 2017-12-29 | 2020-10-13 | Apex Artificial Intelligence Industries, Inc. | Apparatus and method for monitoring and controlling of a neural network using another neural network implemented on one or more solid-state chips |
| US11488002B2 (en) * | 2018-02-15 | 2022-11-01 | Atlazo, Inc. | Binary neural network accelerator engine methods and systems |
| US11514306B1 (en) * | 2018-03-14 | 2022-11-29 | Meta Platforms, Inc. | Static memory allocation in neural networks |
| CN110296763B (zh) * | 2018-03-23 | 2021-04-30 | 江森自控科技公司 | 使用循环网络进行温度传感器校准 |
| US10621489B2 (en) | 2018-03-30 | 2020-04-14 | International Business Machines Corporation | Massively parallel neural inference computing elements |
| US11568227B1 (en) | 2018-04-20 | 2023-01-31 | Perceive Corporation | Neural network inference circuit read controller with multiple operational modes |
| US11783167B1 (en) | 2018-04-20 | 2023-10-10 | Perceive Corporation | Data transfer for non-dot product computations on neural network inference circuit |
| US10740434B1 (en) | 2018-04-20 | 2020-08-11 | Perceive Corporation | Reduced dot product computation circuit |
| US11586910B1 (en) | 2018-04-20 | 2023-02-21 | Perceive Corporation | Write cache for neural network inference circuit |
| US11468145B1 (en) | 2018-04-20 | 2022-10-11 | Perceive Corporation | Storage of input values within core of neural network inference circuit |
| US11210586B1 (en) | 2018-04-20 | 2021-12-28 | Perceive Corporation | Weight value decoder of neural network inference circuit |
| US11049013B1 (en) | 2018-04-20 | 2021-06-29 | Perceive Corporation | Encoding of weight values stored on neural network inference circuit |
| US11295200B1 (en) | 2018-04-20 | 2022-04-05 | Perceive Corporation | Time-multiplexed dot products for neural network inference circuit |
| US11222257B1 (en) | 2018-04-20 | 2022-01-11 | Perceive Corporation | Non-dot product computations on neural network inference circuit |
| US20190392287A1 (en) | 2018-06-22 | 2019-12-26 | Samsung Electronics Co., Ltd. | Neural processor |
| CN112840353B (zh) * | 2018-11-01 | 2023-12-29 | 赫尔实验室有限公司 | 自动生成图像并在训练中输入图像的系统、方法和介质 |
| US11847567B1 (en) | 2018-12-05 | 2023-12-19 | Perceive Corporation | Loss-aware replication of neural network layers |
| US11995533B1 (en) | 2018-12-05 | 2024-05-28 | Perceive Corporation | Executing replicated neural network layers on inference circuit |
| US11347297B1 (en) | 2019-01-23 | 2022-05-31 | Perceive Corporation | Neural network inference circuit employing dynamic memory sleep |
| KR102233174B1 (ko) * | 2019-01-28 | 2021-03-29 | 포항공과대학교 산학협력단 | 신경망 가속기 및 그것의 동작 방법 |
| CN109800877B (zh) * | 2019-02-20 | 2022-12-30 | 腾讯科技（深圳）有限公司 | 神经网络的参数调整方法、装置及设备 |
| US11074100B2 (en) * | 2019-02-27 | 2021-07-27 | Micron Technology, Inc. | Arithmetic and logical operations in a multi-user network |
| US20200294182A1 (en) * | 2019-03-15 | 2020-09-17 | Intel Corporation | On chip dense memory for temporal buffering |
| KR102674475B1 (ko) * | 2019-03-15 | 2024-06-12 | 한국전자통신연구원 | 복수의 뉴럴 네트워크들을 실행하기 위한 전자 장치 |
| US11194585B2 (en) * | 2019-03-25 | 2021-12-07 | Flex Logix Technologies, Inc. | Multiplier-accumulator circuitry having processing pipelines and methods of operating same |
| US11211944B2 (en) | 2019-04-17 | 2021-12-28 | Samsung Electronics Co., Ltd. | Mixed-precision compression with random access |
| US11671111B2 (en) | 2019-04-17 | 2023-06-06 | Samsung Electronics Co., Ltd. | Hardware channel-parallel data compression/decompression |
| KR102263694B1 (ko) * | 2019-04-26 | 2021-06-10 | 울산과학기술원 | 확률컴퓨팅 회로의 정확도를 높이기 위한 장치 |
| US11880760B2 (en) | 2019-05-01 | 2024-01-23 | Samsung Electronics Co., Ltd. | Mixed-precision NPU tile with depth-wise convolution |
| US11256624B2 (en) | 2019-05-28 | 2022-02-22 | Micron Technology, Inc. | Intelligent content migration with borrowed memory |
| US11669585B2 (en) * | 2019-06-25 | 2023-06-06 | Apple Inc. | Optimizing binary convolutional neural networks |
| CN112329909B (zh) * | 2019-08-05 | 2022-10-21 | 杭州海康威视数字技术股份有限公司 | 生成神经网络模型的方法、装置及存储介质 |
| DE102019211829A1 (de) * | 2019-08-07 | 2021-02-11 | Robert Bosch Gmbh | Recheneinheit, Verfahren und Computerprogramm zur Multiplikation |
| US11195095B2 (en) * | 2019-08-08 | 2021-12-07 | Neuralmagic Inc. | System and method of accelerating execution of a neural network |
| US10872295B1 (en) | 2019-09-19 | 2020-12-22 | Hong Kong Applied Science and Technology Institute Company, Limited | Residual quantization of bit-shift weights in an artificial neural network |
| CN110689114B (zh) * | 2019-09-24 | 2023-07-18 | Oppo广东移动通信有限公司 | 网络节点处理方法、装置、存储介质及电子设备 |
| US20210125063A1 (en) * | 2019-10-23 | 2021-04-29 | Electronics And Telecommunications Research Institute | Apparatus and method for generating binary neural network |
| US11941511B1 (en) | 2019-11-11 | 2024-03-26 | Perceive Corporation | Storing of intermediate computed values for subsequent use in a machine trained network |
| KR20210057401A (ko) * | 2019-11-12 | 2021-05-21 | 한국전자통신연구원 | 다중 생체정보 기반 사용자 인증 장치 및 방법 |
| CN110942154B (zh) * | 2019-11-22 | 2021-07-06 | 深圳前海微众银行股份有限公司 | 基于联邦学习的数据处理方法、装置、设备及存储介质 |
| US11367290B2 (en) | 2019-11-26 | 2022-06-21 | Apex Artificial Intelligence Industries, Inc. | Group of neural networks ensuring integrity |
| US11366434B2 (en) | 2019-11-26 | 2022-06-21 | Apex Artificial Intelligence Industries, Inc. | Adaptive and interchangeable neural networks |
| US10956807B1 (en) | 2019-11-26 | 2021-03-23 | Apex Artificial Intelligence Industries, Inc. | Adaptive and interchangeable neural networks utilizing predicting information |
| US10691133B1 (en) * | 2019-11-26 | 2020-06-23 | Apex Artificial Intelligence Industries, Inc. | Adaptive and interchangeable neural networks |
| US11119772B2 (en) * | 2019-12-06 | 2021-09-14 | International Business Machines Corporation | Check pointing of accumulator register results in a microprocessor |
| US11580388B2 (en) | 2020-01-03 | 2023-02-14 | Microsoft Technology Licensing, Llc | Distributed processing architecture |
| US11076210B1 (en) * | 2020-01-03 | 2021-07-27 | Microsoft Technology Licensing, Llc | Distributed processing architecture |
| TW202141290A (zh) | 2020-01-07 | 2021-11-01 | 韓商愛思開海力士有限公司 | 記憶體中處理（ｐｉｍ）系統和ｐｉｍ系統的操作方法 |
| US11847451B2 (en) | 2020-01-07 | 2023-12-19 | SK Hynix Inc. | Processing-in-memory (PIM) device for implementing a quantization scheme |
| KR102334011B1 (ko) * | 2020-02-10 | 2021-12-01 | 고려대학교 산학협력단 | 무선 통신 시스템에서 머신 러닝 기반 제한된 피드백 방법 및 장치 |
| JP6896306B1 (ja) * | 2020-04-13 | 2021-06-30 | ＬｅａｐＭｉｎｄ株式会社 | ニューラルネットワーク回路、エッジデバイスおよびニューラルネットワーク演算方法 |
| US11809908B2 (en) | 2020-07-07 | 2023-11-07 | SambaNova Systems, Inc. | Runtime virtualization of reconfigurable data flow resources |
| US11848980B2 (en) * | 2020-07-09 | 2023-12-19 | Boray Data Technology Co. Ltd. | Distributed pipeline configuration in a distributed computing system |
| US11256981B1 (en) * | 2020-10-15 | 2022-02-22 | Gigantor Technologies Inc. | Unbounded parallel implementation of deep neural networks |
| US11099854B1 (en) * | 2020-10-15 | 2021-08-24 | Gigantor Technologies Inc. | Pipelined operations in neural networks |
| US11550545B2 (en) * | 2020-11-06 | 2023-01-10 | SK Hynix Inc. | Low-power, low-memory multiply and accumulate (MAC) unit |
| US11237880B1 (en) | 2020-12-18 | 2022-02-01 | SambaNova Systems, Inc. | Dataflow all-reduce for reconfigurable processor systems |
| US11392740B2 (en) | 2020-12-18 | 2022-07-19 | SambaNova Systems, Inc. | Dataflow function offload to reconfigurable processors |
| US11182221B1 (en) | 2020-12-18 | 2021-11-23 | SambaNova Systems, Inc. | Inter-node buffer-based streaming for reconfigurable processor-as-a-service (RPaaS) |
| US20220197595A1 (en) * | 2020-12-21 | 2022-06-23 | Intel Corporation | Efficient multiply and accumulate instruction when an operand is equal to or near a power of two |
| WO2022150009A1 (en) * | 2021-01-08 | 2022-07-14 | Agency For Science, Technology And Research | GENERATING AN OUTPUT FOR A RECTIFIED LINEAR UNIT (ReLU)-ACTIVATED NEURON OF A NEURAL NETWORK |
| US11782760B2 (en) | 2021-02-25 | 2023-10-10 | SambaNova Systems, Inc. | Time-multiplexed use of reconfigurable hardware |
| US11200096B1 (en) | 2021-03-26 | 2021-12-14 | SambaNova Systems, Inc. | Resource allocation for reconfigurable processors |
| JP2024514659A (ja) * | 2021-04-15 | 2024-04-02 | ジャイガンター・テクノロジーズ・インコーポレイテッド | ニューラルネットワークにおけるパイプライン動作 |
| WO2022235517A2 (en) * | 2021-05-05 | 2022-11-10 | Uniquify, Inc. | Implementations and methods for processing neural network in semiconductor hardware |
| US20240202509A1 (en) | 2021-05-05 | 2024-06-20 | Uniquify, Inc. | Implementations and methods for processing neural network in semiconductor hardware |
| US20230004385A1 (en) * | 2021-06-30 | 2023-01-05 | Advanced Micro Devices, Inc. | Accelerated processing device and method of sharing data for machine learning |
| WO2023287653A1 (en) * | 2021-07-12 | 2023-01-19 | Gigantor Technologies Inc. | Pipelined operations in neural networks |
| US20230129750A1 (en) * | 2021-10-27 | 2023-04-27 | International Business Machines Corporation | Performing a floating-point multiply-add operation in a computer implemented environment |
| US20230350678A1 (en) * | 2022-04-28 | 2023-11-02 | Qualcomm Incorporated | Instruction Set Architecture for Neural Network Quantization and Packing |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4228767A1 (de) * | 1991-08-28 | 1993-03-04 | Toshiba Kawasaki Kk | Multiplizierschaltung |
| US7873812B1 (en) | 2004-04-05 | 2011-01-18 | Tibet MIMAR | Method and system for efficient matrix multiplication in a SIMD processor architecture |
| US9712185B2 (en) * | 2012-05-19 | 2017-07-18 | Olsen Ip Reserve, Llc | System and method for improved fractional binary to fractional residue converter and multipler |
| US10223333B2 (en) | 2014-08-29 | 2019-03-05 | Nvidia Corporation | Performing multi-convolution operations in a parallel processing system |
| US9747910B2 (en) * | 2014-09-26 | 2017-08-29 | Qualcomm Incorporated | Switching between predictive and non-predictive quantization techniques in a higher order ambisonics (HOA) framework |
| US10776690B2 (en) * | 2015-10-08 | 2020-09-15 | Via Alliance Semiconductor Co., Ltd. | Neural network unit with plurality of selectable output functions |
| US11029949B2 (en) * | 2015-10-08 | 2021-06-08 | Shanghai Zhaoxin Semiconductor Co., Ltd. | Neural network unit |
| US10891538B2 (en) | 2016-08-11 | 2021-01-12 | Nvidia Corporation | Sparse convolutional neural network accelerator |
| US10997496B2 (en) | 2016-08-11 | 2021-05-04 | Nvidia Corporation | Sparse convolutional neural network accelerator |
| US10410098B2 (en) * | 2017-04-24 | 2019-09-10 | Intel Corporation | Compute optimizations for neural networks |
-
2017
- 2017-04-24 US US15/494,710 patent/US10410098B2/en active Active
-
2018
- 2018-03-23 EP EP20155873.1A patent/EP3671439B1/en active Active
- 2018-03-23 EP EP18163718.2A patent/EP3396535B1/en active Active
- 2018-04-23 CN CN201810367363.7A patent/CN108734285A/zh active Pending
-
2019
- 2019-07-08 US US16/505,012 patent/US11074072B2/en active Active
-
2021
- 2021-07-26 US US17/443,376 patent/US11693658B2/en active Active
-
2023
- 2023-05-11 US US18/315,625 patent/US20230359461A1/en active Pending
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10410098B2 (en) * | 2017-04-24 | 2019-09-10 | Intel Corporation | Compute optimizations for neural networks |
| CN111178492A (zh) * | 2018-11-09 | 2020-05-19 | 中科寒武纪科技股份有限公司 | 计算装置及相关产品、执行人工神经网络模型的计算方法 |
| CN111178492B (zh) * | 2018-11-09 | 2020-12-11 | 安徽寒武纪信息科技有限公司 | 计算装置及相关产品、执行人工神经网络模型的计算方法 |
| CN111198673A (zh) * | 2018-11-19 | 2020-05-26 | 北京智谱微科技有限责任公司 | 字长调整方法、装置、设备及存储介质 |
| CN109740733A (zh) * | 2018-12-27 | 2019-05-10 | 深圳云天励飞技术有限公司 | 深度学习网络模型优化方法、装置及相关设备 |
| CN111767078A (zh) * | 2019-04-02 | 2020-10-13 | 上海寒武纪信息科技有限公司 | 数据运行方法、装置和相关产品 |
| CN113906384A (zh) * | 2019-05-28 | 2022-01-07 | 美光科技公司 | 人工神经网络(ann)应用程序中的存储器即服务 |
| CN112052943A (zh) * | 2019-06-05 | 2020-12-08 | 三星电子株式会社 | 电子装置和执行该电子装置的操作的方法 |
| CN114341826A (zh) * | 2019-07-09 | 2022-04-12 | 麦姆瑞克斯公司 | 基于非易失性存储器的处理器和数据流技术 |
| CN111492369A (zh) * | 2019-09-19 | 2020-08-04 | 香港应用科技研究院有限公司 | 人工神经网络中移位权重的残差量化 |
| CN111492369B (zh) * | 2019-09-19 | 2023-12-12 | 香港应用科技研究院有限公司 | 人工神经网络中移位权重的残差量化 |
| CN111190716A (zh) * | 2019-12-31 | 2020-05-22 | 清华大学 | 基于中断的神经网络加速器多任务调度方法 |
| CN111507952A (zh) * | 2020-04-13 | 2020-08-07 | 上海泗科智能科技有限公司 | 一种嵌入式端的糖尿病性视网膜病变筛查解决方法 |
| CN112925741A (zh) * | 2021-03-29 | 2021-06-08 | 上海西井信息科技有限公司 | 异构计算方法和系统 |
| CN112925741B (zh) * | 2021-03-29 | 2023-01-24 | 上海西井信息科技有限公司 | 异构计算方法和系统 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP3671439A1 (en) | 2020-06-24 |
| US20180307950A1 (en) | 2018-10-25 |
| EP3396535A1 (en) | 2018-10-31 |
| US20210373886A1 (en) | 2021-12-02 |
| US11693658B2 (en) | 2023-07-04 |
| US11074072B2 (en) | 2021-07-27 |
| US20190332903A1 (en) | 2019-10-31 |
| US20230359461A1 (en) | 2023-11-09 |
| US10410098B2 (en) | 2019-09-10 |
| EP3671439B1 (en) | 2024-04-10 |
| EP3396535B1 (en) | 2020-04-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN108734285A (zh) | 神经网络的计算优化 | |
| CN108734636A (zh) | 用于高效卷积的专用固定功能硬件 | |
| CN108805797A (zh) | 用于机器学习操作的经优化计算硬件 | |
| CN108734643A (zh) | 使用低精度和高精度的混合推理 | |
| CN108805792A (zh) | 具有先进调度的可编程粗粒度化和稀疏矩阵计算硬件 | |
| CN109993683A (zh) | 任意神经网络的机器学习稀疏计算机制、用于训练机制的算术计算微架构以及稀疏性 | |
| CN108805793A (zh) | 乘法-累加"0"数据门控 | |
| CN108694694A (zh) | 用于使得能够进行可扩展分布式机器学习的抽象库 | |
| CN108805798A (zh) | 用于深度学习框架的细粒度计算通信执行 | |
| CN108805796A (zh) | 用于整数深度学习原语的动态精度管理 | |
| CN110349075A (zh) | 低精度机器学习操作的计算优化 | |
| CN108734648A (zh) | 计算优化机制 | |
| CN108734642A (zh) | 对机器学习模型的动态分布训练 | |
| CN108734274A (zh) | 用于深度神经网络的计算优化机制 | |
| CN108734298A (zh) | 扩展gpu/cpu一致性到多gpu核 | |
| CN108694690A (zh) | 频域中的子图和对gpu上的卷积实现的动态选择 | |
| CN108805795A (zh) | 用于机器学习的硬件实现的点对点通信原语 | |
| CN109388777A (zh) | 一种用于经优化的Winograd卷积加速器的系统和方法 | |
| CN108734272A (zh) | 卷积神经网络优化机构 | |
| CN108805794A (zh) | 对自主机器处的机器学习进行存储管理 | |
| CN109993684A (zh) | 机器学习和深度学习处理中的压缩 | |
| CN108734286A (zh) | 在推断期间中对图形处理器的协调和增加利用 | |
| CN108804077A (zh) | 用来执行用于机器学习的浮点和整数操作的指令和逻辑 | |
| CN110135575A (zh) | 用于分布式机器学习的通信优化 | |
| CN109993277A (zh) | 用于深度神经网络的计算优化机制 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |