CN108805792A - 具有先进调度的可编程粗粒度化和稀疏矩阵计算硬件 - Google Patents

具有先进调度的可编程粗粒度化和稀疏矩阵计算硬件 Download PDF

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K.辛哈
N.R.萨蒂什
J.博特莱森
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A.科克
N.斯里尼瓦萨
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S.S.巴格索尔基
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F.陈
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K.尼利斯
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Abstract

提供了具有先进调度的可编程粗粒度化和稀疏矩阵计算硬件。一个实施例提供执行机器学习操作的计算装置，所述计算装置包括解码单元以将单个指令解码成经解码的指令，所述经解码的指令要使得所述计算装置执行复杂机器学习计算操作。

Description

具有先进调度的可编程粗粒度化和稀疏矩阵计算硬件
技术领域
实施例一般地涉及数据处理并且更特别地涉及经由通用图形处理单元的数据处理。
背景技术
当前的并行图形数据处理包括被开发以对图形数据执行特定操作的系统和方法，这些特定操作诸如例如线性内插、镶嵌、栅格化、纹理映射、深度测试等。传统上，图形处理器使用了固定功能计算单元来处理图形数据；然而，最近，图形处理器的多个部分已变得可编程，从而使得这样的处理器能够支持用于处理顶点和片段数据的更广泛种类的操作。
为了进一步提高性能，图形处理器通常实现处理技术（诸如，流水线操作），这些处理技术试图贯穿图形流水线的不同部分来并行处理尽可能多的图形数据。具有单指令多线程（SIMT）架构的并行图形处理器被设计成最大化图形流水线中的并行处理量。在SIMT架构中，多组并行线程试图尽可能经常地一起同步执行程序指令，以提高处理效率。用于SIMT架构的软件和硬件的一般性概述可以在Shane Cook的CUDA编程（CUDA Programming），第3章，第37-51页（2013年）和/或NicholasWilt的CUDA手册，对GPU编程的全面向导（CUDAHandbook, A Comprehensive Guide to GPU Programming），第2.6.2至3.1.2节（2013年6月）中找到。
附图说明
为了能够详细理解本发明的特征，可以通过参考实施例而有对本发明的更具体的描述，所述实施例中的一些在附图中被图示。然而，要注意，附图仅图示典型实施例，并因此不要被认为是对所有实施例的范围的限制。
图1是图示了被配置成实现本文所述的实施例的一个或多个方面的计算机系统的框图；
图2A-2D图示了根据实施例的并行处理器部件；
图3A-3B是根据实施例的图形多处理器的框图；
图4A-4F图示了其中多个GPU通信地耦合至多个多核处理器的示例性架构；
图5图示了根据实施例的图形处理流水线；
图6图示了根据实施例的机器学习软件堆栈；
图7图示了根据实施例的高度并行的通用图形处理单元；
图8图示了根据实施例的多GPU计算系统；
图9A-9B图示了示例性深度神经网络的各层；
图10图示了示例性递归神经网络；
图11图示了深度神经网络的训练和部署；
图12是图示了分布式学习的框图；
图13图示了适合于通过使用已训练的模型而执行推断的示例性进行推断的片上系统（SOC）；
图14是根据实施例的数据处理系统的框图；
图15A图示了根据实施例的机器学习指令和获取单元的细节；
图15B图示了根据实施例的机器学习调度器控制器的细节；
图16图示了根据实施例的示例性卷积运算；
图17是根据实施例的用于执行对计算流水线的机器学习操作的粗粒度调度的逻辑的流程图；
图18是图示了根据实施例的混合存储器计算系统的框图；
图19A-19B是经由本文所述的实施例图示了用于执行近数据计算操作的逻辑的流程图；
图20图示了本文所述的实施例内的示例性乘加逻辑；
图21图示了根据一个实施例的稀疏计算加速器架构；
图22图示了根据实施例的用于稀疏矩阵运算的附加稀疏计算架构；
图23A-23B是图示了用于在由本文所述的实施例提供的GPGPU内执行稀疏计算操作的逻辑2300、2310的流程图；
图24是根据实施例的处理系统的框图；
图25是根据实施例的处理器的框图；
图26是根据实施例的图形处理器的框图；
图27是根据一些实施例的图形处理器的图形处理引擎的框图；
图28是由附加实施例提供的图形处理器的框图；
图29图示了包括在一些实施例中采用的处理元件阵列的线程执行逻辑；
图30是图示了根据一些实施例的图形处理器指令格式的框图；
图31是根据另一个实施例的图形处理器的框图；
图32A-32B图示了根据一些实施例的图形处理器命令格式和命令序列；
图33图示了根据一些实施例的数据处理系统的示例性图形软件架构；
图34是图示了根据实施例的IP核开发系统的框图；
图35是图示了根据实施例的示例性片上系统集成电路的框图；
图36是图示了根据实施例的附加图形处理器的框图；以及
图37是图示了根据实施例的片上系统集成电路的附加示例性图形处理器的框图。
具体实施方式
在一些实施例中，图形处理单元（GPU）通信地耦合到主机/处理器核以加速图形操作、机器学习操作、模式分析操作、以及各种通用GPU（GPGPU）功能。GPU可以通过总线或另一互连（例如，诸如PCIe或NVLink之类的高速互连）通信地耦合到主机处理器/核。在其他实施例中，GPU可以与核一样集成在相同封装或芯片上，并通过内部处理器总线/互连（即，在封装或芯片内部）通信地耦合到核。不管GPU连接的方式如何，处理器核都可以以工作描述符中所包含的命令/指令的序列的形式将工作分配给GPU。GPU随后使用专用电路/逻辑以用于高效地处理这些命令/指令。
在以下描述中，阐述了很多特定细节以提供更透彻的理解。然而，本领域技术人员应当理解，没有这些特定细节中的一个或多个，也可以实践本文中所描述的实施例。在其他实例中，未描述公知的特征以避免使本发明实施例的细节变得模糊。
系统概述
图1是图示了被配置成实现本文所述的实施例的一个或多个方面的计算系统100的框图。计算系统100包括处理子系统101，所述处理子系统具有一个或多个处理器102和系统存储器104，所述一个或多个处理器和所述系统存储器经由互连路径进行通信，所述互连路径可以包括存储器中枢105。存储器中枢105可以是芯片组部件内的单独的部件，或者可以集成在一个或多个处理器102内。存储器中枢105经由通信链路106与I/O子系统111耦合。I/O子系统111包括I/O中枢107，所述I/O中枢可以使得计算系统100能够从一个或多个输入设备108接收输入。另外，I/O中枢107可以使得显示控制器（所述显示控制器可以被包括在一个或多个处理器102中）能够向一个或多个显示设备110A提供输出。在一个实施例中，与I/O中枢107耦合的一个或多个显示设备110A可以包括本地显示设备、内部显示设备或嵌入式显示设备。
在一个实施例中，处理子系统101包括一个或多个并行处理器112，所述一个或多个并行处理器经由总线或其他通信链路113耦合至存储器中枢105。通信链路113可以是任意数量的基于标准的通信链路技术或协议（诸如但不限于PCI Express）中的一个，或者可以是供应方特定的通信接口或通信结构。在一个实施例中，一个或多个并行处理器112形成以计算为中心的并行或向量处理系统，所述系统包括大量处理核和/或处理集群，诸如集成众核（MIC）处理器。在一个实施例中，一个或多个并行处理器112形成图形处理子系统，所述图形处理子系统可以向经由I/O中枢107耦合的一个或多个显示设备110A中的一个输出像素。一个或多个并行处理器112还可以包括显示控制器和显示接口（未示出）以实现到一个或多个显示设备110B的直接连接。
在I/O子系统111内，系统存储单元114可以连接至I/O中枢107来为计算系统100提供存储机制。I/O开关116可以用于提供接口机制以实现I/O中枢107和可以集成到平台中的其他部件（诸如网络适配器118和/或无线网络适配器119）以及可以经由一个或多个插入式设备120添加的各种其他设备之间的连接。网络适配器118可以是以太网适配器或另一种有线网络适配器。无线网络适配器119可以包括Wi-Fi、蓝牙、近场通信（NFC）或包括一个或多个无线电装置的其他网络设备中的一个或多个。
计算系统100可以包括未显式示出的其他部件，这些部件包括USB或其他端口连接件、光存储驱动器、视频捕获设备等，也可以连接至I/O中枢107。图1中将各种部件互连的通信路径可以使用任何合适的协议（诸如基于PCI（外围部件互连）的协议（例如，PCI-Express））或（多个）任何其他总线或点对点通信接口和/或协议（诸如NV-Link高速互连或本领域中已知的互连协议）来实现。
在一个实施例中，一个或多个并行处理器112并入有为进行图形和视频处理而优化的电路，包括例如视频输出电路，并且所述电路构成图形处理单元（GPU）。在另一个实施例中，一个或多个并行处理器112并入有为进行通用处理而优化的电路，同时保留了本文更详细描述的基础计算架构。在又一个实施例中，计算系统100的各部件可以与一个或多个其他系统元件集成在单个集成电路上。例如，一个或多个并行处理器112、存储器中枢105、（多个）处理器102和I/O中枢107可以集成到片上系统（SoC）集成电路中。可替代地，计算系统100的各部件可以集成到单个封装中以形成系统级封装（SIP）配置。在一个实施例中，计算系统100的各部件的至少一部分可以集成到多芯片模块（MCM）中，所述多芯片模块可以与其他多芯片模块互连成模块化计算系统。
应当理解，本文所示的计算系统100是例示性的并且变型和修改是可能的。连接拓扑可以根据需要进行修改，所述连接拓扑包括桥的数量和安排、（多个）处理器102的数量和（多个）并行处理器112的数量。例如，在一些实施例中，系统存储器104直接而不是通过桥连接至（多个）处理器102，而其他设备经由存储器中枢105和（多个）处理器102与系统存储器104进行通信。在其他替代性拓扑中，（多个）并行处理器112连接至I/O中枢107或直接连接至一个或多个处理器102中的一个，而不是连接至存储器中枢105。在其他实施例中，I/O中枢107和存储器中枢105可以集成到单个芯片中。一些实施例可以包括经由多个插座附接的（多个）处理器102的两个或更多个组，这两个或更多个组可以与（多个）并行处理器112的两个或更多个实例耦合。
本文示出的一些特定部件是可选的并且可能不被包括在计算系统100的所有实现中。例如，可以支持任意数量的插入式卡或外围装置，或者可以省去一些部件。此外，一些架构可以使用针对与图1中所图示的那些类似的部件的不同术语。例如，存储器中枢105在一些架构中可以被称为北桥，而I/O中枢107可以被称为南桥。
图2A图示了根据实施例的并行处理器200。并行处理器200的各种部件可以使用诸如可编程处理器、专用集成电路（ASIC）或现场可编程门阵列（FPGA）之类的一个或多个集成电路设备来实现。根据实施例，所图示的并行处理器200是图1所示的一个或多个并行处理器112的变体。
在一个实施例中，并行处理器200包括并行处理单元202。所述并行处理单元包括I/O单元204，所述I/O单元实现与包括并行处理单元202的其他实例的其他设备的通信。I/O单元204可以直接连接至其他设备。在一个实施例中，I/O单元204经由诸如存储器中枢105之类的中枢或开关接口的使用来与其他设备连接。存储器中枢105与I/O单元204之间的连接形成通信链路113。在并行处理单元202内，I/O单元204与主机接口206和存储器交叉开关216连接，其中主机接口206接收涉及执行处理操作的命令，并且存储器交叉开关216接收涉及执行存储器操作的命令。
当主机接口206经由I/O单元204接收命令缓冲时，主机接口206可以将用于执行那些命令的工作操作引导至前端208。在一个实施例中，前端208与调度器210耦合，所述调度器被配置成将命令或其他工作项目分布至处理集群阵列212。在一个实施例中，调度器210确保处理集群阵列212被正确配置，并且在将任务分布至处理集群阵列212的处理集群之前处于有效状态。在一个实施例中，经由微控制器上执行的固件逻辑来实现调度器210。微控制器实现的调度器210可配置成以粗和细粒度来执行复杂的调度和工作分布操作，从而实现在处理阵列212上执行的线程的迅速抢占和上下文切换。在一个实施例中，主机软件可以经由多个图形处理门铃之一而证明针对处理阵列212上调度的工作负荷。然后可以通过调度器微控制器内的调度器210逻辑而跨处理阵列212自动分布工作负荷。
处理集群阵列212可以包括多达“N”个处理集群（例如，集群214A，集群214B，一直到集群214N）。处理集群阵列212的每个集群214A至214N均可执行大量并发线程。调度器210可以使用各种调度和/或工作分发算法来向处理集群阵列212的集群214A至214N分配工作，这些算法可以依据每种类型的程序或计算引起的工作负荷而变化。调度可以由调度器210动态地处理，或者可以在编译被配置成由处理集群阵列212执行的程序逻辑的过程中由编译器逻辑部分地协助。在一个实施例中，处理集群阵列212的不同集群214A至214N可以被分配用于处理不同类型的程序或用于执行不同类型的计算。
处理集群阵列212可以被配置成执行各种类型的并行处理操作。在一个实施例中，处理集群阵列212被配置成执行通用并行计算操作。例如，处理集群阵列212可以包括用于执行处理任务的逻辑，该处理任务包括：视频和/或音频数据的过滤；执行建模操作，包括物理操作；以及执行数据变换。
在一个实施例中，处理集群阵列212被配置成执行并行图形处理操作。在其中并行处理器200被配置成执行图形处理操作的实施例中，处理集群阵列212可以包括用于支持此类图形处理操作的执行的附加逻辑，包括但不限于用于执行纹理操作的纹理采样逻辑以及曲面细分逻辑和其他顶点处理逻辑。另外，处理集群阵列212可以被配置成执行与图形处理相关的着色器程序，诸如但不限于顶点着色器、曲面细分着色器、几何着色器和像素着色器。并行处理单元202可以经由I/O单元204从系统存储器传送数据以进行处理。在处理期间，可以在处理期间将经传送的数据存储到片上存储器（例如，并行处理器存储器222），然后写回到系统存储器。
在一个实施例中，当并行处理单元202用于执行图形处理时，调度器210可以被配置成将处理工作负荷分成大致相等大小的任务，以更好地使得图形处理操作能够分发到处理集群阵列212的多个集群214A至214N。在一些实施例中，处理集群阵列212的各部分可以被配置成执行不同类型的处理。例如，第一部分可以被配置成执行顶点着色和拓扑生成，第二部分可以被配置成执行曲面细分和几何着色，并且第三部分可以被配置成执行像素着色或其他屏幕空间操作，以产生渲染的图像进行显示。由集群214A至214N中的一个或多个产生的中间数据可以存储在缓冲器中以允许中间数据在集群214A至214N之间传输以用于进一步处理。
在操作期间，处理集群阵列212可以接收将经由调度器210执行的处理任务，所述调度器从前端208接收定义处理任务的命令。对于图形处理操作，处理任务可以包括要处理的数据（例如表面（补丁）数据、图元数据、顶点数据和/或像素数据以及定义如何处理数据的状态参数和命令（例如，要执行哪个程序））的索引。调度器210可以被配置成获取对应于任务的索引或者可以从前端208接收索引。前端208可以被配置成确保处理集群阵列212在由传入命令缓冲器（例如，批处理缓冲器、入栈缓冲器等）指定的工作负荷被发起之前被配置成有效状态。
并行处理单元202的一个或多个实例中的每一个均可以与并行处理器存储器222耦合。并行处理器存储器222可以经由存储器交叉开关216来访问，所述存储器交叉开关可以从处理集群阵列212以及I/O单元204接收存储器请求。存储器交叉开关216可以经由存储器接口218访问并行处理器存储器222。存储器接口218可以包括多个分区单元（例如，分区单元220A，分区单元220B，一直到分区单元220N），这些分区单元可以各自耦合至并行处理器存储器222的一部分（例如，存储器单元）。在一个实现中，分区单元220A至220N的数量被配置成等于存储器单元的数量，使得第一分区单元220A具有对应的第一存储器单元224A，第二分区单元220B具有对应的存储器单元224B，以及第N分区单元220N具有对应的第N存储器单元224N。在其他实施例中，分区单元220A至220N的数量可能不等于存储器设备的数量。
在各种实施例中，存储器单元224A至224N可以包括各种类型的存储器设备，包括动态随机存取存储器（DRAM）或图形随机存取存储器，诸如同步图形随机存取存储器（SGRAM），包括图形双数据速率（GDDR）存储器。在一个实施例中，存储器单元224A至224N还可以包括3D堆叠式存储器，包括但不限于高带宽存储器（HBM）。本领域技术人员将会理解，存储器单元224A至224N的具体实现可以变化，并且可以从各种常规设计之一进行选择。诸如帧缓冲器或纹理映射之类的渲染目标可以存储在存储器单元224A至224N上，从而允许分区单元220A至220N并行地写入每个渲染目标的各部分，以高效地使用并行处理器存储器222的可用带宽。在一些实施例中，为了支持利用系统存储器连同本地高速缓存存储器的统一存储器设计，可以将并行处理器存储器222的本地实例排除在外。
在一个实施例中，处理集群阵列212的集群214A至214N中的任一个可以处理将被写入到并行处理器存储器222内的存储器单元224A至224N中的任一个的数据。存储器交叉开关216可以被配置成将每个集群214A至214N的输出传送到任何分区单元220A至220N或另一个集群214A至214N，这可以对所述输出执行附加处理操作。每个集群214A至214N均可以通过存储器交叉开关216与存储器接口218进行通信以针对各种外部存储器设备进行读取或写入操作。在一个实施例中，存储器交叉开关216可连接至存储器接口218以与I/O单元204通信，并且可连接至并行处理器存储器222的本地实例，从而使得不同处理集群214A至214N内的处理单元能够与系统存储器或对于并行处理单元202并非本地的其他存储器进行通信。在一个实施例中，存储器交叉开关216可以使用虚拟信道来分离集群214A至214N与分区单元220A至220N之间的业务流。
虽然并行处理单元202的单个实例图示为在并行处理器200内，但并行处理单元202的任意数量的实例也可以被包括在内。例如，可以在单个插入式卡上提供并行处理单元202的多个实例，或者可以使多个插入式卡互连。即使不同实例具有不同的处理核数量、不同的本地并行处理器存储量和/或其他配置差异，并行处理单元202的不同实例也可以被配置成交互操作。例如，以及在一个实施例中，并行处理单元202的一些实例可以包括相对于其他实例的较高精度的浮点单元。并入有并行处理单元202或并行处理器200的一个或多个实例的系统可以以各种配置和形状因数来实现，包括但不限于台式计算机、膝上型计算机或手持式个人计算机、服务器、工作站、游戏控制台和/或嵌入式系统。
图2B是根据实施例的分区单元220的框图。在一个实施例中，分区单元220是图2A的分区单元220A至220N中的一个的实例。如所示出的，分区单元220包括L2高速缓存221、帧缓冲器接口225和ROP 226（栅格操作单元）。L2高速缓存221是读/写高速缓存，其被配置成执行从存储器交叉开关216和ROP 226接收的加载和存储操作。由L2高速缓存221将读未命中和紧急回写请求输出到帧缓冲器接口225以供处理。也可以经由帧缓冲器接口225向帧缓冲器发送更新以用于处理。在一个实施例中，帧缓冲器接口225与并行处理器存储器中的存储器单元（诸如，图2的存储器单元224A至224N（例如，在并行处理器存储器222内））中的一个接口连接。
在图形应用中，ROP 226是执行诸如模板印刷（stencil）、z测试、混合等等之类的栅格操作的处理单元。ROP 226随后输出经处理的图形数据，该图形数据被存储在图形存储器中。在一些实施例中，ROP 226包括压缩逻辑，所述压缩逻辑用于压缩被写入到存储器的深度或颜色数据，并对从存储器所读取的深度或颜色数据解压缩。压缩逻辑可以是利用多种压缩算法中的一种或多种的无损压缩逻辑。由ROP 226执行的压缩的类型可以基于将被压缩的数据的统计特性而变化。例如，在一个实施例中，德尔塔（delta）颜色压缩在每图块的基础上在深度和颜色数据上被执行。
在一些实施例中，ROP 226被包括在每个处理集群（例如，图2的集群214A至214N）内而非被包括在分区单元220内。在这样的实施例中，通过存储器交叉开关216而非像素片段数据来传输针对像素数据的读取和写入请求。经处理图形数据可以显示在显示设备（诸如图1的一个或多个显示设备110中的一个）上，由（多个）处理器102路由以用于进一步处理，或者由图2A的并行处理器200内的处理实体中的一个路由以用于进一步处理。
图2C是根据实施例的并行处理单元内的处理集群214的框图。在一个实施例中，处理集群是图2的处理集群214A至214N中的一个的实例。处理集群214可以被配置成并行地执行许多线程，其中术语“线程”是指在特定输入数据集上执行的特定程序的实例。在一些实施例中，使用单指令多数据（SIMD）指令发布技术来支持大量线程的并行执行，而无需提供多个独立的指令单元。在其他实施例中，使用单指令多线程（SIMT）技术来使用被配置成向处理集群中的每一个内的一组处理引擎发布指令的公共指令单元来支持大量大致同步线程的并行执行。与所有处理引擎通常执行相同指令的SIMD执行机制不同，SIMT执行允许不同线程更容易地遵循穿过给定线程程序的发散执行路径。本领域技术人员将会理解，SIMD处理机制表示SIMT处理机制的功能子集。
处理集群214的操作可以经由向SIMT并行处理器分发处理任务的流水线管理器232来控制。流水线管理器232从图2的调度器210接收指令并且经由图形多处理器234和/或纹理单元236来管理那些指令的执行。所图示的图形多处理器234是SIMT并行处理器的示例性实例。然而，不同架构的各种类型的SIMT并行处理器可以被包括在处理集群214内。图形多处理器234的一个或多个实例可以被包括在处理集群214内。图形多处理器234可以处理数据，并且数据交叉开关240可以用于将经处理数据分发到包括其他着色器单元的多个可能目的地中的一个。流水线管理器232可以通过为将经由数据交叉开关240分发的经处理数据指定目的地来促进经处理数据的分发。
处理集群214内的每个图形多处理器234均可以包括相同的功能执行逻辑组（例如，算术逻辑单元、加载存储单元等）。功能执行逻辑可以通过流水线方式进行配置，其中可以在先前的指令完成之前发布新的指令。功能执行逻辑支持各种运算，包括整数和浮点算术、比较运算、布尔运算、位移位和各种代数函数的计算。在一个实施例中，可以利用相同的功能单元硬件来执行不同的操作，并且可以存在功能单元的任意组合。
传输到处理集群214的指令构成线程。在一组并行处理引擎上执行的一组线程是线程组。线程组在不同的输入数据上执行相同的程序。线程组内的每个线程均可以被指派给图形多处理器234内的不同处理引擎。线程组可以包括比图形多处理器234内的处理引擎的数量更少的线程。当线程组包括比处理引擎的数量更少的线程时，处理引擎中的一个或多个处理引擎可能在处理线程组的周期期间空闲。线程组还可以包括比图形多处理器234内的处理引擎的数量更多的线程。当线程组包括比图形多处理器234内的处理引擎的数量更多的线程时，可以在连续的时钟周期上执行处理。在一个实施例中，可以在图形多处理器234上同时执行多个线程组。
在一个实施例中，图形多处理器234包括用于执行加载和存储操作的内部高速缓存存储器。在一个实施例中，图形多处理器234可以放弃内部高速缓存而在处理集群214内使用高速缓存存储器（例如，L1高速缓存308）。每个图形多处理器234还可以访问在所有处理集群214之间共享的分区单元（例如，图2的分区单元220A至220N）内的L2高速缓存，并且可以用于在线程之间传送数据。图形多处理器234还可以访问片外全局存储器，所述片外全局存储器可以包括本地并行处理器存储器和/或系统存储器中的一个或多个。并行处理单元202外部的任何存储器可以用作全局存储器。其中处理集群214包括图形多处理器234的多个实例的实施例可以共享可以在L1高速缓存308中存储的公共指令和数据。
每个处理集群214均可以包括被配置成将虚拟地址映射到物理地址的MMU 245（存储器管理单元）。在其他实施例中，MMU 245的一个或多个实例可以驻留在图2的存储器接口218内。MMU 245包括用于将虚拟地址映射到图块（tile）的物理地址（更多地提及分块）和可选地高速缓存行索引的一组页表项（PTE）。MMU 245可以包括可以驻留在图形多处理器234或L1高速缓存或处理集群214内的地址转换后备缓冲器（TLB）或高速缓存。对物理地址进行处理以分发表面数据访问局部性以实现分区单元之间的高效请求交错。可以使用高速缓存行索引来确定对高速缓存行的请求是命中还是未命中。
在图形和计算应用中，处理集群214可以被配置成使得每个图形多处理器234均耦合至纹理单元236以执行纹理映射操作，例如确定纹理样本位置、读取纹理数据和过滤纹理数据。纹理数据是从内部纹理L1高速缓存（未示出）或者在一些实施例中从图形多处理器234内的L1高速缓存读取的，并且是根据需要从L2高速缓存、本地并行处理器存储器或系统存储器获取的。每个图形多处理器234向数据交叉开关240输出经处理任务以向另一个处理集群214提供经处理任务以用于进一步处理或经由存储器交叉开关216在L2高速缓存、本地并行处理器存储器或系统存储器中存储经处理任务。preROP 242（预先栅格操作单元）被配置成从图形多处理器234接收数据，将数据引导到ROP单元，这些ROP单元可以如本文所述的那样用分区单元（例如，图2的分区单元220A至220N）定位。preROP 242单元可以对颜色混合进行优化、组织像素颜色数据并执行地址转换。
应当理解，本文所述的核架构是例示性的并且变型和修改是可能的。例如图形多处理器234、纹理单元236、preROP 242等任意数量的处理单元可以被包括在处理集群214内。此外，虽然仅示出一个处理集群214，但如本文所述的并行处理单元可以包括处理集群214的任意数量的实例。在一个实施例中，每个处理集群214均可以被配置成使用单独的和不同的处理单元、L1高速缓存等来独立于其他处理集群214而操作。
图2D示出了根据一个实施例的图形多处理器234。在这样的实施例中，图形多处理器234与处理集群214的流水线管理器232耦合。图形多处理器234具有执行流水线，所述执行流水线包括但不限于指令高速缓存252、指令单元254、地址映射单元256、寄存器堆258、一个或多个通用图形处理单元（GPGPU）核262和一个或多个加载/存储单元266。GPGPU核262和加载/存储单元266经由存储器和高速缓存互连268与高速缓存存储器272和共享存储器270耦合。
在一个实施例中，指令高速缓存252从流水线管理器232接收要执行的指令流。将这些指令高速缓存在指令高速缓存252中并分派用于由指令单元254执行。指令单元254可以将指令作为线程组（例如，经线）进行分派，其中线程组的每个线程均被指派给GPGPU核262内的不同执行单元。指令可以通过在统一地址空间内指定地址来访问本地、共享或全局地址空间中的任一个。地址映射单元256可以用于将统一地址空间中的地址转换成可由加载/存储单元266访问的不同存储器地址。
寄存器堆258为图形多处理器324的功能单元提供一组寄存器。寄存器堆258为连接至图形多处理器324的功能单元（例如，GPGPU核262、加载/存储单元266）的数据路径的操作数提供临时存储。在一个实施例中，寄存器堆258在功能单元中的每一个之间进行划分，使得每个功能单元均被分配寄存器堆258的专用部分。在一个实施例中，寄存器堆258在正由图形多处理器324执行的不同经线之间进行划分。
GPGPU核262可以各自包括用于执行图形多处理器324的指令的浮点单元（FPU）和/或整数算术逻辑单元（ALU）。根据实施例，GPGPU核262的架构可以类似，或者可以不同。例如，以及在一个实施例中，GPGPU核262的第一部分包括单精度FPU和整数ALU，而GPGPU核的第二部分包括双精度FPU。在一个实施例中，FPU可以实现IEEE 754-2008浮点算术标准或启用可变精度浮点算术。另外，图形多处理器324还可以包括用于执行诸如复制矩形或像素混合操作之类的特定功能的一个或多个固定功能或特殊功能单元。在一个实施例中，GPGPU核中的一个或多个还可以包括固定或特殊功能逻辑。
在一个实施例中，GPGPU核262包括SIMD逻辑，所述SIMD逻辑能够在多个数据集合上执行单个指令。在一个实施例中，GPGPU核262可以物理地执行SIMD4、SIMD8和SIMD16指令并且逻辑地执行SIMD1、SIMD2和SIMD32指令。用于GPGPU核的SIMD指令可以在编译时间由着色器编译器生成或者在执行为了单程序多数据（SPMD）或SIMT架构所编写和编译的程序时自动地被生成。被配置用于SIMT执行模型的程序的多个线程可以经由单个SIMD指令来被执行。例如并且在一个实施例中，执行相同或类似操作的八个SIMT线程可以经由单个SIMD8逻辑单元并行地被执行。
存储器和高速缓存互连268是互连网络，所述互连网络将图形多处理器324的功能单元中的每一个连接至寄存器堆258和共享存储器270。在一个实施例中，存储器和高速缓存互连268是允许加载/存储单元266在共享存储器270与寄存器堆258之间实现加载和存储操作的交叉开关互连。寄存器堆258可以以与GPGPU核262相同的频率操作，因此GPGPU核262与寄存器堆258之间的数据传送具有非常低的等待时间。共享存储器270可以用于实现在图形多处理器234内的功能单元上执行的线程之间的通信。例如，高速缓存存储器272可以用作数据高速缓存，以高速缓存在功能单元与纹理单元236之间通信的纹理数据。共享存储器270也可以用作经高速缓存的受管理的程序。除了在高速缓存存储器272内存储的经自动高速缓存的数据之外，在GPGPU核262上执行的线程还可以在共享存储器内以编程方式存储数据。
图3A至图3B图示了根据实施例的附加图形多处理器。所图示的图形多处理器325、350是图2C的图形多处理器234的变体。所图示的图形多处理器325、350可以被配置为能够同时执行大量执行线程的流式多处理器（SM）。
图3A示出了根据附加实施例的图形多处理器325。图形多处理器325包括相对于图2D的图形多处理器234的执行资源单元的多个附加实例。例如，图形多处理器325可以包括指令单元332A至332B、寄存器堆334A至334B和（多个）纹理单元344A至344B的多个实例。图形多处理器325还包括多组图形或计算执行单元（例如，GPGPU核336A至336B、GPGPU核337A至337B、GPGPU核338A至338B）和多组加载/存储单元340A至340B。在一个实施例中，执行资源单元具有公共指令高速缓存330、纹理和/或数据高速缓存存储器342和共享存储器346。
各种部件可以经由互连结构327通信。在一个实施例中，互连结构327包括一个或多个交叉开关以实现在图形多处理器325的各种部件之间的通信。在一个实施例中，互连结构327是分离的高速网络结构层，在其上堆叠图形多处理器325的每个部件。图形多处理器325的部件经由互连结构327而与远程部件通信。例如，GPGPU核336A-336B、337A-337B以及3378A-338B可以各自经由互连结构327而与共享存储器346通信。互连结构327可以对图形多处理器325内的通信进行仲裁以确保部件之间公平的带宽分配。
图3B示出了根据附加实施例的图形多处理器350。如图2D和图3A所示，图形处理器包括多组执行资源356A至356D，其中每组执行资源均包括多个指令单元、寄存器堆、GPGPU核和加载存储单元。执行资源356A至356D可以与（多个）纹理单元360A至360D一起工作以进行纹理操作，同时共享指令高速缓存354和共享存储器362。在一个实施例中，执行资源356A至356D可以共享指令高速缓存354和共享存储器362以及纹理和/或数据高速缓存存储器358A至358B的多个实例。各种部件可以经由与图3A的互连结构327类似的互连结构352进行通信。
本领域技术人员将理解，图1、图2A至图2D和图3A至图3B中所述的架构是描述性的，而不限制本发明的实施例的范围。因此，本文所述的技术可以在任何适当配置的处理单元上实现，该处理单元包括但不限于：一个或多个移动应用处理器；一个或多个台式计算机或服务器中央处理单元（CPU），包括多核CPU；一个或多个并行处理单元，诸如图2A的并行处理单元202；以及一个或多个图形处理器或专用处理单元，而不脱离本文所述的实施例的范围。
在一些实施例中，如本文所述的并行处理器或GPGPU通信地耦合至主机/处理器核以加快图形操作、机器学习操作、模式分析操作和各种通用GPU（GPGPU）功能。GPU可以通过总线或其他互连（例如，诸如PCIe或NVLink之类的高速互连）通信地耦合至主机处理器/核。在其他实施例中，GPU可以与核一样集成在相同的封装或芯片上并且通过内部处理器总线/互连（即，在封装或芯片内部）通信地耦合至所述核。不管GPU连接的方式如何，处理器核都可以以工作描述符中包含的命令/指令的序列的形式向GPU分配工作。然后，GPU使用专用电路/逻辑来高效地处理这些命令/指令。
用于GPU到主机处理器互连的技术
图4A图示了其中多个GPU 410至413通过高速链路440至443（例如，总线、点对点互连等）通信地耦合至多个多核处理器405至406的示例性架构。在一个实施例中，高速链路440至443支持4GB/s、30GB/s、80GB/s或更高的通信吞吐量，这取决于实现。可以使用各种互连协议，包括但不限于PCIe 4.0或5.0和NVLink 2.0。然而，本发明的基本原理不限于任何特定的通信协议或吞吐量。
此外，在一个实施例中，GPU 410至413中的两个或更多个通过高速链路444至445互连，这可以使用与用于高速链路440至443的协议/链路相同或不同的协议/链路来实现。类似地，多核处理器405至406中的两个或更多个可以通过高速链路433连接，所述高速链路可以是以20GB/s、30GB/s、120GB/s或更高的速度操作的对称多处理器（SMP）总线。可替代地，图4A中所示的各种系统部件之间的所有通信均可以使用相同的协议/链路（例如，通过公共互连结构）来完成。然而，如所提及的，本发明的基本原理不限于任何特定类型的互连技术。
在一个实施例中，每个多核处理器405至406分别经由存储器互连430至431通信地耦合至处理器存储器401至402，并且每个GPU 410至413分别通过GPU存储器互连450至453通信地耦合至GPU存储器420至423。存储器互连430至431和450至453可以利用相同或不同的存储器访问技术。作为示例而不是作为限制，处理器存储器401至402和GPU存储器420至423可以是诸如动态随机存取存储器（DRAM）（包括堆叠式DRAM）、图形DDR SDRAM（GDDR）（例如，GDDR5、GDDR6）或高带宽存储器（HBM）之类的易失性存储器，和/或可以是诸如3D XPoint或Nano-RAM之类的非易失性存储器。在一个实施例中，存储器的某个部分可以是易失性存储器，而另一个部分可以是非易失性存储器（例如，使用两级存储器（2LM）层级结构）。
如下所述，尽管各种处理器405至406和GPU 410至413均可以分别物理地耦合至特定存储器401至402、420至423，但可以实现统一存储器架构，其中相同的虚拟系统地址空间（也称为“有效地址”空间）分发在所有各种物理存储器当中。例如，处理器存储器401至402可以各自包括64GB的系统存储器地址空间，并且GPU存储器420至423可以各自包括32GB的系统存储器地址空间（导致在该示例中产生总共256GB的可寻址存储空间）。
图4B图示了根据一个实施例的多核处理器407与图形加速模块446之间的互连的附加细节。图形加速模块446可以包括集成在经由高速链路440耦合至处理器407的线卡上的一个或多个GPU芯片。可替代地，图形加速模块446可以与处理器407一样集成在相同的封装或芯片上。
所图示的处理器407包括多个核460A至460D，这些核各自具有转换后备缓冲器461A至461D和一个或多个高速缓存462A至462D。这些核可以包括用于执行指令和处理未图示的数据以避免模糊本发明的基本原理的各种其他部件（例如，指令获取单元、分支预测单元、解码器、执行单元、重排序缓冲器等）。高速缓存462A至462D可以包括1级（L1）和2级（L2）高速缓存。此外，一个或多个共享高速缓存426可以被包括在高速缓存层级结构中并由各组核460A至460D共享。例如，处理器407的一个实施例包括24个核，这些核各自具有它自己的L1高速缓存、12个共享L2高速缓存和12个共享L3高速缓存。在这个实施例中，L2高速缓存和L3高速缓存中的一个由两个相邻核共享。处理器407和图形加速器集成模块446与系统存储器441连接，所述系统存储器可以包括处理器存储器401至402。
通过一致性总线464经由核间通信来为各种高速缓存462A至462D、456和系统存储器441中存储的数据和指令保持一致性。例如，每个高速缓存均可以具有与其关联的高速缓存一致性逻辑/电路，以响应于所检测的对特定高速缓存行的读取或写入而通过一致性总线464进行通信。在一个实现中，通过一致性总线464实现高速缓存窥探协议以窥探高速缓存访问。本领域技术人员很好理解高速缓存窥探/一致性技术，并且这里不会详细描述该高速缓存窥探/一致性技术以避免模糊本发明的基本原理。
在一个实施例中，代理电路425将图形加速模块446通信地耦合至一致性总线464，从而允许图形加速模块446作为核的对等体参与高速缓存一致性协议。具体地，接口435通过高速链路440（例如，PCIe总线、NVLink等）向代理电路425提供连接性，并且接口437将图形加速模块446连接至链路440。
在一个实现中，加速器集成电路436代表图形加速模块446的多个图形处理引擎431、432、43N提供高速缓存管理、存储器访问、上下文管理和中断管理服务。图形处理引擎431、432、43N可以各自包括单独的图形处理单元（GPU）。可替代地，图形处理引擎431、432、43N可以在GPU内包括不同类型的图形处理引擎，诸如图形执行单元、媒体处理引擎（例如，视频编码器/解码器）、采样器和块图像传输引擎。换句话说，图形加速模块可以是具有多个图形处理引擎431至432、43N的GPU，或图形处理引擎431至432、43N可以是集成在公共包、线卡或芯片上的单独GPU。
在一个实施例中，加速器集成电路436包括存储器管理单元（MMU）439，所述存储器管理单元用于执行诸如虚拟到物理存储器转换（也称为有效到实际存储器转换）之类的各种存储器管理功能和用于访问系统存储器441的存储器访问协议。MMU 439还可以包括用于高速缓存虚拟/有效到物理/实际地址转换的转换后备缓冲器（TLB）（未示出）。在一个实现中，高速缓存438存储用于由图形处理引擎431至432、43N高效访问的命令和数据。在一个实施例中，使高速缓存438和图形存储器433至434、43N中存储的数据与核高速缓存462A至462D、456和系统存储器411保持一致。如所提及的，这可以经由代理电路425来完成，所述代理电路代表高速缓存438和存储器433至434、43N参与高速缓存一致性机制（例如，向高速缓存438发送与处理器高速缓存462A至462D、456上的高速缓存行的修改/访问相关的更新并从高速缓存438接收更新）。
一组寄存器445存储由图形处理引擎431至432、43N执行的线程的上下文数据，并且上下文管理电路448管理线程上下文。例如，上下文管理电路448可以执行保存和恢复操作以在上下文切换期间保存和恢复各种线程的上下文（例如，其中第一线程被保存并且第二线程被存储，使得第二线程可以由图形处理引擎执行）。例如，在上下文切换时，上下文管理电路448可以将当前寄存器值存储到存储器中的指定区域（例如，由上下文指针标识）。然后，所述上下文管理电路可以在返回上下文时恢复寄存器值。在一个实施例中，中断管理电路447接收并处理从系统设备所接收的中断。
在一个实现中，由MMU 439将来自图形处理引擎431的虚拟/有效地址转换为系统存储器411中的实际/物理地址。加速器集成电路436的一个实施例支持多个（例如，4个、8个、16个）图形加速器模块446和/或其他加速器设备。图形加速器模块446可以专用于在处理器407上执行的单个应用，或者可以在多个应用之间共享。在一个实施例中，呈现虚拟化图形执行环境，其中图形处理引擎431至432、43N的资源与多个应用或虚拟机（VM）共享。资源可以被细分为基于与VM和/或应用相关联的处理要求和优先级而分配给不同的VM和/或应用的“分片”。
因此，加速器集成电路充当图形加速模块446的系统的桥，并提供地址转换和系统存储器高速缓存服务。此外，加速器集成电路436可以为主机处理器提供虚拟化设施以管理图形处理引擎、中断和存储器管理的虚拟化。
由于图形处理引擎431至432、43N的硬件资源显式地映射到由主机处理器407看到的实际地址空间，因此任何主机处理器都可以使用有效地址值来为这些资源直接寻址。在一个实施例中，加速器集成电路436的一个功能是图形处理引擎431至432、43N的物理分离，使得它们作为独立单元出现在系统上。
如所提及的，在所图示的实施例中，一个或多个图形存储器433至434、43M分别耦合至图形处理引擎431至432、43N中的每一个。图形存储器433至434、43M存储正由图形处理引擎431至432、43N中的每一个处理的指令和数据。图形存储器433至434、43M可以是诸如DRAM（包括堆叠式DRAM）、GDDR存储器（例如，GDDR5、GDDR6）或HBM之类的易失性存储器，和/或可以是诸如3D XPoint或Nano-Ram之类的非易失性存储器。
在一个实施例中，为了减少链路440上的数据流量，使用偏置技术来确保图形存储器433至434、43M中存储的数据是图形处理引擎431至432、43N最频繁使用且核460A至460D优选不使用（至少不频繁使用）的数据。类似地，偏置机制试图使核（并且优选地不是图形处理引擎431至432、43N）所需的数据保持在核和系统存储器411的高速缓存462A至462D、456内。
图4C图示了其中加速器集成电路436集成在处理器407内的另一个实施例。在这个实施例中，图形处理引擎431至432、43N经由接口437和接口435来直接通过高速链路440与加速器集成电路436进行通信（这也可以利用任何形式的总线或接口协议）。加速器集成电路436可以执行与关于图4B所描述的操作相同的操作，但考虑到其与一致性总线462和高速缓存462A至462D、426紧密接近，可能以较高的吞吐量执行操作。
一个实施例支持不同的编程模型，包括专用进程编程模型（不具有图形加速模块虚拟化）和共享编程模型（具有虚拟化）。共享编程模型可以包括由加速器集成电路436控制的编程模型和由图形加速模块446控制的编程模型。
在专用进程模型的一个实施例中，图形处理引擎431至432、43N在单个操作系统下专用于单个应用或进程。单个应用可以将其他应用请求集中到图形引擎431至432、43N，从而在VM/分区内提供虚拟化。
在专用进程编程模型中，图形处理引擎431至432、43N可以由多个VM/应用分区共享。共享模型要求系统管理程序以将图形处理引擎431至432、43N虚拟化，以允许由每个操作系统进行访问。对于没有管理程序的单分区系统，图形处理引擎431至432、43N由操作系统拥有。在这两种情况下，操作系统都可以将图形处理引擎431至432、43N虚拟化以提供对每个进程或应用的访问。
对于共享编程模型，图形加速模块446或单独图形处理引擎431至432、43N使用进程句柄来选择处理元件。在一个实施例中，处理元件被存储在系统存储器411中并且可使用本文所述的有效地址到实际地址转换技术来寻址。所述进程句柄可以是在向图形处理引擎431至432、43N注册它的上下文（即，调用系统软件以向处理元件链接表添加处理元件）时向主机进程提供的特定于实现的值。所述进程句柄的低16位可以是处理元件链接表内的处理元件的偏移量。
图4D图示了示例性加速器集成分片490。如本文所用，“分片”包括加速器集成电路436的处理资源的指定部分。系统存储器411内的应用有效地址空间482存储处理元件483。在一个实施例中，处理元件483响应于来自在处理器407上执行的应用480的GPU调用481而被存储。处理元件483包含对应应用480的处理状态。处理元件483中包含的工作描述符（WD）484可以是应用所请求的单个作业，或者可以包含指向作业队列的指针。在后一种情况下，WD 484是指向应用地址空间482中的作业请求队列的指针。
图形加速模块446和/或单独图形处理引擎431至432、43N可以由系统中的全部进程或进程子集共享。本发明的实施例包括用于建立处理状态并向图形加速模块446发送WD484以在虚拟化环境中开始作业的基础结构。
在一个实现中，专用进程编程模型是特定于实现的。在这个模型中，单个进程拥有图形加速模块446或单独的图形处理引擎431。由于图形加速模块446由单个进程拥有，因此管理程序初始化加速器集成电路436以获得所属分区，并且操作系统在图形加速模块446被指派时初始化加速器集成电路436以获得所属进程。
在操作中，加速器集成分片490中的WD获取单元491获取下一个WD 484，所述下一个WD包括将由图形加速模块446的图形处理引擎之一进行的工作的指示。如图所示，来自WD484的数据可以被存储在寄存器445中并由MMU 439、中断管理电路447和/或上下文管理电路446使用。例如，MMU 439的一个实施例包括用于访问OS虚拟地址空间485内的段/页表486的段/页步行（walk）电路。中断管理电路447可以处理从图形加速模块446所接收的中断事件492。当执行图形操作时，由图形处理引擎431至432、43N生成的有效地址493由MMU 439转换为实际地址。
在一个实施例中，针对每个图形处理引擎431至432、43N和/或图形加速模块446复制同一组寄存器445，并且可以由管理程序或操作系统初始化这一组寄存器。这些复制的寄存器中的每一个均可以被包括在加速器集成分片490中。表1中示出了可以由管理程序初始化的示例性寄存器。
表1 - 管理程序初始化寄存器
1 分片控制寄存器
2 实际地址（RA）调度进程区域指针
3 授权掩码覆盖寄存器
4 中断向量表项偏移
5 中断向量表项极限
6 状态寄存器
7 逻辑分区ID
8 实际地址（RA）管理程序加速器利用记录指针
9 存储描述寄存器
表2中示出了可以由操作系统初始化的示例性寄存器。
表2 - 操作系统初始化寄存器
1 进程和线程标识
2 有效地址（EA）上下文保存/恢复指针
3 虚拟地址（VA）加速器利用记录指针
4 虚拟地址（VA）存储段表指针
5 授权掩码
6 工作描述符
在一个实施例中，每个WD 484均特定于特定图形加速模块446和/或图形处理引擎431至432、43N。所述WD包含图形处理引擎431至432、43N完成其工作所需的所有信息，或者所述WD可以是指向应用已经建立了要完成的工作命令队列的存储器位置的指针。
图4E图示了共享模型的一个实施例的附加细节。所述实施例包括其中存储了处理元件列表499的管理程序实际地址空间498。管理程序实际地址空间498可经由管理程序496来访问，所述管理程序将操作系统495的图形加速模块引擎虚拟化。
共享编程模型允许来自系统中的全部分区或分区子集的全部进程或进程子集使用图形加速模块446。有两种编程模型，其中图形加速模块446由多个进程和分区共享：时间分片共享和图形直接共享。
在这个模型中，系统管理程序496拥有图形加速模块446并且使其功能对所有操作系统495可用。为使图形加速模块446支持系统管理程序496的虚拟化，图形加速模块446可以遵守以下要求：1）应用作业请求必须是自主的（即，不需要维持作业之间的状态），或者图形加速模块446必须提供上下文保存和恢复机制。2）图形加速模块446保证在指定时间量内完成应用作业请求，包括任何转换错误，或者图形加速模块446提供抢占作业处理的能力。3）当以直接共享编程模型操作时，必须为图形加速模块446保证进程之间的公平性。
在一个实施例中，对于共享模型，要求应用480以利用图形加速模块446类型、工作描述符（WD）、授权掩码寄存器（AMR）值以及上下文保存/恢复区域指针（CSRP）来进行操作系统495系统调用。图形加速模块446类型描述了系统调用的目标加速功能。图形加速模块446类型可以是特定于系统的值。所述WD专门针对图形加速模块446来格式化，并且可以呈以下形式：图形加速模块446命令；指向用户定义结构的有效地址指针；指向命令队列的有效地址指针；或用于描述将由图形加速模块446进行的工作的任何其他数据结构。在一个实施例中，AMR值是用于当前进程的AMR状态。传递给操作系统的值与设置AMR的应用类似。如果加速器集成电路436和图形加速模块446的实现不支持用户授权掩码覆盖寄存器（UAMOR），则操作系统可以在管理程序调用中传递AMR之前向AMR值应用当前UAMOR值。在将AMR置于处理元件483之前，管理程序496可以可选地应用当前授权掩码覆盖寄存器（AMOR）值。在一个实施例中，CSRP是包含应用地址空间482中供图形加速模块446保存和恢复上下文状态的区域的有效地址的寄存器445中的一个。如果不要求在作业之间保存状态或当作业被抢占时，这个指针是可选的。所述上下文保存/恢复区域可以是插接的系统存储器。
在接收到系统调用时，操作系统495可以验证应用480已注册并被授权使用图形加速模块446。操作系统495然后利用表3中所示的信息来调用管理程序496。
表3 - 操作系统对管理程序的调用参数
1 工作描述符（WD）
2 授权掩码寄存器（AMR）值（可能已掩蔽）
3 有效地址（EA）上下文保存/恢复区域指针（CSRP）
4 进程ID（PID）和可选的线程ID（TID）
5 虚拟地址（VA）加速器利用记录指针（AURP）
6 存储段表指针（SSTP）的虚拟地址
7 逻辑中断服务号（LISN）
在接收到管理程序调用时，管理程序496验证操作系统495已注册并被授权使用图形加速模块446。管理程序496然后将处理元件483针对对应图形加速模块446类型放入处理元件链接表中。处理元件可以包括表4中所示的信息。
表4 - 处理元件信息
1 工作描述符（WD）
2 授权掩码寄存器（AMR）值（可能已掩蔽）
3 有效地址（EA）上下文保存/恢复区域指针（CSRP）
4 进程ID（PID）和可选的线程ID（TID）
5 虚拟地址（VA）加速器利用记录指针（AURP）
6 存储段表指针（SSTP）的虚拟地址
7 逻辑中断服务号（LISN）
8 中断向量表，从管理程序调用参数导出
9 状态寄存器（SR）值
10 逻辑分区ID（LPID）
11 实际地址（RA）管理程序加速器利用记录指针
12 存储描述符寄存器（SDR）
在一个实施例中，管理程序将寄存器445的多个加速器集成分片490初始化。
如图4F所图示，本发明的一个实施例采用可经由用于访问物理处理器存储器401至402和GPU存储器420至423的公共虚拟存储器地址空间来寻址的统一存储器。在这个实现中，在GPU 410至413上执行的操作利用相同的虚拟/有效存储器地址空间来访问处理器存储器401至402，反之亦然，由此简化可编程性。在一个实施例中，将虚拟/有效地址空间的第一部分分配给处理器存储器401，将第二部分分配给第二处理器存储器402，将第三部分分配给GPU存储器420，以此类推。整个虚拟/有效存储器空间（有时称为有效地址空间）由此分布在处理器存储器401至402和GPU存储器420至423中的每一个上，从而允许任何处理器或GPU访问具有映射到该存储器的虚拟地址的任何物理存储器。
在一个实施例中，MMU 439A至439E中的一个或多个内的偏置/一致性管理电路494A至494E确保了主机处理器（例如，405）与GPU 410至413的高速缓存之间的高速缓存一致性，并实现指示其中应当存储某些类型的数据的物理存储器的偏置技术。尽管在图4F中图示了偏置/一致性管理电路494A至494E的多个实例，但偏置/一致性电路也可以在一个或多个主机处理器405的MMU内和/或在加速器集成电路436内实现。
一个实施例允许将GPU附接的存储器420至423映射为系统存储器的一部分，并使用共享虚拟存储器（SVM）技术进行访问，但不会遭受与全系统高速缓存一致性相关联的典型性能缺陷。GPU附接的存储器420至423作为系统存储器来访问的能力不会造成繁重的高速缓存一致性开销，这为GPU卸载提供了有利的操作环境。这种安排允许主机处理器405软件设置操作数并访问计算结果，而不具有传统I/O直接存储器访问（DMA）数据拷贝的开销。这些传统拷贝涉及驱动器调用、中断和存储器映射I/O（MMIO）访问，这些访问相对于简单内存访问来说都是低效的。同时，在不具有高速缓存一致性开销的情况下访问GPU附接存储器420至423的能力对于卸载计算的执行时间可能是关键的。例如，在具有大量流式写入存储器业务的情况下，高速缓存一致性开销可以显著降低由GPU 410至413看到的有效写入带宽。操作数设置的效率、结果访问的效率以及GPU计算的效率都在确定GPU卸载的有效性方面发挥着重要作用。
在一个实现中，GPU偏置与主机处理器偏置之间的选择由偏置跟踪器数据结构驱动。例如，可以使用偏置表，所述偏置表可以是每个GPU附接存储器页包括1或2个位的页面粒度结构（即，以存储器页的粒度来控制）。偏置表可以在一个或多个GPU附接存储器420至423的被盗存储器范围内实现，在GPU 410至413中具有或不具有偏置高速缓存（例如，以高速缓存频繁/最近使用的偏置表的项）。可替代地，整个偏置表均可以保持在GPU内。
在一个实现中，在实际访问GPU存储器之前访问与对GPU附接存储器420至423的每次访问相关联的偏置表项，从而导致以下操作。首先，将来自GPU 410至413的在GPU偏置中发现其页面的本地请求直接转发到对应的GPU存储器420至423。将来自GPU的在主机偏置中发现其页面的本地请求转发给处理器405（例如，如上所讨论通过高速链路）。在一个实施例中，来自处理器405的在主机处理器偏置中发现所请求的页面的请求完成了像正常存储器读取那样的请求。可替代地，可以将针对GPU偏置页面的请求转发给GPU 410至413。然后，如果GPU当前未使用所述页面，则GPU可以将所述页面转变到主机处理器偏置。
页面的偏置状态可以通过基于软件的机制、基于硬件辅助软件的机制或者对于一组有限的情况基于仅硬件的机制来改变。
一种用于改变偏置状态的机制采用API调用（例如OpenCL），所述API调用继而调用GPU设备驱动器，所述设备驱动器继而向GPU发送消息（或将命令描述符入队），从而引导所述GPU改变偏置状态，并且对于某些转变，在主机中执行高速缓存转储清除操作。所述高速缓存转储清除操作是从主机处理器405偏置到GPU偏置的转变所必需的，而对于相反转变则不是必需的。
在一个实施例中，通过暂时呈现主机处理器405不可高速缓存的GPU偏置页面来保持缓存一致性。为了访问这些页面，处理器405可以请求来自GPU 410的访问，取决于实现，GPU 410立即可以授权访问或者可以不授权访问。因此，为了减少处理器405与GPU 410之间的通信，有利的是确保GPU偏置页面是GPU所需但不是主机处理器405所需的页面，反之亦然。
图形处理流水线
图5图示了根据实施例的图形处理流水线500。在一个实施例中，图形处理器可以实现所图示的图形处理流水线500。所述图形处理器可以被包括在如本文所述的并行处理子系统内，所述并行处理子系统诸如是图2的并行处理器200，在一个实施例中，所述并行处理器200是图1的（多个）并行处理器112的变体。如本文所述，各种并行处理系统可以经由并行处理单元（例如，图2的并行处理单元202）的一个或多个实例来实现图形处理流水线500。例如，着色器单元（例如，图3的图形多处理器234）可以被配置成执行顶点处理单元504、曲面细分控制处理单元508、曲面细分评估处理单元512、几何处理单元516和片段/像素处理单元524中的一个或多个的功能。数据汇编器502、图元汇编器506、514、518、曲面细分单元510、栅格器522和栅格操作单元526的功能还可以由处理集群（例如，图3的处理集群214）内的其他处理引擎和对应的分区单元（例如，图2的分区单元220A至220N）执行。图形处理流水线500还可以使用一个或多个功能的专用处理单元来实现。在一个实施例中，图形处理流水线500的一个或多个部分可以由通用处理器（例如，CPU）内的并行处理逻辑执行。在一个实施例中，图形处理流水线500的一个或多个部分可以经由存储器接口528访问片上存储器（例如，如图2中所示的并行处理器存储器222），所述存储器接口可以是图2的存储器接口218的实例。
在一个实施例中，数据汇编器502是收集表面和图元的顶点数据的处理单元。数据汇编器502然后向顶点处理单元504输出包括顶点属性的顶点数据。顶点处理单元504是可编程执行单元，所述可编程执行单元执行顶点着色器程序，从而照明和变换如顶点着色器程序所指定的顶点数据。顶点处理单元504读取高速缓存、本地或系统存储器中存储的用于处理顶点数据的数据，并且可以被编程为将顶点数据从基于对象的坐标表示变换为世界空间坐标空间或归一化设备坐标空间。
图元汇编器506的第一实例从顶点处理单元50接收顶点属性。图元汇编器506根据需要读取所存储的顶点属性并构造图形图元以由曲面细分控制处理单元508进行处理。图形图元包括如各种图形处理应用编程接口（API）所支持的三角形、线段、点、补丁等等。
曲面细分控制处理单元508将输入顶点视为几何补丁的控制点。这些控制点从来自补丁的输入表示（例如，补丁的基础）变换为适用于由曲面细分评估处理单元512进行表面评估的表示。曲面细分控制处理单元508还可以计算几何补丁的边缘的曲面细分因子。曲面细分因子适用于单个边缘，并量化与边缘相关联的视点相关细节水平。曲面细分单元510被配置成接收补丁的边缘的曲面细分因子并将补丁曲面细分为多个几何图元，诸如线、三角形或四边形图元，所述多个几何图元被传输到曲面细分评估处理单元512。曲面细分评估处理单元512对细分的补丁的参数化坐标进行操作以生成与几何图元相关联的每个顶点的表面表示和顶点属性。
图元汇编器514的第二实例从曲面细分评估处理单元512接收顶点属性，根据需要读取所存储的顶点属性，并构造图形图元以由几何处理单元516处理。几何处理单元516是可编程执行单元，所述可编程执行单元执行几何着色器程序，以变换如几何着色器程序所指定的从图元汇编器514所接收的图形图元。在一个实施例中，几何处理单元516被编程为将图形图元细分为一个或多个新的图形图元并且计算用于将新的图形图元栅格化的参数。
在一些实施例中，几何处理单元516可以在几何流中添加或删除元素。几何处理单元516向图元汇编器518输出指定新图形图元的参数和顶点。图元汇编器518从几何处理单元516接收参数和顶点，并构建图形图元以供视口缩放、剔除和裁剪单元520进行处理。几何处理单元516读取存储在并行处理器存储器或系统存储器中的数据以用于处理几何数据。视口缩放、剔除和裁剪单元520执行裁剪、剔除和视口缩放，并且将已处理的图形图元输出到栅格器522。
栅格器522可以执行深度剔除和其他基于深度的优化。栅格器522还对新图形图元执行扫描转换以生成片段并向片段/像素处理单元524输出这些片段和关联的覆盖数据。片段/像素处理单元524是被配置成执行片段着色器程序或像素着色器程序的可编程执行单元。片段/像素处理单元524变换从栅格器522所接收的片段或像素，如片段或像素着色器程序所指定的。例如，片段/像素处理单元524可以被编程为执行包括但不限于纹理映射、着色、混合、纹理校正和透视校正的操作，以产生输出到栅格操作单元526的着色片段或像素。片段/像素处理单元524可以读取并行处理器存储器或系统存储器中存储的数据，以在处理片段数据时使用。片段或像素着色器程序可以被配置成依据针对处理单元进行配置的采样速率以样本、像素、图块或其他粒度着色。
栅格操作单元526是执行包括但不限于模板印刷、z测试、混合等的栅格操作的处理单元，并且将像素数据作为经处理图形数据输出以存储在图形存储器（例如，如图2中的并行处理器存储器222和/或如图1中的系统存储器104）中，以在一个或多个显示设备110上进行显示或者由一个或多个处理器102或（多个）并行处理器112中的一个进一步处理。在一些实施例中，栅格操作单元526被配置成压缩被写入到存储器的z或颜色数据并解压缩从存储器读取的z或颜色数据。
机器学习概述
机器学习算法是可以基于一组数据来学习的算法。机器学习算法的实施例可以被设计成对数据集内的高级抽象进行建模。例如，图像识别算法可以用于确定给定的输入属于若干种类别中的哪一种；回归算法可以在给定输入的情况下输出数值；并且模式识别算法可以用于生成翻译文本或执行文本至语音和/或语音识别。
一种示例性类型的机器学习算法是神经网络。存在许多类型的神经网络；一种简单类型的神经网络是前馈网络。可以将前馈网络实现为无环图，其中节点布置在层中。通常，前馈网络拓扑包括输入层和输出层，输入层和输出层通过至少一个隐藏层分开。隐藏层将由输入层接收到的输入变换为对在输出层中生成输出有用的表示。网络节点经由边缘全连接至相邻层中的节点，但每个层内的节点之间不存在边缘。在前馈网络的输入层的节点处接收的数据经由激活函数被传播（即，“前馈”）至输出层的节点，所述激活函数基于系数（“权重”）来计算网络中的每个连续层的节点的状态，所述系数分别与连接这些层的边缘中的每一个相关联。取决于由执行的算法所表示的特定模型，来自神经网络算法的输出可以采用各种形式。
在可以使用机器学习算法来对具体问题进行建模之前，使用训练数据集来训练所述算法。训练神经网络涉及：选择网络拓扑；使用表示被网络建模的问题的一组训练数据；以及调节权重，直到网络模型针对训练数据集的所有实例表现为具有最小误差。例如，在用于神经网络的监督式学习训练过程期间，将由网络响应于表示训练数据集中的实例的输入所产生的输出与该实例的“正确”的已标记输出相比较；计算表示所述输出与已标记输出之间的差异的误差信号；以及当将误差信号向后传播穿过网络的层时，调节与所述连接相关联的权重以最小化该误差。当从训练数据集的实例中生成的每个输出的误差被最小化时，网络被视为“已经过训练”。
机器学习算法的准确度会受到用于训练所述算法的数据集的质量的很大影响。训练过程可以是计算密集型的，并且在常规通用处理器上可能需要大量的时间。因此，使用并行处理硬件来训练许多类型的机器学习算法。这对于优化神经网络的训练是特别有用的，因为在调节神经网络中的系数时执行的计算本身自然地适于并行实现方式。具体地，许多机器学习算法和软件应用已被适配成在通用图形处理设备内使用并行处理硬件。
图6是机器学习软件堆叠600的广义图。机器学习应用602可以被配置成使用训练数据集来训练神经网络或使用已训练的深度神经网络来实现机器智能。机器学习应用602可以包括神经网络和/或专用软件的训练和推断功能，所述功能可以用于在部署之前训练神经网络。机器学习应用602可以实现任何类型的机器智能，包括但不限于：图像识别、映射和定位、自主导航、语音合成、医学成像或语言翻译。
可以经由机器学习框架604来实现针对机器学习应用602的硬件加速。机器学习框架604可以提供机器学习图元的库。机器学习图元是机器学习算法通常执行的基本操作。在没有机器学习框架604的情况下，将需要机器学习算法的开发者创建和优化与机器学习算法相关联的主要计算逻辑，然后在开发出新的并行处理器时重新优化所述计算逻辑。相反，机器学习应用可以被配置成使用由机器学习框架604提供的图元来执行必要的计算。示例性图元包括张量卷积、激活函数和池化，它们是在训练卷积神经网络（CNN）时执行的计算操作。机器学习框架604还可以提供图元以用于实现由许多机器学习算法执行的基本线性代数子程序，诸如矩阵和向量运算。
机器学习框架604可以处理从机器学习应用602接收的输入数据，并生成至计算框架606的适当输入。计算框架606可以使提供给GPGPU驱动器608的底层指令抽象化，以使得机器学习框架604能够经由GPGPU硬件610来利用硬件加速而无需机器学习框架604非常熟悉GPGPU硬件610的架构。另外，计算框架606可以跨越多种类型和各代GPGPU硬件610来实现针对机器学习框架604的硬件加速。
GPGPU机器学习加速
图7图示了根据实施例的高度并行的通用图形处理单元700。在一个实施例中，通用处理单元（GPGPU）700可以被配置成在处理与训练深度神经网络相关联的这种类型的计算工作负荷中特别高效。另外，GPGPU 700可以直接链接至GPGPU的其他实例以用于创建多GPU集群，从而改进特别深的神经网络的训练速度。
GPGPU 700包括主机接口702以用于实现与主机处理器的连接。在一个实施例中，主机接口702是PCI Express接口。然而，主机接口还可以是供应方特定的通信接口或通信结构。GPGPU 700从主机处理器接收命令，并使用全局调度器704以将与那些命令相关联的执行线程分布至一组计算集群706A至706H。计算集群706A至706H共享高速缓存存储器708。高速缓存存储器708可以充当计算集群706A至706H内的高速缓存存储器中的较高级高速缓存。
GPGPU 700包括存储器714A至714B，所述存储器经由一组存储器控制器712A至712B与计算集群706A至706H耦合。在各种实施例中，存储器714A至714B可以包括各种类型的存储器设备，包括动态随机存取存储器（DRAM）或图形随机存取存储器（诸如，同步图形随机存取存储器（SGRAM），包括图形双数据速率（GDDR）存储器）。在一个实施例中，存储器单元224A至224N还可以包括3D堆叠式存储器，包括但不限于高带宽存储器（HBM）。
在一个实施例中，每个计算集群706A-706H包括一组图形多处理器，诸如图4A的图形多处理器400。计算集群的图形多处理器包括多种类型的整数和浮点逻辑单元，这些单元可以在一系列精度（包括适合于机器学习计算的精度）下执行计算操作。例如且在一个实施例中，计算集群706A至H中的每一个中的浮点单元的至少子集可以被配置成执行16位或32位浮点运算，而浮点单元的不同子集可以被配置成执行64位浮点运算。
GPGPU 700的多个实例可以被配置成作为计算集群来操作。由计算集群用于同步和数据交换的通信机制跨实施例变化。在一个实施例中，GPGPU 700的多个实例通过主机接口702来通信。在一个实施例中，GPGPU 700包括使GPGPU 700与GPU链路710耦合的I/O中枢708，所述GPU链路实现至GPGPU的其他实例的直接连接。在一个实施例中，GPU链路710耦合至专用GPU-GPU桥，所述GPU-GPU桥实现GPGPU 700的多个实例之间的通信和同步。在一个实施例中，GPU链路710与高速互连耦合，以用于将数据传输和接收至其他GPGPU或并行处理器。在一个实施例中，GPGPU 700的多个实例位于单独的数据处理系统中并且经由网络设备来通信，所述网络设备可经由主机接口702来访问。在一个实施例中，除主机接口702之外或作为主机接口702的替代例，GPU链路710可以被配置成使得能够连接至主机处理器。
虽然GPGPU 700的所图示配置可以被配置成训练神经网络，但是一个实施例提供了GPGPU 700的替代性配置，其可以被配置成用于部署在高性能或低功率推断平台内。在推断配置中，GPGPU 700包括相对于训练配置更少的计算集群706A至H。另外，与存储器714A至714B相关联的存储器技术可以在推断和训练配置之间有所不同。在一个实施例中，GPGPU700的推断配置可以支持推断特定的指令。例如，推断配置可以提供对一个或多个8位整数点积指令的支持，这些指令通常在用于已部署神经网络的推断操作期间使用。
图8图示了根据实施例的多GPU计算系统800。多GPU计算系统800可以包括处理器802，所述处理器经由主机接口开关804耦合至多个GPGPU 806A至D。在一个实施例中，主机接口开关804是将处理器802耦合至PCI Express总线的PCI Express开关设备，处理器802可以通过所述PCI Express总线与这组GPGPU 806A至D通信。多个GPGPU 806A至806D中的每一个可以是图7的GPGPU 700的实例。GPGPU 806A至D可以经由一组高速点对点GPU-GPU链路816互连。高速GPU-GPU链路可以经由专用GPU链路（诸如，如图7中的GPU链路710）连接至GPGPU 806A至806D中的每一个。P2P GPU链路816使得GPGPU 806A至D中的每一个之间能够直接通信，而无需通过主机接口总线（处理器802连接至所述主机接口总线）来通信。在GPU-GPU业务针对P2P GPU链路的情况下，主机接口总线仍然可用于系统存储器访问或与多GPU计算系统800的其他实例通信（例如，经由一个或多个网络设备）。虽然在所图示的实施例中GPGPU 806A至D经由主机接口开关804连接至处理器802，但是在一个实施例中，处理器802包括对P2P GPU链路816的直接支持并且可以直接连接至GPGPU 806A至806D。
机器学习神经网络实现
由本文描述的实施例提供的计算架构可以被配置成执行特别适合于训练和部署用于机器学习的神经网络的这些类型的并行处理。可以将神经网络一般化为具有图表关系的函数的网络。如本领域中众所周知的，存在机器学习中所使用的多种类型的神经网络实现方式。一种示例性类型的神经网络是如先前描述的前馈网络。
第二种示例性类型的神经网络是卷积神经网络（CNN）。CNN是用于处理具有已知的、网格状拓扑的数据（诸如，图像数据）的专用前馈神经网络。因此，CNN通常用于计算视觉和图像识别应用，但它们也可以用于其他类型的模式识别，诸如语音和语言处理。CNN输入层中的节点被组织为一组“滤波器”（受视网膜中发现的感受野启发的特征检测器），并且每一组滤波器的输出被传播至网络的连续层中的节点。用于CNN的计算包括将卷积数学运算应用于每个滤波器以产生该滤波器的输出。卷积是由两个函数执行以产生第三个函数的一种专门的数学运算，所述第三个函数是两个原始函数中的一个的修改版本。在卷积网络术语中，关于卷积的第一个函数可以被称为输入，而第二个函数可以被称为卷积内核。输出可以被称为特征图。例如，至卷积层的输入可以是多维数据阵列，其定义输入图像的各种颜色分量。卷积内核可以是多维参数阵列，其中通过针对神经网络的训练过程来适配所述参数。
递归神经网络（RNN）是一类前馈神经网络，其包括层之间的反馈连接。RNN使得能够通过跨神经网络的不同部分共享参数数据来对序列数据进行建模。RNN的架构包括循环。这些循环表示变量的当前值在未来的时间对其自身值的影响，因为来自RNN的输出数据的至少一部分被用作反馈以用于处理序列中的后续输入。由于语言数据可被组成的可变本质，这个特征使RNN变得对语言处理特别有用。
下文描述的图呈现了示例性前馈、CNN和RNN网络，以及描述了用于分别训练和部署那些类型的网络中的每一种的通用过程。将理解，这些描述就本文描述的任何特定实施例而论是示例性且非限制性的，并且一般说来可以通常将所图示的概念应用于深度神经网络和机器学习技术。
上文描述的示例性神经网络可以用于执行深度学习。深度学习是使用深度神经网络进行的机器学习。与仅包括单个隐藏层的浅层神经网络相反，深度学习中使用的深度神经网络是由多个隐藏层组成的人工神经网络。更具深度的神经网络通常训练起来更具计算密集性。然而，网络的附加隐藏层实现了多步模式识别，所述多步模式识别相对于浅层机器学习技术导致减少的输出误差。
深度学习中使用的深度神经网络通常包括前端网络以用于执行耦合至表示数学模型的后端网络的特征识别，所述数学模型可以基于提供给所述模型的特征表示来执行操作（例如，目标分类、语音识别等）。深度学习使得能够执行机器学习，而无需针对所述模型执行手工特征工程。相反，深度神经网络可以基于输入数据内的统计结构或相关性来学习特征。所学习的特征可以提供给数学模型，所述数学模型可以将所检测的特征映射至输出。由网络使用的数学模型通常专用于待执行的特定任务，并且不同的模型将用于执行不同的任务。
一旦将神经网络结构化，就可以将学习模型应用于网络以将网络训练成执行特定任务。学习模型描述如何在模型内调节权重以减少网络的输出误差。反向传播误差是一种用于训练神经网络的常用方法。向网络呈现输入向量以供处理。使用损失函数将网络的输出与期望的输出相比较，并且为输出层中的每个神经元计算误差值。然后，向后传播这些误差值，直到每个神经元具有粗略地表示其对原始输出的贡献的相关联误差值。然后，网络可以使用算法（诸如，随机梯度下降算法）从那些误差中学习，以更新神经网络的权重。
图9A至B图示了示例性卷积神经网络。图9A图示了CNN内的各种层。如图9A中所示，用于对图像处理进行建模的示例性CNN可以接收输入902，所述输入描述输入图像的红、绿和蓝（RGB）分量。输入902可以由多个卷积层（例如，卷积层904、卷积层906）处理。可选地，来自所述多个卷积层的输出可以由一组全连接层908处理。全连接层中的神经元具有至前一层中的所有激活的全连接，如先前针对前馈网络所描述的。来自全连接层908的输出可以用于从网络中生成输出结果。可以使用矩阵乘法而非卷积来计算全连接层908内的激活。并非所有的CNN实现方式都使用全连接层908。例如，在一些实现方式中，卷积层906可以生成CNN的输出。
卷积层被稀疏地连接，这不同于全连接层908中发现的传统神经网络配置。传统神经网络层被全连接，使得每个输出单元与每个输入单元相互作用。然而，卷积层被稀疏地连接，这是因为感受野的卷积的输出（而非感受野中的每个节点的相应状态值）被输入至后续层的节点，如所图示。与卷积层相关联的内核执行卷积运算，所述卷积运算的输出被发送至下一个层。在卷积层内执行的降维是使得CNN能够进行缩放以处理大图像的一个方面。
图9B图示了在CNN的卷积层内的示例性计算阶段。可以在卷积层914的三个阶段中处理至CNN的卷积层的输入912。这三个阶段可以包括卷积阶段916、检测器阶段918和池化阶段920。然后，卷积层914可以将数据输出至连续的卷积层。网络的最后一个卷积层可以生成输出特征图数据或提供至全连接层的输入，例如以生成至CNN的输入的分类值。
在卷积阶段916中并行执行若干个卷积，以产生一组线性激活。卷积阶段916可以包括仿射变换，所述仿射变换是可以被指定为线性变换外加平移的任何变换。仿射变换包括旋转、平移、缩放和这些变换的组合。卷积阶段计算连接至输入中特定区域的函数的输出（例如，神经元），所述特定区域可以被确定为与神经元相关联的局部区域。神经元计算神经元的权重与局部输入（神经元连接至所述局部输入）中的区域之间的点积。来自卷积阶段916的输出定义由卷积层914的连续阶段处理的一组线性激活。
线性激活可以由检测器阶段918处理。在检测器阶段918中，每个线性激活由非线性激活函数处理。非线性激活函数增加整体网络的非线性性质，而不影响卷积层的感受野。可以使用若干种类型的非线性激活函数。一个具体的类型是修正线性单元（ReLU），其使用被定义为f(x)=max (0,x)的激活函数，使得激活在零处被阈值化。
池化阶段920使用池化函数，所述池化函数用附近输出的概括统计数值来代替卷积层906的输出。池化函数可以用于将平移不变性引入到神经网络中，使得至输入的轻微平移不改变池化输出。局部平移的不变性在输入数据中的特征存在性比特征的精确位置更加重要的场景中可以是有用的。可以在池化阶段920期间使用各种类型的池化函数，包括最大池化、平均池化和L2范数池化。另外，一些CNN实现方式不包括池化阶段。相反，这样的实现方式代用附加的卷积阶段，所述附加的卷积阶段相对于先前的卷积阶段具有增大的步幅。
然后，来自卷积层914的输出可以由下一个层922处理。下一个层922可以是附加的卷积层或是全连接层908中的一个。例如，图9A的第一卷积层904可以输出至第二卷积层906，而第二卷积层可以输出至全连接层908中的第一层。
图10图示了示例性递归神经网络1000。在递归神经网络（RNN）中，网络的先前状态影响网络的当前状态的输出。可以使用各种各样的函数以各种各样的方式来构建RNN。RNN的使用通常围绕使用数学模型以基于先前的输入序列来预测未来。例如，RNN可以用于执行统计语言建模以在给定先前的字序列的情况下预测即将来临的字。可以将所图示的RNN1000描述为具有以下各项：输入层1002，其接收输入向量；隐藏层1004，用于实现递归函数；反馈机构1005，用于实现先前状态的‘存储器’；以及输出层1006，用于输出结果。RNN 1000基于时间步长来操作。经由反馈机构1005基于先前的时间步长来影响RNN在给定的时间步长的状态。针对给定的时间步长，由先前状态和在当前时间步长的输入来定义隐藏层1004的状态。在第一时间步长的初始输入(x1)可以由隐藏层1004处理。第二输入(x2)可以由隐藏层1004使用在处理初始输入(x1)期间所确定的状态信息来处理。可以将给定的状态计算为st=f(Uxt+ Wst-1)，其中，U和W是参数矩阵。函数f通常为非线性，诸如双曲正切函数（Tanh）或修正函数f(x)=max(0,x)的变体。然而，隐藏层1004中使用的特定数学函数可以取决于RNN1000的特定实现方式细节而变化。
除所描述的基本CNN和RNN网络之外，还可以实现那些网络的变化。一个示例RNN变体是长短期记忆（LSTM）RNN。LSTM RNN能够学习对于处理更长的语言序列来说可能有必要的长期依赖性。CNN的变体是卷积深度置信网络，所述卷积深度置信网络具有类似于CNN的结构并且以类似于深度置信网络的方式受训练。深度置信网络（DBN）是由随机性（随机）变量的多个层组成的生成式神经网络。可以使用贪婪式无监督式学习来逐层训练DBN。然后，DBN的学习权重可以用于通过确定用于神经网络的一组最佳初始权重来提供预训练神经网络。
图11图示了深度神经网络的训练和部署。一旦已针对任务将给定的网络结构化，就使用训练数据集1102来训练神经网络。已开发出各种训练框架1104以用于实现对训练过程的硬件加速。例如，图6的机器学习框架604可以被配置为训练框架604。训练框架604可以跟未训练的神经网络1106挂钩，并且使得能够使用本文描述的并行处理资源来训练未训练的神经网以生成已训练的神经网1108。
为了开始训练过程，可以随机地或通过使用深度置信网络进行预训练来选择初始权重。然后，可以以监督或无监督的方式来执行训练循环。
监督式学习是一种学习方法，其中将训练作为仲裁操作来执行，诸如当训练数据集1102包括输入（其与所述输入的期望输出成对）时，或在训练数据集包括具有已知的输出的输入并且神经网络的输出被手动地分级的情况下。网络处理输入，并且将所得输出与一组预期或期望的输出相比较。然后，通过系统反向传播误差。训练框架1104可以进行调节，以调节控制未训练的神经网络1106的权重。训练框架1104可以提供工具以用于监视未训练的神经网络1106在多大程度上收敛于适合基于已知的输入数据生成正确的答案的模型。当调节网络的权重以改善由神经网络生成的输出时，反复地出现训练过程。训练过程可以继续，直到神经网络达到与已训练的神经网1108相关联的统计上期望的准确度。然后，可以部署已训练的神经网络1108以实现任何数量的机器学习操作。
无监督式学习是一种学习方法，其中网络试图使用未标记数据来训练其自身。因此，针对无监督式学习，训练数据集1102将包括输入数据而无任何关联的输出数据。未训练的神经网络1106可以学习未标记输入内的分组，并且可以确定个别输入如何与整体数据集相关。无监督式训练可以用于生成自组织映射，所述自组织映射是能够执行在数据降维中有用的操作的一种类型的已训练神经网络1107。无监督式训练还可以用于执行异常检测，所述异常检测允许识别输入数据集中偏离数据正常模式的数据点。
还可以采用监督式和无监督式训练的变化。半监督式学习是一种技术，其中训练数据集1102包括相同分布的已标记数据和未标记数据的混合。增量学习是监督式学习的变体，其中连续地使用输入数据以用于进一步训练模型。增量学习使得已训练的神经网络1108能够适配于新数据1112，而不忘记在初始训练期间根植在网络内的知识。
不管是监督式还是无监督式，用于特别深的神经网络的训练过程对于单个计算节点而言可能是过于计算密集的。可以使用计算节点的分布式网络而非使用单个计算节点来加速训练过程。
图12是图示了分布式学习的框图。分布式学习是训练模型，其使用多个分布式计算节点来执行神经网络的监督式或无监督式训练。所述分布式计算节点可以各自包括一个或多个主机处理器以及通用处理节点中的一个或多个，诸如如图7中的高度并行的通用图形处理单元700。如所图示，分布式学习可以执行模型并行化1202、数据并行化1204或模型和数据并行化1204的组合。
在模型并行化1202中，分布式系统中的不同计算节点可以针对单个网络的不同部分执行训练计算。例如，可以由分布式系统的不同处理节点来训练神经网络的每个层。模型并行化的益处包括缩放到特别大的模型的能力。分裂与神经网络的不同层相关联的计算使得能够训练非常大的神经网络，其中所有层的权重将不纳入（fit into）单个计算节点的存储器中。在一些实例中，模型并行化在执行大型神经网络的无监督式训练中可以是特别有用的。
在数据并行化1204中，分布式网络的不同节点具有模型的完整实例，并且每个节点接收数据的不同部分。然后，组合来自不同节点的结果。虽然用于数据并行化的不同方法是有可能的，但是数据并行训练方法都需要一种组合结果并使每个节点之间的模型参数同步的技术。组合数据的示例性方法包括参数求平均和基于更新的数据并行化。参数求平均训练在训练数据的子集上的每个节点，并且将全局参数（例如，权重、偏差）设定至来自每个节点的参数的平均值。参数求平均使用保持参数数据的中心参数服务器。基于更新的数据并行化类似于参数求平均，除了以下情况之外：传递对模型的更新而非将来自节点的参数传递到参数服务器。另外，可以以分散的方式执行基于更新的数据并行化，其中更新被压缩并且在节点之间传递。
例如，可以在分布式系统中实现经组合的模型和数据并行化1206，在所述分布式系统中，每个计算节点包括多个GPU。每个节点可以具有模型的完整实例，其中每个节点内的单独GPU用于训练模型的不同部分。
分布式训练相对于单个机器上的训练具有增加的开销。然而，本文描述的并行处理器和GPGPU可以各自实现各种技术以用于减少分布式训练的开销，包括用于实现高带宽GPU-GPU数据传递和加速的远程数据同步的技术。
示例性机器学习应用
可以应用机器学习以解决多种技术问题，包括但不限于计算机视觉、自主驾驶和导航、语音识别以及语言处理。计算机视觉传统上已是机器学习应用的最活跃研究领域之一。计算机视觉的应用范围为从重现人类视觉能力（诸如，识别人脸）到创建新类别的视觉能力。例如，计算机视觉应用可以被配置成从视频中可见的物体中所诱导的振动来识别声波。并行处理器加速的机器学习使得能够使用明显大于先前可行的训练数据集的训练数据集来训练计算机视觉应用，并且使得能够使用低功率并行处理器来部署推断系统。
并行处理器加速的机器学习具有自主驾驶应用，包括车道和道路标志识别、障碍物回避、导航和驾驶控制。加速的机器学习技术可以用于基于数据集来训练驾驶模型，所述数据集定义对特定训练输入的适当响应。本文描述的并行处理器可以使得能够快速训练用于自主驾驶解决方案的日益复杂的神经网络，并且使得能够将低功率推断处理器部署在适合于集成到自主车辆中的移动平台中。
并行处理器加速的深度神经网络已实现自动语音识别（ASR）的机器学习方法。ASR包括创建在给定的输入声序列的情况下计算最可能的语言序列的函数。使用深度神经网络的加速的机器学习已实现代替先前用于ASR的隐马尔可夫模型（HMM）和高斯混合模型（GMM）。
并行处理器加速的机器学习还可以用于加速自然语言处理。自动学习程序可以使用统计推断算法以产生对于误差的或不熟悉的输入具有鲁棒性的模型。示例性自然语言处理器应用包括人类语言之间的自动机器翻译。
可以将用于机器学习的并行处理平台划分为训练平台和部署平台。训练平台通常高度并行，并且包括优化以用于加速多GPU单节点训练和多节点多GPU训练。适合于训练的示例性并行处理器包括图7的高度并行的通用图形处理单元700和图8的多GPU计算系统800。相反，部署的机器学习平台通常包括适合于用在诸如相机、自主机器人和自主车辆之类的产品中的较低功率并行处理器。
图13图示了适合于使用训练模型执行推断的示例性推断片上系统（SOC）1300。SOC1300可以集成处理部件，包括媒体处理器1302、视觉处理器1304、GPGPU 1306和多核处理器1308。SOC 1300可以另外包括片上存储器1305，所述片上存储器1305可以实现可由所述处理部件中的每一个访问的共享片上数据池。所述处理部件可以针对低功率操作被优化，以用于使得能够部署至各种各样的机器学习平台（包括自主车辆和自主机器人）。例如，可以将SOC 1300的一种实现方式用作用于自主车辆的主控制系统的一部分。在SOC 1300被配置成用于自主车辆中的情况下，SOC被设计和配置成用于符合部署管辖权的相关功能安全标准。
在操作期间，媒体处理器1302和视觉处理器1304可以一致地工作以加速计算机视觉操作。媒体处理器1302可以使得能够对多个高分辨率（例如，4K、8K）视频流进行低等待时间解码。可以将已解码的视频流写入到片上存储器1305中的缓冲器。然后，视觉处理器1304可以解析已解码的视频，并且对已解码视频的帧执行初步处理操作以准备使用已训练的图像识别模型来处理帧。例如，视觉处理器1304可以加速用于CNN（用于对高分辨率视频数据执行图像识别）的卷积运算，而后端模型计算由GPGPU 1306执行。
多核处理器1308可以包括控制逻辑，以用于有助于数据传递的排序和同步以及由媒体处理器1302和视觉处理器1304执行的共享存储器操作。多核处理器1308还可以充当应用处理器，以用于执行可以使用GPGPU 1306的推断计算能力的软件应用。例如，可以以在多核处理器1308上执行的软件实现导航和驾驶逻辑的至少一部分。这样的软件可以直接将计算工作负荷发布给GPGPU 1306，或可以将计算工作负荷发布给多核处理器1308，所述多核处理器可以将那些操作的至少一部分卸载到GPGPU 1306。
GPGPU 1306可以包括计算集群，诸如高度并行的通用图形处理单元700内的计算集群706A至706H的低功率配置。GPGPU 1306内的计算集群可以支持被具体地优化以用于对已训练的神经网络执行推断计算的指令。例如，GPGPU 1706可以支持用于执行低精度计算（诸如，8位和4位整数向量运算）的指令。
用于高效机器学习操作的专门化硬件
本文描述的实施例提供高级机器学习计算图元，所述计算图元可以用于对执行机器学习计算的许多底层计算细节进行抽象。本文描述的高级图元使得软件逻辑能够请求高级机器学习操作，而同时对那些操作的底层实现细节进行抽象。例如并且在一个实施例中，软件逻辑可以为图像请求使用给定滤波器集合的卷积运算。可以执行单个高级指令，其具有操作数以定义输入和输出缓冲器地址以及用于缓冲器存储滤波器和/或内核数据的地址。GPGPU然后可以将高级卷积指令划分成多个子操作，所述子操作由GPGPU的底层计算单元执行。在一个实施例中，提供基础线性算法子程序（BLAS）的一个或多个子例程的直接硬件支持，尽管实施例可以为子例程的其他库提供硬件支持。编译器逻辑和相关联的运行时库可以编译利用受支持的高级计算子例程的源代码，并且输出经编译的源代码，所述经编译的源代码调用机器学习宏指令单元。
具有定制粗粒度化流水线操作的机器学习加速逻辑
图14是根据实施例的数据处理系统1400的框图。数据处理系统1400是异构处理系统，其具有处理器1402、统一存储器1410和包括机器学习加速逻辑的GPGPU 1420。处理器1402和GPGPU 1420可以是如本文所述的处理器和GPGPU/并行处理器中的任一个。处理器1402可以执行用于系统存储器1412中所存储的编译器1415的指令。编译器1415在处理器1402上执行以将源代码1414A编译成经编译的代码1414B。经编译的代码1414B可以包括可以由处理器1402执行的代码和/或可以由GPGPU 1420执行的代码。在编译期间，编译器1415可以执行操作以插入元数据，包括关于经编译的代码1414B中存在的数据并行性水平的提示和/或关于与将基于经编译的代码1414B而被分派的线程相关联的数据局部性的提示。编译器1415可以包括必要的信息以执行这样的操作，或者可以借助于运行时库1416而执行这些操作。运行时库1416还可以在源代码1414A的编译中促进编译器1415，并且还可以包括指令，所述指令在运行时与经编译的代码1414B链接以促进在GPGPU 1420上的经编译的指令的执行。
统一存储器1410表示统一的地址空间，所述统一的地址空间可以由处理器1402和GPGPU 1420访问。统一存储器包括系统存储器1412以及GPGPU存储器1418。GPGPU存储器1418包括在GPGPU 1420内的GPGPU本地存储器1434A-1434B，并且还可以包括系统存储器1412中的一些或全部。例如，系统存储器1412中所存储的经编译的代码1414B还可以被映射到GPGPU存储器1418中以用于由GPGPU 1420访问。
GPGPU 1420包括多个计算块1424A-1424N，这些计算块可以是图2A的计算集群214A-214N的实例。GPGPU 1420还包括一组寄存器1425、高速缓存存储器1427以及功率和性能模块1426，所述功率和性能模块1426可以用作用于计算块1424A-1424N的共享资源。在一个实施例中，寄存器1425包括直接和间接可访问的寄存器，其中间接可访问的寄存器被优化以供在稀疏矩阵计算操作中使用。功率和性能模块1426可以被配置成调节用于计算块1424A-1424N的功率递送和时钟频率，从而在重工作负荷下对计算块1424A-1424N内的空闲部件进行功率门控。GPGPU 1420包括GPGPU本地存储器1434A-1434B，所述本地存储器是与GPGPU 1420共享图形卡或多芯片模块的物理存储器模块。
在一个实施例中，GPGPU本地存储器1434A-1434B驻留在混合存储器模块1430中。混合存储器模块1430包括提供存储器控制器和计算功能性二者的一组计算和存储器控制器单元1432A-1432B。计算和存储器控制器单元1432A-1432B包括逻辑模块，所述逻辑模块可以直接在GPGPU本地存储器1434A-1434B内对数据执行近数据计算操作。计算和存储器控制器单元1432A-1432B可以从机器学习调度器控制器1422接收存储器绑定操作的直接调度或者可以从稀疏计算加速器单元1423或计算块1424A-1424B接收这些操作的卸载。在一个实施例中，计算和存储器控制器1432A-1432B包括计算逻辑，所述计算逻辑能够执行可以由计算块1424A-1424N执行的计算操作的子集。例如并且在一个实施例中，计算和存储器控制器单元1432A-1432B，除了执行存储器控制器操作所需的操作之外，还可以被配置成执行对于显著地存储器绑定操作特别有用的计算操作的子集，或者其中存储器带宽与计算吞吐量相比对于性能是更加确定性的操作。在一个实施例中，计算和存储器控制器单元1432A-1432B的计算逻辑可以是处理器，其具有相对于计算块1424A-1424N所支持的指令集的不同指令集。在一个实施例中，混合存储器模块1430是经由3D堆叠技术所实现的，以使得GPGPU本地存储器1434A-1434B能够竖直地被堆叠在计算/存储器控制器单元1432A-1432B的顶部上，所述计算/存储器控制器单元1432A-1432B经由高带宽穿硅互连而被耦合。在计算和存储器控制器单元1432A-1432B与GPGPU本地存储器1434A-1434B之间的高带宽连接可以使得存储器绑定操作能够在混合存储器模块1430内、使用较低功率计算单元而被高效执行，这与从GPGPU本地存储器1434A-1434B循环大量数据进入和离开高速缓存1427以用于经由计算块1424A-1424N进行处理相反。
在一个实施例中，经由向计算块1424A-1424N所支持的ISA的扩展而实现对于近数据计算卸载的支持。在一个实施例中，对于近数据计算卸载的支持是由机器学习调度器控制器1422所执行的固件实现的逻辑。在例如经由近数据计算内核而执行近数据计算操作之前，将由近数据计算内核所访问的虚拟地址集合可以被转换成可由计算和存储器控制器单元1432A-1432B识别的物理地址。在内核被分派或卸载到计算存储器控制器单元1432A-1432B之前可以为内核执行地址转换。
在一个实施例中，GPGPU 1420包括机器学习加速逻辑，所述机器学习加速逻辑包括机器学习指令获取和解码单元1421、机器学习调度器控制器1422和稀疏计算加速器单元1423。机器学习指令获取和解码单元1421是获取和解码单元，其包括用于获取并且解码对复杂、可定制行为进行限定的机器学习指令的逻辑。指令可以经由机器学习调度器控制器1422而对将经由计算块1424A-1424N中的一个或多个而被执行的指令集进行定序和/或序列化。在一个实施例中，机器学习调度器控制器1422是可被配置成执行先进调度操作的ASIC。在一个实施例中，机器学习调度器控制器1422是能够执行从固件模块加载的指令的微控制器或每指令低能量的处理核。
在一个实施例中，将由计算块1424A-1424N所执行的一些功能可以直接被调度或卸载到稀疏计算加速器单元1423。稀疏计算加速器单元1423包括被配置成在稀疏矩阵上高效执行计算操作的处理元件逻辑。在一个实施例中，稀疏计算加速器单元1423被配置成为具有稀疏权重值的神经网络执行矩阵乘法。在一个实施例中，稀疏计算加速器单元1423是专用集成电路，其被显式地配置成执行并行矩阵乘法运算，其中一个或多个操作数是稀疏的或非常稀疏的矩阵。在一个实施例中，稀疏计算加速器单元1423是现场可编程门阵列（FPGA），其提供可以在工作负荷之间更新的固定功能逻辑。
图15A图示了根据实施例的机器学习指令和获取单元1421的细节。在一个实施例中，机器学习指令获取&解码单元1421包括高速缓存存储器1502、机器学习指令获取单元1504和机器学习指令解码单元1506。机器学习指令获取单元1504可以获取一个或多个机器学习宏指令并且将所述宏指令存储在高速缓存存储器1502中。机器学习指令解码单元1506可以对机器学习宏指令进行解码并且作为响应而确定要执行的一组操作。在一个实施例中，机器学习指令获取和解码单元1421包括微控制器1510用以实现复杂的操作，诸如选择多种技术之一以用来执行特定的机器学习操作，诸如卷积运算。微控制器1510还可以确定是要经由GPGPU内的可编程逻辑还是经由GPGPU内的专用机器学习逻辑来执行针对宏指令的操作。
在一个实施例中，微控制器1510可以从机器学习固件模块1508加载固件逻辑以定义将响应于机器学习宏指令而执行的操作。在一个实施例中，机器学习固件模块1508可以经由GPGPU的驱动器逻辑被更新以扩展经由机器学习宏指令被支持的操作集和/或扩展受支持的宏指令的能力。在一个实施例中，微控制器1510经由机器学习加速逻辑1516而实现对卷积运算或其他矩阵或神经网络有关操作的显式支持。
用于CNN的计算包括将卷积数学运算应用到每个滤波器以产生该滤波器的输出。每个滤波器是具有可训练权重的内核，所述内核跨输入体积的宽度和高度被卷积以计算在滤波器的录入和任何位置处的输入之间的点积。当滤波器在输入体积上被卷积时，二维激活映射被生成以指示在每个空间位置的滤波器响应。为被应用到输入体积的每个滤波器生成激活映射。CNN内使用的滤波器大小可以基于神经网络的实现细节而变化。
在一个实施例中，参数分析逻辑1512可以分析所请求的卷积运算的参数。卷积运算具有两个输入，输入数据和卷积滤波器。输入数据包括一批H x W像素的图像数据以及C数目的输入特征映射。卷积滤波器具有R行和S列。在一个实施例中，参数分析逻辑1512基于卷积滤波器的尺寸R x S而确定是否经由专用卷积逻辑来执行卷积的至少一部分，例如如果卷积滤波器的大小指示了卷积将会经由GPGPU可编程逻辑被不太高效地执行的话。在一个实施例中，基于包括卷积滤波器尺寸的卷积参数、输入图像或特征映射维度以及GPGPU的当前操作度量，机器学习加速逻辑1516可以选择算法以用来执行所请求的卷积运算。
例如，机器学习加速逻辑1516可以被配置成选择若干可能算法之一以用来实现卷积。在一个实施例中，经由基于快速傅里叶变换（FFT）的卷积来执行卷积。FFT卷积使用以下原理，即频域中的乘法对应于时域中的卷积。因而，两个函数的卷积的傅里叶变化是那些函数的傅里叶变换的乘积。输入数据可以通过使用离散傅里叶变化（DFT）而被变换到频域中，乘以滤波器的频率响应，并且然后通过使用逆DFT而被变换回到时域中。例如并且在一个实施例中，对于使用小滤波器大小（例如1x1、3x3）的卷积，Winograd（威诺格拉德）的最小滤波算法可以用于执行卷积。可以经由其他FFT算法而执行较大滤波器大小（例如4x4）。可以经由专门化的固定功能卷积硬件来执行对于甚至更大滤波器大小（5x5、7x7）的卷积。可替换地，可以经由一般矩阵到矩阵乘法（GEMM）子例程的硬件加速、通过使用成批矩阵运算而在数据的原始域中执行直接卷积。
图15B图示了根据实施例的机器学习调度器控制器的细节。在一个实施例中，机器学习调度器控制器1422包括微控制器1520，所述微控制器被配置成执行指令或命令以实现机器学习调度和任务管理逻辑1526。机器学习调度和任务管理逻辑1526可以促进实现本文所述的复杂机器学习加速操作的各种流水线命令和指令的调度和抢占。机器学习调度和任务管理逻辑1526可以经由被存储在机器学习调度器固件模块1518中的指令而被实现。被存储在机器学习调度器固件模块1518中的指令可以现场可更新以实现机器学习调度器控制器1422的能力的增强和扩展。机器学习调度器控制器1422可以附加地包括中断控制器1519以使得机器学习调度器控制器1422能够从通用图形处理器内的计算元件接收和处理中断。虽然机器学习调度器控制器1422被图示为包括微控制器1520，但是在一个实施例中，机器学习调度控制器经由GPGPU内所嵌入的FPGA模块而被实现。
图16图示了根据实施例的示例性卷积运算。输入体积缓冲器1604表示输入数据的2D通道。虽然图示了2D卷积，但是也可以通过使用三维滤波器而在三维输入体积上执行卷积。接收场图块1602高亮输入体积的一部分。在接收场图块1602内的数据和卷积滤波器之间执行点积以在输出缓冲器1606内生成数据点。输出缓冲器1606内的数据点的组合表示由卷积所生成的激活映射。激活映射内的每个点通过跨输入体积缓冲器1604滑动接收场图块而被生成。激活映射数据可以被输入到激活函数以确定输出激活值。
在一个实施例中，经由一组高级矩阵运算1605而执行输入体积缓冲器1604的卷积。可以经由图元运算、诸如BLAS运算来执行高级矩阵运算，所述图元运算经由宏指令被加速，所述宏指令可以经由机器学习指令获取和解码单元1421被解码。机器学习指令获取和解码单元1421可以将操作分派到机器学习调度器控制器1422以用于调度。操作然后可以被调度到一个或多个计算块1424A-1424N。计算块1424A-1424N可以与混合存储器模块1430通信以将数据存储到本地图形存储器中。计算块1424A-1424N还可以将存储器密集的操作卸载到混合存储器模块1430内的近数据计算处理器。在一个实施例中，机器学习调度器控制器1422可以将计算操作直接分派到混合存储器模块1430。
图17是根据实施例的用于执行对计算流水线的机器学习操作的粗粒度调度的逻辑1700的流程图。在一个实施例中，可以经由如图14-图15中的机器学习指令获取和解码单元1421和机器学习调度器控制器1422内的硬件来实现逻辑1700。逻辑1700可以获取机器学习计算指令并且对其解码以在GPGPU内执行，如框1702处所示。机器学习指令是对将由本文所述的图形处理器内的计算流水线执行的一组多个操作进行指定的指令。机器学习指令被解码成与一组机器学习有关的操作相关联的经解码的机器学习指令。经解码的机器学习指令使得GPGPU经由通用图形处理器的计算单元和处理元件来执行复杂的机器学习操作。
逻辑1700可以确定要执行的一组流水线命令来执行经解码的机器学习指令，如框1704处所示。例如，图15的参数分析逻辑1512可以确定对于指令要执行的机器学习操作的类型或子类型，而同时机器学习加速逻辑1516可以确定要执行的精确的一组操作以执行经解码的机器学习指令。例如并且在一个实施例中，逻辑1700可以确定机器学习指令是用于处理CNN的卷积指令。机器学习加速逻辑1516然后可以确定要执行的所需操作以实现特定的卷积实现，以及可以用于实现这样的操作的特定流水线命令集。例如，操作集可以是将执行以跨矩阵集执行卷积运算的一批矩阵乘法图元操作。
基于框1704处所确定的流水线命令集，逻辑1700可以跨一组计算块而将流水线命令集调度到通用处理单元的计算流水线，从而使得能够执行经解码的机器学习指令，如框1706处所示。逻辑1700可以经由调度器单元、诸如图14和图15的机器学习调度器控制器1422来调度流水线命令集。调度可以包括将各种命令或相关联的指令调度到计算流水线内的各种计算元件。命令可以被实现为将经由GPGPU的计算块（例如图14的计算块1424A-1424N）内的计算元件而被执行的指令。命令还可以被执行为经由如图14中的稀疏计算加速器单元1423或混合存储器模块1430而被执行的指令。可替换地，经由计算块所执行的命令或指令可以基于将要执行的操作的类型而触发将次级指令或命令卸载到稀疏计算加速器单元1423和混合存储器模块1430中的一个或多个。如框1708处所示，逻辑1700然后可以响应于框1706处所调度的流水线命令集的完成而引退经解码的机器学习指令。
使用近数据计算的机器学习加速
近数据计算是一种可以在处理系统上实现的计算范式，其中系统内的处理元件的子集被配置成相对于系统内的其他计算系统具有显著更高的存储器带宽。存储器绑定操作的性能可以通过在存储器中“靠近”数据的计算元件上执行这样的操作而被显著改善，尽管近数据计算元件与其他计算元件相比不太复杂。在一些实施例中，通过利用执行由系统内的主要计算元件所支持的计算操作的至少子集的能力来增强存储器控制器逻辑而实现近数据计算。在一个实施例中，通过利用提供近数据计算ISA的高效、低功率处理器核来扩增存储器控制器而实现近数据计算。低功率处理器核可从调度器单元接收指令和/或从通用图形处理器单元内的其他计算元件接收指令的卸载。在一个实施例中，近数据计算范式对于执行或加速具有低算术强度的稀疏矩阵运算可以是特别有用的。
图18是图示了根据实施例的混合存储器计算系统1800的框图。在一个实施例中，混合存储器计算系统1800图示了图14的混合存储器模块1430的一个实现方式，所述混合存储器模块1430包括计算和存储器控制器单元1432A-1432B以及GPGPU本地存储器1432A-1432B。在所图示的混合存储器计算系统1800中，混合存储器模块1430另外包括控制处理器1802和主存储器控制器1805。控制处理器1802和主存储器控制器1805可以与DMA控制器1803配合工作以实现数据向、自和在GPGPU本地存储器1434A-1434B的模块之间的DMA存储器传递。
在一个实施例中，控制处理器1802接收将由计算和存储器控制器单元1432A-1432B中的一个或多个内的计算逻辑所满足的针对传入的计算操作1801的请求。控制处理器1802然后可以基于将由计算操作访问的地址集而将计算操作分派到适当的计算和存储器控制器单元1432A-1432B。计算操作可以以近数据计算内核的形式被接收。在一个实施例中，在混合存储器模块1430处接收内核之前，将由将在计算和存储器控制器单元1432A-1432B上执行的近数据计算内核所访问的存储器地址从虚拟地址转换成物理地址，因为计算和存储器控制器单元1432A-1432B基于物理地址被分区，其中不同的单元相关联于不同的地址范围。在一个实施例中，在其中计算操作将在由多个存储器控制器处置的一组物理地址上被执行的情况下，DMA控制器1803可以用于将与地址范围相关联的数据从GPGPU本地存储器1434A-1434B的不同模块传递到单个模块，其中数据的至少一部分被存储在主存储器控制器1805内的一个或多个高速缓存存储器1806A-1806B中。计算和存储器控制器单元1432A-1432B然后可以对高速缓存存储器1806A-1806B中所存储的数据执行所需的算术运算，所述数据然后可以被逐回到GPGPU本地存储器1434A-1434B。
对于存储器访问操作，主存储器控制器1805可以接收传入的存储器操作1807，基于将被访问的物理地址而将存储器操作路由到适当的计算和存储器控制器单元1432A-1432B。当接收到针对跨过划分多个计算和存储器控制器单元1432A-1432B的物理地址边界的地址范围的请求时，多个存储器请求可以被分派并且并行被服务。计算和存储器控制器单元1432A-1432B可以在GPGPU本地存储器1434A-1434B的相关联的模块和由DMA控制器1803管理的一组缓冲器之间交换数据。例如并且在一个实施例中，对于读取和写入操作，DMA操作可以由DMA控制器1803配置以经由I/O缓冲器1804而从GPGPU本地存储器1434A-1434B传输数据。
虽然分离的接口被说明用于传入的计算操作1801和传入的存储器操作1807，但是在一个实施例中提供统一存储器和计算接口，其中存储器访问命令是计算操作的子集。例如，可以由控制处理器1802接收加载或存储操作。加载或存储命令然后可以由主存储器控制器执行。在这样的实施例中，复杂存储器访问、诸如分散/聚集操作可以直接经由混合存储器计算系统1800而被执行。
在一个实施例中，混合存储器模块1430被实现为混合存储器立方体，其中GPGPU本地存储器1434A-1434B被堆叠在逻辑层顶上，所述逻辑层包括计算和存储器控制器单元1432A-1432B、控制处理器1802和主存储器控制器1805。然而，实施例不限于混合存储器立方体实现方式，因为混合存储器模块1430可以经由具有能够执行算术运算的一个或多个存储器控制器的任何存储器系统被实现。
本文所述的通用图形处理单元的计算和处理元件可以包括各种类型的算术逻辑单元，包括浮点和整数逻辑单元。这样的处理单元的大阵列可以被包括在如图14中的GPGPU1420的计算块1424A-1424N中。这样的处理单元的较小阵列可以被包括在例如图14和图18中所示的计算和存储器控制器单元1432A-1432B中。
在存储器和计算元件之间的存储器带宽保持几乎恒定，而无论存储器容量如何，这归因于每芯片的引脚计数限制。这样的带宽限制可能引入针对存储器密集型工作负荷、诸如神经网络训练的可伸缩性问题。在训练稀疏神经网络时，缩放问题可能变得特别加重。训练稀疏神经不是算术密集的，但是在没有被特制用于稀疏神经网络上的操作的专门化硬件的情况下可能严重受存储器带宽所限制。由本文所述的实施例提供的通用图形处理单元包括稀疏计算加速器单元，诸如图14的稀疏计算加速器单元1432，其在以下的图21-22中被进一步描述。稀疏神经网络的训练还可以通过使用由混合存储器模块1430所提供的近数据计算资源而被高效地执行。
在表5中示出稀疏共轭梯度伪代码的示例。
表5-稀疏共轭梯度伪代码
0 for(....){
1 for(krow = 0; krow < 8; krow++ ){
2 for(kcol = 0; kcol < 8; kcol++ ){
3 a[node[krow] + node[kcol]*n] += coeff * em[krow+kcol*8];
4 }
5 }
6 }
表5中所图示的伪代码执行可应用于稀疏矩阵系统的稀疏共轭梯度。针对两个最内部循环（通过“know”和“kcol”而迭代）的行程计数通常小。因此，可以执行的任何并行化或向量化当被应用到最外部的循环时将会更加有效。在行3执行的操作引起间接加载/存储（例如向量代码中的聚集/分散）并且具有存在于最内部循环中的很少计算，将两个最内循环内执行的计算卸载到存储器控制器内的近数据计算处理器可以是更高效的。可以以与从通用处理器（例如CPU）向GPU卸载计算操作类似的方式而执行近数据计算操作的卸载。然而，代替于跨设备卸载计算操作，近数据计算卸载将把计算操作卸载到存储器控制器内的计算资源，因为存储器控制器内的计算资源将具有到存储器的显著较高的通信带宽。
以下的表6图示了可以用于实现近数据计算卸载的检验器和执行器内核。
表6-检验器和执行器内核
0 for(....){
1 //检验器别住物理存储器页面，封装物理地址
2 inspector_kernel(...); //执行从主机到设备的数据拷贝
3 //由（多个）存储器控制器对执行器进行执行——注意数据可能已经
4 //由检验器内核跨多个存储器控制器而分区
5 <<<executor_kernel(...)>>> //内核调用
6 }
如表6中所示，检验器别住（pin）物理存储器页面并且封装物理存储器地址。然后在设备上调用执行器内核。由检验器执行的操作类似于以CUDA高级并行编程语言的从主机到设备的数据拷贝。执行器内核调用可以类推到CUDA内核调用。
表7图示了示例性检验器内核。
表7-检验器内核
0 my_inspector_kernel(addr_a, addr_em,...){
1 for(krow = 0; krow < 8; krow++ ){
2 for(kcol = 0; kcol < 8; kcol++ ){
3 //别下页面并且计算/封装物理地址
4 get_pa(&a[node[krow]+node[kcol]*n], pa_addr_a, mem_ctrl_id_a);
5 addr_a[mem_ctrl_id].append(pa_addr_a);
6 get_pa(&em[krow+kcol*8], pa_addr_em, mem_ctrl_id_em);
7 //如果物理地址经由不同存储器控制器被处置
8 //DMA并且将所有数据带到主存储器控制器
9 if(mem_ctrl_id_a == mem_ctrl_id_em){
10 //此处因为mem_ctrl_a处置、存储和加载
11 //加载数据的其余部分被传递到其存储器区
12 pa_addr_em = dma_pa(buff[mem_ctrl_id_a], pa_addr_em);
13 }
14 addr_em[mem_ctrl_id].append(pa_addr_em);
15 }
16 }
17 }
检验器内核确定将由表5中所示的计算所访问的相关物理存储器地址。那些地址然后被别住并且封装到数据结构中。如果由不同的存储器控制器处置物理地址，则DMA可以被执行以将数据移到主存储器控制器，所述主存储器控制器是将执行计算的存储器控制器。
表8图示了示例性执行器内核。
表8-示例性执行器内核
0 my_executor_kernel(my_addr_a, my_addr_em, coeff){
1 //每个存储器控制器处理在它附近的地址
2 //my_addr_a是addr_a[mem_ctrl_id]等等
3 for(i=0; i<len(my_addr_a);i++){
4 *(my_addr_a) += coeff * *(my_addr_em);
5 }
6 }
如表8中所示，执行器函数接受两类变量：1）由检验器内核/函数计算/准备的那些变量（例如地址）和2）从原始内核被传递并且由检验器使用的变量（例如系数）。从原始内核被传递的变量被称为住进（live-in）值。执行器接收去向近存储器计算函数的一系列变量，包括住进值（例如系数）和地址（my_addr_a、my_addr_em）。本文描述的实施例提供对于实现处理器之间卸载的异构处理ISA的支持。可以在函数内封装执行器内核以实现内核卸载。由异构处理ISA所提供的卸载调用可以用于将计算从GPGPU内的通用计算元件卸载到近存储器计算元件。
19A-19B是经由本文所述的实施例图示了用于执行近数据计算操作的逻辑的流程图。图19A图示了对可以经由近数据计算逻辑被最优执行的工作负荷进行标记的逻辑1900。图19B图示了将近数据计算工作负荷分派到具有计算逻辑的存储器控制器的逻辑1910。在各种实施例中，所图示的逻辑1900、1910可以由本文所述的数据处理系统内的软件或硬件单元提供，所述数据处理系统诸如但不限于如图14中的数据处理系统1400。
如图19A中所示，一个实施例提供经由数据处理系统实现的逻辑1900，所述数据处理系统包括编译逻辑以编译GPGPU工作负荷用于执行，如框1902处所示。编译逻辑可以由编译器以及一个或多个编译时间和/或运行时库提供，诸如图14中的编译器1415和运行时库1416。在框1902处所执行的编译期间或之后，逻辑1900可以对工作负荷定型以确定工作负荷的计算和存储器复杂度，如框1904处所示。最适合用于近数据计算的工作负荷是具有高存储器访问复杂度和低算术或计算复杂度的工作负荷。例如，表5中所示的稀疏共轭梯度工作负荷执行有限数目的数学运算（例如乘、加），存储器访问模式是复杂的。对于具有低计算复杂度和高存储器访问复杂度的工作负荷，如在框1905处所确定的，逻辑1900可以标记那些工作负荷以用于近数据计算，如框1908处所示。对于具有高计算复杂度和/或低存储器访问复杂度的数据，逻辑1900可以标记工作负荷以用于在GPGPU的主计算资源上执行。
在一个实施例中，标记工作负荷可以由与工作负荷相关联的标记提示或元数据信息来执行。例如并且在一个实施例中，用于工作负荷内的计算内核的编译数据可以具有将计算内核标识为近数据计算内核的处理器提示或元数据。在一个实施例中，近数据计算内核可以被直接调度到本文所述的计算和存储器控制器单元1432A-1432B内的计算逻辑。在一个实施例中，工作负荷被调度到本文所述的计算块1424A-1424N并且可在运行时被卸载到近数据计算资源。
如图19B中所示，一个实施例提供经由数据处理系统实现的逻辑1910，所述数据处理系统包括工作负荷执行逻辑以加载近数据计算工作负荷用于在GPGPU上执行，如框1912处所示。在一个实施例中，工作负荷是并行计算内核（例如，如表8中的执行器内核），对于其的多个实例经由并行处理逻辑被执行。在框1914处，逻辑1910可以检验将由工作负荷访问的存储器地址集合。在其中GPGPU硬件和编程模型实现使用虚拟存储器地址的情况下，如在框1915处所确定的，逻辑1910可以将虚拟地址转换成物理地址，如框1916处所示。在一个实施例中，例如，在其中将被访问的数据稀疏的情况下，将被访问的物理地址的集合可以被封装到数据结构中。逻辑1910还可以确定与物理地址相关联的一个或多个存储器控制器。将被访问的存储器可以跨越由多个存储器控制器所控制的多个存储器区。如果所访问的存储器由多个存储器控制器所控制，如在框1919处所确定的，则逻辑1910可以配置DMA操作以将数据传递到由单个存储器控制器所控制的存储器区，如框1920处所示。
在各种实施例中，对存储器合并的不同途径可以被实现以最小化数据传递的量或最小化与将在近存储器计算之前执行的任何数据传递相关联的等待时间。例如并且在一个实施例中，数据被传递到与将由工作负荷执行的加载和存储的主集相关联的存储器区，如表7中所示。当数据集被恰当定位的时候，逻辑1900可以将工作负荷分派到存储器控制器。用于工作负荷的逻辑操作和存储器访问然后可以在存储器控制器内执行。在一个实施例中，代替于如在图19B和以上列出的伪代码中所示的在单个存储器区内合并数据，在一些实例中，逻辑操作可以在存储器控制器之间被划分。例如，某些完美并行的工作负荷可以被分区并且在多个存储器控制器上同时执行。
本文所述的计算和存储器控制器单元1432A-1432B内实现的计算逻辑可以跨实施例而变化。在一个实施例中，架构上简单并且低功率的计算单元可以被并入到每个存储器控制器中，并且GPGPU的ISA被扩展以实现操作的特定子集调度或卸载到存储器控制器以用于近数据计算。在一个实施例中，存储器控制器逻辑可以包括被配置成执行并行融合的乘-加运算的ALU和/或FPU逻辑2000，如图20中所示。
图20的示例性乘-加逻辑2001一般地关于浮点运算被描述。然而，逻辑2001被配置成选择性地执行整数和固定点运算。乘-加运算可以在与未封装的数据上的单个乘法相同数目的时钟循环中在多个数据元素上执行。乘-加逻辑接受多个输入，包括源1[63:0]2031、 源2[63:0] 2033, 和使能2080。运算控制2002处理用于乘-加逻辑2001的输入控制信号并且提供使能2080输入以激活乘-加逻辑2011。乘-加逻辑2001包括四个16×16乘法器电路（例如16×16乘法器A 2010A、16×16乘法器B 2010B、16×16乘法器C 2010C、16×16乘法器D 2010D）。由16×16乘法器A 2010A和16×16乘法器B 2010B所生成的32位中间结果由加法器2020A接收，而由16×16乘法器C 2010C和16×16乘法器D 2010D所生成的32位中间结果由加法器2020B接收。加法器2020B的输出（即结果的位31直到0）以及加法器2020A的输出（即结果的位63直到32）被组合到64位结果中并且被传送到结果寄存器2030。在一个实施例中，加法器2020A和加法器2020B中的每一个由四个8位加法器与适当的传播延迟组成。然而，可替换实施例可以以任何数目的方式实现加法器2020A-2020B（例如，两个32位加法器和/或冗余的算术压缩电路）。
空余计算加速
稀疏矩阵运算通常存在于许多应用领域中，包括机器学习。因此，用以实现稀疏矩阵运算的更高效处理的对硬件的优化可以在被优化用于机器学习操作的GPGPU硬件中具有特别的用途。稀疏矩阵数据集可以具有非零的歪斜分布，其中矩阵的一部分是稀疏的，每列或每行具有合理数目的非零，而矩阵的其他部分是非常稀疏的，每列或每行具有仅仅少数非零，或超稀疏的，整行或列是空的。在超稀疏矩阵中，非零的数目可以小于矩阵中行和列的数目。歪斜的分布可以起因于遵循功率定律分布的自然图，有具有到其他节点的许多边的少数流行节点和仅仅具有很少边的许多其他节点。在机器学习数据集中，矩阵列和行分别表示特征和样本，其中一些特征比其他特征出现得更频繁，导致跨列的歪斜的非零。
本文所述的实施例提供硬件加速器架构，所述硬件加速器架构可以改善当处理歪斜稀疏矩阵数据时GPGPU硬件的处理效率。在一个实施例中，在图14的稀疏计算加速器单元1423内实现硬件加速器架构。在图21-22中图示稀疏计算硬件加速器架构的元件。
图21图示了根据一个实施例的稀疏计算加速器架构2100。在一个实施例中，稀疏计算加速器架构2100被配置成在任意大集合的输入数据（例如矩阵、向量）上操作，所述任意大集合的输入数据驻留在外部（例如芯片外）存储器、诸如图14中的GPGPU本地存储器1434A-1434B中。在一个实施例中，稀疏计算加速器架构2100还可以直接在高带宽非易失性存储器、诸如3D XPoint或Nano-RAM中所存储的数据上操作。稀疏计算加速器架构2100可以独立地与存储器通信以读取输入数据并且写回计算结果，而无需使用主机GPGPU内的主计算资源。
在一个实施例中，稀疏计算加速器架构2100包括稀疏计算加速器单元1423和图14的机器学习调度器单元1422的一部分。机器学习调度器控制器1422可以包括稀疏预取单元2130，所述稀疏预取单元被配置成预取包含稀疏矩阵的非零值的地址。预取稀疏矩阵的有限数目的非零值并且将其存储在稀疏计算加速器架构2100的预取缓冲器和高速缓存存储器内可以触发不驻留在物理存储器中的任何虚拟存储器地址的页面故障。预触发页面故障将减少针对所预取地址的访问等待时间，即使当存储器地址由在架构上执行的计算内核访问时与那些地址相关联的数据没有被存储在稀疏计算加速器架构2100内的高速缓存存储器中。
在一个实施例中，稀疏预取单元2130与机器学习调度器控制器1422内的数据管理单元2120耦合。在一个实施例中，数据管理单元2120包括读取单元和写入单元，其中读取单元包括处理元件（PE）调度器2121、NxN比较器2122和读取缓冲器2123。在一个实施例中，写入单元包括写入缓冲器2124，尽管写入单元在各种实施例中、取决于稀疏计算加速器架构2100的目标用例可以包括其他部件。此外，虽然数据管理单元2120被图示为机器学习调度器控制器1422的部件，但是不是所有实施例受限于这样的配置，因为数据管理单元2120可以是与机器学习调度器1422分离的模块和/或可以被集成到稀疏计算加速器单元1423的硬件逻辑中。
在一个实施例中，稀疏计算加速器单元1423包括多个处理元件（例如PE 2110A-2110N）。在一个实施例中，处理元件2110A-2110N可以各自包括与图20的ALU和/或FPU逻辑2000类似的逻辑，并且可以被配置成处理SIMD操作的向量操作数。在一个实施例中，处理元件2110A-2110N包括输入缓冲器和拆包单元2111A-2111N、随机存取存储器2112A-2112N以及输出缓冲器2113A-2113N。处理元件2110A-2110N内的缓冲器可以是静态随机存取存储器缓冲器，而RAM 2112A-2112N可以是本文所述的任何随机存取存储器，包括静态或动态RAM。输入缓冲器和拆包单元2111A-2111N支持稠密矩阵格式、压缩的稀疏矩阵格式、以及另外的稀疏矩阵格式优化，诸如唯一值压缩。处理元件2110A-2110N可以包括乘-加逻辑，所述乘-加逻辑包括如本文所述的乘法器和加法器，其中乘和加逻辑可以被配置成执行融合的或组合的乘-加运算。乘和加逻辑可配置成经由输入缓冲器和拆包单元2111A-2111N而从RAM2112A-2112N或从外部存储器接受输入。输出可以被写到总和寄存器或RAM 2112A-2112N。RAM 2112A-2112N或输出缓冲器2113A-2113N中所存储的数据可以被输出到数据管理单元2120内的写缓冲器2124。
虽然存在用于加速矩阵和向量操作的硬件架构解决方案，但是这样的架构解决方案不支持用于在稀疏数据集（例如文本）上操作的机器学习算法的矩阵和向量操作，诸如对照稀疏向量的乘法，对于面向行和面向列的矩阵数据格式二者以及缩放&更新操作的支持。本文所述的稀疏计算加速器架构2100支持面向行和面向列的矩阵数据格式二者，以及其他常用的受现有加速器支持的矩阵和向量操作。例如，一个实施例提供稀疏计算加速器架构2100，所述稀疏计算加速器架构2100被配置成高效地执行操作，包括针对稀疏或稠密矩阵以及稀疏或稠密向量的任何组合（例如稀疏矩阵、稀疏向量；稀疏矩阵、稠密向量；稠密矩阵、稀疏向量；稠密矩阵、稠密向量）的、以面向行和面向列的格式二者的乘法（矩阵、向量）运算。稀疏计算加速器架构2100可以另外支持向量点积运算（例如向量、向量），包括稀疏向量、稀疏向量；稀疏向量、稠密向量；以及稠密向量、稠密向量运算。稀疏计算加速器架构2100可以另外支持具有稀疏矩阵、稠密向量操作数的缩放和更新（ScaleAndUpdate）操作。稀疏计算加速器架构2100一般意图在大矩阵数据上操作，其中性能典型地由可用于访问这样的数据的存储器带宽所限制。因此，加速器架构已经被设计成缩放和充分利用所有可用存储器带宽。在一个实施例中，可用存储器带宽通过将稀疏计算加速器架构2100实现为近数据计算架构、诸如在图18的混合存储器计算系统1800中那样而被最大化。
被呈现给稀疏矩阵向量加速器的开发的关键挑战是用于减少与对稠密向量的随机和/或不规律访问相关联的等待时间的逻辑的开发。当稠密向量在存储器中的时候，随机和/或不规律的访问可能导致性能问题。例如，访问可以要求执行聚集或分散操作以向和自存储器写入或读取不规律图案化的数据。为了解决这样的问题，本文所述的加速器被配置成在被阻断使得对应于每个矩阵块的稠密向量适合于在PE RAM中的矩阵数据上操作。在操作期间，稀疏计算加速器单元1423可以将非零矩阵数据流送到处理元件中以用于对照每个处理元件2110A-2110N的内部RAM 2112A-2112N中所存储的向量数据而进行处理。对所存储的向量数据的随机访问在处理元件2110A-2110N内部的本地RAM 2112A-2112N上执行，从而避免在计算工作负荷执行期间对存储器的不规律访问。
图22图示了根据实施例的用于稀疏矩阵运算的附加稀疏计算架构2200。一个实施例提供一种异构架构，所述异构架构实现对包含稀疏矩阵块以及非常稀疏和/或超稀疏矩阵块的歪斜矩阵的高效处理。被存储在存储器中的输入矩阵数据2202由矩阵分区模块2210读取，所述矩阵分区模块2210输出一组稀疏块2220以及——如果存在的话——一组非常稀疏或超稀疏块2222。稀疏块2220被存储在针对原始带宽被优化的存储器2230中，而非常稀疏或超稀疏块2222被存储在被优化以实现针对并行访问的短突发的低等待时间的存储器2232中。各种类型的存储器2230、2232经由互连2233而耦合到稀疏计算架构2200的计算资源。
在一些实施例中，稀疏计算架构2200的计算资源包括稀疏计算图块2234和非常/超稀疏的计算图块2236。一组调度器2235被配置成调度任务以用于在稀疏计算图块2234和非常或超稀疏计算图块2236上执行。稀疏计算图块2234可以包括在图14和图21的稀疏计算加速器单元1423中所图示的元件，除了在一个实施例中数据管理单元（DMU）被集成在稀疏计算图块2234而不是机器学习调度器控制器1422内之外。存储器2230中所存储的稀疏块2220中的非零数据可以被流送到稀疏计算图块2234的片上RAM中。使得稀疏计算图块2234能够高效处理稀疏数据的技术在非常稀疏和超稀疏矩阵上不太有效。非常/超稀疏矩阵具有非常少的非零。因此，处理这样的矩阵引发相对较高的阻断开销（例如行或列指针）。较高的阻断开销意味着相对于实际非零矩阵元素的处理消耗更多计算时间和存储器带宽的处理簿记数据。另外，非常/超稀疏矩阵具有非常少的每列或行的非零并且访问列和行涉及较少和较短的存储器访问。此外，在处理期间重用较小量的所访问数据。非常/超稀疏计算图块2236通过经由对稀疏计算图块2234的架构的调节而克服这些低效。
为了增加非常/超稀疏计算图块2236的效率，矩阵分区模块2210生成较大块的稀疏矩阵。较大的块导致相对于将处理的非零数据的降低的阻断开销。较大的矩阵块具有将对照非常/超稀疏块2222被处理的较大关联向量子集。代替于将向量子集存储在片上RAM中，如在稀疏计算图块2234中，向量子集被存储在并行优化的存储器2232中。非常/超稀疏计算图块2236使用被优化用于聚集/分散操作（例如G/S DMU 2237）的数据管理单元。在一个实施例中，G/S DMU 2237包括高速缓存2238以捕获可用于向量子集数据的适度数据重用。在一些实施例中，非常/超稀疏计算图块2236还可以包括相对于稀疏计算图块2234的较少处理元件。在一些实施例中，稀疏计算图块2234和/或非常/超稀疏计算图块2236中的任一个或二者可以被集成到本文所述的混合存储器模块1430的计算或存储器控制器单元1432A-1432B中，以优化近数据计算模块的稀疏计算能力。
在一个实施例中，矩阵分区模块2210包括矩阵性质分析单元2211、块分区确定单元2212和矩阵优化单元2213。矩阵性质分析单元2211被配置成分析矩阵的各种性质，诸如每列或行的非零的数目。由矩阵性质分析单元2211所确定的度量被提供到块分区确定单元，所述块分区确定单元确定用来将矩阵分区成块的恰当技术。块分区确定单元然后确定矩阵块边界，使得具有类似性质的矩阵的部分被置于相同块内。矩阵优化单元2213然后应用各种优化以改善当处理块时计算单元的处理效率。例如并且在一个实施例中，矩阵优化单元2213可以优化用于每个块的矩阵格式，使得超稀疏块使用双重压缩格式，而瘦高矩阵块使用面向行的格式以避免存储器分散。矩阵优化单元2213还可以通过以下来优化块的调度以用于由调度器2235处理：产生调度提示以用于在将工作负荷调度到处理元件的时候使用。
图23A-23B是图示了用于在由本文所述的实施例提供的GPGPU内执行稀疏计算操作的逻辑2300、2310的流程图。可以由如图14和图21中的稀疏计算加速器单元1423来实现逻辑2300。在一个实施例中，稀疏计算加速器单元1423包括图22的稀疏计算架构2200的各方面。可以经由如图14-图15中的机器学习指令获取和解码单元1421和机器学习调度器控制器1422内的硬件来实现逻辑2310。在一个实施例中，逻辑2310的至少一部分可以实现在混合存储器模块、诸如图14和/或图18的混合存储器模块1430的计算元件内。
如图23A中所示，逻辑2300使得GPGPU内的硬件将输入矩阵读取到稀疏计算架构中，如块2302处所示。逻辑2300然后可以经由分区模块来处理矩阵，如块2304处所示。分区模块可以是图22的矩阵分区模块2210的实例，并且可以执行包括矩阵分析、分区确定和矩阵优化的操作。在框2304处处理矩阵为逻辑2300提供信息来在框2305处确定矩阵是否是非常稀疏或超稀疏矩阵，其中非常稀疏矩阵每列或行具有很少非零数据值并且超稀疏矩阵具有整行或列的零数据值。如框2306处所示，在其中输入矩阵仅仅稀疏并且不是非常或超稀疏的情况下，逻辑2300可以将一组稀疏矩阵块输出到带宽优化的存储器，诸如图22的存储器2230。如框2308处所述，逻辑2300然后可以经由稀疏矩阵计算图块、诸如图22的稀疏计算图块2234来处理稀疏矩阵块。如框2307处所示，在其中输入矩阵非常稀疏或超稀疏的情况下，逻辑2300可以将一组非常稀疏或超稀疏的矩阵块输出到等待时间优化的存储器，诸如图22的存储器2232。如框2309处所示，逻辑2300然后可以经由非常/超稀疏矩阵计算图块、诸如图22的非常/超稀疏计算图块2236来处理非常稀疏或超稀疏矩阵块。
如图23B中所示，逻辑2310使得本文所述的稀疏计算架构能够被集成到GPGPU内的机器学习优化的微架构中。逻辑2310可以确定一组流水线命令来响应于GPGPU上的经解码的机器学习指令而执行，如框2312处所示。经解码的机器学习指令可以是图17中的框1702的经解码的机器学习指令。如框2314处所示，在一个实施例中，逻辑2310可以经由基于硬件的调度器内的可编程逻辑、诸如本文所述的机器学习调度器控制器1422来处理该组流水线命令。逻辑2310然后可以在框2315处确定流水线命令是否指定任何稀疏矩阵运算。如果将执行稀疏矩阵运算，则逻辑2310可以将稀疏矩阵运算调度到GPGPU内的稀疏矩阵加速器，如框2317处所示，其中所述稀疏矩阵加速器是诸如图14和图21中的稀疏计算加速器单元1423或图22的稀疏计算图块2234和/或非常/超稀疏计算图块2236之类的稀疏计算加速器。如果没有指定稀疏操作，则逻辑2310可以将命令操作调度到GPGPU内的通用计算块，如框2316处所示。在一些实施例中，稀疏矩阵和通用操作的子集还可以经由近数据计算元件来被执行，其中计算操作是存储器带宽敏感的。
附加示例性图形处理系统
上面描述的实施例的细节可以被并入到下面描述的图形处理系统和设备内。图24至37的图形处理系统和设备图示了可实现上面描述的任何和所有技术的可替代系统和图形处理硬件。
附加示例性图形处理系统概览
图24是根据实施例的处理系统2400的框图。在各种实施例中，系统2400包括一个或多个处理器2402以及一个或多个图形处理器2408，并且可以是单处理器台式系统、多处理器工作站系统或具有大量处理器2402或处理器核2407的服务器系统。在一个实施例中，系统2400是被并入到用于在移动设备、手持式设备或嵌入式设备中使用的片上系统（SoC）集成电路内的处理平台。
系统2400的实施例可以包括下述各项或被并入到下述各项内：基于服务器的游戏平台；游戏控制台，包括游戏和媒体控制台、移动游戏控制台、手持式游戏控制台、或在线游戏控制台。在一些实施例中，系统2400是移动电话、智能电话、平板计算设备或移动互联网设备。数据处理系统2400还可以包括可穿戴设备（诸如智能手表可穿戴设备、智能眼镜设备、增强现实设备、或虚拟现实设备）、与所述可穿戴设备耦合、或者集成在所述可穿戴设备内。在一些实施例中，数据处理系统2400是电视或机顶盒设备，所述电视或机顶盒设备具有一个或多个处理器2402以及由一个或多个图形处理器2408生成的图形界面。
在一些实施例中，一个或多个处理器2402各自包括用于处理指令的一个或多个处理器核2407，所述指令在被执行时执行系统和用户软件的操作。在一些实施例中，一个或多个处理器核2407中的每个处理器核被配置成处理特定的指令集2409。在一些实施例中，指令集2409可以促进复杂指令集计算（CISC）、精简指令集计算（RISC）、或经由甚长指令字（VLIW）的计算。多个处理器核2407可以各自处理不同的指令集2409，所述指令集可以包括用于促进对其他指令集进行仿真的指令。处理器核2407还可以包括其他处理设备，诸如数字信号处理器（DSP）。
在一些实施例中，处理器2402包括高速缓存存储器2404。取决于架构，处理器2402可以具有单个内部高速缓存或多级内部高速缓存。在一些实施例中，在处理器2402的各种部件当中共享高速缓存存储器。在一些实施例中，处理器2402还使用外部高速缓存（例如，3级（L3）高速缓存或末级高速缓存（LLC））（未示出），可以使用已知的高速缓存一致性技术来在处理器核2407当中共享该外部高速缓存。另外，寄存器堆2406包括在处理器2402中，所述处理器可以包括用于存储不同类型的数据的不同类型的寄存器（例如，整数寄存器、浮点寄存器、状态寄存器、和指令指针寄存器）。一些寄存器可以是通用寄存器，而其他寄存器可以特定于处理器2402的设计。
在一些实施例中，处理器2402与处理器总线2410耦合，所述处理器总线2410用于在处理器2402与系统2400中的其他部件之间传输通信信号，诸如地址、数据、或控制信号。在一个实施例中，系统2400使用示例性‘中枢’系统架构，包括存储器控制器中枢2416和输入输出（I/O）控制器中枢2430。存储器控制器中枢2416促进存储器设备与系统2400的其他部件之间的通信，而I/O控制器中枢（ICH）2430经由本地I/O总线提供到I/O设备的连接。在一个实施例中，存储器控制器中枢2416的逻辑集成在处理器内。
存储器设备2420可以是动态随机存取存储器（DRAM）设备、静态随机存取存储器（SRAM）设备、闪存设备、相变存储器设备、或具有合适的性能以充当处理存储器的某个其他存储器设备。在一个实施例中，存储器设备2420可以作为系统2400的系统存储器进行操作，以存储数据2422和指令2421，以供在一个或多个处理器2402执行应用或进程时使用。存储器控制器中枢2416还与可选的外部图形处理器2412耦合，所述可选的外部图形处理器可以与处理器2402中的一个或多个图形处理器2408通信，从而执行图形和媒体操作。
在一些实施例中，ICH 2430使得外设能够经由高速I/O总线连接至存储器设备2420和处理器2402。I/O外设包括但不限于：音频控制器2446、固件接口2428、无线收发机2426（例如，Wi-Fi、蓝牙）、数据存储设备2424（例如，硬盘驱动器、闪存等）、以及用于将传统（例如，个人系统2（PS/2））设备耦合至所述系统的传统I/O控制器2440。一个或多个通用串行总线（USB）控制器2442连接输入设备，诸如键盘和鼠标2444组合。网络控制器2434还可以与ICH 2430耦合。在一些实施例中，高性能网络控制器（未示出）与处理器总线2410耦合。应当理解，所示出的系统2400是示例性的而非限制性的，因为还可以使用以不同方式配置的其他类型的数据处理系统。例如，I/O控制器中枢2430可以集成在一个或多个处理器2402内，或者存储器控制器中枢2416和I/O控制器中枢2430可以集成到分立式外部图形处理器（诸如外部图形处理器2412）中。
图25是处理器2500的实施例的框图，所述处理器具有一个或多个处理器核2502A至2502N、集成存储器控制器2514、以及集成图形处理器2508。图25的具有与本文中任何其他附图的元件相同的附图标记（或名称）的那些元件可以采用与在本文中其他地方描述的方式类似的任何方式进行操作或起作用，但不限于这些。处理器2500可以包括直到且包括由虚线框表示的附加核2502N的附加核。处理器核2502A至2502N中的每一个包括一个或多个内部高速缓存单元2504A至2504N。在一些实施例中，每个处理器核还可访问一个或多个共享的高速缓存单元2506。
内部高速缓存单元2504A至2504N和共享高速缓存单元2506表示处理器2500内的高速缓存存储器层级结构。高速缓存存储器层级结构可以包括每个处理器核内的至少一级指令和数据高速缓存以及一级或多级共享中级高速缓存，诸如2级（L2）、3级（L3）、4级（L4）、或其他级的高速缓存，其中，外部存储器前的最高级的高速缓存被分类为LLC。在一些实施例中，高速缓存一致性逻辑维持各种高速缓存单元2506与2504A至2504N之间的一致性。
在一些实施例中，处理器2500还可以包括一组一个或多个总线控制器单元2516和系统代理核2510。一个或多个总线控制器单元2516管理一组外围总线，诸如一个或多个外围部件互连总线（例如，PCI、PCI Express）。系统代理核2510提供对各种处理器部件的管理功能。在一些实施例中，系统代理核2510包括一个或多个集成存储器控制器2514以管理对各种外部存储器设备（未示出）的访问。
在一些实施例中，处理器核2502A至2502N中的一个或多个包括对同时多线程的支持。在这种实施例中，系统代理核2510包括用于在多线程处理期间协调和操作核2502A至2502N的部件。另外，系统代理核2510还可以包括功率控制单元（PCU），所述功率控制单元包括用于调节处理器核2502A至2502N以及图形处理器2508的功率状态的逻辑和部件。
在一些实施例中，另外，处理器2500还包括用于执行图形处理操作的图形处理器2508。在一些实施例中，图形处理器2508与共享高速缓存单元2506集以及系统代理核2510耦合，所述系统代理核包括一个或多个集成存储器控制器2514。在一些实施例中，显示控制器2511与图形处理器2508耦合以便将图形处理器输出驱动到一个或多个耦合的显示器。在一些实施例中，显示控制器2511可以是经由至少一个互连与图形处理器耦合的单独模块，或者可以集成在图形处理器2508或系统代理核2510内。
在一些实施例中，基于环的互连单元2512用于耦合处理器2500的内部部件。然而，可以使用替代性互连单元，诸如点到点互连、切换式互连、或其他技术，包括本领域中众所周知的技术。在一些实施例中，图形处理器2508经由I/O链路2513与环形互连2512耦合。
示例性I/O链路2513表示I/O互连的多个品种中的至少一种，包括促进各种处理器部件与高性能嵌入式存储器模块2518（诸如eDRAM模块）之间的通信的封装体I/O互连。在一些实施例中，处理器核2502A至2502N中的每个处理器核以及图形处理器2508将嵌入式存储器模块2518用作共享末级高速缓存。
在一些实施例中，处理器核2502A至2502N是执行相同指令集架构的均质核。在另一实施例中，处理器核2502A至2502N就指令集架构（ISA）而言是异构的，其中，处理器核2502A至2502N中的一个或多个执行第一指令集，而其他核中的至少一个执行所述第一指令集的子集或不同的指令集。在一个实施例中，处理器核2502A至2502N就微架构而言是异构的，其中，具有相对较高功耗的一个或多个核与具有较低功耗的一个或多个功率核耦合。另外，处理器2500可以被实现在一个或多个芯片上或者被实现为具有除其他部件之外的所图示的部件的SoC集成电路。
图26是图形处理器2600的框图，所述图形处理器可以是分立式图形处理单元、或者可以是与多个处理核集成的图形处理器。在一些实施例中，图形处理器经由到图形处理器上的寄存器的存储器映射I/O接口并且利用被放置在处理器存储器中的命令进行通信。在一些实施例中，图形处理器2600包括用于访问存储器的存储器接口2614。存储器接口2614可以是到本地存储器、一个或多个内部高速缓存、一个或多个共享外部高速缓存、和/或到系统存储器的接口。
在一些实施例中，图形处理器2600还包括显示控制器2602，所述显示控制器用于将显示输出数据驱动到显示设备2620。显示控制器2602包括用于显示器的一个或多个重叠平面的硬件以及多层视频或用户接口元件的组成。在一些实施例中，图形处理器2600包括用于将媒体编码到一个或多个媒体编码格式、从一个或多个媒体编码格式解码媒体、或者在一个或多个媒体编码格式之间对媒体进行代码转换的视频编解码器引擎2606，该一个或多个媒体编码格式包括但不限于：运动图像专家组（MPEG）格式（诸如MPEG-2）、高级视频编码（AVC）格式（诸如H.264/MPEG-4 AVC）、以及电影和电视工程师协会（SMPTE）421M/VC-1、和联合图像专家组（JPEG）格式（诸如JPEG）、和运动JPEG（MJPEG）格式。
在一些实施例中，图形处理器2600包括用于执行二维（2D）栅格器操作（包括例如位边界块传送）的块图像传送（BLIT）引擎2604。然而，在一个实施例中，使用图形处理引擎（GPE）2610的一个或多个部件执行2D图形操作。在一些实施例中，GPE 2610是用于执行图形操作的计算引擎，所述图形操作包括三维（3D）图形操作和媒体操作。
在一些实施例中，GPE 2610包括用于执行3D操作的3D流水线2612，所述3D操作诸如是使用作用于3D图元形状（例如，矩形、三角形等）的处理功能来渲染三维图像和场景。3D流水线2612包括可编程且固定的功能元件，所述可编程且固定的功能元件在元件内执行各种任务和/或生成到3D/媒体子系统2615的执行线程。虽然3D流水线2612可以用于执行媒体操作，但是GPE 2610的实施例还包括媒体流水线2616，所述媒体流水线具体地用于执行媒体操作，诸如视频后处理和图像增强。
在一些实施例中，媒体流水线2616包括固定功能或可编程逻辑单元以便代替或代表视频编解码器引擎2606来执行一个或多个专门的媒体操作，诸如视频解码加速、视频解交织、以及视频编码加速。在一些实施例中，另外，媒体流水线2616还包括线程生成单元以便生成用于在3D/媒体子系统2615上执行的线程。所生成的线程对3D/媒体子系统2615中所包括的一个或多个图形执行单元执行对媒体操作的计算。
在一些实施例中，3D/媒体子系统2615包括用于执行3D流水线2612和媒体流水线2616生成的线程的逻辑。在一个实施例中，流水线向3D/媒体子系统2615发送线程执行请求，所述3D/媒体子系统包括用于仲裁各种请求并将各种请求分派到可用的线程执行资源的线程分派逻辑。执行资源包括用于处理3D和媒体线程的图形执行单元阵列。在一些实施例中，3D/媒体子系统2615包括用于线程指令和数据的一个或多个内部高速缓存。在一些实施例中，所述子系统还包括共享存储器（包括寄存器和可寻址存储器）以便在线程之间共享数据并存储输出数据。
附加示例性图形处理引擎
图27是根据一些实施例的图形处理器的图形处理引擎2710的框图。在一个实施例中，图形处理引擎（GPE）2710是图26中所示的GPE 2610的版本。图27的具有与本文中任何其他附图的元件相同的附图标记（或名称）的元件可以采用与在本文中其他地方描述的方式类似的任何方式进行操作或起作用，但不限于这些。例如，图示了图26的3D流水线2612和媒体流水线2616。媒体流水线2616在GPE 2710的一些实施例中是可选的，并且可以不显式地包括在GPE 2710内。例如以及在至少一个实施例中，单独的媒体和/或图像处理器耦合至GPE2710。
在一些实施例中，GPE 2710与命令流送器2703耦合或包括命令流送器2703，所述命令流送器向3D流水线2612和/或媒体流水线2616提供命令流。在一些实施例中，命令流送器2703与存储器耦合，所述存储器可以是系统存储器、或者内部高速缓存存储器和共享高速缓存存储器中的一个或多个高速缓存存储器。在一些实施例中，命令流送器2703从存储器接收命令并将这些命令发送至3D流水线2612和/或媒体流水线2616。所述命令是从存储用于3D流水线2612和媒体流水线2616的命令的环形缓冲器获取的指示。在一个实施例中，另外，环形缓冲器还可以包括存储多批多个命令的批命令缓冲器。用于3D流水线2612的命令还可以包括对在存储器中存储的数据的引用，该数据诸如但不限于用于3D流水线2612的顶点和几何数据和/或用于媒体流水线2616的图像数据和存储器对象。3D流水线2612和媒体流水线2616通过经由各自流水线内的逻辑执行操作或者通过将一个或多个执行线程分派至图形核阵列2714来处理命令和数据。
在各种实施例中，3D流水线2612可以通过处理指令并将执行线程分派给图形核阵列2714来执行一个或多个着色器程序，诸如顶点着色器、几何着色器、像素着色器、片段着色器、计算着色器或其他着色器程序。图形核阵列2714提供统一的执行资源块。图形核阵列2714内的多用途执行逻辑（例如，执行单元）包括对各种3D API着色器语言的支持，并且可以执行与多个着色器相关联的多个同时执行线程。
在一些实施例中，图形核阵列2714还包括用于执行诸如视频和/或图像处理之类的媒体功能的执行逻辑。在一个实施例中，执行单元还包括可编程以除图形处理操作外还执行并行通用计算操作的通用逻辑。通用逻辑可以与图24的（多个）处理器核2407或如图25中的核2502A至2502N内的通用逻辑并行地或结合地执行处理操作。
由在图形核阵列2714上执行的线程生成的输出数据可以将数据输出到统一返回缓冲器（URB）2718中的存储器。URB 2718可以存储多个线程的数据。在一些实施例中，URB2718可以用于在图形核阵列2714上执行的不同线程之间发送数据。在一些实施例中，URB2718可以另外用于图形核阵列上的线程与共享功能逻辑2720内的固定功能逻辑之间的同步。
在一些实施例中，图形核阵列2714是可缩放的，使得所述阵列包括可变数量的图形核，这些图形核各自具有基于GPE 2710的目标功率和性能等级的可变数量的执行单元。在一个实施例中，执行资源是动态可缩放的，从而可以根据需要启用或禁用执行资源。
图形核阵列2714与共享功能逻辑2720耦合，所述共享功能逻辑包括在图形核阵列中的图形核之间共享的多个资源。共享功能逻辑2720内的共享功能是向图形核阵列2714提供专用补充功能的硬件逻辑单元。在各种实施例中，共享功能逻辑2720包括但不限于采样器2721、数学2722和线程间通信（ITC）2723逻辑。另外，一些实施例实现共享功能逻辑2720内的一个或多个高速缓存2725。在针对给定专用功能的需求不足以包括在图形核阵列2714内的情况下实现共享功能。取而代之，该专用功能的单个实例化被实现为共享功能逻辑2720中的独立实体并且在图形核阵列2714内的执行资源之间共享。在图形核阵列2714之间共享并包括在图形核阵列2714内的精确的一组功能在实施例之间变化。
图28是图形处理器2800的另一个实施例的框图。图28的具有与本文中任何其他附图的元件相同的附图标记（或名称）的元件可以采用与在本文中其他地方描述的方式类似的任何方式进行操作或起作用，但不限于这些。
在一些实施例中，图形处理器2800包括环形互连2802、流水线前端2804、媒体引擎2837、以及图形核2880A至2880N。在一些实施例中，环形互连2802将图形处理器耦合至其他处理单元，包括其他图形处理器或者一个或多个通用处理器核。在一些实施例中，图形处理器是集成在多核处理系统内的许多处理器之一。
在一些实施例中，图形处理器2800经由环形互连2802接收多批命令。传入命令由流水线前端2804中的命令流送器2803来解译。在一些实施例中，图形处理器2800包括用于经由（多个）图形核2880A至2880N执行3D几何处理和媒体处理的可缩放执行逻辑。对于3D几何处理命令，命令流送器2803将命令供应至几何流水线2836。针对至少一些媒体处理命令，命令流送器2803将命令供应至视频前端2834，所述视频前端与媒体引擎2837耦合。在一些实施例中，媒体引擎2837包括用于视频和图像后处理的视频质量引擎（VQE）2830以及用于提供硬件加速的媒体数据编码和解码的多格式编码/解码（MFX）2833引擎。在一些实施例中，几何流水线2836和媒体引擎2837各自生成执行线程，所述执行线程用于由至少一个图形核2880A提供的线程执行资源。
在一些实施例中，图形处理器2800包括可缩放线程执行资源表征模块化核2880A至2880N（有时被称为核分片），每一个可缩放线程执行资源表征模块化核具有多个子核2850A至2850N、2860A至2860N（有时被称为核子分片）。在一些实施例中，图形处理器2800可以具有任何数量的图形核2880A至2880N。在一些实施例中，图形处理器2800包括图形核2880A，所述图形核2880A至少具有第一子核2850A和第二子核2860A。在其他实施例中，图形处理器是具有单个子核（例如，2850A）的低功率处理器。在一些实施例中，图形处理器2800包括多个图形核2880A至2880N，所述图形核各自包括一组第一子核2850A至2850N和一组第二子核2860A至2860N。所述一组第一子核2850A至2850N中的每个子核至少包括第一组执行单元2852A至2852N和媒体/纹理采样器2854A至2854N。所述一组第二子核2860A至2860N中的每个子核至少包括第二组执行单元2862A至2862N和采样器2864A至2864N。在一些实施例中，每个子核2850A至2850N、2860A至2860N共享一组共享资源2870A至2870N。在一些实施例中，所述共享资源包括共享高速缓存存储器和像素操作逻辑。其他共享资源也可以包括在图形处理器的各种实施例中。
附加示例性执行单元
图29图示了线程执行逻辑2900，所述线程执行逻辑包括在GPE的一些实施例中采用的处理元件阵列。图29的具有与本文中任何其他附图的元件相同的附图标记（或名称）的元件可以采用与在本文中其他地方描述的方式类似的任何方式进行操作或起作用，但不限于这些。
在一些实施例中，线程执行逻辑2900包括着色器处理器2902、线程分派器2904、指令高速缓存2906、包括多个执行单元2908A至2908N的可缩放执行单元阵列、采样器2910、数据高速缓存2912、以及数据端口2914。在一个实施例中，可缩放执行单元阵列可以通过基于工作负荷的计算要求启用或禁用一个或多个执行单元（例如，执行单元2908A、2908B、2908C、2908D一直到2908N-1和2908N中的任一个）来动态地进行缩放。在一个实施例中，所包括的部件经由互连结构而互连，所述互连结构链接到部件中的每个部件。在一些实施例中，线程执行逻辑2900包括通过指令高速缓存2906、数据端口2914、采样器2910、以及执行单元2908A至2908N中的一个或多个而到存储器（诸如系统存储器或高速缓存存储器）的一个或多个连接件。在一些实施例中，每个执行单元（例如，2908A）是能够执行多个同时硬件线程而同时针对每个线程并行地处理多个数据元素的独立可编程通用计算单元。在各种实施例中，执行单元阵列2908A至2908N可缩放以包括任意数量的单独执行单元。
在一些实施例中，执行单元2908A至2908N主要用于执行着色器程序。着色器处理器2902可以处理各种着色器程序并经由线程分派器2904来分派与着色器程序相关联的执行线程。在一个实施例中，线程分派器包括对来自图形和媒体流水线的线程发起请求进行仲裁且在执行单元2908A至2908N中的一个或多个执行单元上对所请求的线程进行实例化的逻辑。例如，几何流水线（例如，图28的2836）可以将顶点、曲面细分或几何着色器分派至线程执行逻辑2900（图29）以用于处理。在一些实施例中，线程分派器2904还可以处理来自执行着色器程序的运行时线程生成请求。
在一些实施例中，执行单元2908A至2908N支持指令集（所述指令集包括对许多标准3D图形着色器指令的本机支持），使得以最小的转换执行来自图形库（例如，Direct 3D和OpenGL）的着色器程序。这些执行单元支持顶点和几何处理（例如，顶点程序、几何程序、顶点着色器）、像素处理（例如，像素着色器、片段着色器）以及通用处理（例如，计算和媒体着色器）。执行单元2908A至2908N中的每一个能够进行多发布单指令多数据（SIMD）执行，并且多线程操作在面对较高等待时间存储器访问时实现高效执行环境。每个执行单元内的每个硬件线程具有专用高带宽寄存器堆和相关联的独立线程状态。对能够进行整数、单精度和双精度浮点运算、SIMD分支能力、逻辑运算、超越数运算和其他杂项运算的流水线来说，执行是每时钟多发布的。在等待来自存储器或者共享功能之一的数据的同时，执行单元2908A至2908N内的依赖性逻辑使等待线程休眠直到所请求的数据已被返回为止。在等待线程正在休眠时，硬件资源可以致力于处理其他线程。例如，在与顶点着色器操作相关联的延迟期间，执行单元可以执行针对像素着色器、片段着色器或者包括不同顶点着色器的另一种类型的着色器程序的操作。
执行单元2908A至2908N中的每个执行单元在数据元素阵列上进行操作。数据元素的数量是“执行大小”、或指令的通道数。执行通道是针对数据元素访问、掩蔽、和指令内的流控制的执行的逻辑单元。通道的数量可以与针对特定图形处理器的物理算术逻辑单元（ALU）或浮点单元（FPU）的数量无关。在一些实施例中，执行单元2908A至2908N支持整数和浮点数据类型。
执行单元指令集包括SIMD指令。各种数据元素可以作为压缩数据类型存储在寄存器中，并且执行单元将基于元素的数据大小来处理各种元素。例如，当在256位宽的向量上进行操作时，向量的256位存储在寄存器中，并且所述执行单元作为四个分离64位压缩数据元素（四倍字（QW）大小数据元素）、八个分离32位压缩数据元素（双倍字（DW）大小数据元素）、十六个分离16位压缩数据元素（字（W）大小数据元素）、或三十二个分离8位数据元素（字节（B）大小数据元素）在所述向量上进行操作。然而，不同向量宽度和寄存器大小是可能的。
一个或多个内部指令高速缓存（例如，2906）被包括在所述线程执行逻辑2900中以便高速缓存所述执行单元的线程指令。在一些实施例中，一个或多个数据高速缓存（例如，2912）被包括以在线程执行期间高速缓存线程数据。在一些实施例中，采样器2910被包括以为3D操作提供纹理采样并且为媒体操作提供媒体采样。在一些实施例中，采样器2910包括专门的纹理或媒体采样功能，以便在向执行单元提供采样数据之前在采样过程期间处理纹理或媒体数据。
在执行期间，图形和媒体流水线经由线程生成和分派逻辑向线程执行逻辑2900发送线程发起请求。一旦一组几何对象已经被处理并被栅格化成像素数据，则着色器处理器2902内的像素处理器逻辑（例如像素着色器逻辑、片段着色器逻辑等）被调用以便进一步计算输出信息并且使得结果被写入到输出表面（例如，色彩缓冲器、深度缓冲器、模板印刷缓冲器等）。在一些实施例中，像素着色器或片段着色器计算各种顶点属性的值，所述各种顶点属性要跨栅格化对象而被内插。在一些实施例中，着色器处理器2902内的像素处理器逻辑然后执行应用编程接口（API）供应的像素或片段着色器程序。为了执行着色器程序，着色器处理器2902经由线程分派器2904将线程分派至执行单元（例如，2908A）。在一些实施例中，像素着色器2902使用采样器2910中的纹理采样逻辑来访问存储器中所存储的纹理映射中的纹理数据。对纹理数据和输入几何数据的算术运算计算每个几何片段的像素颜色数据，或丢弃一个或多个像素而不进行进一步处理。
在一些实施例中，数据端口2914提供存储器访问机制，以供线程执行逻辑2900将经处理的数据输出至存储器以用于在图形处理器输出流水线上进行处理。在一些实施例中，数据端口2914包括或耦合至一个或多个高速缓存存储器（例如，数据高速缓存2912）以经由数据端口高速缓存数据以用于存储器访问。
图30是图示了根据一些实施例的图形处理器指令格式3000的框图。在一个或多个实施例中，图形处理器执行单元支持具有采用多种格式的指令的指令集。实线框图示了通常包括在执行单元指令中的部件，而虚线包括可选的部件或仅包括在指令子集中的部件。在一些实施例中，所描述和图示的指令格式3000是宏指令，因为它们是供应至执行单元的指令，这与一旦指令被处理而由指令解码产生的微操作形成对照。
在一些实施例中，图形处理器执行单元本机地支持采用128位指令格式3010的指令。64位压缩指令格式3030可用于基于所选指令、指令选项和操作数数量的一些指令。本机128位指令格式3010提供对所有指令选项的访问，而一些选项和操作被限制在64位格式3030中。64位格式3030中可用的本机指令根据实施例而不同。在一些实施例中，部分地使用索引字段3013中的一组索引值来压缩指令。执行单元硬件基于索引值来参考一组压缩表，并使用压缩表输出来重构采用128位指令格式3010的本机指令。
针对每种格式，指令操作码3012定义执行单元要执行的操作。执行单元跨每个操作数的多个数据元素来并行地执行每条指令。例如，响应于加指令，执行单元跨每个颜色通道执行同时加操作，所述颜色通道表示纹理元素或图片元素。默认地，执行单元跨操作数的所有数据通道执行每条指令。在一些实施例中，指令控制字段3014启用对某些执行选项（诸如通道选择（例如，预测）以及数据通道次序（例如，搅和））的控制。针对128位指令格式3010中的指令，执行大小字段3016限制了将并行执行的数据通道的数量。在一些实施例中，执行大小字段3016不可用于在64位压缩指令格式3030中使用。
一些执行单元指令具有多达三个操作数，包括两个源操作数（src0 3020、src13022）和一个目的地3018。在一些实施例中，执行单元支持双目的地指令，其中这些目的地之一是隐含的。数据操控指令可以具有第三源操作数（例如，SRC2 3024），其中，指令操作码3012确定源操作数的数量。指令的最后的源操作数可以是利用指令传递的立即（例如，硬编码）值。
在一些实施例中，128位指令格式3010包括访问/寻址模式字段3026，所述访问/寻址模式字段3026例如指定了是使用直接寄存器寻址模式还是间接寄存器寻址模式。当使用直接寄存器寻址模式时，直接由指令中的位来提供一个或多个操作数的寄存器地址。
在一些实施例中，128位指令格式3010包括访问/寻址模式字段3026，所述访问/寻址模式字段指定针对指令的寻址模式和/或访问模式。在一个实施例中，访问模式用于定义针对指令的数据访问对齐。一些实施例支持访问模式，包括16字节对齐访问模式和1字节对齐访问模式，其中，访问模式的字节对齐确定了指令操作数的访问对齐。例如，当在第一模式中时，指令可以使用字节对齐寻址以用于源操作数和目的地操作数，并且当在第二模式中时，指令可以使用16字节对齐寻址以用于所有的源操作数和目的地操作数。
在一个实施例中，访问/寻址模式字段3026的寻址模式部分确定指令是要使用直接寻址还是间接寻址。当使用直接寄存器寻址模式时，指令中的位直接提供一个或多个操作数的寄存器地址。当使用间接寄存器寻址模式时，可以基于指令中的地址寄存器值和地址立即字段来计算一个或多个操作数的寄存器地址。
在一些实施例中，基于操作码3012位字段对指令进行分组以简化操作码解码3040。针对8位操作码，位4、5和6允许执行单元确定操作码的类型。所示出的精确操作码分组仅是示例。在一些实施例中，移动和逻辑操作码组3042包括数据移动和逻辑指令（例如，移动（mov）、比较（cmp））。在一些实施例中，移动和逻辑组3042共享五个最高有效位（MSB），其中移动（mov）指令采用0000xxxxb的形式，而逻辑指令采用0001xxxxb的形式。流控制指令组3044（例如，调用（call）、跳（jmp））包括采用0010xxxxb（例如，0x20）形式的指令。杂项指令组3046包括指令的混合，包括采用0011xxxxb（例如，0x30）形式的同步指令（例如，等待、发送）。并行数学指令组3048包括采用0100xxxxb（例如，0x40）形式的逐分量的算术指令（例如，加、乘（mul））。并行数学组3048跨数据通道并行地执行算术运算。向量数学组3050包括采用0101xxxxb（例如，0x50）形式的算术指令（例如，dp4）。向量数学组对向量操作数执行算术计算，诸如点积计算。
附加示例性图形流水线
图31是图形处理器3100的另一个实施例的框图。图31的具有与本文中任何其他附图的元件相同的附图标记（或名称）的元件可以采用与在本文中其他地方描述的方式类似的任何方式进行操作或起作用，但不限于这些。
在一些实施例中，图形处理器3100包括图形流水线3120、媒体流水线3130、显示引擎3140、线程执行逻辑3150、以及渲染输出流水线3170。在一些实施例中，图形处理器3100是包括一个或多个通用处理核的多核处理系统内的图形处理器。图形处理器受到至一个或多个控制寄存器（未示出）的寄存器写入的控制或者经由通过环形互连3102而发布至图形处理器3100的命令而被控制。在一些实施例中，环形互连3102将图形处理器3100耦合至其他处理部件，诸如其他图形处理器或通用处理器。来自环形互连3102的命令由命令流送器3103解译，所述命令流送器将指令供应至图形流水线3120或媒体流水线3130的单独部件。
在一些实施例中，命令流送器3103引导顶点获取器3105的操作，所述顶点获取器从存储器读取顶点数据并执行由命令流送器3103所提供的顶点处理命令。在一些实施例中，顶点获取器3105将顶点数据提供给顶点着色器3107，所述顶点着色器对每个顶点执行坐标空间变换和照明操作。在一些实施例中，顶点获取器3105和顶点着色器3107通过经由线程分派器3131向执行单元3152A至3152B分派执行线程来执行顶点处理指令。
在一些实施例中，执行单元3152A至3152B是具有用于执行图形和媒体操作的指令集的向量处理器阵列。在一些实施例中，执行单元3152A至3152B具有附接的L1高速缓存3151，所述L1高速缓存专用于每个阵列或在阵列之间共享。高速缓存可以被配置为数据高速缓存、指令高速缓存、或单个高速缓存，所述单个高速缓存被分区为包含不同分区中的数据和指令。
在一些实施例中，图形流水线3120包括用于执行3D对象的硬件加速曲面细分的曲面细分部件。在一些实施例中，可编程的外壳着色器3111配置曲面细分操作。可编程域着色器3117提供对曲面细分输出的后端评估。镶嵌器3113在外壳着色器3111的方向处进行操作并且包含专用逻辑，所述专用逻辑用于基于粗几何模型来生成详细几何对象的集合，所述粗几何模型作为输入而被提供至图形流水线3120。在一些实施例中，如果未使用曲面细分，则可以对曲面细分部件（例如，外壳着色器3111、镶嵌器3113和域着色器3117）进行旁路。
在一些实施例中，完整的几何对象可以由几何着色器3119经由被分派至执行单元3152A至3152B的一个或多个线程来处理、或者可以直接行进至裁剪器3129。在一些实施例中，几何着色器在整个几何对象（而非如图形流水线的先前级中的顶点或顶点补丁）上进行操作。如果禁用曲面细分，则几何着色器3119从顶点着色器3107接收输入。在一些实施例中，几何着色器3119可由几何着色器程序编程以便在曲面细分单元被禁用时执行几何曲面细分。
在栅格化之前，裁剪器3129处理顶点数据。裁剪器3129可以是固定功能的裁剪器或者具有裁剪和几何着色器功能的可编程裁剪器。在一些实施例中，渲染输出流水线3170中的栅格器和深度测试部件3173分派像素着色器以将几何对象转换成其每像素表示。在一些实施例中，像素着色器逻辑包括在线程执行逻辑3150中。在一些实施例中，应用可以对栅格器和深度测试部件3173进行旁路并且经由流出单元3123访问未栅格化的顶点数据。
图形处理器3100具有互连总线、互连结构、或某个其他的互连机构，所述互连机构允许数据和消息在处理器的主要部件之间传递。在一些实施例中，执行单元3152A至3152B和（多个）相关联的高速缓存3151、纹理和媒体采样器3154、以及纹理/采样器高速缓存3158经由数据端口3156进行互连，以便执行存储器访问并且与处理器的渲染输出流水线部件进行通信。在一些实施例中，采样器3154、高速缓存3151、3158以及执行单元3152A至3152B各自具有单独的存储器访问路径。
在一些实施例中，渲染输出流水线3170包含栅格器和深度测试部件3173，所述栅格器和深度测试部件将基于顶点的对象转换为相关联的基于像素的表示。在一些实施例中，栅格器逻辑包括用于执行固定功能三角形和线栅格化的窗口器/掩蔽器单元。相关联的渲染高速缓存3178和深度高速缓存3179在一些实施例中也是可用的。像素操作部件3177对数据执行基于像素的操作，然而在一些实例中，与2D操作（例如，利用混合的位块图像传送）相关联的像素操作由2D引擎3141执行、或者在显示时间处由显示控制器3143使用重叠显示平面来代替。在一些实施例中，共享的L3高速缓存3175可用于所有的图形部件，从而允许在无需使用主系统存储器的情况下共享数据。
在一些实施例中，图形处理器媒体流水线3130包括媒体引擎3137和视频前端3134。在一些实施例中，视频前端3134从命令流送器3103接收流水线命令。在一些实施例中，媒体流水线3130包括单独的命令流送器。在一些实施例中，视频前端3134在将所述命令发送至媒体引擎3137之前处理媒体命令。在一些实施例中，媒体引擎3137包括用于生成线程以用于经由线程分派器3131分派至线程执行逻辑3150的线程生成功能。
在一些实施例中，图形处理器3100包括显示引擎3140。在一些实施例中，显示引擎3140在处理器3100外部并且经由环形互连3102、或某个其他互连总线或结构与图形处理器耦合。在一些实施例中，显示引擎3140包括2D引擎3141和显示控制器3143。在一些实施例中，显示引擎3140包含能够独立于3D流水线而操作的专用逻辑。在一些实施例中，显示控制器3143与显示设备（未示出）耦合，所述显示设备可以是系统集成显示设备（如在膝上型计算机中）、或者经由显示设备连接器附接的外部显示设备。
在一些实施例中，图形流水线3120和媒体流水线3130可配置成基于多个图形和媒体编程接口执行操作并且并非专用于任何一种应用编程接口（API）。在一些实施例中，图形处理器的驱动器软件将专用于特定图形或媒体库的API调用转换成可由图形处理器处理的命令。在一些实施例中，为全部来自Khronos Group的开放图形库（OpenGL）、开放计算语言（OpenCL）和/或Vulkan图形和计算API提供支持。在一些实施例中，还可以为来自微软公司的Direct3D库提供支持。在一些实施例中，可以支持这些库的组合。还可以为开源计算机视觉库（OpenCV）提供支持。如果可以做出从未来API的流水线到图形处理器的流水线的映射，则具有兼容3D流水线的未来API也将受到支持。
图形流水线编程
图32A是图示了根据一些实施例的图形处理器命令格式3200的框图。图32B是图示了根据实施例的图形处理器命令序列3210的框图。图32A中的实线框图示了通常包括在图形命令中的部件，而虚线包括可选的或者仅包括在所述图形命令的子集中的部件。图32A的示例性图形处理器命令格式3200包括用于标识命令的目标客户端3202、命令操作代码（操作码）3204、以及用于命令的相关数据3206的数据字段。一些命令中还包括子操作码3205和命令大小3208。
在一些实施例中，客户端3202指定了处理命令数据的图形设备的客户端单元。在一些实施例中，图形处理器命令解析器检查每个命令的客户端字段以便调节对命令的进一步处理并将命令数据路由至合适的客户端单元。在一些实施例中，图形处理器客户端单元包括存储器接口单元、渲染单元、2D单元、3D单元、和媒体单元。每个客户端单元具有对命令进行处理的对应处理流水线。一旦命令被客户端单元接收到，客户端单元就读取操作码3204以及子操作码3205（如果存在的话）以确定要执行的操作。客户端单元使用数据字段3206中的信息来执行命令。针对一些命令，期望显式的命令大小3208来指定命令的大小。在一些实施例中，命令解析器基于命令操作码自动地确定命令中的至少一些命令的大小。在一些实施例中，经由双倍字的倍数对命令进行对齐。
图32B中的流程图示出了示例性图形处理器命令序列3210。在一些实施例中，以图形处理器的实施例为特征的数据处理系统的软件或固件使用所示出的命令序列的版本来设置、执行并终止图形操作集合。仅出于示例目的示出并描述了样本命令序列，由于实施例不限于这些特定命令或者该命令序列。而且，所述命令可以作为命令序列中的一批命令而发布，使得图形处理器将以至少部分同时的方式处理命令序列。
在一些实施例中，图形处理器命令序列3210可以以流水线转储清除命令3212开始以便使得任何活动图形流水线完成针对所述流水线的当前未决命令。在一些实施例中，3D流水线3222和媒体流水线3224不同时进行操作。执行流水线转储清除以使得活动图形流水线完成任何未决命令。响应于流水线转储清除，用于图形处理器的命令解析器将暂停命令处理直到活动绘画引擎完成未决操作并且使相关的读高速缓存失效。可选地，渲染高速缓存中被标记为‘脏’的任何数据可以被转储清除到存储器。在一些实施例中，流水线转储清除命令3212可以用于流水线同步或者用在将图形处理器置于低功率状态中之前。
在一些实施例中，当命令序列要求图形处理器在流水线之间显式地切换时，使用流水线选择命令3213。在一些实施例中，在发布流水线命令之前在执行上下文内仅要求流水线选择命令3213一次，除非所述上下文要发布针对全部两条流水线的命令。在一些实施例中，在经由流水线选择命令3213进行的流水线切换之前立即需要流水线转储清除命令3212。
在一些实施例中，流水线控制命令3214配置用于操作的图形流水线并且用于对3D流水线3222和媒体流水线3224进行编程。在一些实施例中，流水线控制命令3214配置活动流水线的流水线状态。在一个实施例中，流水线控制命令3214用于流水线同步并且用于在处理一批命令之前从活动流水线内的一个或多个高速缓存存储器中清除数据。
在一些实施例中，返回缓冲器状态命令3216用于配置返回缓冲器的集合以供相应的流水线写入数据。一些流水线操作要求分配、选择或配置一个或多个返回缓冲器，所述操作在处理期间将中间数据写入到所述一个或多个返回缓冲器中。在一些实施例中，图形处理器还使用一个或多个返回缓冲器以存储输出数据并且执行跨线程通信。在一些实施例中，返回缓冲器状态3216包括选择返回缓冲器的大小和数量以用于流水线操作集合。
命令序列中的剩余命令基于用于操作的活动流水线而不同。基于流水线确定3220，所述命令序列被定制到以3D流水线状态3230开始的3D流水线3222或者在媒体流水线状态3240处开始的媒体流水线3224。
用于配置3D流水线状态3230的命令包括用于顶点缓冲器状态、顶点元素状态、常量颜色状态、深度缓冲器状态、以及要在处理3D图元命令之前配置的其他状态变量的3D状态设置命令。这些命令的值至少部分地基于使用中的特定3D API而确定。在一些实施例中，3D流水线状态3230命令还能够选择性地禁用或旁路掉特定流水线元件（如果将不使用那些元件的话）。
在一些实施例中，3D图元3232命令用于提交要由3D流水线处理的3D图元。经由3D图元3232命令传递给图形处理器的命令和相关联参数被转发到所述图形流水线中的顶点获取功能。顶点获取功能使用3D图元3232命令数据来生成顶点数据结构。所述顶点数据结构被存储在一个或多个返回缓冲器中。在一些实施例中，3D图元3232命令用于经由顶点着色器对3D图元执行顶点操作。为了处理顶点着色器，3D流水线3222将着色器执行线程分派至图形处理器执行单元。
在一些实施例中，经由执行3234命令或事件触发3D流水线3222。在一些实施例中，寄存器写入触发命令执行。在一些实施例中，经由命令序列中的‘去’（‘go’）或‘踢’（‘kick’）命令来触发执行。在一个实施例中，使用流水线同步命令来触发命令执行以通过图形流水线来转储清除命令序列。3D流水线将针对3D图元来执行几何处理。一旦完成操作，则对所产生的几何对象进行栅格化，并且像素引擎对所产生的像素进行着色。对于那些操作，还可以包括用于控制像素着色和像素后端操作的附加命令。
在一些实施例中，当执行媒体操作时，图形处理器命令序列3210跟随在媒体流水线3224路径之后。一般地，针对媒体流水线3224进行编程的具体用途和方式取决于要执行的媒体或计算操作。在媒体解码期间，特定的媒体解码操作可以被卸载到所述媒体流水线。在一些实施例中，还可对媒体流水线进行旁路，并且可以整体地或部分地使用由一个或多个通用处理核提供的资源来执行媒体解码。在一个实施例中，媒体流水线还包括用于通用图形处理器单元（GPGPU）操作的元件，其中，所述图形处理器用于使用计算着色器程序来执行SIMD向量运算，所述计算着色器程序与渲染图形图元不是显式相关的。
在一些实施例中，以与3D流水线3222类似的方式对媒体流水线3224进行配置。将用于配置媒体流水线状态的一组命令3240分派或放置到命令队列中媒体对象命令3242之前。在一些实施例中，媒体流水线状态命令3240包括用于配置媒体流水线元件的数据，所述媒体流水线元件将用于处理媒体对象。这包括用于在媒体流水线内配置视频解码和视频编码逻辑的数据，诸如编码或解码格式。在一些实施例中，媒体流水线状态命令3240还支持使用指向包含一批状态设置的“间接”状态元件的一个或多个指针。
在一些实施例中，媒体对象命令3242将指针供应至媒体对象以供媒体流水线处理。媒体对象包括存储器缓冲器，所述存储器缓冲器包含要处理的视频数据。在一些实施例中，在发布媒体对象命令3242之前，所有的媒体流水线状态必须是有效的。一旦流水线状态被配置并且媒体对象命令3242被排队，则经由执行命令3244或等效的执行事件（例如，寄存器写入）来触发媒体流水线3224。然后可以通过由3D流水线3222或媒体流水线3224提供的操作对来自媒体流水线3224的输出进行后处理。在一些实施例中，以与媒体操作类似的方式来配置和执行GPGPU操作。
图形软件架构
图33图示了根据一些实施例的数据处理系统3300的示例性图形软件架构。在一些实施例中，软件架构包括3D图形应用3310、操作系统3320、以及至少一个处理器3330。在一些实施例中，处理器3330包括图形处理器3332以及一个或多个通用处理器核3334。图形应用3310和操作系统3320各自在数据处理系统的系统存储器3350中执行。
在一些实施例中，3D图形应用3310包含一个或多个着色器程序，所述一个或多个着色器程序包括着色器指令3312。着色器语言指令可以采用高级着色器语言，诸如高级着色器语言（HLSL）或OpenGL着色器语言（GLSL）。所述应用还包括可执行指令3314，所述可执行指令采用适合于由通用处理器核3334执行的机器语言。所述应用还包括由顶点数据定义的图形对象3316。
在一些实施例中，操作系统3320是来自微软公司的Microsoft® Windows®操作系统、专有UNIX式操作系统、或使用Linux内核变体的开源UNIX式操作系统。操作系统3320可以支持图形API 3322，诸如Direct3D API、OpenGL API或Vulkan API。当Direct3D API正在使用时，操作系统3320使用前端着色器编译器3324以将采用HLSL的任何着色器指令3312编译成较低级的着色器语言。所述编译可以是即时（JIT）编译，或者所述应用可以执行着色器预编译。在一些实施例中，在对3D图形应用3310进行编译期间，将高级着色器编译成低级着色器。在一些实施例中，着色器指令3312是以中间形式（诸如，Vulkan API所使用的标准便携式中间表示（SPIR）的版本）提供的。
在一些实施例中，用户模式图形驱动器3326包含后端着色器编译器3327，所述后端着色器编译器用于将着色器指令3312转换成硬件专用的表示。当OpenGL API正在使用时，将采用GLSL高级语言的着色器指令3312传递至用户模式图形驱动器3326以用于编译。在一些实施例中，用户模式图形驱动器3326使用操作系统内核模式功能3328来与内核模式图形驱动器3329进行通信。在一些实施例中，内核模式图形驱动器3329与图形处理器3332进行通信以便分派命令和指令。
IP核实现
至少一个实施例的一个或多个方面可以由存储在机器可读介质上的代表性代码实现，所述机器可读介质表示和/或定义诸如处理器之类的集成电路内的逻辑。例如，机器可读介质可以包括表示处理器内的各种逻辑的指令。当由机器读取时，所述指令可以使机器制造用于执行本文所述的技术的逻辑。这种表示（称为“IP核”）是集成电路的逻辑的可重复使用单元，所述可重复使用单元可以作为对集成电路的结构进行描述的硬件模型而存储在有形机器可读介质上。可以将硬件模型供应至在制造集成电路的制造机器上加载硬件模型的各种客户或制造设施。可以制造集成电路，使得电路执行与本文所述的实施例中的任一实施例相关联地描述的操作。
图34是图示了根据实施例的可以用于制造用于执行操作的集成电路的IP核开发系统3400的框图。IP核开发系统3400可以用于生成可并入到更大的设计中或用于构造整个集成电路（例如，SOC集成电路）的模块化、可重复使用设计。设计设施3430可以采用高级编程语言（例如，C/C++）生成对IP核设计的软件仿真3410。软件仿真3410可以用于使用仿真模型3412来设计、测试并验证IP核的行为。仿真模型3412可以包括功能、行为和/或时序仿真。然后可以根据仿真模型3412创建或合成寄存器传送级（RTL）设计3415。RTL设计3415是对硬件寄存器之间的数字信号的流动进行建模的集成电路（包括使用建模的数字信号执行的相关联逻辑）的行为的抽象。除RTL设计3415外，还可以创建、设计或合成逻辑级或晶体管级处的较低级设计。因此，初始设计和仿真的特定细节可以发生变化。
可以由设计设施将RTL设计3415或等效物进一步合成为硬件模型3420，所述硬件模型可以采用硬件描述语言（HDL）或物理设计数据的某种其他表示。可以进一步仿真或测试HDL以验证IP核设计。可以使用非易失性存储器3440（例如，硬盘、闪存、或任何非易失性存储介质）来存储IP核设计以用于递送至第3方制造设施3465。可替代地，可以通过有线连接3450或无线连接3460来传输（例如，经由互联网）IP核设计。制造设施3465然后可以制造至少部分地基于IP核设计的集成电路。所制造的集成电路可以被配置成执行根据本文所述的至少一个实施例的操作。
示例性片上系统集成电路
图35至图37图示了根据本文所述的各种实施例的可以使用一个或多个IP核来制造的示例性集成电路和相关联图形处理器。除了所图示的内容之外，还可以包括其他逻辑和电路，包括附加的图形处理器/核、外围接口控制器或通用处理器核。
图35是图示了根据实施例的可以使用一个或多个IP核来制造的示例性片上系统集成电路3500的框图。示例性集成电路3500包括一个或多个应用处理器3505（例如，CPU）、至少一个图形处理器3510，并且另外还可以包括图像处理器3515和/或视频处理器3520，其中的任一项都可以是来自相同或多个不同设计设施的模块化IP核。集成电路3500包括外围或总线逻辑，包括USB控制器3525、UART控制器3530、SPI/SDIO控制器3535和I2S/I2C控制器3540。另外，集成电路还可以包括显示设备3545，所述显示设备耦合至高清晰度多媒体接口（HDMI）控制器3550和移动产业处理器接口（MIPI）显示界面3555中的一个或多个。可以由闪存子系统3560（包括闪存和闪存控制器）来提供存储。可以经由存储器控制器3565来提供存储器接口以访问SDRAM或SRAM存储器设备。另外，一些集成电路还包括嵌入式安全引擎3570。
图36是图示了根据实施例的可以使用一个或多个IP核来制造的片上系统集成电路的示例性图形处理器3610的框图。图形处理器3610可以是图35的图形处理器3510的变体。图形处理器3610包括顶点处理器3605和一个或多个片段处理器3615A至3615N（例如，3615A、3615B、3615C、3615D、一直到3615N-1和3615N）。图形处理器3610可以经由单独的逻辑执行不同的着色器程序，使得顶点处理器3605被优化以执行顶点着色器程序的操作，而一个或多个片段处理器3615A至3615N执行片段（例如，像素）着色操作以用于片段或像素着色器程序。顶点处理器3605执行3D图形流水线的顶点处理阶段并生成图元和顶点数据。（多个）片段处理器3615A至3615N使用由顶点处理器3605生成的图元和顶点数据来产生显示在显示设备上的帧缓冲器。在一个实施例中，（多个）片段处理器3615A至3615N被优化以执行OpenGL API中提供的片段着色器程序，这些片段着色器程序可以用于执行与Direct 3DAPI中提供的像素着色器程序类似的操作。
另外，图形处理器3610还包括一个或多个存储器管理单元（MMU）3620A至3620B、（多个）高速缓存3625A至3625B和（多个）电路互连3630A至3630B。一个或多个MMU 3620A至3620B为集成电路3610、包括为顶点处理器3605和/或（多个）片段处理器3615A至3615N提供虚拟到物理地址映射，除了存储在一个或多个高速缓存3625A至3625B中的顶点或图像/纹理数据之外，所述虚拟到物理地址映射还可以引用存储在存储器中的顶点或图像/纹理数据。在一个实施例中，一个或多个MMU 3620A至3620B可以与系统内的其他MMU、包括与图35的一个或多个应用处理器3505、图像处理器3515和/或视频处理器3520相关联的一个或多个MMU同步，使得每个处理器3505至3520可以参与共享或统一的虚拟存储器系统。根据实施例，一个或多个电路互连3630A至3630B使得图形处理器3610能够经由SoC的内部总线或经由直接连接来与SoC内的其他IP核交互。
图37是图示了根据实施例的可以使用一个或多个IP核来制造的片上系统集成电路的附加示例性图形处理器3710的框图。图形处理器3710可以是图35的图形处理器3510的变体。图形处理器3710包括图35的集成电路3500的一个或多个MMU 3520A至3520B、高速缓存3525A至3525B和电路互连3530A至3530B。
图形处理器3710包括一个或多个着色器核3715A至3715N（例如，3715A、3715B、3715C、3715D、3715E、3715F、一直到3715N-1和3715N），所述一个或多个着色器核提供统一的着色器核架构，其中单个核或类型或核可以执行所有类型的可编程着色器代码，包括着色器程序代码以实现顶点着色器、片段着色器和/或计算着色器。存在的着色器核的确切数量可以在实施例和实现之间变化。另外，图形处理器3710还包括核间任务管理器3705，所述核间任务管理器充当用于将执行线程分派给一个或多个着色器核3715A至3715N的线程分派器以及用于加快分块操作以进行基于图块的渲染的分块单元3718，其中场景的渲染操作在图像空间中被细分，例如以便利用场景内的局部空间一致性或优化内部高速缓存的使用。
以下条款和/或示例涉及特定实施例或其示例。可以在一个或多个实施例中的任何地方使用示例中的细节。可以以各种方式将不同实施例或示例的各种特征与所包括的一些特征和所排除的其他特征进行组合，以适合多种不同应用。示例可以包括根据本文描述的实施例和示例的诸如方法、用于执行该方法的动作的部件、包括在由机器执行时使该机器执行该方法的动作的指令的至少一个机器可读介质、或者装置或系统之类的主题。各种部件可以是用于执行所述操作或功能的部件。
示例一针对一种执行机器学习操作的计算装置，所述计算装置包括：解码单元，其用以将单个指令解码成经解码的指令，所述经解码的指令使得计算装置执行复杂机器学习计算操作。
示例二可以包括示例一的主题，此外包括用以获取单个指令的获取单元。
示例三可以包括示例二的主题，此外包括参数分析逻辑，其用以确定针对所述单个指令要执行的机器学习操作的类型。
示例四可以包括示例三的主题，此外包括机器学习加速逻辑，其用以确定为了执行所述经解码的指令要执行的一组操作。
示例五可以包括示例四的主题，此外包括执行固件指令的微控制器，所述固件指令用以实现所述参数分析逻辑和所述机器学习加速逻辑。
示例六可以包括示例一的主题，其中所述复杂机器学习计算操作是要为卷积神经网络执行卷积。
示例七可以包括示例六的主题，其中所述卷积包括多个矩阵运算。
示例八可以包括示例七的主题，此外包括调度器控制器，其用以将所述多个矩阵运算调度到多种类型的计算单元中的一个或多个。
示例九可以包括示例八的主题，其中所述多种类型的计算单元包括通用图形计算单元和稀疏计算单元。
示例十可以包括示例八的主题，其中所述多种类型的计算单元包括通用图形计算单元和近数据计算单元。
示例十一针对一种执行机器学习操作的方法，所述方法包括：获取单个指令并且将所述单个指令解码成经解码的指令，所述经解码的指令相关联于将经由通用图形处理单元的计算流水线而被执行的多个机器学习操作的集合；确定用于执行所述多个机器学习操作的集合的一组流水线命令；以及将该组流水线命令调度到所述通用图形处理单元的计算流水线。
示例十二可以包括示例十一的主题，其中确定用于执行所述多个机器学习操作的集合的一组流水线命令包括分析与所述经解码的指令相关联的参数。
示例十三可以包括示例十一的主题，此外包括响应于该组流水线命令的完成而引退所述经解码的指令。
示例十四可以包括示例十一的主题，其中所述单个指令是要使得所述通用图形处理单元为卷积神经网络的层执行卷积。
示例十五可以包括示例十一的主题，其中将该组流水线命令调度到所述通用图形处理单元的计算流水线包括将该组流水线命令调度到多个计算流水线，所述多个计算流水线包括通用计算流水线以及从稀疏计算流水线或近数据计算流水线中选择的至少一个计算流水线。
示例十六针对一种数据处理系统，其包括：非暂时性机器可读介质，其用于存储指令以供所述数据处理系统的一个或多个处理器执行；以及通用图形处理单元，其包括用于获取单个指令的获取单元以及用于将所述单个指令解码成经解码的指令的解码单元，所述经解码的指令要使得所述数据处理系统执行多个流水线命令以执行复杂机器学习计算操作。
示例十七可以包括示例十六的主题，所述通用图形处理单元包括参数分析逻辑和机器学习加速逻辑，所述参数分析逻辑用于确定针对所述单个指令要执行的机器学习操作的类型，所述机器学习加速逻辑用于确定为了执行所述复杂机器学习计算操作要执行的多个流水线命令。
示例十八可以包括示例十七的主题，所述通用图形处理单元包括执行固件指令的微控制器，所述固件指令用以实现所述参数分析逻辑和所述机器学习加速逻辑。
示例十九可以包括示例十六的主题，此外包括调度器控制器，其用以将多个矩阵运算调度到多种类型的计算单元中的一个或多个。
示例二十可以包括示例十九的主题，其中所述多种类型的计算单元包括通用图形计算单元，以及稀疏计算单元或近数据计算单元之一。
本文所述的实施例指代被配置成执行某些操作或具有预定功能性的硬件、诸如专用集成电路（ASIC）的特定配置。这样的电子设备典型地包括耦合到一个或多个其他部件、诸如一个或多个存储设备（非暂时性机器可读存储介质）、用户输入/输出设备（例如键盘、触摸屏和/或显示器）以及网络连接的一个或多个处理器的集合。处理器集合和其他部件的耦合典型地通过一个或多个总线和桥（也被称为总线控制器）。承载网络业务的存储设备和信号分别表示一个或多个机器可读存储介质和机器可读通信介质。因而，给定电子设备的存储设备典型地存储代码和/或数据以用于在该电子设备的一个或多个处理器的集合上执行。
当然，实施例的一个或多个部分可以通过使用软件、固件和/或硬件的不同组合而被实现。贯穿本详细描述，为了解释的目的，阐明了众多特定细节以便提供对本发明的透彻理解。然而，将对本领域技术人员显而易见的是，可以在没有这些特定细节中的一些的情况下实践实施例。在某些实例中，众所周知的结构和功能没有以详尽细节被描述以避免使实施例的发明主题模糊。因此，应当就所附的权利要求而判定本发明的精神和范围。

Claims (25)

1.一种执行机器学习操作的计算装置，所述计算装置包括：
解码单元，其用以将单个指令解码成经解码的指令，所述经解码的指令使得所述计算装置执行复杂机器学习计算操作。
2.如权利要求1中所述的计算装置，此外包括用以获取所述单个指令的获取单元。
3.如权利要求2中所述的计算装置，此外包括参数分析逻辑，其用以确定针对所述单个指令要执行的机器学习操作的类型。
4.如权利要求3中所述的计算装置，此外包括机器学习加速逻辑，其用以确定为了执行所述经解码的指令要执行的一组操作。
5.如权利要求4中所述的计算装置，此外包括执行固件指令的微控制器，所述固件指令用以实现所述参数分析逻辑和所述机器学习加速逻辑。
6.如权利要求1中所述的计算装置，其中所述复杂机器学习计算操作是要为卷积神经网络执行卷积。
7.如权利要求6中所述的计算装置，其中所述卷积包括多个矩阵运算。
8.如权利要求7中所述的计算装置，此外包括调度器控制器，其用以将所述多个矩阵运算调度到多种类型的计算单元中的一个或多个。
9.如权利要求8中所述的计算装置，其中所述多种类型的计算单元包括通用图形计算单元和稀疏计算单元。
10.如权利要求8中所述的计算装置，其中所述多种类型的计算单元包括通用图形计算单元和近数据计算单元。
11.一种执行机器学习操作的方法，所述方法包括：
获取单个指令并且将所述单个指令解码成经解码的指令，所述经解码的指令相关联于将经由通用图形处理单元的计算流水线而被执行的多个机器学习操作的集合；
确定用于执行所述多个机器学习操作的集合的一组流水线命令；
将该组流水线命令调度到所述通用图形处理单元的计算流水线；以及
响应于该组流水线命令的完成而引退所述经解码的指令。
12.如权利要求11中所述的方法，其中确定用于执行所述多个机器学习操作的集合的一组流水线命令包括分析与所述经解码的指令相关联的参数。
13.如权利要求11中所述的方法，其中所述单个指令是要使得所述通用图形处理单元为卷积神经网络的层执行卷积。
14.如权利要求11中所述的方法，其中将该组流水线命令调度到所述通用图形处理单元的计算流水线包括将该组流水线命令调度到多个计算流水线，所述多个计算流水线包括通用计算流水线以及从稀疏计算流水线或近数据计算流水线中选择的至少一个计算流水线。
15.一种通用图形处理设备，其包括用于执行如权利要求11-14中的任一项中的方法的部件。
16.一种数据处理系统，包括：
非暂时性机器可读介质，其用于存储指令以供所述数据处理系统的一个或多个处理器执行；以及
通用图形处理单元，其包括用于获取单个指令的获取单元以及用于将所述单个指令解码成经解码的指令的解码单元，所述经解码的指令使得所述数据处理系统执行多个流水线命令以执行复杂机器学习计算操作。
17.如权利要求16中所述的数据处理系统，所述通用图形处理单元包括参数分析逻辑，所述参数分析逻辑用以确定针对所述单个指令要执行的机器学习操作的类型。
18.如权利要求17中所述的数据处理系统，所述通用图形处理单元包括机器学习加速逻辑，所述机器学习加速逻辑用于确定为了执行所述复杂机器学习计算操作要执行的多个流水线命令。
19.如权利要求18中所述的数据处理系统，所述通用图形处理单元包括执行固件指令的微控制器，所述固件指令用以实现所述参数分析逻辑和所述机器学习加速逻辑。
20.如权利要求19中所述的数据处理系统，其中所述复杂机器学习计算操作是要为卷积神经网络执行卷积。
21.如权利要求20中所述的数据处理系统，其中所述卷积包括多个矩阵运算。
22.如权利要求21中所述的数据处理系统，此外包括调度器控制器，其用以将所述多个矩阵运算调度到多种类型的计算单元中的一个或多个。
23.如权利要求22中所述的数据处理系统，其中所述多种类型的计算单元包括通用图形计算单元和稀疏计算单元。
24.如权利要求22中所述的数据处理系统，其中所述多种类型的计算单元包括通用图形计算单元和近数据计算单元。
25.如权利要求22中所述的数据处理系统，其中所述多种类型的计算单元包括通用图形计算单元、稀疏计算单元以及近数据计算单元。
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