CN110337807A - 针对深度通道和卷积神经网络图像和格式使用相机设备的方法和系统 - Google Patents
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Abstract
公开了针对深度通道和卷积神经网络(CNN)图像和格式使用相机设备的方法和系统。在一个示例中，图像值通过图像捕获设备或相机中的颜色传感器阵列来捕获。图像值提供颜色通道数据。通过颜色传感器阵列捕获的图像值被输入到具有至少一个CNN层的CNN。CNN为每层提供CNN通道数据。颜色通道数据和CNN通道数据用于形成存储在存储器中的深度通道图像。在另一示例中，图像值通过传感器阵列来捕获。通过传感器阵列捕获的图像值被输入具有第一CNN层的CNN。使用通过颜色传感器阵列捕获的图像值来在第一CNN层处生成输出。第一CNN层的输出被存储为所捕获的图像的特征图。
Description
技术领域
本发明的实施例在数据处理领域中，所述数据处理包括图像处理、图形处理和机器学习。更具体而言，本发明的实施例涉及针对深度通道和卷积神经网络(CNN)图像和格式使用相机设备的方法和系统。
背景技术
当前的并行图形数据处理包括被开发用于对图形数据执行诸如线性插值、曲面细分(tessellation)、光栅化、纹理映射、深度测试等的特定操作的系统和方法。传统上，图形处理器使用固定功能计算单元来处理图形数据；然而，最近，部分图形处理器已经变得可编程，使得这样的处理器能够支持更多种多样的操作以用于处理顶点和片段数据。
为了进一步改善性能，图形处理器通常实现诸如流水线之类的处理技术以尝试贯穿图形流水线的不同部分并行地处理尽可能多的图形数据。具有单指令、多线程(SIMT)架构的并行图形处理器被设计为最大化图形流水线中的并行处理量。在SIMT架构中，并行线程组尝试尽可能频繁地一起同步执行程序指令，以改善处理效率。可以在Shane Cook，CUDAProgramming第3章，第37-51页(2013)中找到对于SIMT架构的软件和硬件的一般概述。
机器学习在解决多种任务方面已经取得了成功。在训练和使用机器学习算法(例如，神经网络)时出现的计算自然地适合于高效的并行实施方式。因此，诸如通用图形处理单元(GPGPU)之类的并行处理器已经在深度神经网络的实际实施方式中发挥重要作用。具有单指令、多线程(SIMT)架构的并行图形处理器被设计为最大化图形流水线中的并行处理量。在SIMT架构中，并行线程组尝试尽可能频繁地一起同步执行程序指令，以改善处理效率。通过并行机器学习算法实施方式提供的效率允许使用高容量网络并且使得那些网络能够在更大的数据集上进行训练。
一种类型的神经网络是卷积神经网络(CNN)，其可以执行深度机器学习。CNN输入层中的节点被组织成一组“滤波器”，其可以充当特征检测器。每组滤波器的输出被传播到网络的连续层中的节点。因此，CNN因其特征检测能力而在计算机视觉和图像识别应用中是有用的。然而，对于图像检测和处理应用，CNN处理在每层处可以是处理和计算密集型的。此外，诸如数码相机之类的图像捕获设备不容易与所捕获的图像上的深度机器学习能力集成。因此，所需要的是一种与CNN集成的图像捕获设备，其可以在图像捕获过程期间提供深度机器学习特征检测能力并且可以减少层级处的CNN计算。
附图说明
附图示出了示例，并且因此是示例性实施例，并且不被认为对范围进行限制。
图1是示出被配置为实现本文描述的示例性实施例的一个或多个方面的计算机系统的框图。
图2A-2D示出了根据示例性实施例的并行处理器组件。
图3A-3B是根据示例性实施例的图形多处理器的框图。
图4A-4F示出了示例性架构，其中，多个图形处理单元(GPU)通信地耦合到多个多核处理器。
图5示出了根据示例性实施例的图形处理流水线。
图6示出了根据示例性实施例的机器学习软件栈。
图7示出了根据示例性实施例的高度并行的通用图形处理单元。
图8示出了根据示例性实施例的多GPU计算系统。
图9A-9B示出了示例性深度神经网络的层。
图10示出了示例性递归神经网络。
图11示出了深度神经网络的训练和部署的示例性实施例。
图12是示出分布式学习的示例性框图。
图13示出了适合于使用经训练的模型来执行推理的示例性推理片上系统(SOC)。
图14是使用卷积神经网络(CNN)来存储深度通道图像的图像捕获系统的示例性框图。
图15示出了使用CNN来生成深度通道图像的示例性操作的流程图。
图16示出了将RGB和CNN通道数据存储为深度通道图像的部分的示例图。
图17示出了针对相机设备使用CNN的第一层来存储特征图的示例性系统。
图18示出了针对相机设备使用CNN的第一层来存储特征图的示例性操作的流程图。
图19示出了根据示例性实施例的处理系统的框图。
图20示出了具有一个或多个处理器核心、集成存储器控制器和集成图形处理器的处理器的实施例的示例性框图。
图21示出了图形处理器的示例性框图。
图22示出了根据示例性实施例的图形处理器的图形处理引擎的框图。
图23示出了图形处理器的另一示例性实施例的框图。
图24示出了线程执行逻辑，其包括在图形处理引擎(GPE)的示例性实施例中采用的处理元件阵列。
图25示出了根据示例性实施例的图形处理器指令格式的框图。
图26示出了图形处理器的示例性实施例的框图。
图27A示出了根据示例性实施例的图形处理器命令格式的框图。
图27B示出了根据示例性实施例的图形处理器命令序列的框图。
图28示出了根据示例性实施例的数据处理系统的示例性图形软件架构。
图29示出了根据示例性实施例的可以用于制造集成电路(IC)以执行操作的IP核心开发系统的框图。
图30示出了根据示例性实施例的可以使用一个或多个IP核心来制造的示例性片上系统IC的框图。
图31示出了根据示例性实施例的可以使用一个或多个IP核心来制造的片上系统IC上的示例性图形处理器的框图。
图32示出了根据示例性实施例的可以使用一个或多个IP核心来制造的片上系统IC的示例性附加图形处理器的框图。
具体实施方式
在一些实施例中，图形处理单元(GPU)通信地耦合到主机/处理器核心以加速图形操作、机器学习操作、模式分析操作以及各种通用GPU(GPGPU)功能。GPU可以通过总线或另一互连(例如，诸如PCIe或NVLink之类的高速互连)通信地耦合到主处理器/核心。在其他实施例中，GPU可以集成在与核心相同的封装或芯片上，并且通过内部处理器总线/互连(即，在封装或芯片内部)通信地耦合到核心。无论GPU连接的方式如何，处理器核心都可以以被包含在工作描述符中的命令/指令的序列的形式将工作分配给GPU。然后，GPU使用专用电路/逻辑来高效地处理这些命令/指令。
在一些实施例中，图像捕获设备是独立设备。然而，图像捕获设备可以是需要图像捕获能力的另一计算设备的部分或子组件，所述另一计算设备例如具有用于捕获图像的数码相机的便携式或手持式计算设备。
在以下描述中，阐述了许多具体细节以提供更透彻的理解。然而，将显而易见的是，可以在没有这些具体细节中的一个或多个具体细节的情况下实践本文描述的实施例。在其他实例中，尚未描述公知的特征，以避免模糊示例性实施例的细节。
计算系统概述
图1是示出被配置为实现本文描述的示例性实施例的一个或多个方面的计算系统100的框图。计算系统100包括处理子系统101，所述处理子系统101具有一个或多个处理器102和经由可以包括存储器集线器(hub)105的互连路径进行通信的系统存储器104。存储器集线器105可以是芯片组组件内的单独组件或者可以集成在一个或多个处理器102内。存储器集线器105经由通信链路106与I/O子系统111耦合。I/O子系统111包括可以使得计算系统100能够从一个或多个输入设备108接收输入的I/O集线器107。另外，I/O集线器107可以使得显示控制器向一个或多个显示设备110A提供输出，所述显示控制器可以被包括在一个或多个处理器102中。在一个实施例中，与I/O集线器107耦合的一个或多个显示设备110A可以包括本地、内部或嵌入式显示设备。
在一个实施例中，处理子系统101包括经由总线或其他通信链路113耦合到存储器集线器105的一个或多个并行处理器112。通信链路113可以是任何数量的基于标准的通信链路技术或协议之一，例如，但不限于PCIExpress，或者可以是供应商特定的通信接口或通信结构。在一个实施例中，一个或多个并行处理器112形成计算上集中的并行或向量处理系统，其包括大量处理核心和/或处理集群，例如多集成核心(MIC)处理器。在一个实施例中，一个或多个并行处理器112形成图形处理子系统，所述图形处理子系统可以将像素输出到经由I/O集线器107耦合的一个或多个显示设备110A之一。一个或多个并行处理器112还可以包括显示控制器和显示接口(未示出)，以实现到一个或多个显示设备110B的直接连接。
在I/O子系统111内，系统存储单元114可以连接到I/O集线器107以为计算系统100提供存储机制。I/O交换机116可以用于提供接口机制以实现I/O集线器107与其他组件之间的连接，所述接口机制例如可以集成到平台中的网络适配器118和/或无线网络适配器119，以及可以经由一个或多个附加设备(add-in device)120被添加的各种其他设备。网络适配器118可以是以太网适配器或另一有线网络适配器。无线网络适配器119可以包括Wi-Fi、蓝牙、近场通信(NFC)或包括一个或多个无线无线电的其他网络设备中的一个或多个。
计算系统100可以包括未明确示出的其他组件，包括USB或其他端口连接、光学存储驱动器、视频捕获设备等，其也可以连接到I/O集线器107。互连图1中的各种组件的通信路径可以使用任何合适的协议来实现，例如基于PCI(外围组件互连)的协议(例如，PCI-Express)或任何其他总线或点对点通信接口和/或协议，例如NV-Link高速互连或本领域已知的互连协议。
在一个实施例中，一个或多个并行处理器112包含针对图形和视频处理进行优化的电路(包括例如视频输出电路)，并且构成图形处理单元(GPU)。在另一实施例中，一个或多个并行处理器112包含针对通用处理进行优化的电路，同时保留底层计算架构，其在本文中被更详细地描述。在又一实施例中，计算系统100的组件可以与单个集成电路上的一个或多个其他系统元件集成。例如，一个或多个并行处理器112、存储器集线器105、处理器102和I/O集线器107可以集成到片上系统(SoC)集成电路中。替代地，计算系统100的组件可以集成到单个包中以形成系统级封装(SIP)配置。在一个实施例中，计算系统100的组件中的至少一部分组件可以集成到多芯片模块(MCM)中，所述多芯片模块可以与其他多芯片模块互连到模块化计算系统中。
应当领会，本文示出的计算系统100是说明性的，并且变型和修改是可能的。可以如期望的来修改连接拓扑结构，包括桥的数量和布置、处理器102的数量以及并行处理器112的数量。例如，在一些实施例中，系统存储器104直接连接到处理器102而不是通过桥接器，而其他设备经由存储器集线器105和处理器102与系统存储器104通信。在其他替代拓扑结构中，并行处理器112连接到I/O集线器107或直接连接到一个或多个处理器102之一，而不是连接到存储器集线器105。在其他实施例中，I/O集线器107和存储器集线器105可以集成到单个芯片中。一些实施例可以包括经由多个插口(socket)附接的两组或更多组处理器102，其可以与并行处理器112的两个或更多个实例耦合。
本文示出的特定组件中的一些特定组件是可选的，并且可以不被包括在计算系统100的所有实施方式中。例如，可以支持任何数量的附加卡或外围设备，或者可以消除一些组件。此外，一些架构可以针对与图1所示的组件类似的组件使用不同的术语。例如，存储器集线器105在一些架构中可以被称为北桥，而I/O集线器107可以被称为南桥。
图2A示出了根据示例性实施例的并行处理器200。并行处理器200的各种组件可以使用一个或多个集成电路设备来实现，所述集成电路设备例如可编程处理器、专用集成电路(ASIC)或现场可编程门阵列(FPGA)。示出的并行处理器200是根据示例性实施例的图1所示的一个或多个并行处理器112的变型。
在一个实施例中，并行处理器200包括并行处理单元202。并行处理单元包括I/O单元204，其实现与其他设备的通信，所述其他设备包括并行处理单元202的其他实例。I/O单元204可以直接连接到其他设备。在一个实施例中，I/O单元204经由使用集线器或交换机接口(例如，存储器集线器105)与其他设备连接。存储器集线器105与I/O单元204之间的连接形成通信链路113。在并行处理单元202内，I/O单元204与主机接口206和存储器交叉开关(crossbar)216连接，其中，主机接口206接收被引导以执行处理操作的命令，并且存储器交叉开关216接收被引导以执行存储器操作的命令。
当主机接口206经由I/O单元204接收命令缓冲器时，主机接口206可以将用于执行那些命令的工作操作引导到前端208。在一个实施例中，前端208与调度器210耦合，所述调度器210被配置为将命令或其他工作项分发到处理集群阵列212。在一个实施例中，调度器210确保在任务被分发到处理集群阵列212的处理集群之前处理集群阵列212被正确配置并且处于有效状态。在一个实施例中，调度器210经由在微控制器上执行的固件逻辑来实现。微控制器实现的调度器210可配置为以粗粒度和细粒度执行复杂的调度和工作分发操作，以实现在处理阵列212上执行的线程的快速抢占(preemption)和上下文切换。在一个实施例中，主机软件可以证明用于经由多个图形处理门铃之一在处理阵列212上调度的工作负载。然后，工作负载可以通过调度器微控制器内的调度器210逻辑跨处理阵列212被自动地分发。
处理集群阵列212可以包括多达“N”个处理集群(例如，集群214A、集群214B到集群214N)。处理集群阵列212中的每个集群214A-214N可以执行大量并发线程。调度器210可以使用各种调度和/或工作分发算法来将工作分配给处理集群阵列212的集群214A-214N，所述调度和/或工作分发算法可以取决于针对每种类型的程序或计算产生的工作负载而变化。调度可以通过调度器210来动态地处理，或者可以在对被配置为通过处理集群阵列212执行的程序逻辑的编译期间部分地通过编译器逻辑辅助。在一个实施例中，处理集群阵列212的不同集群214A-214N可以被分配以用于处理不同类型的程序或用于执行不同类型的计算。
处理集群阵列212可以被配置为执行各种类型的并行处理操作。在一个实施例中，处理集群阵列212被配置为执行通用并行计算操作。例如，处理集群阵列212可以包括用于执行处理任务的逻辑，所述处理任务包括对视频和/或音频数据的滤波、执行建模操作(包括物理操作)以及执行数据变换。
在一个实施例中，处理集群阵列212被配置为执行并行图形处理操作。在其中并行处理器200被配置为执行图形处理操作的实施例中，处理集群阵列212可以包括用于支持执行这样的图形处理操作的附加逻辑，包括但不限于用于执行纹理操作的纹理采样逻辑，以及曲面细分逻辑和其他顶点处理逻辑。另外，处理集群阵列212可以被配置为执行与图形处理相关的着色器程序，例如但不限于顶点着色器、曲面细分着色器、几何着色器和像素着色器。并行处理单元202可以经由I/O单元204从系统存储器传输数据以进行处理。在处理期间，所传输的数据可以在处理期间被存储到片上存储器(例如，并行处理器存储器222)，然后写回到系统存储器。
在一个实施例中，当并行处理单元202用于执行图形处理时，调度器210可以被配置为将处理工作负载划分成近似相等大小的任务，以更好地使得图形处理操作被分发到处理集群阵列212的多个集群214A-214N。在一些实施例中，处理集群阵列212的部分可以被配置为执行不同类型的处理。例如，第一部分可以被配置为执行顶点着色和拓扑结构生成，第二部分可以被配置为执行曲面细分和几何着色，并且第三部分可以被配置为执行像素着色或其他屏幕空间操作，以产生渲染图像以用于显示。通过集群214A-214N中的一个或多个集群产生的中间数据可以被存储在缓冲器中，以允许中间数据在集群214A-214N之间被发送以进行进一步处理。
在操作期间，处理集群阵列212可以接收要经由调度器210执行的处理任务，所述调度器210从前端208接收定义处理任务的命令。对于图形处理操作，处理任务可以包括要处理的数据的索引，所述要处理的数据例如表面(补丁)数据、原始数据、顶点数据和/或像素数据，以及定义如何处理数据(例如，要执行什么程序)的状态参数和命令。调度器210可以被配置为获取与任务相对应的索引，或者可以从前端208接收索引。前端208可以被配置为确保在通过传入命令缓冲器(例如，批量缓冲器(batch-buffer)、推送缓冲器等)指定的工作负载被发起之前处理集群阵列212被配置为有效状态。
并行处理单元202的一个或多个实例中的每个实例都可以与并行处理器存储器222耦合。并行处理器存储器222可以经由存储器交叉开关216来访问，所述存储器交叉开关216可以从处理集群阵列212以及I/O单元204接收存储器请求。存储器交叉开关216可以经由存储器接口218访问并行处理器存储器222。存储器接口218可以包括多个分区单元(例如，分区单元220A、分区单元220B到分区单元220N)，所述多个分区单元均可以耦合到并行处理器存储器222的一部分(例如，存储器单元)。在一个实施方式中，分区单元220A-220N的数量被配置为等于存储器单元的数量，以使得第一分区单元220A具有对应的第一存储器单元224A，第二分区单元220B具有对应的存储器单元224B，并且第N分区单元220N具有对应的第N存储器单元224N。在其他实施例中，分区单元220A-220N的数量可以不等于存储器设备的数量。
在各种实施例中，存储器单元224A-224N可以包括各种类型的存储器设备，包括动态随机存取存储器(DRAM)或图形随机存取存储器，例如同步图形随机存取存储器(SGRAM)，包括图形双倍数据速率(GDDR)存储器。在一个实施例中，存储器单元224A-224N还可以包括3D堆叠存储器，包括但不限于高带宽存储器(HBM)。本领域技术人员将领会，存储器单元224A-224N的具体实施方式可以变化，并且可以从各种传统设计之一中选择。可以跨存储器单元224A-224N存储诸如帧缓冲器或纹理映射(texture map)之类的渲染目标，以允许分区单元220A-220N并行地写入每个渲染目标的部分以高效地使用并行处理器存储器222的可用带宽。在实施例中，可以排除并行处理器存储器222的本地实例，以利于结合本地高速缓冲存储器利用系统存储器的统一存储器设计。
在一个实施例中，处理集群阵列212的集群214A-214N中的任何一个集群都可以处理将被写入到并行处理器存储器222内的任何存储器单元224A-224N的数据。存储器交叉开关216可以被配置为将每个集群214A-214N的输出传输到任何分区单元220A-220N或传输到另一集群214A-214N，其可以对输出执行附加的处理操作。每个集群214A-214N可以通过存储器交叉开关216与存储器接口218通信，以从各种外部存储器设备读取或写入其中。在一个实施例中，存储器交叉开关216具有到存储器接口218的连接以与I/O单元204通信，以及到并行处理器存储器222的本地实例的连接，以使得不同的处理集群214A-214N内的处理单元能够与不在并行处理单元202本地的系统存储器或其它存储器进行通信。在一个实施例中，存储器交叉开关216可以使用虚拟通道来分离集群214A-214N与分区单元220A-220N之间的业务流。
虽然在并行处理器200内示出了并行处理单元202的单个实例，但是可以包括并行处理单元202的任何数量的实例。例如，可以在单个附加卡上提供并行处理单元202的多个实例，或者可以互连多个附加卡。即使不同的实例具有不同数量的处理核心、不同量的本地并行处理器存储器和/或其他配置差异，并行处理单元202的不同实例也可以被配置为互操作。例如，并且在一个实施例中，并行处理单元202的一些实例可以包括相对于其他实例更高精度的浮点单元。包含并行处理单元202或并行处理器200的一个或多个实例的系统可以以各种配置和外形规格(form factor)实现，包括但不限于桌上型、膝上型或手持式个人计算机、服务器、工作站、游戏控制台和/或嵌入式系统。
图2B是根据示例性实施例的分区单元220的框图。在一个实施例中，分区单元220是图2A的分区单元220A-220N之一的实例。如图所示，分区单元220包括L2高速缓存221、帧缓冲器接口225和ROP 226(光栅操作单元)。L2高速缓存221是读/写高速缓存，其被配置为执行从存储器交叉开关216和ROP 226接收的加载和存储操作。读取未命中和紧急写回请求通过L2高速缓存221输出到帧缓冲器接口225以进行处理。还可以经由帧缓冲器接口225将更新发送到帧缓冲器以进行处理。在一个实施例中，帧缓冲器接口225与并行处理器存储器中的存储器单元之一接合，例如图2A的存储器单元224A-224N(例如，在并行处理器存储器222内)。
在图形应用中，ROP 226是执行光栅操作(例如，模版(stencil)、z测试、混合等)的处理单元。然后，ROP 226输出被存储在图形存储器中的经处理的图形数据。在一些实施例中，ROP 226包括压缩逻辑，以用于压缩被写入到存储器的深度或颜色数据，并且解压缩从存储器读取的深度或颜色数据。压缩逻辑可以是利用多个压缩算法中的一个或多个压缩算法的无损压缩逻辑。通过ROP 226执行的压缩类型可以基于要压缩的数据的统计特性而变化。例如，在一个实施例中，基于每个图块(tile)对深度和颜色数据执行增量颜色压缩。
在一些实施例中，ROP 226被包括在每个处理集群(例如，图2A的集群214A-214N)内，而不是在分区单元220内。在这样的实施例中，针对像素数据的读取和写入请求通过存储器交叉开关216被发送，而不是像素片段数据。经处理的图形数据可以显示在显示设备上，例如图1的一个或多个显示设备110之一，其被路由以供处理器102进一步处理，或者被路由以供图2A的并行处理器200内的处理实体之一进一步处理。
图2C是根据示例性实施例的并行处理单元内的处理集群214的框图。在一个实施例中，处理集群是图2A的处理集群214A-214N之一的实例。处理集群214可以被配置为并行执行多个线程，其中，术语“线程”指的是在特定输入数据集上执行的特定程序的实例。在一些实施例中，单指令多数据(SIMD)指令发布技术用于支持大量线程的并行执行，而不提供多个独立指令单元。在其他实施例中，使用公共指令单元，单指令多线程(SIMT)技术用于支持大量通常同步的线程的并行执行，所述公共指令单元被配置为向处理集群中的每个处理集群内的一组处理引擎发出指令。与SIMD执行机制(其中，所有处理引擎通常执行相同的指令)不同，SIMT执行允许不同的线程更容易地遵循通过给定的线程程序的不同的执行路径。本领域技术人员将理解，SIMD处理机制代表SIMT处理机制的功能子集。
可以经由流水线管理器232来控制处理集群214的操作，所述流水线管理器232将处理任务分发给SIMT并行处理器。流水线管理器232从图2A的调度器210接收指令并且管理经由图形多处理器234和/或纹理单元236对那些指令的执行。所示图形多处理器234是SIMT并行处理器的示例性实例。然而，不同架构的各种类型的SIMT并行处理器可以被包括处理集群214内。图形多处理器234的一个或多个实例可以被包括在处理集群214内。图形多处理器234可以处理数据，并且数据交叉开关240可以用于将经处理的数据分发到多个可能目的地之一，包括其他着色器单元。流水线管理器232可以通过针对要经由数据交叉开关240分发的经处理的数据指定目的地来促进经处理的数据的分发。
处理集群214内的每个图形多处理器234可以包括相同的一组功能执行逻辑(例如，算术逻辑单元、加载-存储单元等)。功能执行逻辑可以以流水线方式配置，在所述流水线方式中可以在先前指令完成之前发出新指令。功能执行逻辑支持各种操作，包括整数和浮点算术、比较运算、布尔运算、比特移位和各种代数函数的计算。在一个实施例中，可以利用相同的功能单元硬件来执行不同的操作，并且可以存在功能单元的任何组合。
被发送到处理集群214的指令构成线程。跨该组并行处理引擎执行的一组线程是线程组。线程组对不同的输入数据执行相同的程序。线程组内的每个线程可以被指派给图形多处理器234内的不同处理引擎。线程组可以包括比图形多处理器234内的处理引擎的数量少的线程。当线程组包括比处理引擎的数量少的线程时，处理引擎中的一个或多个处理引擎在该线程组正被处理的周期期间可以是空闲的。线程组还可以包括比图形多处理器234内的处理引擎的数量多的线程。当线程组包括比图形多处理器234内的处理引擎的数量多的线程时，可以在连续的时钟周期上执行处理。在一个实施例中，可以在图形多处理器234上并发地执行多个线程组。
在一个实施例中，图形多处理器234包括内部高速缓冲存储器以用于执行加载和存储操作。在一个实施例中，图形多处理器234可以放弃内部高速缓存并且使用处理集群214内的高速缓冲存储器(例如，L1高速缓存308)。每个图形多处理器234还具有对分区单元(例如，图2A的分区单元220A-220N)内的L2高速缓存的访问权限，所述分区单元在所有处理集群214之间共享并且可以用于在线程之间传输数据。图形多处理器234还可以访问片外全局存储器，其可以包括本地并行处理器存储器和/或系统存储器中的一个或多个。并行处理单元202外部的任何存储器可以用作全局存储器。其中处理集群214包括图形多处理器234的多个实例的实施例可以共享可以被存储在L1高速缓存308中的公共指令和数据。
每个处理集群214可以包括MMU 245(存储器管理单元)，其被配置为将虚拟地址映射到物理地址中。在其他实施例中，MMU 245的一个或多个实例可以驻留在图2的存储器接口218内。MMU 245包括一组页表条目(PTE)，其用于将虚拟地址映射到分片(更多地谈论分片)的物理地址和可选的高速缓存行索引。MMU 245可以包括可以驻留在图形多处理器234或L1高速缓存或处理集群214内的地址转换后备缓冲器(TLB)或高速缓存。处理物理地址以分发表面数据访问局部性以允许分区单元之间的有效请求交错。高速缓存行索引可以用于确定针对高速缓存行的请求是命中还是未命中。
在图形和计算应用中，处理集群214可以被配置为使得每个图形多处理器234耦合到纹理单元236，以用于执行纹理映射操作，例如确定纹理样本位置，读取纹理数据，并且对纹理数据进行滤波。纹理数据从内部纹理L1高速缓存(未示出)读取或在一些实施例中从图形多处理器234内的L1高速缓存读取，并且根据需要从L2高速缓存、本地并行处理器存储器、或系统存储器取出。每个图形多处理器234将经处理的任务输出到数据交叉开关240，以将经处理的任务提供给另一处理集群214以进一步处理或者将经处理的任务经由存储器交叉开关216存储在L2高速缓存、本地并行处理器存储器、系统存储器中。preROP 242(预栅格操作单元)被配置为从图形多处理器234接收数据，将数据引导到ROP单元，所述ROP单元可以与如本文所述的分区单元(例如，图2的分区单元220A-220N)一起定位。preROP 242单元可以针对颜色混合执行优化，组织像素颜色数据，并且执行地址转换。
应当领会，本文描述的核心架构是说明性的，并且变型和修改是可能的。任何数量的处理单元(例如，图形多处理器234、纹理单元236、preROP242等)可以被包括在处理集群214内。此外，虽然仅示出了一个处理集群214，但是如本文所述的并行处理单元可以包括处理集群214的任何数量的实例。在一个实施例中，每个处理集群214可以被配置为使用单独且不同的处理单元、L1高速缓存等来独立于其他处理集群214进行操作。
图2D示出了根据一个示例性实施例的图形多处理器234。在这样的实施例中，图形多处理器234与处理集群214的流水线管理器232耦合。图形多处理器234具有执行流水线，其包括但不限于指令高速缓存252、指令单元254、地址映射单元256、寄存器文件258、一个或多个通用图形处理单元(GPGPU)核心262、以及一个或多个加载/存储单元266。GPGPU核心262和加载/存储单元266经由存储器和高速缓存互连268与高速缓冲存储器272和共享存储器270耦合。
在一个实施例中，指令高速缓存252从流水线管理器232接收要执行的指令流。指令被缓存在指令高速缓存252中并被分派以供指令单元254执行。指令单元254可以将指令分派为线程组(例如，warp)，其中，线程组的每个线程被指派给GPGPU核心262内的不同执行单元。指令可以通过指定统一地址空间内的地址来访问本地、共享或全局地址空间中的任何一个。地址映射单元256可以用于将统一地址空间中的地址转换成可以通过加载/存储单元266访问的不同的存储器地址。
寄存器文件258为图形多处理器324的功能单元提供一组寄存器。寄存器文件258为连接到图形多处理器324的功能单元(例如，GPGPU核心262、加载/存储单元266)的数据路径的操作数提供临时存储。在一个实施例中，寄存器文件258在功能单元中的每个功能单元之间被划分，以使得每个功能单元都被分配寄存器文件258的专用部分。在一个实施例中，寄存器文件258在通过图形多处理器324执行的不同warp之间被划分。
GPGPU核心262均可以包括用于执行图形多处理器324的指令的浮点单元(FPU)和/或整数算术逻辑单元(ALU)。根据实施例，GPGPU核心262在架构上可以类似或者可以在架构上不同。例如，并且在一个实施例中，GPGPU核心262的第一部分包括单精度FPU和整数ALU，而GPGPU核心的第二部分包括双精度FPU。在一个实施例中，FPU可以实现用于浮点算术的IEEE 754-2008标准或实现可变精度浮点算术。图形多处理器324可以附加地包括一个或多个固定功能或特殊功能单元，以执行诸如复制矩形或像素混合操作之类的特定功能。在一个实施例中，GPGPU核心中的一个或多个GPGPU核心还可以包括固定或特殊功能逻辑。
在一个实施例中，GPGPU核心262包括能够对多组数据执行单个指令的SIMD逻辑。在一个实施例中，GPGPU核心262可以物理地执行SIMD4、SIMD8和SIMD16指令并且逻辑地执行SIMD1、SIMD2和SIMD32指令。用于GPGPU核心的SIMD指令可以在编译时通过着色器编译器来生成，或者在执行针对单程序多数据(SPMD)或SIMT架构编写和编译的程序时自动生成。针对SIMT执行模型配置的程序的多个线程可以经由单个SIMD指令执行。例如，并且在一个实施例中，执行相同或类似操作的八个SIMT线程可以经由单个SIMD8逻辑单元并行执行。
存储器和高速缓存互连268是互连网络，其将图形多处理器324的功能单元中的每个功能单元连接到寄存器文件258和共享存储器270。在一个实施例中，存储器和高速缓存互连268是允许加载/存储单元266实现共享存储器270和寄存器文件258之间的加载和存储操作的交叉开关互连。寄存器文件258可以以与GPGPU核心262相同的频率操作，从而在GPGPU核心262和寄存器文件258之间的数据传输的延时非常低。共享存储器270可以用于实现在图形多处理器234内的功能单元上执行的线程之间的通信。高速缓冲存储器272可以用作例如数据高速缓存，以对在功能单元和纹理单元236之间传送的纹理数据进行缓存。共享存储器270还可以用作被程序管理的高速缓存。除了被存储在高速缓冲存储器272内的自动高速缓存的数据之外，在GPGPU核心262上执行的线程还可以编程地将数据存储在共享存储器内。
图3A-3B示出了根据示例性实施例的附加图形多处理器。所示的图形多处理器325、350是图2C-2D的图形多处理器234的变型。所示的图形多处理器325、350可以被配置为能够同时执行大量执行线程的流式多处理器(SM)。
图3A示出了根据附加的示例性实施例的图形多处理器325。图形多处理器325包括相对于图2C-2D的图形多处理器234的执行资源单元的多个附加实例。例如，图形多处理器325可以包括指令单元332A-332B、寄存器文件334A-334B和纹理单元344A-344B的多个实例。图形多处理器325还包括多组图形或计算执行单元(例如，GPGPU核心336A-336B、GPGPU核心337A-337B、GPGPU核心338A-338B)和多组加载/存储单元340A-340B。在一个实施例中，执行资源单元具有公共指令高速缓存330、纹理和/或数据高速缓冲存储器342、以及共享存储器346。
各种组件可以经由互连结构327进行通信。在一个实施例中，互连结构327包括一个或多个交叉开关，以实现图形多处理器325的各种组件之间的通信。在一个实施例中，互连结构327是单独的高速网络结构层，图形多处理器325的每个组件被堆叠在其上。图形多处理器325的组件经由互连结构327与远程组件通信。例如，GPGPU核心336A-336B、337A-337B和3378A-338B均可以经由互连结构327与共享存储器346通信。互连结构327可以仲裁图形多处理器325内的通信，以确保组件之间的公平带宽分配。
图3B示出了根据附加的示例性实施例的图形多处理器350。图形处理器包括多组执行资源356A-356D，其中，每组执行资源包括多个指令单元、寄存器文件、GPGPU核心和加载存储单元，如图2D和图3A所示。执行资源356A-356D可以与纹理单元360A-360D协作用于纹理操作，同时共享指令高速缓存354和共享存储器362。在一个实施例中，执行资源356A-356D可以共享指令高速缓存354和共享存储器362，以及纹理和/或数据高速缓冲存储器358A-358B的多个实例。各种组件可以经由与图3A的互连结构327类似的互连结构352进行通信。
本领域技术人员将理解，图1、2A-2D和3A-3B中描述的架构是描述性的而非限制当前实施例的范围，所述当前实施例是示例性的。因此，在不脱离本文描述的实施例的范围的情况下，本文描述的技术可以在任何适当配置的处理单元上实现，包括但不限于一个或多个移动应用处理器、一个或多个桌上型或服务器中央处理单元(CPU)(包括多核CPU)、一个或多个并行处理单元(例如，图2的并行处理单元202)以及一个或多个图形处理器或专用处理单元。
在一些实施例中，如本文所述的并行处理器或GPGPU通信地耦合到主机/处理器核心以加速图形操作、机器学习操作、模式分析操作、以及各种通用GPU(GPGPU)功能。GPU可以通过总线或其他互连(例如，诸如PCIe或NVLink之类的高速互连)通信地耦合到主处理器/核心。在其他实施例中，GPU可以集成在与核心相同的封装或芯片上，并且通过内部(即，封装或芯片内部的)处理器总线/互连通信地耦合到核心。无论GPU连接的方式如何，处理器核心都可以以被包含在工作描述符中的命令/指令序列的形式将工作分配给GPU。然后，GPU使用专用电路/逻辑来高效地处理这些命令/指令。
用于GPU到主处理器互连的技术
图4A示出了示例性架构，其中，多个GPU 410-413通过高速链路440-443(例如，总线、点对点互连等)通信地耦合到多个多核处理器405-406。在一个实施例中，取决于实施方式，高速链路440-443支持4GB/s、30GB/s、80GB/s或更高的通信吞吐量。可以使用各种互连协议，包括但不限于PCIe4.0或5.0和NVLink 2.0。然而，本发明的基本原理不限于任何特定的通信协议或吞吐量。
另外，在一个实施例中，GPU 410-413中的两个或更多个通过高速链路444-445互连，所述高速链路444-445可以使用与用于高速链路440-443的协议/链路相同或不同的协议/链路来实现。类似地，多核处理器405-406中的两个或更多个可以通过高速链路433连接，所述高速链路433可以是以20GB/s、30GB/s、120GB/s或更高的速度操作的对称多处理器(SMP)总线。替代地，图4A所示的各种系统组件之间的所有通信可以使用相同的协议/链路(例如，通过公共互连结构)来完成。然而，如提到的，本发明的基本原理不限于任何特定类型的互连技术。
在一个实施例中，每个多核处理器405-406分别经由存储器互连430-431通信地耦合到处理器存储器401-402，并且每个GPU 410-413通过GPU存储器互连450-453通信地耦合到GPU存储器420-423。存储器互连430-431和450-453可以利用相同或不同的存储器访问技术。作为示例而非限制，处理器存储器401-402和GPU存储器420-423可以是易失性存储器，例如动态随机存取存储器(DRAM)(包括堆叠式DRAM)、图形DDRSDRAM(GDDR)(例如，GDDR5、GDDR6)或高带宽存储器(HBM)并且/或者可以是非易失性存储器，例如3D XPoint或Nano-Ram。在一个实施例中，存储器的一些部分可以是易失性存储器，而另一部分可以是非易失性存储器(例如，使用两级存储器(2LM)层级)。
如下所述，尽管各种处理器405-406和GPU 410-413可以分别物理地耦合到特定存储器401-402、420-423，但是可以实现统一的存储器架构，其中，相同的虚拟系统地址空间(也被称为“有效地址”空间)分布在所有各种物理存储器之间。例如，处理器存储器401-402均可以包括64GB的系统存储器地址空间，并且GPU存储器420-423均可以包括32GB的系统存储器地址空间(在该示例中得到总共256GB的可寻址存储器)。
图4B示出了根据一个示例性实施例的多核处理器407与图形加速模块446之间的互连的附加细节。图形加速模块446可以包括集成在线卡上的一个或多个GPU芯片，所述线卡经由高速链路440耦合到处理器407。替代地，图形加速模块446可以集成在与处理器407相同的封装或芯片上。
所示的处理器407包括多个核心460A-460D，每个所述核心具有转换后备缓冲器461A-461D和一个或多个高速缓存462A-462D。核心可以包括用于执行指令和处理数据的各种其他组件，其未被示出以避免模糊本发明的基本原理(所述其他组件例如取指单元、分支预测单元、解码器、执行单元、重新排序缓冲器等)。高速缓存462A-462D可以包括第1级(L1)和第2级(L2)高速缓存。另外，一个或多个共享高速缓存426可以被包括在缓存层级中并且被多组核心460A-460D共享。例如，处理器407的一个实施例包括24个核心，每个所述核心具有其自己的L1高速缓存、12个共享L2高速缓存和12个共享L3高速缓存。在该实施例中，L2和L3高速缓存之一被两个相邻核心共享。处理器407和图形加速器集成模块446与系统存储器441连接，所述系统存储器441可以包括处理器存储器401-402。
经由一致性总线464上的核心间通信，针对被存储在各种高速缓存462A-462D、456和系统存储器441中的数据和指令保持了一致性。例如，每个高速缓存可以具有与之相关联的高速缓存一致性逻辑/电路，以响应于检测到的对特定高速缓存行的读取或写入来通过一致性总线464进行通信。在一个实施方式中，在一致性总线464上实现高速缓存探听协议以探听高速缓存访问。高速缓存探听/一致性技术是本领域技术人员公知的，并且这里将不再详细描述以避免模糊本发明的基本原理。
在一个实施例中，代理电路425将图形加速模块446通信地耦合到一致性总线464，以允许图形加速模块446作为核心的对等体(peer)参与高速缓存一致性协议。具体而言，接口435通过高速链路440(例如，PCIe总线、NVLink等)提供到代理电路425的连接，并且接口437将图形加速模块446连接到链路440。
在一个实施方式中，加速器集成电路436代表图形加速模块446的多个图形处理引擎431、432、N提供高速缓存管理、存储器访问、上下文管理、以及中断管理服务。图形处理引擎431、432、N均可以包括单独的图形处理单元(GPU)。替代地，图形处理引擎431、432、N可以包括GPU内的不同类型的图形处理引擎，例如图形执行单元、媒体处理引擎(例如，视频编码器/解码器)、采样器和blit引擎。换言之，图形加速模块可以是具有多个图形处理引擎431-432、N的GPU，或者图形处理引擎431-432、N可以是集成在公共封装、线卡或芯片上的个体GPU。
在一个实施例中，加速器集成电路436包括用于执行各种存储器管理功能的存储器管理单元(MMU)439，所述存储器管理功能例如虚拟到物理存储器转换(也称为有效到实际存储器转换)以及用于访问系统存储器441的存储器访问协议。MMU 439还可以包括用于对虚拟/有效到物理/实际地址转换进行缓存的转换后备缓冲器(TLB)(未示出)。在一个实施方式中，高速缓存438存储命令和数据，以供图形处理引擎431-432、N高效访问。在一个实施例中，被存储在高速缓存438和图形存储器433-434、N中的数据与核心高速缓存462A-462D、456和系统存储器411保持一致。如上所述，这可以经由代理电路425实现，所述代理电路425代表高速缓存438和存储器433-434、N参与高速缓存一致性机制(例如，发送与处理器高速缓存462A-462D、456上的高速缓存行的对高速缓存438的修改/访问相关的更新以及从高速缓存438接收更新)。
一组寄存器445存储用于通过图形处理引擎431-432、N执行的线程的上下文数据，并且上下文管理电路448管理线程上下文。例如，上下文管理电路448可以执行保存和恢复操作以在上下文切换(例如，其中，保存第一线程并且存储第二线程，以使得第二线程可以通过图形处理引擎来执行)期间保存和恢复各种线程的上下文。例如，在上下文切换时，上下文管理电路448可以将当前寄存器值存储到存储器中的指定区域(例如，通过上下文指针标识)。然后，在返回上下文时，上下文管理电路448可以恢复寄存器值。在一个实施例中，中断管理电路447接收并处理从系统设备接收的中断。
在一个实施方式中，来自图形处理引擎431的虚拟/有效地址通过MMU439转换为系统存储器411中的实际/物理地址。加速器集成电路436的一个实施例支持多个(例如，4个、8个、16个)图形加速器模块446和/或其他加速器设备。图形加速器模块446可以专用于在处理器407上执行的单个应用，或者可以在多个应用之间被共享。在一个实施例中，呈现了虚拟化图形执行环境，其中，图形处理引擎431-432、N的资源与多个应用或虚拟机(VM)共享。资源可以被细分成“片(slice)”，其基于与VM和/或应用相关联的处理要求和优先级来被分配给不同的VM和/或应用。
因此，加速器集成电路充当用于图形加速模块446的系统的桥接器，并且提供地址转换和系统存储器高速缓存服务。此外，加速器集成电路436可以为主处理器提供虚拟化设施，以管理图形处理引擎的虚拟化、中断、以及存储器管理。
因为图形处理引擎431-432、N的硬件资源被明确地映射到主处理器407看到的实际地址空间，所以任何主处理器都可以使用有效地址值来直接寻址这些资源。在一个实施例中，加速器集成电路436的一个功能是图形处理引擎431-432、N的物理分离，以使得它们对于系统看起来是独立的单元。
如提到的，在所示实施例中，一个或多个图形存储器433-434、M分别耦合到图形处理引擎431-432、N中的每个图形处理引擎。图形存储器433-434、M存储通过每个图形处理引擎431-432、N中的每个图形处理引擎来处理的指令和数据。图形存储器433-434、M可以是易失性存储器，例如DRAM(包括堆叠式DRAM)、GDDR存储器(例如，GDDR5、GDDR6)或HBM，并且/或者可以是非易失性存储器，例如3D XPoint或Nano-Ram。
在一个实施例中，为了减少链路440上的数据流量，使用偏置技术来确保被存储在图形存储器433-434、M中的数据是图形处理引擎431-432、N最频繁使用并且优选地核心460A-460D不使用(至少不频繁)的数据。类似地，偏置机制尝试将核心(并且优选地不是图形处理引擎431-432、N)所需的数据保持在核心的高速缓存462A-462D、456和系统存储器411内。
图4C示出了另一示例性实施例，其中，加速器集成电路436被集成在处理器407内。在该实施例中，图形处理引擎431-432、N经接口437和接口435(再次地，其可以利用任何形式的总线或接口协议)直接通过高速链路440与加速器集成电路436通信。加速器集成电路436可以执行与关于图4B描述的操作相同的操作，但是考虑到其靠近一致性总线462和高速缓存462A-462D、426而潜在地具有较高的吞吐量。
一个实施例支持不同的编程模型，包括专用过程编程模型(无图形加速模块虚拟化)和共享编程模型(具有虚拟化)。后者可以包括通过加速器集成电路436控制的编程模型和通过图形加速模块446控制的编程模型。
在专用过程模型的一个实施例中，图形处理引擎431-432、N专用于单个操作系统下的单个应用或进程。单个应用可以将其他应用请求传送(funnel)到图形引擎431-432、N，以在VM/分区内提供虚拟化。
在专用过程编程模型中，图形处理引擎431-432、N可以被多个VM/应用分区共享。共享模型需要系统管理程序来虚拟化图形处理引擎431-432、N，以允许每个操作系统的访问。对于没有管理程序的单分区系统，图形处理引擎431-432、N被操作系统拥有。在两种情况下，操作系统可以虚拟化图形处理引擎431-432、N，以提供对每个进程或应用的访问。
对于共享编程模型，图形加速模块446或个体的图形处理引擎431-432、N使用进程句柄来选择进程元素。在一个实施例中，进程元素被存储在系统存储器411中，并且可使用本文所述的有效地址到实际地址转换技术来寻址。进程句柄可以是在向图形处理引擎431-432、N注册其上下文时(即，调用系统软件来将进程元素添加到进程元素链表)时被提供给主进程(hostprocess)的实施方式特定的值。进程句柄的低16比特可以是进程元素链表中的进程元素的偏移量。
图4D示出了示例性加速器集成片490。如本文使用的，“片”包括加速器集成电路436的处理资源的指定部分。系统存储器411内的应用有效地址空间482存储进程元素483。在一个实施例中，响应于来自在处理器407上执行的应用480的GPU调用481而存储进程元素483。进程元素483包含对应应用480的进程状态。被包含在进程元素483中的工作描述符(WD)484可以是应用所请求的单个作业(job)，或者可以包含指向作业队列的指针。在后一种情况下，WD 484是指向应用地址空间482中的作业请求队列的指针。
图形加速模块446和/或个体图形处理引擎431-432、N可以被系统中的全部或部分进程共享。本发明的实施例包括用于建立进程状态并且将WD484发送到图形加速模块446以在虚拟化环境中启动作业的基础设施。
在一个实施方式中，专用过程编程模型是实施方式特定的。在该模型中，单个进程拥有图形加速模块446或个体的图形处理引擎431。因为图形加速模块446被单个进程拥有，所以在图形加速模块446被指派时，管理程序针对拥有分区(owning partition)初始化加速器集成电路436并且操作系统针对拥有进程(owning process)初始化加速器集成电路436。
在操作中，加速器集成片490中的WD获取单元491获取下一WD 484，其包括对要通过图形加速模块446的图形处理引擎之一完成的工作的指示。来自WD 484的数据可以被存储在寄存器445中并通过MMU 439、中断管理电路447和/或上下文管理电路446使用，如图所示。例如，MMU 439的一个实施例包括用于访问OS虚拟地址空间485内的分段/页表486的分段/页步行电路(segment/page walk circuitry)。中断管理电路447可以处理从图形加速模块446接收的中断事件492。当执行图形操作时，通过图形处理引擎431-432、N生成的有效地址493通过MMU 439来转换为实际地址。
在一个实施例中，对于每个图形处理引擎431-432、N和/或图形加速模块446，相同组的寄存器445被复制，并且可以通过管理程序或操作系统来初始化。这些重复寄存器中的每个寄存器可以被包括在加速器集成片490中。可以通过管理程序来初始化的示例性寄存器在表1中被示出。
表1-管理程序初始化的寄存器
| 1 | 片控制寄存器 |
| 2 | 实际地址(RA)调度的进程区域指针 |
| 3 | 权限掩码覆盖寄存器 |
| 4 | 中断向量表条目偏移 |
| 5 | 中断向量表条目限制 |
| 6 | 状态寄存器 |
| 7 | 逻辑分区ID |
| 8 | 实际地址(RA)管理程序加速器利用率记录指针 |
| 9 | 存储描述寄存器 |
可通过操作系统初始化的示例性寄存器在表2中被示出。
表2-操作系统初始化的寄存器
在一个实施例中，每个WD 484特定于特定图形加速模块446和/或图形处理引擎431-432、N。其包含图形处理引擎431-432、N执行其工作所需的所有信息，或者其可以是指向应用已建立要完成的工作的命令队列的存储器位置的指针。
图4E示出了共享模型的一个示例性实施例的附加细节。该实施例包括管理程序实际地址空间498，其中存储了进程元素列表499。管理程序实际地址空间498可经由管理程序496访问，所述管理程序496针对操作系统495虚拟化图形加速模块引擎。
共享编程模型允许来自系统中的分区的全部或子集的进程的全部或子集使用图形加速模块446。存在两种其中图形加速模块446被多个进程和分区共享的编程模型：时间切片共享和图形导向共享。
在该模型中，系统管理程序496拥有图形加速模块446并且使其功能对于所有操作系统495可用。为了使图形加速模块446支持通过系统管理程序496进行的虚拟化，图形加速模块446可以遵循以下要求：1)应用的作业请求必须是自主的(即，不需要在作业之间维护状态)，或者图形加速模块446必须提供上下文保存和恢复机制。2)图形加速模块446保证应用的作业请求在指定的时间量内完成，包括任何转换错误，或者图形加速模块446提供抢占作业处理的能力。3)当在导向的共享编程模型中操作时，必须保证图形加速模块446在进程之间的公平性。
在一个实施例中，对于共享模型，应用480被要求用图形加速模块446类型、工作描述符(WD)、权限掩码寄存器(AMR)值、以及上下文保存/恢复区域指针(CSRP)来进行操作系统495系统调用。图形加速模块446类型描述了系统调用的目标加速功能。图形加速模块446类型可以是系统特定的值。WD专门针对图形加速模块446被格式化(formatted)，并且可以采用以下的形式：图形加速模块446命令，到用户定义结构的有效地址指针，到命令队列的有效地址指针、或用于描述要通过图形加速模块446完成的工作的任何其他数据结构。在一个实施例中，AMR值是用于当前进程的AMR状态。被传递给操作系统的值与设置AMR的应用类似。如果加速器集成电路436和图形加速模块446实施方式不支持用户权限掩码覆盖寄存器(UAMOR)，则操作系统可以在管理程序调用中传递AMR之前将当前UAMOR值应用于AMR值。管理程序496可以在将AMR置于进程元素483中之前可选地应用当前的权限掩码覆盖寄存器(AMOR)值。在一个实施例中，CSRP是包含应用的地址空间482中的用于图形加速模块446保存和恢复上下文状态的区域的有效地址的寄存器445之一。如果在作业之间不需要保存任何状态或者作业被抢占时，则该指针是可选的。上下文保存/恢复区域可以是固定的系统存储器(pinned system memory)。
在接收到系统调用时，操作系统495可以验证应用480已经注册并且被给予使用图形加速模块446的权限。然后，操作系统495用表3所示的信息来调用管理程序496。
表3-OS到管理程序调用参数
| 1 | 工作描述符(WD) |
| 2 | 权限掩码寄存器(AMR)值(可能被掩码) |
| 3 | 有效地址(EA)上下文保存/恢复区域指针(CSRP) |
| 4 | 处理器ID(PID)和可选的线程ID(TID) |
| 5 | 虚拟地址(VA)加速器利用率记录指针(AURP) |
| 6 | 存储片段表指针(SSTP)的虚拟地址 |
| 7 | 逻辑中断服务编号(LISN) |
在接收到管理程序调用时，管理程序496验证操作系统495已经注册并且被给予使用图形加速模块446的权限。然后，管理程序496将进程元素483放入用于对应的图形加速模块446类型的进程元素链表中。进程元素可以包括表4所示的信息。
表4-进程元素信息
| 1 | 工作描述符(WD) |
| 2 | 权限掩码寄存器(AMR)值(潜在地被掩蔽) |
| 3 | 有效地址(EA)上下文保存/恢复区域指针(CSRP) |
| 4 | 进程ID(PID)和可选的线程ID(TID) |
| 5 | 虚拟地址(VA)加速器利用率记录指针(AURP) |
| 6 | 存储片段表指针(SSTP)的虚拟地址 |
| 7 | 逻辑中断服务编号(LISN) |
| 8 | 中断向量表，其是从管理程序调用参数得到的 |
| 9 | 状态寄存器(SR)值 |
| 10 | 逻辑分区ID(LPID) |
| 11 | 实际地址(RA)管理程序加速器利用率记录指针 |
| 12 | 存储描述符寄存器(SDR) |
在一个实施例中，管理程序初始化多个加速器集成切片490寄存器445。
如图4F所示，本发明的一个示例性实施例采用统一存储器，所述统一存储器可经由用于访问物理处理器存储器401-402和GPU存储器420-423的公共虚拟存储器地址空间寻址。在该实施方式中，在GPU 410-413上执行的操作利用相同的虚拟/有效存储器地址空间来访问处理器存储器401-402，反之亦然，从而简化了可编程性。在一个实施例中，虚拟/有效地址空间的第一部分被分配给处理器存储器401，第二部分被分配给第二处理器存储器402，第三部分被分配给GPU存储器420，等等。从而整个虚拟/有效存储器空间(有时称为有效地址空间)跨处理器存储器401-402和GPU存储器420-423中的每一个分布，以允许任何处理器或GPU用映射到该存储器的虚拟地址来访问任何物理存储器。
在一个实施例中，MMU 439A-439E中的一个或多个MMU内的偏置/一致性管理电路494A-494E确保主处理器(例如，405)和GPU 410-413的高速缓存之间的高速缓存一致性，并且实现指示其中应当存储某些类型数据的物理存储器的偏置技术。虽然在图4F中示出了偏置/一致性管理电路494A-494E的多个实例，但是偏置/一致性电路可以在一个或多个主处理器405的MMU内和/或加速器集成电路436内实现。
一个实施例允许GPU附加存储器(GPU-attached memory)420-423被映射为系统存储器的部分，并且使用共享虚拟存储器(SVM)技术来访问，但是不遭受与完整系统高速缓存一致性相关联的典型性能缺陷。在没有繁重的高速缓存一致性开销的情况下GPU附加存储器420-423作为系统存储器被访问的能力为GPU卸载提供了有益的操作环境。这种安排允许主处理器405软件设置操作数并访问计算结果，而没有传统I/O DMA数据复制的开销。这种传统的复制涉及驱动程序调用、中断和存储器映射I/O(MMIO)访问，其相对于简单的存储器访问都是低效的。同时，在没有高速缓存一致性开销的情况下访问GPU附加存储器420-423的能力对于卸载的计算的执行时间可能是关键的。例如，在具有大量流式写入存储器流量的情况下，高速缓存一致性开销可以显著降低GPU 410-413所看到的有效写入带宽。操作数设置的效率、结果访问的效率、以及GPU计算的效率都在确定GPU卸载的有效性方面发挥作用。
在一个实施方式中，对GPU偏置和主处理器偏置之间的选择通过偏置跟踪器数据结构来驱动。例如，可以使用偏置表，其可以是每GPU附加存储器页面包括1或2比特的页面粒度结构(即，以存储器页面的粒度控制)。在GPU 410-413中具有或不具有偏置高速缓存(例如，用于对偏置表的频繁/最近使用的条目进行缓存)的情况下，偏置表可以在一个或多个GPU附加存储器420-423的被盗存储器范围中实现。替代地，整个偏置表可以被维护于GPU内。
在一个实施方式中，在对GPU存储器的实际访问之前访问与对GPU附加存储器420-423的每次访问相关联的偏置表条目，从而引起以下操作。首先，来自GPU 410-413的在GPU偏置中找到其页面的本地请求被直接转发到对应的GPU存储器420-423。来自GPU的在主机偏置中找到其页面的本地请求被转发到处理器405(例如，通过如上所述的高速链路)。在一个实施例中，来自处理器405的在主处理器偏置中找到所请求的页面的请求像常规存储器读取一样完成请求。替代地，可以将针对GPU偏置页面的请求转发到GPU 410-413。然后，GPU可以将页面转换为主处理器偏置，如果它当前不正在使用该页面的话。
页面的偏置状态可以通过基于软件的机制、硬件辅助的基于软件的机制来改变，或者对于有限的一组情况，可以通过纯基于硬件的机制来改变。
一种用于改变偏置状态的机制采用API调用(例如，OpenCL)，所述API调用转而调用GPU的设备驱动程序，所述驱动程序转而将消息发送到GPU(或将命令描述符入队)，以引导所述GPU改变偏置状态，并且对于一些转换，在主机中执行高速缓存清空操作。高速缓存清空操作对于从主处理器405偏置到GPU偏置的转换是需要的，但对于相反的转换是不需要的。
在一个实施例中，通过临时呈现不可通过主处理器405缓存的GPU偏置页来维持高速缓存一致性。为了访问这些页面，处理器405可以请求从GPU 410访问，所述GPU 410可以或可以不立即授予访问权，这取决于实施方式。因此，为了减少处理器405与GPU 410之间的通信，有利的是确保GPU偏置页面是GPU而不是主处理器405所需的页面，反之亦然。
图形处理流水线
图5示出了根据示例性实施例的图形处理流水线500。在一个实施例中，图形处理器可以实现所示的图形处理流水线500。图形处理器可以被包括在如本文所述的并行处理子系统内，例如图2A的并行处理器200，在一个实施例中，所述并行处理器200是图1的并行处理器112的变型。各种并行处理系统可以经由如本文所述的并行处理单元(例如，图2A的并行处理单元202)的一个或多个实例来实现图形处理流水线500。例如，着色器单元(例如，图2C-2D的图形多处理器234)可以被配置为执行以下各项中的一项或多项的功能：顶点处理单元504、曲面细分控制处理单元508、曲面细分评估处理单元512、几何处理单元516、以及片段/像素处理单元524。数据组装器502、基元组装器506、514、518、曲面细分单元510、光栅化器522、以及光栅操作单元526的功能也可以通过处理集群和对应的分区单元(例如，图2A的分区单元220A-220N)内的其他处理引擎来执行(例如，图2A的处理集群214)。还可以使用用于一个或多个功能的专用处理单元来实现图形处理流水线500。在一个实施例中，图形处理流水线500的一个或多个部分可以通过通用处理器(例如，CPU)内的并行处理逻辑来执行。在一个实施例中，图形处理流水线500的一个或多个部分可以经由存储器接口528访问片上存储器(例如，如图2A中的并行处理器存储器222)，所述存储器接口528可以是图2A的存储器接口218的实例。
在一个实施例中，数据组装器502是针对表面和基元收集顶点数据的处理单元。然后，数据组装器502将包括顶点属性的顶点数据输出到顶点处理单元504。顶点处理单元504是可编程执行单元，其执行顶点着色器程序，以照亮(light)和变换通过顶点着色器程序指定的顶点数据。顶点处理单元504读取被存储在高速缓存、本地或系统存储器中的数据以用于处理顶点数据，并且可以被编程为将顶点数据从基于对象的坐标表示变换为世界空间坐标空间或标准化设备坐标空间。
基元组装器506的第一实例从顶点处理单元50接收顶点属性。基元组装器506根据需要读取存储的顶点属性，并且构造图形基元以供曲面细分控制处理单元508处理。图形基元包括被各种图形处理应用编程接口(API)支持的三角形、线段、点、补丁(patch)等。
曲面细分控制处理单元508将输入顶点视为几何补丁的控制点。控制点从来自补丁的输入表示(例如，补丁的基础)变换为适合于用于通过曲面细分评估处理单元512进行表面评估的表示。曲面细分控制处理单元508还可以针对几何补丁的边计算曲面细分因子。曲面细分因子应用于单个边，并且量化与边相关联的视图依赖的细节级别。曲面细分单元510被配置为接收用于补丁边的曲面细分因子并且将补丁曲面细分成多个几何基元，例如线、三角形或四边形基元，所述多个几何基元被发送到曲面细分评估处理单元512。曲面细分评估处理单元512对细分的补丁的参数化坐标进行操作，以针对与几何基元相关联的每个顶点生成表面表示和顶点属性。
基元组装器514的第二实例从曲面细分评估处理单元512接收顶点属性，根据需要读取存储的顶点属性，并且构造图形基元以供几何处理单元516处理。几何处理单元516是可编程执行单元，其执行几何着色器程序以变换从通过几何着色器程序指定的原始组装器514接收的图形基元。在一个实施例中，几何处理单元516被编程为将图形基元细分成一个或多个新图形基元，并且计算用于光栅化新图形基元的参数。
在一些实施例中，几何处理单元516可以添加或删除几何流中的元素。几何处理单元516将指定新图形基元的参数和顶点输出到基元组装器518。基元组装器518从几何处理单元516接收参数和顶点，并且构造图形基元以供视口缩放、剔除和剪辑(clip)单元520进行处理。几何处理单元516读取被存储在并行处理器存储器或系统存储器中的数据，以用于处理几何数据。视口缩放、剔除和剪辑单元520执行剪辑、剔除和视口缩放，并且将经处理的图形基元输出到光栅化器522。
光栅化器522可以执行深度剔除和其他基于深度的优化。光栅化器522还对新图形基元执行扫描转换以生成片段并且将那些片段和相关联的覆盖数据输出到片段/像素处理单元524。片段/像素处理单元524是可编程执行单元，其被配置为执行片段着色器程序或像素着色器程序。片段/像素处理单元524变换从光栅化器522接收的片段或像素，如片段或像素着色器程序所指定的。例如，片段/像素处理单元524可以被编程为执行包括但不限于纹理映射、着色(shading)、混合、纹理校正和透视校正的操作，以产生被输出到光栅操作单元526的着色的片段或像素。片段/像素处理单元524可以读取被存储在并行处理器存储器或系统存储器中的数据，以便在处理片段数据时使用。片段或像素着色器程序可以被配置为取决于针对处理单元配置的采样率来以样本、像素、图块或其他粒度进行着色。
光栅操作单元526是执行包括但不限于模版、z测试、混合等的光栅操作的处理单元，并且输出像素数据作为经处理的图形数据，其要被存储在图形存储器(例如，图2中的并行处理器存储器222和/或图1中的系统存储器104)中，要在一个或多个显示设备110上被显示，或者用于通过一个或多个处理器102或并行处理器112之一进一步处理。在一些实施例中，光栅操作单元526被配置为对被写入存储器的z或颜色数据进行压缩并且对从存储器读取的z或颜色数据进行解压缩。
机器学习概述
机器学习算法是可以基于一组数据学习的算法。机器学习算法的实施例可以被设计为对数据集内的高级抽象进行建模。例如，图像识别算法可以用于确定给定输入属于若干类别中的哪一个；回归算法可以在给定输入的情况下输出数值；并且模式识别算法可以用于生成经转换的文本或执行文本到语音和/或语音识别。
示例性类型的机器学习算法是神经网络。存在许多类型的神经网络；简单类型的神经网络是前馈网络。前馈网络可以被实现为非循环图，其中，节点以层的形式布置。通常，前馈网络拓扑结构包括通过至少一个隐藏层来分隔的输入层和输出层。隐藏层将输入层所接收的输入变换成对于在输出层中生成输出有用的表示。网络节点经由边完全连接到相邻层中的节点，但每层内的节点之间没有边。在前馈网络的输入层的节点处接收的数据经由激活函数传播(即，“前馈”)到输出层的节点，所述激活函数基于分别与连接各层的每个边相关联的系数(“权重”)来计算网络中每个连续层的节点的状态。取决于通过正被执行的算法表示的特定模型，来自神经网络算法的输出可以采用各种形式。
在机器学习算法可以用于对特定问题进行建模之前，使用训练数据集来训练算法。训练神经网络涉及：选择网络拓扑结构，使用表示正通过网络来建模的问题的训练数据集，以及调整权重直到网络模型针对训练数据集的所有实例表现为具有极小误差。例如，在用于神经网络的监督学习训练过程期间，响应于表示训练数据集中的实例的输入而通过网络产生的输出与该实例的“正确”标记的输出进行比较，计算出表示输出和标记的输出之间的差异的误差信号，并且调整与连接相关联的权重，以在误差信号向后传播通过网络层时使该误差最小化。当根据训练数据集的实例生成的每个输出的误差被最小化时，网络被认为是“经训练的”。
用于训练算法的数据集的质量可以显著影响机器学习算法的准确性。训练过程可能是计算密集的，并且可能需要在传统的通用处理器上花费大量时间。因此，并行处理硬件用于训练许多类型的机器学习算法。这对于优化神经网络的训练特别有用，这是因为在调整神经网络中的系数时执行的计算自然地适合于并行实施方式。特别地，许多机器学习算法和软件应用已经适于利用通用图形处理设备中的并行处理硬件。
图6是机器学习软件堆栈600的概括图。机器学习应用602可以被配置为使用训练数据集来训练神经网络或者使用经训练的深度神经网络来实现机器智能。机器学习应用602可以包括用于神经网络的训练和推理(inference)功能和/或可以用于在部署之前训练神经网络的专用软件。机器学习应用602可以实现任何类型的机器智能，包括但不限于图像识别、映射和本地化(mapping and localization)、自主导航、语音合成、医学成像、或语言翻译。
可以经由机器学习框架604来实现用于机器学习应用602的硬件加速。机器学习框架604可以提供机器学习基元库。机器学习基元是通常通过机器学习算法来执行的基本操作。在没有机器学习框架604的情况下，机器学习算法的开发者将需要创建和优化与机器学习算法相关联的主计算逻辑，然后在开发新的并行处理器时重新优化计算逻辑。相反，机器学习应用可以被配置为使用机器学习框架604所提供的基元来执行必要的计算。示例性基元包括张量卷积、激活函数、以及池化(pooling)，它们是在训练卷积神经网络(CNN)的同时被执行的计算操作。机器学习框架604还可以提供基元以实现通过许多机器学习算法来执行的基本线性代数子程序，例如矩阵和向量运算。
机器学习框架604可以处理从机器学习应用602接收的输入数据并且生成对计算框架606的适当输入。计算框架606可以提取被提供给GPGPU驱动程序608的底层指令以使得机器学习框架604能够利用经由GPGPU硬件610的硬件加速，而不需要机器学习框架604具有对GPGPU硬件610的架构的丰富知识。另外，计算框架606可以跨各种类型和世代的GPGPU硬件610针对机器学习框架604实现硬件加速。
GPGPU机器学习加速
图7示出了根据示例性实施例的高度并行的通用图形处理单元700。在一个实施例中，通用处理单元(GPGPU)700可以被配置为在处理与训练深度神经网络相关联的计算工作负载的类型方面特别高效。另外，GPGPU700可以直接链接到GPGPU的其他实例以创建多GPU集群，以针对特别深度的神经网络改善训练速度。
GPGPU 700包括主机接口702，以实现与主处理器的连接。在一个实施例中，主机接口702是PCI Express接口。但是，主机接口也可以是供应商特定的通信接口或通信结构。GPGPU 700从主处理器接收命令，并且使用全局调度器704将与那些命令相关联的执行线程分发给一组计算集群706A-H。计算集群706A-H共享高速缓冲存储器708。高速缓冲存储器708可以充当用于计算集群706A-H内的高速缓冲存储器的较高级高速缓存。
GPGPU 700包括经由一组存储器控制器712A-B与计算集群706A-H耦合的存储器714A-B。在各种实施例中，存储器714A-B可以包括各种类型的存储器设备，包括动态随机存取存储器(DRAM)或图形随机存取存储器，例如同步图形随机存取存储器(SGRAM)，包括图形双倍数据速率(GDDR)存储器。在一个实施例中，存储器单元224A-N还可以包括3D堆叠的存储器，包括但不限于高带宽存储器(HBM)。
在一个实施例中，每个计算集群706A-H包括一组图形多处理器，例如图4A的图形多处理器400。计算集群的图形多处理器包括多种类型的整数和浮点逻辑单元，它们可以以包括适合于机器学习计算的精度范围执行计算操作。例如，并且在一个实施例中，计算集群706A-H中的每个计算集群中的浮点单元的至少一个子集可以被配置为执行16比特或32比特浮点运算，而浮点单元的不同子集可以被配置为执行64比特浮点运算。
可以将GPGPU 700的多个实例配置为充当计算集群。计算集群用于同步和数据交换的通信机制因实施例而异。在一个实施例中，GPGPU 700的多个实例通过主机接口702进行通信。在一个实施例中，GPGPU 700包括I/O集线器708，其将GPGPU 700与GPU链路710耦合，所述GPU链路710实现到GPGPU的其他实例的直接连接。在一个实施例中，GPU链路710耦合到专用GPU到GPU桥，其实现GPGPU 700的多个实例之间的通信和同步。在一个实施例中，GPU链路710与高速互连耦合以发送和接收去往其他GPGPU或并行处理器的数据。在一个实施例中，GPGPU 700的多个实例位于单独的数据处理系统中，并且经由可经由主机接口702访问的网络设备进行通信。在一个实施例中，作为主机接口702的附加或替代，GPU链路710可以被配置为实现到主处理器的连接。
虽然GPGPU 700的所示配置可以被配置为训练神经网络，但是一个实施例提供了GPGPU 700的替代配置，其可以被配置用于高性能或低功率推理平台内的部署。在推理配置中，GPGPU 700包括相对于训练配置较少的计算集群706A-H。另外，与存储器714A-B相关联的存储器技术可以在推理配置和训练配置之间不同。在一个实施例中，GPGPU 700的推理配置可以支持推理特定的指令。例如，推理配置可以提供对一个或多个8比特整数点积指令的支持，所述指令通常针对部署的神经网络用于推理操作期间。
图8示出了根据示例性实施例的多GPU计算系统800。多GPU计算系统800可以包括经由主机接口交换机804耦合到多个GPGPU 806A-D的处理器802。在一个实施例中，主机接口交换机804是将处理器802耦合到PCI express总线的PCI express交换机设备，处理器802可以通过所述PCIexpress总线与GPGPU 806A-D集进行通信。多个GPGPU 806A-D中的每个GPGPU可以是图7的GPGPU 700的实例。GPGPU 806A-D可以经由一组高速点对点GPU到GPU链路816互连。高速GPU到GPU链路可以经由专用GPU链路(例如，图7中的GPU链接710)连接到GPGPU 806A-D中的每个GPGPU。P2P GPU链路816实现GPGPU 806A-D中的每个GPGPU之间的直接通信，而不需要通过处理器802连接到的主机接口总线进行通信。用指向P2P GPU链路的GPU到GPU流量，主机接口总线保持可用于系统存储器访问或者与多GPU计算系统800的其他实例通信(例如，经由一个或多个网络设备)。虽然在所示实施例中，GPGPU 806A-D经由主机接口交换机804连接到处理器802，但是在一个实施例中，处理器802包括对P2P GPU链路816的直接支持，并且可以直接连接到GPGPU 806A-D。
机器学习神经网络实施方式
通过本文描述的实施例提供的计算架构可以被配置为执行特别适合于训练和部署用于机器学习的神经网络的类型的并行处理。神经网络可以被一般化为具有图形关系的函数网络。如本领域中公知的，存在用于机器学习中的各种类型的神经网络实施方式。一种示例性类型的神经网络是前馈网络，如前所述。
第二示例性类型的神经网络是卷积神经网络(CNN)。CNN是专用前馈神经网络，其用于处理具有已知的网格状拓扑结构的数据，例如图像数据。因此，CNN通常用于计算机视觉和图像识别应用，但是它们也可以用于其他类型的模式识别，例如语音和语言处理。CNN输入层中的节点被组织成一组“滤波器”(受在视网膜中找到的感受域启发的特征检测器)，并且每组滤波器的输出被传播到网络的连续层中的节点。CNN的计算包括将卷积数学运算应用于每个滤波器以产生该滤波器的输出。卷积是通过两个函数执行以产生第三函数的特殊类型的数学运算，所述第三函数是两个原始函数之一的修改版本。在卷积网络术语中，卷积的第一函数可以称为输入，而第二函数可以称为卷积内核。输出可以称为特征图。例如，卷积层的输入可以是定义输入图像的各种颜色分量的多维数据阵列。卷积内核可以是多维参数阵列，其中，参数通过神经网络的训练过程来适应。
递归神经网络(RNN)是一族包括层之间的反馈连接的前馈神经网络。RNN通过跨神经网络的不同部分共享参数数据来实现对顺序数据的建模。用于RNN的架构包括循环。循环表示变量的当前值在未来时间对其自身值的影响，这是因为来自RNN的至少一部分输出数据被用作用于处理序列中的后续输入的反馈。由于语言数据可以被组成的可变本质，该特征使RNN对于语言处理特别有用。
下面描述的附图呈现了示例性前馈、CNN和RNN网络，并且描述了分别训练和部署这些类型的网络中的每个网络的一般过程。应当理解，这些描述对于本文描述的任何特定实施例是示例性的而非限制性的，并且所示的构思可以概括地应用于深度神经网络和机器学习技术。
上述示例性神经网络可以用于执行深度学习。深度学习是使用深度神经网络的机器学习。用于深度学习中的深度神经网络是由多个隐藏层组成的人工神经网络，相对于仅包括单个隐藏层的浅神经网络。更深度的神经网络通常训练起来更为计算密集。然而，网络的附加隐藏层实现多步骤模式识别，其得到相对于浅机器学习技术降低的输出误差。
用于深度学习的深度神经网络通常包括用于执行耦合到后端网络的特征识别的前端网络，所述后端网络表示可以基于被提供给模型的特征表示来执行操作(例如，对象分类、语音识别等)的数学模型。深度学习使得机器学习可以在不需要针对模型执行手工制作的特征工程的情况下被执行。相反，深度神经网络可以基于输入数据内的统计结构或相关性来学习特征。可以将学习的特征提供给可以将检测到的特征映射到输出的数学模型。网络所使用的数学模型通常专用于要执行的特定任务，并且将使用不同的模型来执行不同的任务。
一旦构建了神经网络，就可以将学习模型应用于网络以训练网络执行特定任务。学习模型描述了如何调整模型中的权重以降低网络的输出误差。误差的反向传播是用于训练神经网络的常用方法。输入向量被呈现给网络以进行处理。使用损失函数来将网络的输出与期望的输出进行比较，并且针对输出层中的每个神经元计算误差值。然后向后传播误差值，直到每个神经元都具有相关联的误差值，所述误差值粗略地表示其对原始输出的贡献。然后，网络可以使用诸如随机梯度下降算法之类的算法来从那些误差中学习，以更新神经网络的权重。
图9A-B示出了示例性卷积神经网络。图9A示出了CNN内的各种层。如图9A所示，用于对图像处理进行建模的示例性CNN可以接收描述输入图像的红、绿、以及蓝(RGB)分量的输入902。输入902可以通过多个卷积层(例如，卷积层904、卷积层906)来处理。来自多个卷积层的输出可以可选地通过一组完全连接层908来处理。完全连接层中的神经元具有到前一层中的所有激活的完全连接，如先前针对前馈网络所描述的。来自完全连接层908的输出可以用于从网络生成输出结果。可以使用矩阵乘法而不是卷积来计算完全连接层908内的激活。并非所有CNN实施方式都使用完全连接层906。例如，在一些实施方式中，卷积层906可以针对CNN生成输出。
卷积层稀疏地连接，这不同于在完全连接层908中找到的传统神经网络配置。传统的神经网络层完全连接，以使得每个输出单元与每个输入单元交互。然而，卷积层被稀疏地连接，这是因为域的卷积的输出被输入(而不是域中的每个节点的相应状态值)到后续层的节点，如图所示。与卷积层相关联的内核执行卷积运算，其输出被发送到下一层。在卷积层内执行的维数减少是使得CNN能够缩放以处理大图像的一个方面。
图9B示出了CNN的卷积层内的示例性计算阶段。可以在卷积层914的三个阶段中处理对CNN的卷积层的输入912。这三个阶段可以包括卷积阶段916、检测器阶段918、以及池化阶段920。然后卷积层914可以输出数据到连续的卷积层。网络的最终卷积层可以生成输出特征图数据或者将输入提供给完全连接层，例如以针对CNN的输入生成分类值。
在卷积阶段916中，卷积层914可以并行执行若干个卷积以产生一组线性激活。卷积阶段916可以包括仿射变换，所述仿射变换是可以被指定为线性变换加上平移的任何变换。仿射变换包括旋转、平移、缩放、以及这些变换的组合。卷积阶段计算连接到输入中的特定区域的函数(例如，神经元)的输出，其可以被确定为与神经元相关联的局部区域。神经元计算神经元的权重与神经元连接到的局部输入中的区域之间的点积。来自卷积阶段916的输出定义了一组通过卷积层914的连续阶段来处理的线性激活。
线性激活可以通过检测器阶段918来处理。在检测器阶段918中，每个线性激活通过非线性激活函数来处理。非线性激活函数增加了整个网络的非线性属性，而不影响卷积层的相应域。可以使用若干种类型的非线性激活函数。一种特定类型是整流线性单元(ReLU)，其使用被定义为f(x)＝max(0,x)的激活函数，以使得激活门限为零。
池化阶段920使用池化函数，所述池化函数用附近输出的摘要统计来替换卷积层906的输出。池化函数可以用于将转换不变性引入到神经网络中，以使得对输入的小转换不改变池化的输出(pooled output)。在输入数据中特征的存在比特征的精确位置更重要的场景中，对局部转换的不变性可以是有用的。在池化阶段920期间可以使用各种类型的池化函数，包括最大池化、平均池化、以及l2-范数池化。另外，一些CNN实施方式不包括池化阶段。相反，这样的实施方式替代相对于先前的卷积阶段具有增加的步幅的任何附加卷积阶段。
然后，来自卷积层914的输出可以通过下一层922来处理。下一层922可以是附加卷积层或者是完全连接层908之一。例如，图9A的第一卷积层904可以输出到第二卷积层906，而第二卷积层可以输出到完全连接层908的第一层。
图10示出了示例性的递归神经网络1000。在递归神经网络(RNN)中，网络的先前状态影响网络的当前状态的输出。RNN可以使用各种功能以各种方式构建。RNN的使用通常围绕使用数学模型来基于先前的输入序列预测未来。例如，RNN可以用于执行统计语言建模以在给定先前词序列的情况下预测即将到来的词。可以描述所示的RNN 1000具有接收输入向量的输入层1002、用于实现递归功能的隐藏层1004、用于实现先前状态的‘存储器’的反馈机制1005、以及用于输出结果的输出层1006。RNN 1000基于时间步(time-step)来操作。基于前一时间步经由反馈机制1005来影响给定时间步的RNN的状态。对于给定时间步，隐藏层1004的状态通过先前状态和当前时间步处的输入来限定。第一时间步的初始输入(x1)可以通过隐藏层1004来处理。可以使用在初始输入(x1)的处理期间确定的状态信息通过隐藏层1004来处理第二输入(x2)。给定状态可以计算为st＝f(Uxt+Wst-1)，其中，U和W是参数矩阵。函数f通常是非线性，例如双曲正切函数(Tanh)或整流函数f(x)＝max(0,x)的变型。然而，用于隐藏层1004中的特定数学函数可以取决于RNN 1000的具体实施方式细节而变化。
除了所描述的基本CNN和RNN网络之外，可以启用那些网络的变型。一个示例性RNN变型是长短期记忆(LSTM)RNN。LSTM RNN能够学习对于处理较长语言序列必要的长期依赖性。CNN的变型是卷积深度信念网络(convolutional deep belief network)，其具有类似于CNN的结构并且以类似于深信念网络的方式训练。深度信念网络(DBN)是一种由多层随机的(随机)变量组成的生成神经网络(generative neural network)。可以使用贪婪无监督学习来逐层训练DBN。然后，通过确定神经网络的最佳初始权重集，DBN的学习的权重可以用于提供列预训练神经网络。
图11示出了深度神经网络的示例性训练和部署。一旦已经针对任务构造了给定网络，就使用训练数据集1102来训练神经网络。已经开发了各种训练框架1104来实现训练过程的硬件加速。例如，图6的机器学习框架604可以被配置为训练框架604。训练框架604可以钩入未训练的神经网络1106中，并且使用本文描述的并行处理资源来训练未训练的神经网络以生成经训练的神经网络1108。
为了开始训练过程，可以随机地或通过使用深度信念网络进行预训练来选择初始权重。然后，训练周期以监督或无监督的方式进行。
监督学习是这样的学习方法：其中，训练作为中介操作(mediated operation)来执行，例如当训练数据集1102包括与输入的期望输出配对的输入时，或者在训练数据集包括具有已知输出的输入并且神经网络的输出是手动分等级的情况。网络处理输入并且将得到的输出与一组预期或期望的输出进行比较。然后，误差将通过系统传播回来。训练框架1104可以调整以调整控制未训练神经网络1106的权重。训练框架1104可以提供工具来监视未训练神经网络1106向适合于基于已知输入数据生成正确答案的模型收敛的程度。当网络的权重被调整为细化通过神经网络生成的输出时，训练过程重复发生。训练过程可以继续，直到神经网络达到与经训练的神经网络1108相关联的统计上期望的准确度。然后可以部署经训练的神经网络1108以实现任何数量的机器学习操作。
无监督学习是这样的学习方法：其中，网络尝试使用未标记的数据来训练自己。因此，对于无监督学习，训练数据集1102将包括没有任何相关联的输出数据的输入数据。未经训练的神经网络1106可以学习未标记的输入内的分组(grouping)，并且可以确定个体输入如何与整个数据集相关。无监督训练可以用于生成自组织映射，其是一种能够执行在减少数据维度方面有用的操作的经训练的神经网络1107。无监督训练还可以用于执行异常检测，这允许识别输入数据集中偏离常规数据模式的数据点。
也可以采用有监督和无监督训练的变型。半监督学习是这样的技术：其中，训练数据集1102包括相同分布的标记的数据和未标记的数据的混合。增量学习是监督学习的变型，其中，输入数据被连续用于进一步训练模型。增量学习使得经训练的神经网络1108能够适应新数据1112，而不忘记在初始训练期间灌注在网络内的知识。
无论是监督的还是无监督的，特定深度神经网络的训练过程对于单个计算节点而言可能过于计算密集。可以使用分布式计算节点网络而不是使用单个计算节点来加速训练过程。
图12是示出分布式学习的示例性框图。分布式学习是这样的训练模型：其使用多个分布式计算节点来执行神经网络的监督或无监督训练。分布式计算节点均可以包括一个或多个主处理器以及通用处理节点中的一个或多个通用处理节点，例如图7中的高度并行的通用图形处理单元700。如图所示，分布式学习可以通过模型并行性1202、数据并行性1204、或者模型和数据并行性1204的组合来执行。
在模型并行性1202中，分布式系统中的不同计算节点可以针对单个网络的不同部分执行训练计算。例如，神经网络的每层可以通过分布式系统的不同处理节点来训练。模型并行性的益处包括扩展到特别大的模型的能力。拆分与神经网络的不同层相关联的计算使得能够训练非常大的神经网络，其中，所有层的权重将不适合单个计算节点的存储器。在一些实例中，模型并行性在执行大型神经网络的无监督训练方面特别有用。
在数据并行性1204中，分布式网络的不同节点具有模型的完整实例，并且每个节点接收数据的不同部分。然后组合来自不同节点的结果。虽然数据并行的不同方法是可能的，但数据并行训练方法都需要组合结果并在每个节点之间同步模型参数的技术。用于组合数据的示例性方法包括参数平均和基于更新的数据并行性。参数平均训练训练数据的子集上的每个节点，并且将全局参数(例如，权重、偏差)设置为来自每个节点的参数的平均值。参数平均使用维护参数数据的中央参数服务器。基于更新的数据并行性与参数平均类似，除了不是将参数从节点传输到参数服务器，而是传输模型的更新。另外，可以以分散式方式执行基于更新的数据并行性，在所述分散式方式中更新被压缩并且在节点之间传输。
组合的模型和数据并行性1206可以例如在分布式系统中实现，在所述分布式系统中每个计算节点包括多个GPU。每个节点可以具有模型的完整实例，其中，每个节点内的单独GPU用于训练模型的不同部分。
相对于单个机器上的训练，分布式训练已经增加开销。然而，本文描述的并行处理器和GPGPU均可以实现各种技术以减少分布式训练的开销，包括用于实现高带宽GPU到GPU数据传输和加速的远程数据同步的技术。
示例性机器学习应用
机器学习可以被应用于解决各种技术问题，包括但不限于计算机视觉、自主驾驶和导航、语音识别、以及语言处理。计算机视觉传统上已经是机器学习应用最活跃的研究领域之一。计算机视觉的应用范围从再现人类视觉能力(例如，识别面部)到创建新的视觉能力类别。例如，计算机视觉应用可以被配置为识别来自视频中可见物体中引起的振动的声波。并行处理器加速机器学习使得计算机视觉应用能够使用与以前可行的相比显著更大的训练数据集进行训练，并且使得能够使用低功率并行处理器来部署推理系统。
并行处理器加速机器学习具有自主驾驶应用，包括车道和道路标志识别、避障、导航、以及驾驶控制。加速机器学习技术可以用于基于定义对特定训练输入的适当响应的数据集来训练驾驶模型。本文描述的并行处理器可以实现对用于自主驾驶解决方案的日益复杂的神经网络的快速训练，并且实现在适合于集成到自主驾驶车辆中的移动平台中对低功率推理处理器的部署。
并行处理器加速深度神经网络已经实现用于自动语音识别(ASR)的机器学习方法。ASR包括创建在给定输入声学序列的情况下计算最可能的语言序列的函数。使用深度神经网络的加速机器学习已经使得能够替换先前用于ASR的隐马尔可夫模型(HMM)和高斯混合模型(GMM)。
并行处理器加速机器学习也可以用于加速自然语言处理。自动学习过程可以利用统计推理算法来产生对错误或不熟悉的输入鲁棒的模型。示例性自然语言处理器应用包括人类语言之间的自动机器翻译。
用于机器学习的并行处理平台可以被划分成训练平台和部署平台。训练平台通常高度并行，并且包括优化以加速多GPU单节点训练和多节点多GPU训练。适合于训练的示例性并行处理器包括图700的高度并行的通用图形处理单元700和图800的多GPU计算系统800。相反，部署的机器学习平台通常包括适合用于诸如相机、自主机器人、以及自主车辆之类的产品中的较低功率并行处理器。
图13示出了适用于使用经训练的模型来执行推理的示例性芯片上推理系统(SOC)1300。SOC 1300可以集成处理组件，包括媒体处理器1302、视觉处理器1304、GPGPU 1306、以及多核处理器1308。SOC 1300可以附加地包括可以实现可由每个处理组件访问的共享片上数据池的片上存储器1305。处理组件可以针对低功率操作进行优化，以实现部署到各种机器学习平台，包括自主驾驶车辆和自主机器人。例如，SOC 1300的一个实施方式可以用作用于自主车辆的主控制系统的一部分。在SOC 1300被配置用于自主车辆的情况下，SOC被设计和配置为符合部署管辖区(jurisdiction)的相关功能安全标准。
在操作期间，媒体处理器1302和视觉处理器1304可以协同工作以加速计算机视觉操作。媒体处理器1302可以实现对多个高分辨率(例如，4K、8K)视频流的低延时解码。经解码的视频流可以被写入片上存储器1305中的缓冲器。视觉处理器1304然后可以解析经解码的视频并且对经解码的视频的帧执行初步处理操作，以准备使用经训练的图像识别模型来处理帧。例如，视觉处理器1304可以加速用于对高分辨率视频数据执行图像识别的CNN的卷积运算，而后端模型计算通过GPGPU 1306来执行。
多核处理器1308可以包括控制逻辑，以协助通过媒体处理器1302和视觉处理器1304来执行的数据传输和共享存储器操作的排序和同步。多核处理器1308还可以充当用于执行可以利用GPGPU 1306的推理计算能力的软件应用的应用处理器。例如，导航和驱动逻辑的至少一部分可以在多核处理器1308上执行的软件中被实现。这样的软件可以直接向GPGPU 1306发布计算工作负载，或者计算工作负载可以被发布到多核处理器1308，所述多核处理器1308可以将那些操作的至少一部分卸载到GPGPU 1306。
GPGPU 1306可以包括计算集群，例如高度并行的通用图形处理单元700内的计算集群706A-706H的低功率配置。GPGPU 1306内的计算集群可以支持被专门优化以在经训练的神经网络上执行推理计算的指令。例如，GPGPU 1306可以支持用于执行低精度计算的指令，所述低精度计算例如8比特和4比特整数向量运算。
深度通道相机设备和图像
图14-16示出了用于图像捕获设备的示例性图像捕获系统。在一些实施例中，图像捕获设备是独立设备，例如数码相机。在其他实施例中，图像捕获设备是需要图像捕获能力的另一计算设备的部分或子组件，所述另一计算设备例如具有用于捕获图像的数码相机的便携式或手持式计算设备。在示例性实施例中，图像捕获设备与卷积神经网络(CNN)计算处理集成，所述CNN计算处理可以实时地或与通过图像捕获设备进行的图像捕获和存储时同时或在通过图像捕获设备进行图像捕获和存储时提供CNN数据。因此，本文公开的图像捕获设备可以提供图像和颜色信息二者以及深度机器学习信息，例如使用CNN的特征检测。
图14是具有图像捕获设备1401的图像捕获系统1400的示例性框图，所述图像捕获设备1401具有与用CNN 1406编程的现场可编程门阵列(FPGA)1404集成的颜色传感器阵列1402。图像捕获系统1400包括存储深度通道图像1416的深度通道存储器。图像捕获设备1401的示例可以包括数码相机或任何类型的计算设备，例如具有图像捕获机制的便携式或手持式设备，所述图像捕获机制例如耦合到FPGA1404的颜色传感器阵列1402。
颜色传感器阵列1402可以是任何类型的光传感器、光检测器、CMOS传感器、或具有光传感器阵列的像素阵列，以检测形成通过颜色传感器阵列1402来捕获的彩色图像的光能。替代地，颜色传感器1402可以被配置为检测非彩色图像。在一个实施例中，颜色传感器阵列1402捕获采用红绿蓝(RGB)格式的图像，并且在其他实施例中，颜色传感器阵列捕获采用存储亮度、辉度、以及颜色色度值的颜色空间像素(YUV)格式的图像。这些组件中的每个组件的数据或值形成单独的输出通道，例如颜色通道1408。颜色通道1408的值可以被存储为深度通道存储器1412内的深度通道图像1416中的颜色通道141的图像。
在图14的示例中，颜色传感器阵列1402将其阵列值或数据直接输出到FPGA 1406并且用于颜色通道1408。在一个实施例中，颜色传感器阵列1402将RGB格式的值输出到FPGA1406，或者替代地，输出YUV格式的值到FPGA 1406。虽然未示出，但模数(A/D)转换器将来自颜色传感器阵列1402的输出值转换成数字信号或数据，以用于进一步处理和存储。在一些实施例中，A/D转换器被置于图像捕获设备1401中，以将来自颜色传感器阵列1402的输出转换成数字信号或数据。还可以在FPGA 1404中形成A/D转换器，以将来自颜色传感器阵列1402的值转换成数字数据，以供CNN 1406执行CNN计算。
在一个实施例中，颜色传感器阵列1402的输出是在FPGA 1404中编程的CNN 1406的输入。CNN可以是任何类型的CNN，其中，每层处的任何数量的卷积层和节点可以执行CNN处理，如关于图9A和9B的示例性实施例中所公开的。在其他示例中，可以使用硬连线电路或可编程逻辑阵列(PLA)来代替FPGA 1406，其中，CNN 1406以相同的方式在相应的电路或阵列中编程或硬连线。在其他实施例中，FPGA 1404可以用硬件加速来编程，如图6中关于机器学习应用602、机器学习框架604、以及计算框架工作606所描述的。
CNN 1406的第一层或输入层的节点接收颜色传感器阵列1402的输出。CNN 1406的每层的节点可以被编程为滤波器或特征检测器，以检测所捕的获图像中的特定特征或特征图。每层的特征图数据可以表示CNN通道，其可以作为深度通道图像1416的部分而被存储在深度通道存储器1412中。在该示例中，通过CNN 1406进行的CNN处理与图像捕获设备1401集成。CNN 1406可以实时地、同时地、或在通过颜色传感器阵列1402进行的图像捕获时执行CNN计算，从而提供CNN处理效率。以这种方式，图像捕获设备1401还在CNN通道1410上提供附加CNN信息并且在颜色通道1408上提供颜色信息。
参考图14，深度通道存储器1412存储来自颜色通道1408上的颜色传感器阵列1402的输出以及来自CNN通道1410上的CNN 1406的输出，作为深度通道图像1416的部分。在一个实施例中，深度通道图像1416包括用于颜色通道1414的彩色图像和用于CNN通道1418的CNN图像。用于颜色通道1414的彩色图像可以是RGB图像，并且用于CNN通道1418的图像可以是经滤波的图像或RGB图像的特征图。在一个实施例中，用于颜色通道1414和CNN通道1418的图像被组合并且被存储在深度通道存储器1412中。在其他实施例中，用于颜色通道1414和CNN通道1418的图像被存储在相邻的存储器位置中或者在深度通道存储器中1412连接。
图15示出了使用CNN生成深度通道图像的示例性操作1500的流程图。在一个实施例中，在操作1502处，颜色传感器阵列(例如，图14中的颜色传感器阵列1402或图16中的颜色传感器1602)捕获图像。通过传感器阵列中的多个光传感器、CMOS传感器、或其他类型的光检测器捕获光值来捕获图像。在操作1504处，将从颜色传感器阵列输出的阵列值输入到FPGA(例如，图14中的FPGA 1402或图16中的FPGA单元1604)中编程的CNN。在其他实施例中，所输出的阵列值被输入到针对CNN配置或编程的硬连线电路或可编程逻辑阵列。在操作1508处，用颜色通道数据(例如，来自图14中的CNN通道1410的数据和来自图16中的Conv1至Conv5(1610A-1610E)的数据)来生成深度通道图像。在一个实施例中，深度通道图像被存储在存储器(例如，图14中的深度通道存储器1412和图16中的深度通道存储器1620)中。
图16示出了将RGB和CNN通道数据存储为深度通道图像的部分的示例图。在图16中，示出了具有深度通道相机1600和深度通道存储器1620的示例性系统。深度通道相机1600包括颜色传感器1602和FPGA单元1604。颜色传感器1602包括以阵列布置以捕获图像1603A的颜色数据的多个传感器。图像1603A可以是RGB图像或YUV图像。颜色传感器1602将图像值或数据输出到深度通道存储器1620和FPGA单元1604。
在一个实施例中，FPGA单元1604用标准的非常深度CNN来编程，例如被标记为标准VGG网络1606的视觉几何组(VGG)CNN。在其他实施例中，其他类型的CNN可以在如本文所公开的FPGA单元1604中编程。在该示例中，VGG网络1606被编程为具有被标记为“Conv1”到“Conv5”的五(5)个卷积层。每个卷积层Conv2到Conv5包括数据“池”，其提供附近输出的摘要统计。在其他实施例中，可以使用任何数量的卷积层，包括单个卷积层。每个Conv1到Conv5层执行卷积运算，其提供被标记为“Conv1的数据”到“Conv5的数据”的经滤波的图像或特征图数据。在该前馈CNN网络中，每个卷积层的输出传递到下一层到最终预测层1625。在预测层1625处，可以进行分类1630，例如基于CNN处理和CNN数据来确定图像类型。
深度通道存储器1620存储从图像1603A导出的用于RGB通道1614的图像1603B。Conv1(1610A)到Conv5(1610E)的数据被存储用于CNN通道1618。在该实施例中，每个卷积通道Conv1到Conv5表示具有用于用于CNN通道1618的五个通道的CNN通道。Conv1(1610A)到Conv5(1610E)的数据可以是图像1603A的不同经滤波的图像或特征图，这取决于在每层处执行的卷积处理。在深度通道存储器1620中，用于RGB颜色通道1614和CNN通道的图像被存储在相邻存储器中或者被连接在一起。
用于相机设备的CNN图像格式
图17-18示出了使用用于相机设备的CNN的第一层来存储特征图的示例性系统。可以使用用于提供特征图的单个或第一卷积层来针对相机设备来实现通用卷积内核，以便使用多层CNN所需的更少的数据和计算过程，从而改善相机设备的吞吐量。
图17示出了用于相机设备的图像处理系统1700的示例性示图，所述相机设备具有用于捕获图像的传感器阵列1702。传感器阵列1702使用检测光强度值的多个光电检测器来捕获彩色图像。图像1704可以是RGB或YUV格式的图像。图像1704的输出值被输入到CNN网络1706，其中，单个或第一层1708具有CNN内核1710以执行CNN操作。在一个实施例中，仅实现CNN网络1706的单个或第一层1707。第一层执行通过传感器阵列1702来捕获的彩色图像1704的滤波。可以将CNN内核1710一般化以获得图像1704的一般特征图，以便减少CNN计算处理。CNN的第一层1708的输出在特征图存储器1712中被存储为特征图1714。
在一个实施例中，CNN网络1706通过如图14-16中所述的FPGA来实现。在替代实施例中，CNN网络1706通过数字信号处理器(DSP)或本文公开的处理器和处理单元来实现，其可以直接接收传感器阵列1702的输出。在其他实施例中，第一层1708和CNN网络1706可以通过如图6中关于机器学习应用602、机器学习框架604、以及计算框架工作606所描述的硬件加速来实现。在其他实施例中，第一层1708被实现并集成在与具有传感器阵列1702的图像捕获设备的组件相同芯片组或片上系统(SoC)上。
图18示出了用于使用CNN的第一层来存储特征图的示例性操作1800的流程图。参见图17和18，在一个实施例中，在操作1802处，通过传感器阵列(例如，传感器阵列1702)来捕获图像(例如，图像1704)。在操作1804处，将所捕获的图像的图像数据输出到CNN网络(例如，CNN网络1706)。在一个实施例中，CNN网络在FPGA(例如，图14-16)或硬件加速(例如，图6)中被实现。在操作1806处，对第一层(例如，第一层1708)处的图像数据执行卷积。可以实现通用内核CNN(例如，CNN内核1710)以对第一层处的图像数据执行CNN处理。在操作1808处，输出CNN的第一层所生成的数据。来自CNN的第一层的输出数据被存储在特征图存储器(例如，特征图存储器1712)的特征图(例如，特征图1714)中。
图形系统概述
图19是根据示例性实施例的处理系统1900的框图。在各种实施例中，系统1900包括一个或多个处理器1902和一个或多个图形处理器1908，并且可以是单处理器桌上型系统、多处理器工作站系统、或具有大量处理器1902或处理器核心107的服务器系统。在一个实施例中，系统1900是被包含在片上系统(SoC)集成电路内的处理平台，以用于移动、手持或嵌入式设备。
系统1900的实施例可以包括以下各项或被包含在以下各项内：基于服务器的游戏平台；游戏控制台，包括游戏和媒体控制台、移动游戏控制台、手持游戏控制台、或在线游戏控制台。在一些实施例中，系统1900是移动电话、智能手机、平板计算设备或移动互联网设备。数据处理系统1900还可以包括以下各项、与以下各项耦合、或被集成在以下各项内：可穿戴设备，例如智能手表可穿戴设备、智能眼镜设备、增强现实设备、或虚拟现实设备。在一些实施例中，数据处理系统1900是具有一个或多个处理器1902以及通过一个或多个图形处理器1908生成的图形界面的电视或机顶盒设备。
在一些实施例中，一个或多个处理器1902均包括一个或多个处理器核心1907以处理指令，所述指令在被执行时针对系统和用户软件执行操作。在一些实施例中，一个或多个处理器核心1907中的每个处理核心都被配置为处理特定指令集1909。在一些实施例中，指令集1909可以促进复杂指令集计算(CISC)、精简指令集计算(RISC)、或经由极长指令字(VLIW)的计算。多个处理器核心1907均可以处理不同的指令集1909，其可以包括用于促进对其他指令集的仿真的指令。处理器核心1907还可以包括其他处理设备，例如数字信号处理器(DSP)。
在一些实施例中，处理器1902包括高速缓冲存储器1904。取决于架构，处理器1902可以具有单个内部高速缓存或多级的内部高速缓存。在一些实施例中，高速缓冲存储器在处理器1902的各种组件之间被共享。在一些实施例中，处理器1902还使用外部高速缓存(例如，第3级(L3)高速缓存或最后一级高速缓存(LLC))(未示出)，其可以使用已知的高速缓存一致性技术来在处理器核心1907之间被共享。寄存器文件1906附加地被包括在处理器1902中，所述处理器1902可以包括用于存储不同类型数据的不同类型的寄存器(例如，整数寄存器、浮点寄存器、状态寄存器、以及指令指针寄存器)。一些寄存器可以是通用寄存器，而其他寄存器可以特定于处理器1902的设计。
在一些实施例中，处理器1902与处理器总线1910耦合，以在处理器1902与系统1900中的其他组件之间发送诸如地址、数据、或控制信号之类的通信信号。在一个实施例中，系统100使用示例性“集线器”系统架构，包括存储器控制器集线器1916和输入输出(I/O)控制器集线器1930。存储器控制器集线器1916促进存储器设备与系统1900的其他组件之间的通信，而I/O控制器集线器(ICH)1930经由本地I/O总线提供与I/O设备的连接。在一个实施例中，存储器控制器集线器1916的逻辑被集成在处理器内。
存储器设备1920可以是动态随机存取存储器(DRAM)设备、静态随机存取存储器(SRAM)设备、闪速存储器设备、相变存储器设备、或具有适合性能以充当过程存储器的某个其他存储器设备。在一个实施例中，存储器设备1920可以充当用于系统1900的系统存储器，以存储数据1922和指令1921，以便在一个或多个处理器1902执行应用或过程时使用。存储器控制器集线器1916还与可选的外部图形处理器1912耦合，所述外部图形处理器1912可以与处理器1902中的一个或多个图形处理器1908通信以执行图形和媒体操作。
在一些实施例中，ICH 1930使得外围设备能够经由高速I/O总线连接到存储器设备1920和处理器1902。I/O外围设备包括但不限于音频控制器1946、固件接口1928、无线收发器1926(例如，Wi-Fi、蓝牙)、数据存储设备1924(例如，硬盘驱动器、闪速存储器等)、以及用于将传统(例如，个人系统2(PS/2))设备耦合到系统的传统I/O控制器1940。一个或多个通用串行总线(USB)控制器1942连接输入设备，例如键盘和鼠标1944组合。网络控制器1934还可以与ICH 1930耦合。在一些实施例中，高性能网络控制器(未示出)与处理器总线1910耦合。应当领会，所示的系统1900是示例性的而非限制性的，这是因为还可以使用其他类型的不同配置的数据处理系统。例如，I/O控制器集线器1930可以被集成在一个或多个处理器1902内，或者存储器控制器集线器1916和I/O控制器集线器1930可以被集成到分立的外部图形处理器中，例如外部图形处理器1912。
图20是处理器2000的示例性实施例的框图，所述处理器2000具有一个或多个处理器核心2002A-2002N、集成存储器控制器2014、以及集成图形处理器2008。图20的具有与本文任何其他附图的元素相同的附图标记(或名称)的那些元素可以以与本文其他地方描述的方式类似的任何方式(但不限于此)操作或起作用。处理器2000可以包括附加的核心，直到并包括通过虚线框表示的附加核心2002N。处理器核心2002A-2002N中的每个处理器核心都包括一个或多个内部高速缓存单元2004A-2004N。在一些实施例中，每个处理器核心还可以具有对一个或多个共享的高速缓存单元2006的访问权限。
内部高速缓存单元2004A-2004N和共享高速缓存单元2006表示处理器2000内的高速缓冲存储器层级。高速缓冲存储器层级可以包括每个处理器核心内的至少一级指令和数据高速缓存以及共享的中间级高速缓存中的一级或多级，例如第2级(L2)、第3级(L3)、第4级(L4)或其他级的高速缓存，其中，外部存储器之前的最高级高速缓存被分类为LLC。在一些实施例中，高速缓存一致性逻辑维护各种高速缓存单元2006和2004A-2004N之间的一致性。
在一些实施例中，处理器2000还可以包括一组一个或多个总线控制器单元216和系统代理核心2010。一个或多个总线控制器单元216管理一组外围总线，例如一个或多个外围组件互连总线。(例如，PCI、PCI Express)。系统代理核心2010针对各种处理器组件提供管理功能。在一些实施例中，系统代理核心2010包括一个或多个集成存储器控制器2014，以管理对各种外部存储器设备(未示出)的访问。
在一些实施例中，处理器核心2002A-2002N中的一个或多个处理器核心包括对于同时多线程的支持。在这样的实施例中，系统代理核心210包括用于在多线程处理期间协调和操作核心2002A-2002N的组件。系统代理核心210可以附加地包括功率控制单元(PCU)，其包括用于调节处理器核心2002A-2002N和图形处理器2008的功率状态的逻辑和组件。
在一些实施例中，处理器2000附加地包括图形处理器2008，以执行图形处理操作。在一些实施例中，图形处理器2008与共享高速缓存单元2006集和系统代理核心2010(包括一个或多个集成存储器控制器2014)耦合。在一些实施例中，显示控制器2011与图形处理器2008耦合，以将图形处理器输出驱动到一个或多个耦合的显示器。在一些实施例中，显示控制器2011可以是经由至少一个互连与图形处理器耦合的单独模块，或者可以被集成在图形处理器2008或系统代理核心2010内。
在一些实施例中，基于环的互连单元2012用于耦合处理器2000的内部组件。然而，可以使用替代的互连单元，例如点对点互连、交换的互连(switched interconnect)、或其他技术，包括本领域中公知的技术。在一些实施例中，图形处理器208经由I/O链路2013与环形互连2012耦合。
示例性I/O链路2013表示多种I/O互连中的至少一种，包括促进各种处理器组件与诸如eDRAM模块之类的高性能嵌入式存储器模块218之间的通信的封装上I/O互连。在一些实施例中，处理器核心202A-202N和图形处理器208中的每一个都使用嵌入式存储器模块218作为共享的最后一级高速缓存。
在一些实施例中，处理器核心2002A-2002N是执行相同指令集架构的同构(homogenous)核心。在另一实施例中，处理器核心2002A-2002N在指令集架构(ISA)方面是异构的，其中，处理器核心2002A-2002N中的一个或多个处理器核心执行第一指令集，而其他核心中的至少一个核心执行第一指令集的子集或不同的指令集。在一个实施例中，处理器核心2002A-2002N在微架构方面是异构的，其中，具有相对较高功耗的一个或多个核心与具有较低功耗的一个或多个功率核心耦合。另外，除了其他组件之外，处理器200还可以被实现在一个或多个芯片上或者被实现为具有所示组件的SoC集成电路。
图21是图形处理器2100的框图，所述图形处理器2100可以是分立的图形处理单元，或者可以是与多个处理核心集成的图形处理器。在一些实施例中，图形处理器经由存储器映射的到图形处理器上的寄存器的I/O接口并且与置于处理器存储器中的命令通信。在一些实施例中，图形处理器300包括用于访问存储器的存储器接口2114。存储器接口314可以是到本地存储器、一个或多个内部高速缓存、一个或多个共享外部高速缓存、和/或系统存储器的接口。
在一些实施例中，图形处理器2100还包括显示控制器2102，其用于将显示输出数据驱动到显示设备2120。显示控制器2102包括用于显示器的一个或多个覆盖平面以及多层视频或用户界面元素的组合的硬件。在一些实施例中，图形处理器2100包括视频编解码器引擎306，以编码、解码媒体，或者向、从一个或多个媒体编码格式转码或在一种或多种媒体编码格式之间进行转码，所述媒体编码格式包括但不限于活动图像专家组(MPEG)格式，例如MPEG-2、先进视频编码(AVC)格式(例如，H.264/MPEG-4AVC)、以及电影电视工程师协会(SMPTE)421M/VC-1、以及联合图像专家组(JPEG)格式，例如JPEG和Motion JPEG(MJPEG)格式。
在一些实施例中，图形处理器2100包括块图像传输(BLIT)引擎2104以执行二维(2D)光栅化器操作，包括例如比特边界块传输。然而，在一个实施例中，使用图形处理引擎(GPE)310的一个或多个组件来执行2D图形操作。在一些实施例中，GPE 2110是用于执行图形操作的计算引擎，包括三维(3D)图形操作和媒体操作。
在一些实施例中，GPE 2110包括用于执行3D操作的3D流水线2112，所述3D操作例如使用作用于3D基元形状(例如，矩形、三角形等)的处理功能来渲染三维图像和场景。3D流水线2112包括可编程和固定功能元件，其执行元件内的各种任务和/或产生执行线程到3D/媒体子系统315。虽然3D流水线2112可以用于执行媒体操作，但是GPE 310的实施例还包括媒体流水线2116，其专门用于执行媒体操作，例如视频后处理和图像增强。
在一些实施例中，媒体流水线2116包括固定功能或可编程逻辑单元，以代替或代表视频编解码器引擎2106执行一个或多个专门的媒体操作，例如视频解码加速、视频反交错、以及视频编码加速。在一些实施例中，媒体流水线2116附加地包括线程产生单元，其用于产生线程以用于在3D/媒体子系统2115上执行。所产生的线程针对被包括在3D/媒体子系统2115中的一个或多个图形执行单元上的媒体操作执行计算。
在一些实施例中，3D/媒体子系统2115包括用于执行通过3D流水线2112和媒体流水线2116产生的线程的逻辑。在一个实施例中，流水线将线程执行请求发送到3D/媒体子系统2115，其包括用于对对于可用线程执行资源的各种请求进行仲裁和分派的线程分派逻辑(thread dispatch logic)。执行资源包括用于处理3D和媒体线程的图形执行单元阵列。在一些实施例中，3D/媒体子系统2115包括用于线程指令和数据的一个或多个内部高速缓存。在一些实施例中，子系统还包括共享存储器，包括寄存器和可寻址存储器，以在线程之间共享数据并且存储输出数据。
图形处理引擎
图22是根据一些实施例的图形处理器的图形处理引擎2210的框图。在一个实施例中，图形处理引擎(GPE)2210是图21所示的GPE 2210的一个版本。图22的具有与本文任何其他附图的元素相同的附图标记(或名称)的元素可以以与本文其他地方描述的方式类似的任何方式(但不限于此)操作或起作用。例如，示出了图3的3D流水线2212和媒体流水线2216。媒体流水线2216在GPE 2210的一些实施例中是可选的，并且可以不被明确地包括在GPE 410内。例如，并且在至少一个实施例中，单独的媒体和/或图像处理器耦合到GPE2210。
在一些实施例中，GPE 2210与命令流传输器(command streamer)2203耦合或包括命令流传输器2203，所述命令流传输器2203将命令流提供给3D流水线2112和/或媒体流水线2116。在一些实施例中，命令流传输器2203与存储器耦合，所述存储器可以是系统存储器，或内部高速缓冲存储器和共享高速缓冲存储器中的一个或多个。在一些实施例中，命令流传输器2203从存储器接收命令并且将命令发送到3D流水线2112和/或媒体流水线2116。命令是从环形缓冲器获取的指令，所述环形缓冲器存储用于3D流水线2112和媒体流水线2116的命令。在一个实施例中，环形缓冲器可以附加地包括存储批量的多个命令的批处理命令缓冲器(batch command buffer)。用于3D流水线2112的命令还可以包括对被存储在存储器中的数据的引用，例如但不限于用于3D流水线2112的顶点和几何数据和/或用于媒体流水线2116的图像数据和存储器对象。3D流水线2112和媒体流水线2116通过经由相应流水线内的逻辑执行操作或者通过将一个或多个执行线程分派到图形核心阵列2214来处理命令和数据。
在各种实施例中，3D流水线2112可以通过处理指令并且将执行线程分派到图形核心阵列2214来执行一个或多个着色器程序，例如顶点着色器、几何着色器、像素着色器、片段着色器、计算着色器、或其他着色器程序。图形核心阵列2214提供统一的执行资源块。图形核心阵列2214内的多用途执行逻辑(例如，执行单元)包括对各种3D API着色器语言的支持，并且可以执行与多个着色器相关联的多个同时执行线程。
在一些实施例中，图形核心阵列2214还包括执行逻辑，以执行媒体功能，例如视频和/或图像处理。在一个实施例中，除了图形处理操作之外，执行单元还附加地包括可编程以执行并行通用计算操作的通用逻辑。通用逻辑可以并行地或结合图19的处理器核心1907或者图20中的核心2002A-2002N内的通用逻辑以执行处理操作。
通过在图形核心阵列2214上执行的线程来生成的输出数据可以将数据输出到统一返回缓冲器(URB)2218中的存储器。URB 2218可以存储多个线程的数据。在一些实施例中，URB 2218可以用于在图形核心阵列2214上执行的不同线程之间发送数据。在一些实施例中，URB 2218可以附加地用于图形核心阵列上的线程与共享功能逻辑2220的固定功能逻辑之间的同步。
在一些实施例中，图形核心阵列2214是可缩放的，以使得阵列包括可变数量的图形核心，每个所述图形核心都具有基于GPE 2210的目标功率和性能水平的可变数量的执行单元。在一个实施例中，执行资源是可动态缩放的，以使得可以根据需要启用或禁用执行资源。
图形核心阵列2214与共享功能逻辑2220耦合，所述共享功能逻辑2220包括在图形核心阵列中的图形核心之间被共享的多个资源。共享功能逻辑2220内的共享功能是将专门的补充功能提供给图形核心阵列2214的硬件逻辑单元。在各种实施例中，共享功能逻辑2220包括但不限于采样器2221、数学2222、以及线程间通信(ITC)2223逻辑。另外，一些实施例在共享功能逻辑2220内实现一个或多个高速缓存2225。实现共享功能，其中，对于给定的专门功能的需求不足以被包括在图形核心阵列2214内。相反，该专门功能的单个实例化在共享功能逻辑2220中实现为独立实体，并且在图形核心阵列2214内的执行资源之间被共享。在图形核心阵列2214之间被共享并且被包括在图形核心阵列2214内的精确功能集在实施例之间变化。
图23是图形处理器500的另一示例性实施例的框图。图23的具有与本文任何其他附图的元素相同的附图标记(或名称)的元素可以以与本文其他地方描述的方式类似的任何方式(但不限于此)操作或起作用。
在一些实施例中，图形处理器2300包括环形互连2302、流水线前端2304、媒体引擎2337、以及图形核心2380A-2380N。在一些实施例中，环形互连2302将图形处理器耦合到其他处理单元，包括其他图形处理器或一个或多个通用处理器核心。在一些实施例中，图形处理器是被集成在多核处理系统内的许多处理器之一。
在一些实施例中，图形处理器2300经由环形互连2302接收批量命令。传入的命令通过流水线前端2304中的命令流传输器2303来解释。在一些实施例中，图形处理器2300包括用于经由图形核心2380A-2380N执行3D几何处理和媒体处理的可缩放执行逻辑。对于3D几何处理命令，命令流传输器2303将命令供应给几何流水线2336。对于至少一些媒体处理命令，命令流传输器2303将命令供应给视频前端2334，所述视频前端2334与媒体引擎2337耦合。在一些实施例中，媒体引擎2337包括用于视频和图像后处理的视频质量引擎(VQE)2330以及用于提供硬件加速的媒体数据编码和解码的多格式编码/解码(MFX)2333引擎。在一些实施例中，几何流水线2336和媒体引擎2337均生成用于至少一个图形核心2380A所提供的线程执行资源的执行线程。
在一些实施例中，图形处理器2300包括以模块化核心2380A-2380N(有时称为核心切片)为特征的可缩放线程执行资源，每个所述模块化核心都具有多个子核心2350A-2350N、2360A-2360N(有时称为核心子切片)。在一些实施例中，图形处理器2300可以具有任何数量的图形核心2380A至2380N。在一些实施例中，图形处理器2300包括具有至少第一子核心2350A和第二子核心2360A的图形核心2380A。在其他实施例中，图形处理器是具有单个子核心(例如，2350A)的低功率处理器。在一些实施例中，图形处理器2300包括多个图形核心2380A-2380N，每个所述图形核心包括一组第一子核心2350A-2350N和一组第二子核心2360A-2360N。该组第一子核心2350A-2350N中的每个子核心包括至少第一组执行单元2352A-2352N和媒体/纹理采样器2354A-2354N。该组第二子核心2360A-2360N中的每个子核心包括至少第二组执行单元2362A-562N和采样器2364A-2364N。在一些实施例中，每个子核心2350A-2350N、2360A-2360N共享一组共享资源2370A-2370N。在一些实施例中，共享资源包括共享高速缓冲存储器和像素操作逻辑。其他共享资源也可以被包括在图形处理器的各种实施例中。
执行单元
图24示出了线程执行逻辑2400，其包括在GPE的一些示例性实施例中采用的处理元素阵列。图24的具有与本文任何其他附图的元素相同的附图标记(或名称)的元素可以以与本文其他地方描述的方式类似的任何方式(但不限于此)操作或起作用。
在一些实施例中，线程执行逻辑2400包括着色器处理器2402、线程分派器2404、指令高速缓存2406、包括多个执行单元2408A-2408N的可缩放执行单元阵列、采样器2410、数据高速缓存2412、以及数据端口2414。在一个实施例中，可缩放执行单元阵列可以通过基于工作负载的计算要求来启用或禁用一个或多个执行单元(例如，执行单元2408A、2408B、2408C、2408D、至2408N-1和2408N中的任何执行单元)来动态地缩放。在一个实施例中，所包括的组件经由互连结构互连，所述互连结构链接到组件中的每个组件。在一些实施例中，线程执行逻辑2400包括通过指令高速缓存2406、数据端口2414、采样器2410、以及执行单元2408A-2408N中的一个或多个到存储器(例如，系统存储器或高速缓冲存储器)的一个或多个连接。在一些实施例中，每个执行单元(例如，2408A)是独立的可编程通用计算单元，其能够执行多个同时硬件线程，同时针对每个线程并行处理多个数据元素。在各种实施例中，执行单元阵列2408A-2408N可缩放以包括任何数量的个体执行单元。
在一些实施例中，执行单元2408A-2408N主要用于执行着色器程序。着色器处理器2402可以处理各种着色器程序并且经由线程分派器2404分派与着色器程序相关联的执行线程。在一个实施例中，线程分派器包括用于执行以下操作的逻辑：仲裁来自图形和媒体流水线的线程发起请求，并且在执行单元2408A-2408N中的一个或多个执行单元上实例化所请求的线程。例如，几何流水线(例如，图23的2336)可以将顶点、曲面细分或几何着色器分派给线程执行逻辑2400(图24)以进行处理。在一些实施例中，线程分派器604还可以处理来自执行中的着色器程序的运行时线程产生请求。
在一些实施例中，执行单元2408A-2408N支持包括对许多标准3D图形着色器指令的本机支持的指令集，以使得来自图形库(例如，Direct 3D和OpenGL)的着色器程序以极小的转换来执行。执行单元支持顶点和几何处理(例如，顶点程序、几何程序、顶点着色器)、像素处理(例如，像素着色器、片段着色器)、以及通用处理(例如，计算和媒体着色器)。执行单元2408A-2408N中的每个执行单元能够进行多发(multi-issue)单指令多数据(SIMD)执行，并且多线程操作在面对较高延时的存储器访问时实现了有效的执行环境。每个执行单元内的每个硬件线程都具有专门的高带宽寄存器文件和相关联的独立线程状态。对于能够进行整数、单精度和双精度浮点运算、SIMD分支能力、逻辑运算、超越运算、以及其他杂项运算的流水线，执行是每时钟多发的(multi-issue per clock)。在等待来自存储器或共享功能之一的数据的同时，执行单元2408A-2408N内的依赖性逻辑使得等待线程休眠，直到所请求的数据已被返回。在等待线程正休眠的同时，硬件资源可以专注于处理其他线程。例如，在与顶点着色器操作相关联的延迟期间，执行单元可以执行像素着色器、片段着色器、或另一类型的着色器程序的操作，包括不同的顶点着色器。
执行单元2408A-2408N中的每个执行单元都对数据元素阵列进行操作。数据元素的数量是“执行大小”或指令的通道数量。执行通道是用于指令内数据元素访问、掩蔽、以及流控制的逻辑执行单元。通道数量可以独立于特定图形处理器的物理算术逻辑单元(ALU)或浮点单元(FPU)的数量。在一些实施例中，执行单元608A-608N支持整数和浮点数据类型。
执行单元指令集包括SIMD指令。各种数据元素可以被存储为寄存器中的打包数据类型，并且执行单元将基于元素的数据大小来处理各种元素。例如，当对256比特宽向量进行操作时，256比特的向量被存储在寄存器中，并且执行单元对作为四个单独的64比特打包数据元素(四字(QW)大小数据元素)、八个单独的32比特打包数据元素(双字(DW)大小数据元素)、十六个单独的16比特打包数据元素(字(W)大小数据元素)、或三十二个单独的8比特数据元素(字节(B)大小数据元素)的向量进行操作。然而，不同的向量宽度和寄存器大小是可能的。
一个或多个内部指令高速缓存(例如，2406)被包括在线程执行逻辑2400中，以对用于执行单元的线程指令进行缓存。在一些实施例中，一个或多个数据高速缓存(例如，2412)被包括以在线程执行期间对线程数据进行缓存。在一些实施例中，采样器2410被包括以提供用于3D操作的纹理采样和用于媒体操作的媒体采样。在一些实施例中，采样器2410包括专门的纹理或媒体采样功能，以在采样过程期间在将所采样的数据提供给执行单元之前处理纹理或媒体数据。
在执行期间，图形和媒体流水线经由线程产生和分派逻辑将线程发起请求发送到线程执行逻辑2400。一旦一组几何对象已被处理并被光栅化成像素数据，就调用着色器处理器2402内的像素处理器逻辑(例如，像素着色器逻辑、片段着色器逻辑等)以进一步计算输出信息并且使得结果被写入输出表面(例如，颜色缓冲器、深度缓冲器、模版缓冲器等)。在一些实施例中，像素着色器或片段着色器计算要跨光栅化的对象插值的各种顶点属性的值。在一些实施例中，着色器处理器2402内的像素处理器逻辑然后执行应用编程接口(API)所提供的像素或片段着色器程序。为了执行着色器程序，着色器处理器2402经由线程分派器2404将线程分派到执行单元(例如，2408A)。在一些实施例中，像素着色器2402使用采样器2410中的纹理采样逻辑来访问被存储在存储器中的纹理图中的纹理数据。对纹理数据和输入几何数据的算术运算针对每个几何片段计算像素颜色数据，或丢弃一个或多个像素以免进一步处理。
在一些实施例中，数据端口2414提供存储器访问机制，以供线程执行逻辑2400将经处理的数据输出到存储器，以用于在图形处理器输出流水线上进行处理。在一些实施例中，数据端口614包括或耦合到一个或多个高速缓冲存储器(例如，数据高速缓存2412)以对数据进行缓存，以用于经由数据端口高速缓存的存储器访问。
图25是示出根据一些实施例的图形处理器指令格式2500的框图。在一个或多个实施例中，图形处理器执行单元支持具有采用多种格式的指令的指令集。实线框示出了通常被包括在执行单元指令中的组件，而虚线包括可选的或仅被包括在指令的子集中的组件。在一些实施例中，所描述和示出的指令格式2500是宏指令，这是因为它们是供应给执行单元的指令，相对于一旦指令被处理就由指令解码得到的微操作。
在一些实施例中，图形处理器执行单元本机地支持采用128比特指令格式2510的指令。基于所选择的指令、指令选项、以及操作数的数量，64比特压缩指令格式2530可用于一些指令。本机128比特指令格式2510提供对所有指令选项的访问权限，而一些选项和操作在64比特指令格式2530中受到限制。64比特指令格式2530中可用的本机指令因实施例而异。在一些实施例中，使用索引字段2513中的一组索引值来部分地压缩指令。执行单元硬件基于索引值来引用一组压缩表，并且使用压缩表输出来重构采用128比特指令格式2510的本机指令。
对于每种格式，指令操作码2512定义执行单元要执行的操作。执行单元跨每个操作数的多个数据元素并行地执行每个指令。例如，响应于添加指令，执行单元跨表示纹理元素或图片元素的每个颜色通道执行同时添加操作。默认情况下，执行单元跨操作数的所有数据通道执行每条指令。在一些实施例中，指令控制字段2514实现对某些执行选项的控制，所述执行选项例如通道选择(例如，预测)和数据通道顺序(例如，拌和(swizzle))。对于128比特指令格式2510中的指令，exec-size字段2516限制将被并行执行的数据通道的数量。在一些实施例中，exec-size字段2516不可用于64比特紧凑指令格式2530中。
一些执行单元指令具有多达三个操作数，包括两个源操作数src0 2520、src12522、以及一个目的地2518。在一些实施例中，执行单元支持双目的地指令，其中，隐含了目的地之一。数据操纵指令可以具有第三源操作数(例如，SRC2 2524)，其中，指令操作码2512确定源操作数的数量。指令的最后一个源操作数可以是与指令一起传递的立即数(例如，硬编码)值。
在一些实施例中，128比特指令格式2510包括访问/地址模式字段2526，其指定例如是使用直接寄存器寻址模式还是间接寄存器寻址模式。当使用直接寄存器寻址模式时，一个或多个操作数的寄存器地址通过指令中的比特来直接提供。
在一些实施例中，128比特指令格式2510包括访问/地址模式字段2526，其针对指令指定地址模式和/或访问模式。在一个实施例中，访问模式用于针对指令定义数据访问对齐。一些实施例支持访问模式，包括16字节对齐的访问模式和1字节对齐的访问模式，其中，访问模式的字节对齐确定指令操作数的访问对齐。例如，当处于第一模式时，指令可以将字节对齐的寻址用于源操作数和目的地操作数，并且当处于第二模式时，指令可以将16字节对齐的寻址用于所有源和目的地操作数。
在一个实施例中，访问/地址模式字段726的地址模式部分确定该指令是使用直接寻址还是间接寻址。当使用直接寄存器寻址模式时，指令中的比特直接提供一个或多个操作数的寄存器地址。当使用间接寄存器寻址模式时，可以基于指令中的地址寄存器值和地址立即数字段来计算一个或多个操作数的寄存器地址。
在一些实施例中，基于操作码2512比特字段来对指令进行分组以简化操作码解码2540。对于8比特操作码，比特4、5和6允许执行单元确定操作码的类型。所示的精确操作码分组仅是示例。在一些实施例中，移动和逻辑操作码组2542包括数据移动和逻辑指令(例如，移动(mov)、比较(cmp))。在一些实施例中，移动和逻辑组2542共享五个最高有效比特(MSB)，其中，移动(mov)指令采用0000xxxxb的形式，并且逻辑指令采用0001xxxxb的形式。流控制指令组2544(例如，调用(call)、跳转(jmp))包括采用0010xxxxb形式(例如，0x20)的指令。杂项指令组2546包括指令的混合，包括采用0011xxxxb形式(例如，0x30)的同步指令(例如，等待、发送)。并行数学指令组2548包括采用0100xxxxb形式(例如，0x40)的逐分量(component-wise)算术指令(例如，加(add)、乘(mul))。并行数学组2548跨数据通道并行地执行算术运算。向量数学组750包括采用0101xxxxb形式(例如，0x50)的算术指令(例如，dp4)。向量数学组对向量操作数执行诸如点积计算之类的算术。
图形流水线
图26是图形处理器800的另一实施例的框图。图26的具有与本文任何其他附图的元素相同的附图标记(或名称)的元素可以以与本文其他地方描述的方式类似的任何方式(但不限于此)操作或起作用。
在一些实施例中，图形处理器2600包括图形流水线2620、媒体流水线2630、显示引擎2640、线程执行逻辑2650、以及渲染输出流水线2670。在一些实施例中，图形处理器2600是包括一个或多个通用处理核心的多核处理系统内的图形处理器。图形处理器通过对一个或多个控制寄存器(未示出)的寄存器写入或通过经由环形互连2602发布到图形处理器2600的命令来控制。在一些实施例中，环形互连802将图形处理器2600耦合到其他处理组件，例如其他图形处理器或通用处理器。来自环形互连802的命令通过命令流传输器2603来解释，所述命令流传输器2603将指令供应给图形流水线2620或媒体流水线2630的个体组件。
在一些实施例中，命令流传输器2603引导从存储器读取顶点数据的顶点获取器2605的操作并且执行命令流传输器2603所提供的顶点处理命令。在一些实施例中，顶点获取器805将顶点数据提供给顶点着色器2607，所述顶点着色器2607对每个顶点执行坐标空间变换和照明操作。在一些实施例中，顶点获取器805和顶点着色器2607通过经由线程分派器2631将执行线程分派给执行单元2652A-2652B来执行顶点处理指令。
在一些实施例中，执行单元2652A-2652B是向量处理器阵列，其具有用于执行图形和媒体操作的指令集。在一些实施例中，执行单元2652A-2652B具有附接的L1高速缓存2651，其特定于每个阵列或在阵列之间共享。可以将高速缓存配置为数据高速缓存、指令高速缓存、或单个高速缓存，其被分区以在不同分区中包含数据和指令。
在一些实施例中，图形流水线2620包括曲面细分组件以执行3D对象的硬件加速曲面细分。在一些实施例中，可编程外壳着色器2611配置曲面细分操作。可编程域着色器2617提供曲面细分输出的后端评估。曲面细分器2613以外壳着色器2611的方向操作并且包含用于基于粗几何模型来生成一组详细几何对象的专用逻辑，所述粗几何模型被提供为图形流水线2620的输入。在一些实施例中，如果不使用曲面细分，可以绕过曲面细分组件(例如，外壳着色器2611、曲面细分器2613、以及域着色器2617)。
在一些实施例中，完整的几何对象可以通过几何着色器2619经由被分派给执行单元2652A-2652B的一个或多个线程来处理，或者可以直接前进到限幅器(clipper)2629。在一些实施例中，几何着色器对整个几何对象进行操作，而不是像图形流水线的先前阶段中的顶点或顶点补丁。如果禁用曲面细分，则几何着色器2619从顶点着色器2607接收输入。在一些实施例中，几何着色器2619是可通过几何着色器程序编程的，以在曲面细分单元被禁用时执行几何曲面细分。
在光栅化之前，限幅器2629处理顶点数据。限幅器2629可以是固定功能限幅器或具有限幅和几何着色器功能的可编程限幅器。在一些实施例中，渲染输出流水线2670中的光栅化器和深度测试组件2673分派像素着色器以将几何对象转换成它们的每像素表示。在一些实施例中，像素着色器逻辑被包括在线程执行逻辑2650中。在一些实施例中，应用可以绕过光栅化器和深度测试组件2673并且经由流输出单元2623访问未光栅化的顶点数据。
图形处理器2600具有互连总线、互连结构、或一些其他互连机制，其允许在处理器的主要组件之间传递数据和消息。在一些实施例中，执行单元2652A-2652B和相关联的高速缓存2651、纹理和媒体采样器2654、以及纹理/采样器高速缓存2658经由数据端口2656互连以执行存储器访问并且与处理器的渲染输出流水线组件通信。在一些实施例中，采样器2654、高速缓存2651、2658、以及执行单元2652A-2652B均具有单独的存储器访问路径。
在一些实施例中，渲染输出流水线2670包含光栅化器和深度测试组件2673，其将基于顶点的对象转换成相关联的基于像素的表示。在一些实施例中，光栅化器逻辑包括用于执行固定功能三角形和线光栅化的加窗器/掩蔽器单元。在一些实施例中，相关联的渲染高速缓存2678和深度高速缓存2679也是可用的。像素操作组件2677对数据执行基于像素的操作，但是在一些实例中，与2D操作相关联的像素操作(例如，具有混合的比特块图像传输)通过2D引擎2641执行，或者在显示时通过使用覆盖显示平面的显示控制器2643代替。在一些实施例中，共享L3高速缓存2675可用于所有图形组件，以允许在不使用主系统存储器的情况下共享数据。
在一些实施例中，图形处理器媒体流水线2630包括媒体引擎2637和视频前端2634。在一些实施例中，视频前端2634从命令流传输器2603接收流水线命令。在一些实施例中，媒体流水线2630包括单独的命令流传输器。在一些实施例中，视频前端2634在将命令发送到媒体引擎2637之前处理媒体命令。在一些实施例中，媒体引擎2637包括线程产生功能，所述线程产生功能用于产生线程以经由线程分派器2631分派给线程执行逻辑2650。
在一些实施例中，图形处理器2600包括显示引擎840。在一些实施例中，显示引擎2640在处理器2600外部，并且经由环形互连2602或某个其他互连总线或结构与图形处理器耦合。在一些实施例中，显示引擎2640包括2D引擎2641和显示控制器2643。在一些实施例中，显示引擎2640包含能够独立于3D流水线操作的专用逻辑。在一些实施例中，显示控制器2643与显示设备(未示出)耦合，所述显示设备可以是系统集成的显示设备(如在膝上型计算机中)，或者是经由显示设备连接器附接的外部显示设备。
在一些实施例中，图形流水线2620和媒体流水线2630可配置为基于多个图形和媒体编程接口来执行操作，并且不特定于任何一个应用编程接口(API)。在一些实施例中，用于图形处理器的驱动程序软件将特定于特定图形或媒体库的API调用转换成可以通过图形处理器来处理的命令。在一些实施例中，为开放图形库(OpenGL)、开放计算语言(OpenCL)和/或Vulkan图形和计算API(均来自科纳斯组织(Khronos Group))提供支持。在一些实施例中，还可以为来自微软公司的Direct3D库提供支持。在一些实施例中，可以支持这些库的组合。还可以为开源计算机视觉库(OpenCV)提供支持。如果可以从未来API的流水线到图形处理器的流水线进行映射，则还将支持具有兼容3D流水线的未来API。
图形流水线编程
图27A是示出根据一些实施例的图形处理器命令格式2700的框图。图27B是示出根据实施例的图形处理器命令序列2710的框图。图27A中的实线框示出了通常被包括在图形命令中的组件，而虚线包括可选的或仅被包括在图形命令的子集中的组件。图27A的示例性图形处理器命令格式2700包括用于识别以下各项的数据字段：命令的目标客户端2702、命令操作代码(操作码)2704、以及命令的相关数据2706。子操作码2705和命令大小2708也被包括在一些命令中。
在一些实施例中，客户端2702指定处理命令数据的图形设备的客户端单元。在一些实施例中，图形处理器命令解析器检查每个命令的客户端字段以调节对命令的进一步处理并且将命令数据路由到适当的客户端单元。在一些实施例中，图形处理器客户端单元包括存储器接口单元、渲染单元、2D单元、3D单元、以及媒体单元。每个客户端单元都具有处理命令的对应处理流水线。一旦客户端单元接收到命令，客户端单元就读取操作码2704，并且如果存在，则还读取子操作码2705以确定要执行的操作。客户端单元使用数据字段2706中的信息来执行命令。对于一些命令，显式命令大小908被期望为指定命令的大小。在一些实施例中，命令解析器基于命令操作码来自动确定命令中的至少一些命令的大小。在一些实施例中，命令经由双字的倍数对齐。
图27B中的流程图示出了示例性图形处理器命令序列2710。在一些实施例中，以图形处理器的实施例为特征的数据处理系统的软件或固件使用所示的命令序列的一个版本来设置、执行并终止一组图形操作。仅出于示例的目的示出并描述了样本命令序列，这是因为实施例不限于这些特定命令或该命令序列。此外，命令可以作为命令序列中的批量命令而被发出，以使得图形处理器将至少部分地同时处理命令序列。
在一些实施例中，图形处理器命令序列910可以以流水线清空命令2712开始，所述流水线清空命令2712用于使任何活动图形流水线完成流水线的当前挂起的命令。在一些实施例中，3D流水线2722和媒体流水线2724不并发地操作。执行流水线清空以使活动图形流水线完成任何挂起的命令。响应于流水线清空，用于图形处理器的命令解析器将暂停命令处理，直到活动绘图引擎完成挂起操作并且相关的读取高速缓存被无效化。可选地，渲染高速缓存中被标记为“脏”的任何数据都可以被清空到存储器。在一些实施例中，流水线清空命令2712可以用于流水线同步或在将图形处理器置于低功率状态之前使用。
在一些实施例中，当命令序列要求图形处理器明确地在流水线之间切换时，使用流水线选择命令2713。在一些实施例中，在发布流水线命令之前，在执行上下文内仅需要一次流水线选择命令2713，除非上下文要发布两个流水线的命令。在一些实施例中，紧接在流水线经由选择命令2713的流水线切换之前需要流水线清空命令2712。
在一些实施例中，流水线控制命令2714配置用于操作的图形流水线并且用于对3D流水线2722和媒体流水线2724进行编程。在一些实施例中，流水线控制命令2714针对活动流水线配置流水线状态。在一个实施例中，流水线控制命令2714用于流水线同步并且用于在处理批量命令之前从活动流水线内的一个或多个高速缓冲存储器清除数据。
在一些实施例中，用于返回缓冲器状态2716的命令用于针对相应流水线配置一组返回缓冲器以写入数据。一些流水线操作需要对一个或多个返回缓冲器的分配、选择或配置，操作在处理期间将中间数据写入到所述返回缓冲器中。在一些实施例中，图形处理器还使用一个或多个返回缓冲器来存储输出数据并且执行跨线程通信。在一些实施例中，配置返回缓冲器状态2716包括选择用于一组流水线操作的返回缓冲器的大小和数量。
命令序列中的其余命令基于用于操作的活动流水线而异。基于流水线确定2720，从3D流水线状态2730开始，针对3D流水线2722定制命令序列，或者从媒体流水线状态2740开始，针对媒体流水线2724定制命令序列。
用于配置3D流水线状态930的命令包括用于顶点缓冲器状态、顶点元素状态、恒定颜色状态、深度缓冲器状态、以及在处理3D基元命令之前要配置的其他状态变量的3D状态设置命令。这些命令的值至少部分地基于所使用的特定3D API来确定。在一些实施例中，如果将不使用那些元素，则3D流水线状态2730命令也能够选择性地禁用或绕过某些流水线元素。
在一些实施例中，3D基元2732命令用于提交要通过3D流水线来处理的3D基元。经由3D基元2732命令传递到图形处理器的命令和相关联的参数被转发到图形流水线中的顶点获取功能。顶点获取功能使用3D基元2732命令数据来生成顶点数据结构。顶点数据结构被存储在一个或多个返回缓冲器中。在一些实施例中，3D基元2732命令用于经由顶点着色器对3D基元执行顶点操作。为了处理顶点着色器，3D流水线2722将着色器执行线程分派到图形处理器执行单元。
在一些实施例中，经由执行2734命令或事件来触发3D流水线2722。在一些实施例中，寄存器写入触发命令执行。在一些实施例中，经由命令序列中的“go”或“kick”命令触发执行。在一个实施例中，使用流水线同步命令来触发命令执行以通过图形流水线清空命令序列。3D流水线将执行对于3D基元的几何处理。一旦操作完成，得到的几何对象就被光栅化并且像素引擎对生成的像素进行着色。对于那些操作，还可以包括用于控制像素着色和像素后端操作的附加命令。
在一些实施例中，图形处理器命令序列2710在执行媒体操作时遵循媒体流水线2724路径。通常，媒体流水线2724的特定用途和编程方式取决于要执行的媒体或计算操作。在媒体解码期间，可以将特定媒体解码操作卸载到媒体流水线。在一些实施例中，还可以绕过媒体流水线，并且可以使用通过一个或多个通用处理核心提供的资源来全部或部分地执行媒体解码。在一个实施例中，媒体流水线还包括用于通用图形处理器单元(GPGPU)操作的元素，其中，图形处理器用于使用不与图形基元的渲染明确相关的计算着色器程序来执行SIMD向量操作。
在一些实施例中，媒体流水线2724以与3D流水线2722类似的方式来配置。用于配置媒体流水线状态2740的一组命令在媒体对象命令2742之前被分派到或置于命令队列中。在一些实施例中，用于媒体流水线状态2740的命令包括用于配置将用于处理媒体对象的媒体流水线元素的数据。这包括用于在媒体流水线内配置视频解码和视频编码逻辑的数据，例如编码或解码格式。在一些实施例中，用于媒体流水线状态2740的命令还支持使用一个或多个指向包含批量状态设置的“间接”状态元素的指针。
在一些实施例中，媒体对象命令2742供应指向媒体对象的指针以供媒体流水线处理。媒体对象包括存储器缓冲器，所述存储器缓冲器包含要处理的视频数据。在一些实施例中，在发布媒体对象命令2742之前，所有媒体流水线状态必须是有效的。一旦配置了流水线状态并且媒体对象命令2742被排队，就经由执行命令2744或等同的执行事件(例如，寄存器写入)来触发媒体流水线924。然后，通过3D流水线2722或媒体流水线2724提供的操作可以对来自媒体流水线2724的输出进行后处理。在一些实施例中，以与媒体操作类似的方式配置和执行GPGPU操作。
图形软件架构
图28示出了根据一些实施例的用于数据处理系统2800的示例性图形软件架构。在一些实施例中，软件架构包括3D图形应用2810、操作系统2820、以及至少一个处理器2830。在一些实施例中，处理器2830包括图形处理器2832和一个或多个通用处理器核心2834。图形应用2810和操作系统2820均在数据处理系统的系统存储器1050中执行。
在一些实施例中，3D图形应用2810包含一个或多个着色器程序，包括着色器指令2812。着色器语言指令可以是高级着色器语言，例如高级着色器语言(HLSL)或OpenGL着色器语言(GLSL)。该应用还包括采用适合供通用处理器核心2834执行的机器语言的可执行指令2814。该应用还包括通过顶点数据来定义的图形对象1016。
在一些实施例中，操作系统2820是来自微软公司的操作系统、私有的类UNIX操作系统、或使用Linux内核的变型的开源类UNIX操作系统。操作系统1020可以支持图形API 2822，例如Direct3D API、OpenGL API或Vulkan API。当使用Direct3D API时，操作系统2820使用前端着色器编译器2824来将HLSL中的任何着色器指令2812编译成较低级别的着色器语言。编译可以是即时(JIT)编译，或者应用可以执行着色器预编译。在一些实施例中，高级着色器是在对3D图形应用2810的编译期间被编译成低级着色器。在一些实施例中，着色器指令2812以中间形式提供，所述中间形式例如Vulkan API所使用的标准便携式中间表示(SPIR)的一个版本。
在一些实施例中，用户模式图形驱动程序2826包含后端着色器编译器2827，以用于将着色器指令2812转换成硬件特定表示。当使用OpenGL API时，采用GLSL高级语言的着色器指令2812被传递到用户模式图形驱动程序2826以进行编译。在一些实施例中，用户模式图形驱动程序2826使用操作系统内核模式功能2828来与内核模式图形驱动程序2829通信。在一些实施例中，内核模式图形驱动程序1029与图形处理器2832通信以分派命令和指令。
IP核心实施方式
可以通过被存储在机器可读介质上的代表性代码来实现至少一个实施例的一个或多个方面，所述代表性代码表示和/或定义诸如处理器之类的集成电路内的逻辑。例如，机器可读介质可以包括表示处理器内的各种逻辑的指令。当通过机器来读取时，指令可以使机器制造逻辑以执行本文描述的技术。这种被称为“IP核心”的表示是用于集成电路的可重用的逻辑单元，其可以被存储在有形的机器可读介质上，作为描述集成电路的结构的硬件模型。可以将硬件模型供应给各种客户或制造设施，所述客户或制造设施将硬件模型加载到制造集成电路的制造机器上。可以制造集成电路，以使得电路执行与本文描述的实施例中的任何实施例相关联地描述的操作。
图29是示出根据实施例的可以用于制造集成电路以执行操作的IP核心开发系统1100的框图。IP核心开发系统1100可以用于生成模块化、可重用的设计，其可以被并入到更大的设计中或用于构建整个集成电路(例如，SOC集成电路)。设计设施2930可以以高级编程语言(例如，C/C++)生成对IP核心设计的软件仿真2910。软件仿真2910可以用于使用仿真模型2912来设计、测试和验证IP核心的行为。仿真模型2912可以包括功能、行为和/或定时仿真。然后可以根据仿真模型2912来创建或合成寄存器传输级(RTL)设计2915。RTL设计2915是对硬件寄存器之间的数字信号流进行建模的集成电路的行为的抽象，所述行为包括使用建模的数字信号来执行的相关联的逻辑。除了RTL设计2915之外，还可以创建、设计或合成逻辑级或晶体管级的低级设计。因此，初始设计和仿真的特定细节可以变化。
RTL设计2915或等同物可以通过设计设施来进一步合成为硬件模型2920(其可以采用硬件描述语言(HDL))或物理设计数据的某个其他表示。可以进一步仿真或测试HDL以验证IP核心设计。可以存储IP核心设计以用于使用非易失性存储器2940(例如，硬盘、闪速存储器、或任何非易失性存储介质)来传送到第三方制造设施2965。替代地，可以在有线连接2950或无线连接2960上发送(例如，经由因特网)IP核心设计。然后，制造设施2965可以制造至少部分地基于IP核心设计的集成电路。制造的集成电路可以被配置为执行根据本文描述的至少一个实施例的操作。
示例性片上系统集成电路
图30-32示出了根据本文描述的各种实施例的可以使用一个或多个IP核心来制造的示例性集成电路和相关联的图形处理器。除了所示的内容之外，还可以包括其他逻辑和电路，包括附加的图形处理器/核心、外围接口控制器、或通用处理器核心。
图30是示出根据实施例的可以使用一个或多个IP核心来制造的示例性片上系统集成电路3000的框图。示例性集成电路1200包括一个或多个应用处理器3005(例如，CPU)、至少一个图形处理器3010，并且可以附加地包括图像处理器3015和/或视频处理器3020，其中的任何一个都可以是来自相同或多个不同设计设施的模块化的IP核心。集成电路3000包括外围设备或总线逻辑，其包括USB控制器1225、UART控制器3030、SPI/SDIO控制器3035、以及I2S/I2C控制器3040。另外，集成电路可以包括显示设备3045，其耦合到以下各项中的一项或多项：高清晰度多媒体接口(HDMI)控制器1250和移动工业处理器接口(MIPI)显示接口3055。存储可以通过包括闪速存储器和闪速存储器控制器的闪速存储器子系统3060来提供。可以经由存储器控制器1265提供存储器接口，以用于访问SDRAM或SRAM存储器设备。一些集成电路附加地包括嵌入式安全引擎3070。
图31是示出根据实施例的可以使用一个或多个IP核心来制造的片上系统集成电路的示例性图形处理器3110的框图。图形处理器3110可以是图30的图形处理器3010的变型。图形处理器3110包括顶点处理器3105和一个或多个片段处理器3115A-3115N(例如，3115A、3115B、3115C、3115D、到3115N-1和3115N)。图形处理器3110可以经由单独的逻辑执行不同的着色器程序，以使得顶点处理器3105被优化以执行顶点着色器程序的操作，而一个或多个片段处理器3115A-3115N执行用于片段或像素着色器程序的片段(例如，像素)着色操作。顶点处理器3105执行3D图形流水线的顶点处理阶段并且生成基元和顶点数据。片段处理器3115A-3115N使用通过顶点处理器3105生成的基元和顶点数据来产生被显示在显示设备上的帧缓冲器。在一个实施例中，片段处理器3115A-3115N被优化以执行如OpenGLAPI中提供的片段着色器程序，所述OpenGL API可以用于执行与在Direct 3D API中提供的像素着色器程序类似的操作。
图形处理器3110附加地包括一个或多个存储器管理单元(MMU)3120A-3120B、高速缓存3125A-3125B、以及电路互连3130A-3130B。一个或多个MMU 3120A-3120B为图形处理器3110(包括为顶点处理器1305和/或片段处理器3115A-3115N)提供虚拟到物理地址映射，除了被存储在一个或多个高速缓存3125A-3125B中的顶点或图像/纹理数据之外，所述一个或多个MMU还可以引用被存储在存储器中的顶点或图像/纹理数据。在一个实施例中，一个或多个MMU 3120A-3120B可以与系统内的其他MMU同步，包括与图30的一个或多个应用处理器3005、图像处理器3015和/或视频处理器3020相关联的一个或多个MMU，以使得每个处理器3005-3020都可以参与共享或统一的虚拟存储器系统。根据实施例，一个或多个电路互连3130A-3130B使得图形处理器3110能够经由SoC的内部总线或经由直接连接与SoC内的其他IP核心接合。
图32是示出根据实施例的可以使用一个或多个IP核心来制造的片上系统集成电路的附加的示例性图形处理器3210的框图。图形处理器3210可以是图30的图形处理器3010的变型。图形处理器3210包括图31的集成电路3100的一个或多个MMU 3120A-3120B、高速缓存3125A-3125B、以及电路互连3130A-1330B。
图形处理器3210包括一个或多个着色器核心3215A-3215N(例如，3215A、3215B、3215C、3215D、3215E、3215F、到3215N-1和3115N)，其提供统一的着色器核心架构，其中，单个核心或单个类型的核心可以执行所有类型的可编程着色器代码，包括用于实现顶点着色器、片段着色器、和/或计算着色器的着色器程序代码。存在的着色器核心的确切数量可以在实施例和实施方式之间变化。另外，图形处理器3210包括核心间任务管理器3205，其充当用于将执行线程分派到一个或多个着色器核心3215A-3215N的线程分派器以及用于加速用于基于图块的渲染的拼接(tiling)操作的拼接单元3218，其中，对于场景的渲染操作在图像空间中被细分，例如以利用场景内的局部空间一致性或优化对内部高速缓存的使用。
方法和系统的示例包括用于深度通道卷积神经网络(CNN)图像和格式的图像处理系统和方法，包括相机设备。
在一个示例中，图像处理方法包括通过颜色传感器阵列来捕获图像值，所述图像值提供颜色通道数据。将通过所述颜色传感器阵列捕获的图像值输入到具有至少一个卷积神经网络(CNN)层的CNN中。所述CNN为每层提供CNN通道数据。所述颜色通道数据和所述CNN通道数据形成深度通道图像。将所述深度通道图像存储在存储器中。
在一个示例中，通过用所述CNN编程的现场可编程门阵列(FPGA)，从所述颜色传感器阵列接收所捕获的图像值。
在一个示例中，用通过所述颜色传感器阵列对所述图像值的捕获，实时地在每个CNN层处执行CNN处理。
在一个示例中，颜色通道数据包RGB数据或YUV数据，并且所述CNN通道数据包括经滤波的RGB数据或经滤波的YUV数据。
在一个示例中，图像处理方法包括通过传感器阵列来捕获图像值。将通过所述颜色传感器阵列捕获的图像值输入到具有第一卷积神经网络(CNN)层的CNN中。使用通过所述颜色传感器阵列捕获的图像值，在所述第一CNN层处生成输出。将所述第一CNN层的所述输出存储为所捕获的图像的特征图。
在一个示例中，在所述第一CNN层处通过通用CNN内核来处理通过所述颜色传感器阵列捕获的图像值。
在一个示例中，处理所捕获的图像值是通过现场可编程门阵列(FPGA)、硬连线电路、可编程逻辑阵列(PLA)或硬件加速器执行的。
在一个示例中，所述CNN被编程在所述现场可编程门阵列(FPGA)、硬连线电路、可编程逻辑阵列(PLA)或硬件加速器中。
在一个示例中，所述特征图图像是通过所述传感器阵列捕获的图像的经滤波的图像。
在一个示例中，图像处理系统包括传感器阵列、现场可编程门阵列(FPGA)、以及存储器。所述传感器阵列捕获图像值，并且所述图像值提供颜色通道数据。所述现场可编程门阵列(FPGA)是用具有至少一个卷积神经网络(CNN)层的CNN来编程的。所述FPGA将通过所述颜色传感器阵列捕获的图像值输入到具有至少一个CNN层的所述CNN卷积神经网络(CNN)中。所述FPGA还使用所述CNN来处理所捕获的图像值，并且为每层提供CNN通道数据。所述存储器存储所述颜色通道数据和所述CNN通道数据。所述颜色通道数据和所述CNN通道数据形成深度通道图像。
在一个示例中，所述存储器将颜色通道数据存储为采用RGB格式或YUV格式的图像，并且将所述CNN通道数据存储为采用所述RGB格式或所述YUV格式的图像的经滤波的图像。
在一个示例中，所述FPGA用通过所述颜色传感器阵列对所述图像值的捕获来实时地在每个CNN层处执行CNN处理。
在一个示例中，图像处理系统包括传感器阵列、硬件加速器、以及存储器。所述传感器阵列捕获图像值。所述硬件加速器实现具有第一卷积神经网络(CNN)层的CNN。所述硬件加速器还将通过所述传感器阵列捕获的图像值接收到所述第一CNN层中。所述硬件加速器还使用通过所述颜色传感器阵列捕获的图像值来在所述第一CNN层处生成输出。所述存储器将所述第一CNN层的所述输出存储为所捕获的图像的特征图。
在一个示例中，所述硬件加速器在所述第一CNN层处通过通用CNN内核来处理通过所述颜色传感器阵列捕获的图像值。
在一个示例中，所述硬件加速器包括现场可编程门阵列(FPGA)、硬连线电路、可编程逻辑阵列(PLA)、数字信号处理器(DSP)或处理器。
在一个示例中，所述特征图图像是通过所述传感器阵列捕获的图像的经滤波的图像。
前面的描述和附图应被视为说明性的而非限制性的。本领域技术人员将理解，在不脱离所附权利要求中阐述的本发明的更广泛的精神和范围的情况下，可以对本文描述的实施例进行各种修改和改变。
Claims (20)
1.一种图像处理方法，包括：
通过颜色传感器阵列来捕获图像值，所述图像值提供颜色通道数据；
将通过所述颜色传感器阵列捕获的图像值输入到具有至少一个卷积神经网络(CNN)层的CNN中，所述CNN为每层提供CNN通道数据；其中，所述颜色通道数据和所述CNN通道数据用于形成深度通道图像；以及
将所述深度通道图像存储在存储器中。
2.如权利要求1所述的图像处理方法，还包括：
通过用所述CNN编程的现场可编程门阵列(FPGA)，从所述颜色传感器阵列接收所捕获的图像值。
3.如权利要求1所述的图像处理方法，还包括：
用通过所述颜色传感器阵列对所述图像值的捕获，实时地在每个CNN层处执行CNN处理。
4.如权利要求1所述的图像处理方法，其中，颜色通道数据包括红绿蓝(RGB)数据或颜色空间像素(YUV)数据，并且所述CNN通道数据包括经滤波的RGB数据或经滤波的YUV数据。
5.一种图像处理方法，包括：
通过传感器阵列来捕获图像值；
将通过所述颜色传感器阵列捕获的图像值输入到具有第一卷积神经网络(CNN)层的CNN中；
使用通过所述颜色传感器阵列捕获的图像值，在所述第一CNN层处生成输出；以及
将所述第一CNN层的所述输出存储为所捕获的图像的特征图。
6.如权利要求5所述的图像处理方法，还包括：
在所述第一CNN层处通过通用CNN内核来处理通过所述颜色传感器阵列捕获的图像值。
7.如权利要求5所述的图像处理方法，其中，处理所捕获的图像值是通过现场可编程门阵列(FPGA)、硬连线电路、可编程逻辑阵列(PLA)或硬件加速器执行的。
8.如权利要求7所述的图像处理方法，其中，所述CNN被编程在所述现场可编程门阵列(FPGA)、所述硬连线电路、所述可编程逻辑阵列(PLA)或所述硬件加速器中。
9.如权利要求5所述的图像处理方法，其中，所述特征图图像是通过所述传感器阵列捕获的图像的经滤波的图像。
10.一种图像处理系统，包括：
传感器阵列，其用于捕获图像值，所述图像值提供颜色通道数据；
现场可编程门阵列(FPGA)，其是用具有至少一个卷积神经网络(CNN)层的CNN来编程的，其中，所述FPGA用于：
将通过所述颜色传感器阵列捕获的图像值输入到具有至少一个CNN层的所述CNN卷积神经网络(CNN)中，并且
使用所述CNN来处理所捕获的图像值，并且为每层提供CNN通道数据；以及
存储器，其用于存储所述颜色通道数据和所述CNN通道数据，其中，所述颜色通道数据和所述CNN通道数据形成深度通道图像。
11.如权利要求10所述的图像处理系统，其中，所述存储器用于：将颜色通道数据存储为采用红绿蓝(RGB)格式或颜色空间像素(YUV)格式的图像，并且将所述CNN通道数据存储为采用所述RGB格式或所述YUV格式的图像的经滤波的图像。
12.如权利要求10所述的图像处理系统，其中，所述FPGA用于：用通过所述颜色传感器阵列对所述图像值的捕获，实时地在每个CNN层处执行CNN处理。
13.一种图像处理系统，包括：
传感器阵列，其用于捕获图像值；
硬件加速器，其用于：实现具有第一卷积神经网络(CNN)层的CNN，将通过所述传感器阵列捕获的图像值接收到所述第一CNN层中，以及使用通过所述颜色传感器阵列捕获的图像值来在所述第一CNN层处生成输出；以及
存储器，其用于将所述第一CNN层的所述输出存储为所捕获的图像的特征图。
14.如权利要求13所述的图像处理系统，其中，所述硬件加速器用于：在所述第一CNN层处通过通用CNN内核来处理通过所述颜色传感器阵列捕获的图像值。
15.如权利要求13所述的图像处理系统，其中，所述硬件加速器包括现场可编程门阵列(FPGA)、硬连线电路、可编程逻辑阵列(PLA)、数字信号处理器(DSP)或处理器。
16.如权利要求13所述的图像处理系统，其中，所述特征图图像是通过所述传感器阵列捕获的图像的经滤波的图像。
17.一种图像处理系统，包括：
用于通过颜色传感器阵列来捕获图像值的单元，所述图像值提供颜色通道数据；
用于将通过所述颜色传感器阵列捕获的图像值输入到具有至少一个卷积神经网络(CNN)层的CNN中的单元，所述CNN为每层提供CNN通道数据；其中，所述颜色通道数据和所述CNN通道数据用于形成深度通道图像；以及
用于将所述深度通道图像存储在存储器中的单元。
18.如权利要求1所述的图像处理系统，还包括：
用于用通过所述颜色传感器阵列对所述图像值的捕获来实时地在每个CNN层处执行CNN处理的单元。
19.至少一个机器可读介质，包括多个指令，所述多个指令在计算设备上被执行以促进所述计算设备执行一个或多个操作，所述一个或多个操作包括：
通过颜色传感器阵列来捕获图像值，所述图像值提供颜色通道数据；
将通过所述颜色传感器阵列捕获的图像值输入到具有至少一个卷积神经网络(CNN)层的CNN中，所述CNN为每层提供CNN通道数据；其中，所述颜色通道数据和所述CNN通道数据用于形成深度通道图像；以及
将所述深度通道图像存储在存储器中。
20.根据权利要求19所述的机器可读介质，其中，所述计算设备用于执行一个或多个操作，所述一个或多个操作包括：用通过所述颜色传感器阵列对所述图像值的捕获，实时地在每个CNN层处执行CNN处理。
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