CN110352430A - 使用合成数据和创新生成网络进行深度神经网络的高级和增强训练的方法和系统 - Google Patents
使用合成数据和创新生成网络进行深度神经网络的高级和增强训练的方法和系统 Download PDFInfo
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Abstract
使用合成数据和创新生成网络对深度神经网络（DNN）进行高级和增强训练的方法和系统。一种方法包括：使用合成数据来训练DNN，使用上下文数据来训练多个DNN，将使用上下文数据训练的DNN的特征与利用合成数据训练的DNN的特征相关联，以及使用相关联的特征来生成增强的DNN。
Description
技术领域
本发明的实施例属于数据处理领域，包括图像处理、图形处理和机器学习。更特别地，本发明的实施例涉及用于使用合成数据和创新生成网络进行深度神经网络的高级和增强训练的方法和系统的方法和系统。
背景技术
当前的并行图形数据处理包括被开发以对图形数据实行特定操作的系统和方法，这些特定操作诸如例如线性内插、曲面细分、栅格化、纹理映射、深度测试等。传统上，图形处理器使用了固定功能计算单元来处理图形数据；然而，最近，图形处理器的多个部分已变得可编程，从而使得这样的处理器能够支持用于处理顶点和片段数据的更广泛种类的操作。
为了进一步提高性能，图形处理器通常实现处理技术（诸如，流水线操作），这些处理技术试图贯穿图形流水线的不同部分来并行处理尽可能多的图形数据。具有单指令多线程（SIMT）架构的并行图形处理器被设计成最大化图形流水线中的并行处理量。在SIMT架构中，多组并行线程试图尽可能经常地一起同步执行程序指令，以提高处理效率。在SIMT架构中，多组并行线程尝试尽可能经常地一起同步执行程序指令，以提高处理效率。用于SIMT架构的软件和硬件的一般性概述可以在Shane Cook的CUDA编程（CUDA Programming），第3章，第37-51页（2013年）中找到。
机器学习已经在解决许多种类的任务方面成功。在训练和使用机器学习算法（例如，神经网络）时发生的计算自然地服从高效并行实现方式。因此，诸如通用图形处理单元（GPGPU）之类的并行处理器在深度神经网络的实际实现方式中发挥了重要作用。具有单指令多线程（SIMT）架构的并行图形处理器被设计成最大化图形流水线中的并行处理量。在SIMT架构中，多组并行线程试图尽可能经常地一起同步执行程序指令，以提高处理效率。并行机器学习算法实现方式所提供的效率允许使用高容量网络，并且使得那些网络能够在较大的数据集上进行训练。
深度神经网络（DNN）由于其特征识别能力而可以实行在计算机视觉和图像识别应用中有用的深度机器学习。DNN包括具有节点的层，这些节点被组织成一组“滤波器”，其可以充当特征检测器。每组滤波器的输出被传播到网络的连续层中的节点。DNN处理在具有多个节点的每个层处可以是计算密集的，其中多个节点具有要为图像检测和处理应用计算的多个参数。此外，对于DNN的培训和学习可能非常广泛的，如果数量层和节点很深，则需要大量的训练数据并且使用参数。
附图说明
附图图示了示例，并且因此是示例性实施例而不认为在范围上是限制性的。
图1是图示了被配置成实现本文所述的实施例的一个或多个方面的计算机系统的框图。
图2A-2D图示了根据示例性实施例的并行处理器部件。
图3A-3B是根据示例性实施例的图形多处理器的框图。
图4A-4F图示了其中多个图形处理单元（GPU）通信地耦合到多个多核处理器的示例性架构。
图5图示了根据示例性实施例的图形处理流水线。
图6图示了根据示例性实施例的机器学习软件栈。
图7图示了根据示例性实施例的高度并行的通用图形处理单元。
图8图示了根据示例性实施例的多GPU计算系统。
图9A-9B图示了示例性深度神经网络的层。
图10图示了示例性递归神经网络。
图11图示了深度神经网络的训练和部署的示例性实施例。
图12是图示了分布式学习的示例性框图。
图13图示了适合于使用经训练的模型来实行推断的示例性推断片上系统（SOC）。
图14是用以接收用于训练DNN的训练数据的具有深度神经网络（DNN）训练和学习系统的基本训练和学习架构的示例性框图。
图15A图示了使用DNN训练代理处理合成数据和上下文数据的示例性训练架构。
图15B图示了包括各种类型的椅子图像的示例性室内场景图像的示例性合成数据。
图15C图示了使用DNN训练代理来生成增强DNN的示例性示图。
图15D图示了使用合成数据和上下文数据来生成增强DNN的示例性操作。
图16A是用以处理合成的标记图像和真实的未标记图像的GAN的示例性基本架构的示图。
图16B是处理合成的标记图像和真实的未标记图像的示例性操作。
图17图示了示例性GAN模型，其中鉴别器未改变并且发生器损耗被改变。
图18A-18D图示了将GAN与创新发生器和鉴别器一起使用的示例性操作。
图19图示了根据示例性实施例的处理系统的框图。
图20图示了具有一个或多个处理器核、集成存储器控制器和集成图形处理器的实施例的示例性框图。
图21图示了图形处理器的示例性框图。
图22图示了根据示例性实施例的图形处理器的图形处理引擎的框图。
图23图示了图形处理器的另一示例性实施例的框图。
图24图示了包括在图形处理引擎（GPE）的示例性实施例中采用的处理元件的阵列的线程执行逻辑。
图25是图示了根据示例性实施例的图形处理器指令格式的框图。
图26图示了图形处理器的示例性实施例的框图。
图27A图示了根据示例性实施例的图形处理器命令格式的框图。
图27B图示了根据示例性实施例的图形处理器命令序列的框图。
图28图示了根据示例性实施例的数据处理系统的示例性图形软件架构。
图29图示了可以被用来制造集成电路（IC）以实行根据示例性实施例的操作的IP核开发系统的框图。
图30图示了根据示例性实施例的可以使用一个或多个IP核来制造的示例性片上系统IC的框图。
图31图示了根据示例性实施例的可以使用一个或多个IP核来制造的片上系统IC的示例性图形处理器的框图。
图32图示了根据实施例的可以使用一个或多个IP核来制造的片上系统IC的示例性附加图形处理器的框图。
具体实施方式
在一些实施例中，图形处理单元（GPU）通信地耦合到主机/处理器核以加速图形操作、机器学习操作、模式分析操作，以及各种通用GPU（GPGPU）功能。GPU可以通过总线或另一互连件（例如，诸如PCIe或NVLink之类的高速互连件）通信地耦合到主机处理器/核。在其他实施例中，GPU可以与核集成在同一封装或芯片上并且通过内部处理器总线/互连件（即，在封装或芯片内部）通信地耦合至核。不管GPU连接的方式如何，处理器核都可以以工作描述符中包含的命令/指令的序列的形式向GPU分配工作。然后，GPU使用专用电路/逻辑来高效地处理这些命令/指令。
在一些实施例中，图像捕获设备是用以捕获输入图像的独立设备。然而，图像捕获设备可以是需要图像捕获能力的另一计算设备的一部分或子部件，诸如具有用以捕获图像的数码相机的便携式或手持式计算设备。
在以下描述中，阐述了众多具体细节来提供更透彻的理解。然而，将显而易见的是，可以在没有这些具体细节中的一个或多个的情况下来实践本文中描述的实施例。在其他实例中，没有描述公知的特征以避免使本发明实施例的细节晦涩难懂。
计算系统概述
图1是图示了被配置成实现本文所述的示例性实施例的一个或多个方面的计算系统100的框图。计算系统100包括处理子系统101，该处理子系统具有一个或多个处理器102和系统存储器104，该一个或多个处理器和系统存储器经由互连路径进行通信，该互连路径可以包括存储器中枢105。存储器中枢105可以是芯片组部件内的单独的部件，或者可以集成在一个或多个处理器102内。存储器中枢105经由通信链路106与I/O子系统111耦合。I/O子系统111包括I/O中枢107，该I/O中枢可以使得计算系统100能够从一个或多个输入设备108接收输入。附加地，I/O中枢107可以使得显示控制器（该显示控制器可以被包括在一个或多个处理器102中）能够向一个或多个显示设备110A提供输出。在一个实施例中，与I/O中枢107耦合的一个或多个显示设备110A可以包括本地显示设备、内部显示设备或嵌入式显示设备。
在一个实施例中，处理子系统101包括一个或多个并行处理器112，该一个或多个并行处理器经由总线或其他通信链路113耦合至存储器中枢105。通信链路113可以是任何数量的基于标准的通信链路技术或协议（诸如但不限于PCI Express）中的一个，或者可以是供应方特定的通信接口或通信结构。在一个实施例中，一个或多个并行处理器112形成以计算为中心的并行或向量处理系统，该系统包括大量处理核和/或处理集群，诸如集成众核（MIC）处理器。在一个实施例中，一个或多个并行处理器112形成图形处理子系统，该图形处理子系统可以向经由I/O中枢107耦合的一个或多个显示设备110A中的一个输出像素。一个或多个并行处理器112还可以包括显示控制器和显示接口（未示出）以实现至一个或多个显示设备110B的直接连接。
在I/O子系统111内，系统存储单元114可以连接至I/O中枢107来为计算系统100提供存储机制。I/O开关116可以被用来提供接口机制以实现I/O中枢107与可以集成到平台中的其他部件（诸如网络适配器118和/或无线网络适配器119）以及可以经由一个或多个插入式设备120添加的各种其他设备之间的连接。网络适配器118可以是以太网适配器或另一种有线网络适配器。无线网络适配器119可以包括Wi-Fi、蓝牙、近场通信（NFC）或包括一个或多个无线电装置的其他网络设备中的一个或多个。
计算系统100可以包括未显式示出的其他部件，这些部件包括USB或其他端口连接件、光存储驱动器、视频捕获设备等等，也可以连接至I/O中枢107。图1中将各种部件互连的通信路径可以使用任何合适的协议（诸如基于PCI（外围部件互连）的协议（例如，PCI-Express））或任何其他总线或点对点通信接口和/或（一个或多个）协议（诸如NV-Link高速互连件或本领域中已知的互连协议）来实现。
在一个实施例中，一个或多个并行处理器112并入了针对进行图形和视频处理而优化的电路，包括例如视频输出电路，并且该电路构成了图形处理单元（GPU）。在另一个实施例中，一个或多个并行处理器112并入了针对进行通用处理而优化的电路，同时保留了本文更详细描述的基础计算架构。在又另一实施例中，计算系统100的部件可以与一个或多个其他系统元件集成在单个集成电路上。例如，一个或多个并行处理器112、存储器中枢105、（一个或多个）处理器102和I/O中枢107可以集成到片上系统（SoC）集成电路中。替换地，计算系统100的部件可以集成到单个封装中以形成系统级封装（SIP）配置。在一个实施例中，计算系统100的部件的至少一部分可以集成到多芯片模块（MCM）中，该多芯片模块（MCM）可以与其他多芯片模块互连成模块化计算系统。
将领会的是，本文所示的计算系统100是说明性的，并且变型和修改是可能的。连接拓扑可以根据需要进行修改，该连接拓扑包括桥的数量和布置、（一个或多个）处理器102的数量和（一个或多个）并行处理器112的数量。例如，在一些实施例中，系统存储器104直接而不是通过桥连接至（一个或多个）处理器102，而其他设备经由存储器中枢105和（一个或多个）处理器102与系统存储器104进行通信。在其他替换的拓扑中，（一个或多个）并行处理器112连接至I/O中枢107或直接连接至一个或多个处理器102中的一个，而不是连接至存储器中枢105。在其他实施例中，I/O中枢107和存储器中枢105可以集成到单个芯片中。一些实施例可以包括经由多个插座附接的（一个或多个）处理器102的两个或更多个集合，它们可以与（一个或多个）并行处理器112的两个或更多个实例耦合。
本文中示出的一些特定部件是可选的，并且可能不被包括在计算系统100的全部实现方式中。例如，可以支持任何数量的插入式卡或外围装置，或者可以省去一些部件。另外，一些架构可以将不同的术语用于与图1中图示的那些部件类似的部件。例如，在一些架构中，存储器中枢105可以被称为北桥，而I/O中枢107可以被称为南桥。
图2A图示了根据示例性实施例的并行处理器200。并行处理器200的各种部件可以使用诸如可编程处理器、专用集成电路（ASIC）或现场可编程门阵列（FPGA）之类的一个或多个集成电路设备来实现。根据示例性实施例，所图示的并行处理器200是图1所示的一个或多个并行处理器112的变体。
在一个实施例中，并行处理器200包括并行处理单元202。该并行处理单元包括I/O单元204，该I/O单元使得能够实现与包括并行处理单元202的其他实例的其他设备的通信。I/O单元204可以直接连接至其他设备。在一个实施例中，I/O单元204经由诸如存储器中枢105之类的中枢或开关接口的使用来与其他设备连接。存储器中枢105与I/O单元204之间的连接形成通信链路113。在并行处理单元202内，I/O单元204与主机接口206和存储器交叉开关（memory crossbar）216连接，其中主机接口206接收涉及实行处理操作的命令，并且存储器交叉开关216接收涉及实行存储器操作的命令。
当主机接口206经由I/O单元204接收命令缓冲时，主机接口206可以将用以实行那些命令的工作操作引导至前端208。在一个实施例中，前端208与调度器210耦合，该调度器被配置成将命令或其他工作项目分配至处理集群阵列212。在一个实施例中，调度器210确保处理集群阵列212被正确配置，并且在将任务分布至处理集群阵列212的处理集群之前处于有效状态。在一个实施例中，调度器210经由在微控制器上执行的固件逻辑来实现。微控制器实现的调度器210可被配置成以粗细粒度实行复杂的调度和工作分配操作，从而使得能够实现在处理阵列212上执行的线程的快速抢占和上下文切换。在一个实施例中，主机软件可以经由多个图形处理门铃中的一个来证明用于在处理阵列212上进行调度的工作负荷。该工作负荷然后可以由调度器微控制器内的调度器210逻辑在处理阵列212上自动分配。
处理集群阵列212可以包括多达“N”个处理集群（例如，集群214A、集群214B，一直到集群214N）。处理集群阵列212的每个集群214A-214N可以执行大量并发线程。调度器210可以使用各种调度和/或工作分配算法来向处理集群阵列212的集群214A-214N分配工作，这些算法可以取决于每种类型的程序或计算所引起的工作负荷而变化。调度可以由调度器210动态地处理，或者可以在编译被配置成由处理集群阵列212执行的程序逻辑期间由编译器逻辑部分地协助。在一个实施例中，处理集群阵列212的不同集群214A-214N可以被分配用于处理不同类型的程序或用于实行不同类型的计算。
处理集群阵列212可以被配置成实行各种类型的并行处理操作。在一个实施例中，处理集群阵列212被配置成实行通用并行计算操作。例如，处理集群阵列212可以包括用以执行处理任务的逻辑，该处理任务包括视频和/或音频数据的过滤、实行包括物理操作的建模操作，以及实行数据变换。
在一个实施例中，处理集群阵列212被配置成实行并行图形处理操作。在其中并行处理器200被配置成实行图形处理操作的实施例中，处理集群阵列212可以包括用以支持这样的图形处理操作的执行的附加逻辑，包括但不限于用以实行纹理操作的纹理采样逻辑，以及曲面细分逻辑和其他顶点处理逻辑。附加地，处理集群阵列212可以被配置成执行与图形处理相关的着色器程序，诸如但不限于顶点着色器、曲面细分着色器、几何着色器和像素着色器。并行处理单元202可以经由I/O单元204从系统存储器传送数据以供处理。在处理期间，可以在处理期间将所传送的数据存储到片上存储器（例如，并行处理器存储器222），然后写回到系统存储器。
在一个实施例中，当并行处理单元202被用来实行图形处理时，调度器210可以被配置成将处理工作负荷划分成大致相等大小的任务，以更好地使得图形处理操作能够分配到处理集群阵列212的多个集群214A-214N。在一些实施例中，处理集群阵列212的各部分可以被配置成实行不同类型的处理。例如，第一部分可以被配置成实行顶点着色和拓扑生成，第二部分可以被配置成实行曲面细分和几何着色，并且第三部分可以被配置成实行像素着色或其他屏幕空间操作，以产生渲染的图像以供显示。由集群214A-214N中的一个或多个产生的中间数据可以存储在缓冲器中，以允许中间数据在集群214A-214N之间传输以供进一步处理。
在操作期间，处理集群阵列212可以接收要经由调度器210执行的处理任务，该调度器从前端208接收定义处理任务的命令。对于图形处理操作，处理任务可以包括要处理的数据（例如表面（补丁）数据、图元数据、顶点数据和/或像素数据，以及定义了要如何处理数据的状态参数和命令（例如，要执行什么程序））的索引。调度器210可以被配置成获取对应于任务的索引，或者可以从前端208接收索引。前端208可以被配置成确保处理集群阵列212在由传入命令缓冲器（例如，批处理缓冲器、入栈缓冲器等）指定的工作负荷被发起之前被配置成有效状态。
并行处理单元202的一个或多个实例中的每一个可以与并行处理器存储器222耦合。并行处理器存储器222可以经由存储器交叉开关216来访问，该存储器交叉开关可以从处理集群阵列212以及I/O单元204接收存储器请求。存储器交叉开关216可以经由存储器接口218访问并行处理器存储器222。存储器接口218可以包括多个分区单元（例如，分区单元220A、分区单元220B至分区单元220N），它们可以均耦合至并行处理器存储器222的一部分（例如，存储器单元）。在一个实现方式中，分区单元220A-220N的数量被配置成等于存储器单元的数量，使得第一分区单元220A具有对应的第一存储器单元224A，第二分区单元220B具有对应的存储器单元224B，以及第N分区单元220N具有对应的第N存储器单元224N。在其他实施例中，分区单元220A-220N的数量可能不等于存储器设备的数量。
在各种实施例中，存储器单元224A-224N可以包括各种类型的存储器设备，包括动态随机存取存储器（DRAM）或图形随机存取存储器，诸如同步图形随机存取存储器（SGRAM），包括图形双数据速率（GDDR）存储器。在一个实施例中，存储器单元224A-224N还可以包括3D堆叠式存储器，包括但不限于高带宽存储器（HBM）。本领域技术人员将领会的是，存储器单元224A-224N的具体实现方式可以变化，并且可以从各种常规设计之一进行选择。诸如帧缓冲器或纹理映射之类的渲染目标可以存储在存储器单元224A-224N上，从而允许分区单元220A-220N并行地写入每个渲染目标的各部分，以高效地使用并行处理器存储器222的可用带宽。在一些实施例中，为了支持利用系统存储器连同本地高速缓冲存储器的统一存储器设计，可以将并行处理器存储器222的本地实例排除在外。
在一个实施例中，处理集群阵列212的集群214A-214N中的任一个可以处理将写入到并行处理器存储器222内的存储器单元224A-224N中的任何存储器单元的数据。存储器交叉开关216可以被配置成将每个集群214A-214N的输出传送到任何分区单元220A-220N或另一集群214A-214N，其可以对输出实行附加处理操作。每个集群214A-214N可以通过存储器交叉开关216与存储器接口218进行通信，以针对各种外部存储器设备进行读取或写入操作。在一个实施例中，存储器交叉开关216具有至存储器接口218的连接，以与I/O单元204进行通信，以及具有至并行处理器存储器222的本地实例的连接，从而使得不同处理集群214A-214N内的处理单元能够与系统存储器或对于并行处理单元202并非本地的其他存储器进行通信。在一个实施例中，存储器交叉开关216可以使用虚拟信道来分离集群214A-214N与分区单元220A-220N之间的业务流。
虽然并行处理单元202的单个实例被图示为在并行处理器200内，但并行处理单元202的任何数量的实例也可以被包括在内。例如，可以在单个插入式卡上提供并行处理单元202的多个实例，或者可以使多个插入式卡互连。即使不同实例具有不同数量的处理核、不同的本地并行处理器存储量和/或其他配置差异，并行处理单元202的不同实例也可以被配置成交互操作。例如，以及在一个实施例中，并行处理单元202的一些实例可以包括相对于其他实例而言较高精度的浮点单元。并入有并行处理单元202或并行处理器200的一个或多个实例的系统可以采用各种各样的配置和形状因数来实现，包括但不限于台式计算机、膝上型计算机或手持式个人计算机、服务器、工作站、游戏控制台和/或嵌入式系统。
图2B是根据示例性实施例的分区单元220的框图。在一个实施例中，分区单元220是图2A的分区单元220A-220N中的一个的实例。如图示的，分区单元220包括L2高速缓存221、帧缓冲器接口225和ROP 226（栅格操作单元）。L2高速缓存221是读/写高速缓存，其被配置成实行从存储器交叉开关216和ROP 226接收到的加载和存储操作。由L2高速缓存221将读未命中和紧急回写请求输出至帧缓冲器接口225以供处理。也可以经由帧缓冲器接口225向帧缓冲器发送更新以供处理。在一个实施例中，帧缓冲器接口225与并行处理器存储器中的存储器单元（诸如，图2的存储器单元224A-224N（例如，在并行处理器存储器222内））中的一个对接。
在图形应用中，ROP 226是实行诸如模板印刷（stencil）、z检验、混合等等的栅格操作的处理单元。ROP 226然后输出经处理的图形数据，其被存储在图形存储器中。在一些实施例中，ROP 226包括压缩逻辑，该压缩逻辑用以压缩被写入至存储器的深度或颜色数据，并且对从存储器读取的深度或颜色数据解压缩。该压缩逻辑可以是使用多种压缩算法中的一种或多种的无损压缩逻辑。由ROP 226实行的压缩类型可以根据待压缩的数据的统计特性而变化。例如，在一个实施例中，在每个图块（per-tile）的基础上对深度和颜色数据实行增量色彩压缩。
在一些实施例中，ROP 226被包括在每个处理集群（例如，图2A的集群214A-214N）内而不是被包括在分区单元220内。在这样的实施例中，通过存储器交叉开关216而不是像素片段数据来传输针对像素数据的读取和写入请求。经处理的图形数据可以显示在显示设备（诸如图1的一个或多个显示设备110中的一个）上，被路由以用于由（一个或多个）处理器102进行进一步处理，或者被路由以用于由图2A的并行处理器200内的处理实体中的一个进行进一步处理。
图2C是根据示例性实施例的并行处理单元内的处理集群214的框图。在一个实施例中，处理集群是图2A的处理集群214A-214N中的一个的实例。处理集群214可以被配置成并行地执行许多线程，其中术语“线程”指代在特定输入数据集上执行的特定程序的实例。在一些实施例中，使用单指令多数据（SIMD）指令发布技术来支持大量线程的并行执行，而无需提供多个独立的指令单元。在其他实施例中，使用单指令多线程（SIMT）技术来使用被配置成向处理集群中的每一个内的一组处理引擎发布指令的公共指令单元来支持大量大致同步线程的并行执行。与所有处理引擎通常执行相同指令的SIMD执行机制不同，SIMT执行允许不同线程更容易地遵循穿过给定线程程序的发散执行路径。本领域技术人员将理解的是，SIMD处理机制表示SIMT处理机制的功能子集。
处理集群214的操作可以经由向SIMT并行处理器分配处理任务的流水线管理器232来控制。流水线管理器232从图2A的调度器210接收指令，并且经由图形多处理器234和/或纹理单元236来管理那些指令的执行。所图示的图形多处理器234是SIMT并行处理器的示例性实例。然而，不同架构的各种类型的SIMT并行处理器可以被包括在处理集群214内。图形多处理器234的一个或多个实例可以被包括在处理集群214内。图形多处理器234可以处理数据，并且数据交叉开关240可以被用来将经处理数据分发到包括其他着色器单元的多个可能目的地中的一个。流水线管理器232可以通过为将经由数据交叉开关240分发的经处理数据指定目的地来便于经处理数据的分发。
处理集群214内的每个图形多处理器234可以包括一组相同的功能执行逻辑（例如，算术逻辑单元、加载-存储单元等）。功能执行逻辑可以采用流水线化方式来配置，其中可以在完成先前的指令之前发布新的指令。功能执行逻辑支持各种各样的操作，包括整数和浮点算术、比较运算、布尔运算、移位和各种代数函数的计算。在一个实施例中，可以利用相同的功能单元硬件来实行不同的操作，并且可以存在功能单元的任何组合。
传输至处理集群214的指令构成了线程。跨并行处理引擎的集合执行的线程的集合是线程组。线程组对不同的输入数据执行相同的程序。线程组内的每个线程可以被指派给图形多处理器234内的不同的处理引擎。线程组可以包括比图形多处理器234内的处理引擎的数量更少的线程。当线程组包括比处理引擎的数量更少的线程时，处理引擎中的一个或多个可能在该线程组被处理的周期期间空闲。线程组还可以包括比图形多处理器234内的处理引擎的数量更多的线程。当线程组包括比图形多处理器234内的处理引擎的数量更多的线程时，可以在连续的时钟周期内实行处理。在一个实施例中，可以在图形多处理器234上同时执行多个线程组。
在一个实施例中，图形多处理器234包括：用于实行加载和存储操作的内部高速缓冲存储器。在一个实施例中，图形多处理器234可以放弃内部高速缓存，并且在处理集群214内使用高速缓冲存储器（例如，L1高速缓存308）。每个图形多处理器234还有权访问在所有处理集群214当中共享的分区单元（例如，图2A的分区单元220A-220N）内的L2高速缓存，并且可以被用来在线程之间传送数据。图形多处理器234还可以访问片外全局存储器，该片外全局存储器可以包括本地并行处理器存储器和/或系统存储器中的一个或多个。并行处理单元202外部的任何存储器可以被用作全局存储器。其中处理集群214包括图形多处理器234的多个实例的实施例可以共享可以在L1高速缓存308中存储的公共指令和数据。
每个处理集群214可以包括被配置成将虚拟地址映射到物理地址中的MMU 245（存储器管理单元）。在其他实施例中，MMU 245的一个或多个实例可以驻留在图2A的存储器接口218内。MMU 245包括：被用来将虚拟地址映射到图块（tile）的物理地址（更多地提及分块）和可选地高速缓存行索引的一组页表项（PTE）。MMU 245可以包括可以驻留在图形多处理器234或L1高速缓存或处理集群214内的地址转换后备缓冲器（TLB）或高速缓存。对物理地址进行处理以分发表面数据访问局部性以允许分区单元当中的高效请求交错。可以使用高速缓存行索引来确定对高速缓存行的请求是命中还是未命中。
在图形和计算应用中，处理集群214可以被配置成使得每个图形多处理器234耦合至纹理单元236以实行纹理映射操作，例如，确定纹理样本方位、读取纹理数据和过滤纹理数据。纹理数据是从内部纹理L1高速缓存（未示出）或者在一些实施例中从图形多处理器234内的L1高速缓存读取的，并且是根据需要从L2高速缓存、本地并行处理器存储器或系统存储器获取的。每个图形多处理器234向数据交叉开关240输出经处理任务以向另一个处理集群214提供经处理任务以供进一步处理，或经由存储器交叉开关216在L2高速缓存、本地并行处理器存储器或系统存储器中存储经处理任务。preROP 242（预先栅格操作单元）被配置成从图形多处理器234接收数据，将数据引导到ROP单元，这些ROP单元可以如本文所述的那样用分区单元（例如，图2A的分区单元220A-220N）定位。preROP 242单元可以对颜色混合进行优化、组织像素颜色数据并实行地址转换。
将领会的是，本文所述的核架构是说明性的，并且变型和修改是可能的。例如图形多处理器234、纹理单元236、preROP 242等任何数量的处理单元可以被包括在处理集群214内。另外，虽然仅示出了一个处理集群214，但如本文所述的并行处理单元可以包括处理集群214的任何数量的实例。在一个实施例中，每个处理集群214可以被配置成使用单独且不同的处理单元、L1高速缓存等来独立于其他处理集群214进行操作。
图2D示出了根据一个示例性实施例的图形多处理器234。在这样的实施例中，图形多处理器234与处理集群214的流水线管理器232耦合。图形多处理器234具有执行流水线，该执行流水线包括但不限于指令高速缓存252、指令单元254、地址映射单元256、寄存器堆258、一个或多个通用图形处理单元（GPGPU）核262以及一个或多个加载/存储单元266。GPGPU核262和加载/存储单元266经由存储器和高速缓存互连件268与高速缓冲存储器272和共享存储器270耦合。
在一个实施例中，指令高速缓存252从流水线管理器232接收要执行的指令流。将这些指令高速缓存在指令高速缓存252中，并分派以用于由指令单元254执行。指令单元254可以将指令作为线程组（例如，经线）进行分派，其中线程组的每个线程被指派给GPGPU核262内的不同执行单元。指令可以通过在统一地址空间内指定地址来访问本地、共享或全局地址空间中的任一个地址空间。地址映射单元256可以被用来将统一地址空间中的地址转换成可由加载/存储单元266访问的不同存储器地址。
寄存器堆258为图形多处理器324的功能单元提供一组寄存器。寄存器堆258为连接至图形多处理器324的功能单元（例如，GPGPU核262、加载/存储单元266）的数据路径的操作数提供临时存储。在一个实施例中，寄存器堆258在功能单元中的每一个之间进行划分，使得每个功能单元均被分配寄存器堆258的专用部分。在一个实施例中，寄存器堆258在正由图形多处理器324执行的不同经线之间进行划分。
GPGPU核262可以均包括被用来执行图形多处理器324的指令的浮点单元（FPU）和/或整数算术逻辑单元（ALU）。根据实施例，GPGPU核262的架构可以类似，或者可以不同。例如，以及在一个实施例中，GPGPU核262的第一部分包括单精度FPU和整数ALU，而GPGPU核的第二部分包括双精度FPU。在一个实施例中，FPU可以实现IEEE 754-2008浮点算术标准或启用可变精度浮点算术。附加地，图形多处理器324可以包括用以实行诸如复制矩形或像素混合运算之类的特定功能的一个或多个固定功能或特殊功能单元。在一个实施例中，GPGPU核中的一个或多个还可以包括固定或特殊功能逻辑。
在一个实施例中，GPGPU核262包括能够对多组数据实行单个指令的SIMD逻辑。在一个实施例中，GPGPU核262可以物理地执行SIMD4、SIMD8和SIMD16指令，并且在逻辑上执行SIMD1、SIMD2和SIMD32指令。用于GPGPU核的SIMD指令可以在编译时由着色器编译器生成，或者在执行为单个程序多数据（SPMD）或SIMT架构编写和编译的程序时自动生成。为SIMT执行模型配置的程序的多个线程可以经由单个SIMD指令来执行。例如，以及在一个实施例中，实行相同或相似操作的八个SIMT线程可以经由单个SIMD8逻辑单元并行执行。
存储器和高速缓存互连件268是互连网络，该互连网络将图形多处理器324的功能单元中的每一个连接至寄存器堆258和共享存储器270。在一个实施例中，存储器和高速缓存互连件268是允许加载/存储单元266在共享存储器270与寄存器堆258之间实现加载和存储操作的交叉开关互连件。寄存器堆258可以以与GPGPU核262相同的频率进行操作，因此GPGPU核262与寄存器堆258之间的数据传送具有非常低的等待时间。共享存储器270可以被用来使得能够实现在图形多处理器234内的功能单元上执行的线程之间的通信。例如，高速缓冲存储器272可以被用作数据高速缓存，以高速缓存在功能单元与纹理单元236之间传送的纹理数据。共享存储器270也可以被用作经高速缓存的受管理的程序。除了存储在高速缓冲存储器272内的自动高速缓存的数据之外，在GPGPU核262上执行的线程还可以在共享存储器内以编程方式存储数据。
图3A-3B图示了根据示例性实施例的附加图形多处理器。所图示的图形多处理器325、350是图2C-2D的图形多处理器234的变体。所图示的图形多处理器325、350可以被配置为能够同时执行大量执行线程的流式多处理器（SM）。
图3A示出了根据附加示例性实施例的图形多处理器325。图形多处理器325包括相对于图2C-2D的图形多处理器234的执行资源单元的多个附加实例。例如，图形多处理器325可以包括指令单元332A-332B、寄存器堆334A-334B和（一个或多个）纹理单元344A-344B的多个实例。图形多处理器325还包括多组图形或计算执行单元（例如，GPGPU核336A-336B、GPGPU核337A-337B、GPGPU核338A-338B）和多组加载/存储单元340A-340B。在一个实施例中，执行资源单元具有公共的指令高速缓存330、纹理和/或数据高速缓冲存储器342和共享存储器346。
各种部件可以经由互连结构327通信。在一个实施例中，互连结构327包括一个或多个交叉开关以使得能够实现在图形多处理器325的各种部件之间的通信。在一个实施例中，互连结构327是单独的高速网络结构层，图形多处理器325的每个部件都堆叠在该单独的高速网络结构层上。图形多处理器325的部件经由互连结构327与远程部件通信。例如，GPGPU核336A-336B、337A-337B和3378A-338B均可以经由互连结构327来与共享存储器346通信。互连结构327可以对图形多处理器325内的通信进行仲裁以确保部件之间的公平带宽分配。
图3B示出了根据附加示例性实施例的图形多处理器350。如图2D和图3A图示的，图形处理器包括多组执行资源356A-356D，其中每组执行资源包括多个指令单元、寄存器堆、GPGPU核和加载存储单元。执行资源356A-356D可以与（一个或多个）纹理单元360A-360D一起工作以进行纹理操作，同时共享指令高速缓存354和共享存储器362。在一个实施例中，执行资源356A-356D可以共享指令高速缓存354和共享存储器362以及纹理和/或数据高速缓冲存储器358A-358B的多个实例。各种部件可以经由与图3A的互连结构327类似的互连结构352进行通信。
本领域技术人员将理解的是，图1、图2A-2D和图3A-3B中所述的架构是描述性的，并且不限制是示例性的本实施例的范围。因此，本文所述的技术可以在任何适当配置的处理单元上实现，该处理单元包括但不限于：一个或多个移动应用处理器、包括多核GPU的一个或多个桌面或服务器中央处理处理单元（GPU）、诸如图2A的并行处理单元202之类的一个或多个并行处理单元，以及一个或多个图形处理器或专用处理单元，而不脱离本文所述的实施例的范围。
在一些实施例中，如本文所述的并行处理器或GPGPU通信地耦合至主机/处理器核以加快图形操作、机器学习操作、模式分析操作和各种通用GPU（GPGPU）功能。GPU可以通过总线或其他互连件（例如，诸如PCIe或NVLink之类的高速互连件）通信地耦合至主机处理器/核。在其他实施例中，GPU可以与核集成在同一封装或芯片上并且通过内部处理器总线/互连件（即，在封装或芯片内部）通信地耦合至该核。不管GPU连接的方式如何，处理器核都可以以工作描述符中包含的命令/指令的序列的形式向GPU分配工作。然后，GPU使用专用电路/逻辑来高效地处理这些命令/指令。
用于GPU到主机处理器互连的技术
图4A图示了其中多个GPU 410-413通过高速链路440-443（例如，总线、点对点互连等）通信地耦合至多个多核处理器405-406的示例性架构。在一个实施例中，高速链路440-443支持4 GB/s、30 GB/s、80 GB/s或更高的通信吞吐量，这取决于实现方式。可以使用各种互连协议，包括但不限于PCIe 4.0或5.0以及NVLink 2.0。然而，本发明的基本原理不限于任何特定的通信协议或吞吐量。
此外，以及在一个实施例中，GPU 410-413中的两个或更多个通过高速链路444-445互连，这可以使用与用于高速链路440-443的协议/链路相同或不同的协议/链路来实现。类似地，多核处理器405-406中的两个或更多个可以通过高速链路433连接，该高速链路可以是以20 GB/s、30 GB/s、120 GB/s或更高的速度操作的对称多处理器（SMP）总线。替换地，图4A中所示的各种系统部件之间的所有通信可以使用相同的协议/链路（例如，通过公共互连结构）来完成。然而，如所提及的，本发明的基本原理不限于任何特定类型的互连技术。
在一个实施例中，每个多核处理器405-406分别经由存储器互连件430-431通信地耦合至处理器存储器401-402，并且每个GPU 410-413分别通过GPU存储器互连件450-453通信地耦合至GPU存储器420-423。存储器互连件430-431和450-453可以利用相同或不同的存储器访问技术。作为示例而不是作为限制，处理器存储器401-402和GPU存储器420-423可以是诸如动态随机存取存储器（DRAM）（包括堆叠式DRAM）、图形DDR SDRAM（GDDR）（例如，GDDR5、GDDR6）或高带宽存储器（HBM）之类的易失性存储器，和/或可以是诸如3D XPoint或Nano-Ram之类的非易失性存储器。在一个实施例中，存储器的某个部分可以是易失性存储器，而另一个部分可以是非易失性存储器（例如，使用两级存储器（2LM）层级结构）。
如下所述，尽管各种处理器405-406和GPU 410-413可以分别物理地耦合至特定存储器401-402、420-423，但可以实现统一存储器架构，其中相同的虚拟系统地址空间（也被称为“有效地址”空间）在全部的各种物理存储器当中分发。例如，处理器存储器401-402可以均包括64 GB的系统存储器地址空间，并且GPU存储器420-423可以均包括32 GB的系统存储器地址空间（在该示例中导致总共256 GB的可寻址存储器）。
图4B图示了根据一个实施例的多核处理器407与图形加速模块446之间的互连的附加细节。图形加速模块446可以包括集成在经由高速链路440耦合至处理器407的线卡上的一个或多个GPU芯片。替换地，图形加速模块446可以与处理器407集成在同一封装或芯片上。
所图示的处理器407包括多个核460A-460D，这些核均具有转换后备缓冲器461A-461D和一个或多个高速缓存462A-462D。这些核可以包括用于执行指令和处理未图示的数据以避免使本发明的基本原理晦涩难懂的各种其他部件（例如，指令获取单元、分支预测单元、解码器、执行单元、重排序缓冲器等）。高速缓存462A-462D可以包括1级（L1）和2级（L2）高速缓存。此外，一个或多个共享高速缓存426可以被包括在高速缓存层级结构中并且由各组核460A-460D共享。例如，处理器407的一个实施例包括24个核，这些核均具有其自己的L1高速缓存、12个共享L2高速缓存和12个共享L3高速缓存。在这个实施例中，L2高速缓存和L3高速缓存中的一个由两个相邻核共享。处理器407和图形加速器集成模块446与系统存储器441连接，该系统存储器可以包括处理器存储器401-402。
通过一致性总线464、经由核间通信来为各种高速缓存462A-462D、456和系统存储器441中存储的数据和指令维持一致性。例如，每个高速缓存均可以具有与其相关联的高速缓存一致性逻辑/电路，以响应于所检测到的对特定高速缓存行的读取或写入、通过一致性总线464进行通信。在一个实现方式中，通过一致性总线464来实现高速缓存窥探协议，以窥探高速缓存访问。本领域技术人员很好理解高速缓存窥探/一致性技术，并且在这里不会详细描述该高速缓存窥探/一致性技术以避免使本发明的基本原理晦涩难懂。
在一个实施例中，代理电路425将图形加速模块446通信地耦合至一致性总线464，从而允许图形加速模块446作为核的对等体参与高速缓存一致性协议。特别地，接口435通过高速链路440（例如，PCIe总线、NVLink等）向代理电路425提供连接性，并且接口437将图形加速模块446连接至链路440。
在一个实现方式中，加速器集成电路436代表图形加速模块446的多个图形处理引擎431、432、N提供高速缓存管理、存储器访问、上下文管理和中断管理服务。图形处理引擎431、432、N可以均包括单独的图形处理单元（GPU）。替换地，图形处理引擎431、432、N可以在GPU内包括不同类型的图形处理引擎，诸如图形执行单元、媒体处理引擎（例如，视频编码器/解码器）、采样器和块图像传输引擎。换句话说，图形加速模块可以是具有多个图形处理引擎431-432、N的GPU，或图形处理引擎431-432、N可以是集成在公共封装、线卡或芯片上的个体GPU。
在一个实施例中，加速器集成电路436包括存储器管理单元（MMU）439，该存储器管理单元用于实行诸如虚拟到物理存储器转换（也被称为有效到实际存储器转换）之类的各种存储器管理功能和用于访问系统存储器441的存储器访问协议。MMU 439还可以包括用于高速缓存虚拟/有效到物理/实际地址转换的转换后备缓冲器（TLB）（未示出）。在一个实现方式中，高速缓存438存储命令和数据，以便由图形处理引擎431-432、N进行有效访问。在一个实施例中，存储在高速缓存438和图形存储器433-434、N中的数据与核高速缓存462A-462D、456和系统存储器411保持一致。如所提及的，这可以经由代理电路425来完成，该代理电路代表高速缓存438和存储器433-434、N参与高速缓存一致性机制（例如，向高速缓存438发送与处理器高速缓存462A-462D、456上的高速缓存行的修改/访问相关的更新并且从高速缓存438接收更新）。
一组寄存器445存储由图形处理引擎431-432、N执行的线程的上下文数据，并且上下文管理电路448管理线程上下文。例如，上下文管理电路448可以实行保存和恢复操作以在上下文切换期间保存和恢复各种线程的上下文（例如，其中第一线程被保存并且第二线程被存储，使得第二线程可以由图形处理引擎执行）。例如，在上下文切换时，上下文管理电路448可以将当前寄存器值存储到存储器中的指定区域（例如，由上下文指针标识）。然后，该上下文管理电路可以在返回上下文时恢复寄存器值。在一个实施例中，中断管理电路447接收并且处理从系统设备接收到的中断。
在一个实现方式中，由MMU 439将来自图形处理引擎431的虚拟/有效地址转换为系统存储器411中的实际/物理地址。加速器集成电路436的一个实施例支持多个（例如，4个、8个、16个）图形加速器模块446和/或其他加速器设备。图形加速器模块446可以专用于在处理器407上执行的单个应用，或者可以在多个应用之间共享。在一个实施例中，呈现虚拟化图形执行环境，其中图形处理引擎431-432、N的资源与多个应用或虚拟机（VM）共享。资源可以被细分为基于与VM和/或应用相关联的处理要求和优先级而分配给不同的VM和/或应用的“分片”。
因此，加速器集成电路充当至图形加速模块446的系统的桥，并且提供地址转换和系统存储器高速缓存服务。此外，加速器集成电路436可以为主机处理器提供虚拟化设施以管理图形处理引擎、中断和存储器管理的虚拟化。
由于图形处理引擎431-432、N的硬件资源显式地映射到由主机处理器407看到的实际地址空间，因此任何主机处理器都可以使用有效地址值来为这些资源直接寻址。在一个实施例中，加速器集成电路436的一个功能是图形处理引擎431-432、N的物理分离，使得它们作为独立单元出现在系统上。
如所提及的，在所图示的实施例中，一个或多个图形存储器433-434、M分别耦合至图形处理引擎431-432、N中的每一个。图形存储器433-434、M存储正由图形处理引擎431-432、N中的每一个处理的指令和数据。图形存储器433-434、M可以是诸如DRAM（包括堆叠式DRAM）、GDDR存储器（例如，GDDR5、GDDR6）或HBM之类的易失性存储器，和/或可以是诸如3DXPoint或Nano-Ram之类的非易失性存储器。
在一个实施例中，为了减少链路440上的数据流量，使用偏置技术来确保图形存储器433-434、M中存储的数据是图形处理引擎431-432、N最频繁使用且核460A-460D优选不使用（至少不频繁使用）的数据。类似地，偏置机制试图使核（并且优选地不是图形处理引擎431-432、N）所需的数据保持在核和系统存储器411的高速缓存462A-462D、456内。
图4C图示了其中加速器集成电路436集成在处理器407内的另一个示例性实施例。在这个实施例中，图形处理引擎431-432、N经由接口437和接口435来直接通过高速链路440与加速器集成电路436进行通信（这也可以利用任何形式的总线或接口协议）。加速器集成电路436可以实行与关于图4B所描述的操作相同的操作，但考虑到其与一致性总线462和高速缓存462A-462D、426紧密接近，可能以较高的吞吐量实行操作。
一个实施例支持不同的编程模型，包括专用进程编程模型（不具有图形加速模块虚拟化）和共享编程模型（具有虚拟化）。共享编程模型可以包括由加速器集成电路436控制的编程模型和由图形加速模块446控制的编程模型。
在专用进程模型的一个实施例中，图形处理引擎431-432、N在单个操作系统下专用于单个应用或进程。单个应用可以将其他应用请求集中到图形引擎431-432、43N，从而在VM/分区内提供虚拟化。
在专用进程编程模型中，图形处理引擎431-432、N可以由多个VM/应用分区共享。共享模型要求系统管理程序将图形处理引擎431-432、N虚拟化，以允许由每个操作系统进行访问。对于没有管理程序的单分区系统，图形处理引擎431-432、N由操作系统拥有。在这两种情况下，操作系统都可以将图形处理引擎431-432、N虚拟化以提供对每个进程或应用的访问。
对于共享编程模型，图形加速模块446或单独图形处理引擎431-432、N使用进程句柄来选择处理元件。在一个实施例中，处理元件被存储在系统存储器411中并且可使用本文所述的有效地址到实际地址转换技术来寻址。该进程句柄可以是在向图形处理引擎431-432、N注册它的上下文（即，调用系统软件以向处理元件链接表添加处理元件）时向主机进程提供的实现方式特定的值。该进程句柄的低16位可以是处理元件链接表内的处理元件的偏移量。
图4D图示了示例性加速器集成分片490。如本文所用，“分片”包括加速器集成电路436的处理资源的指定部分。系统存储器411内的应用有效地址空间482存储处理元件483。在一个实施例中，处理元件483响应于来自在处理器407上执行的应用480的GPU调用481而被存储。处理元件483包含对应应用480的处理状态。处理元件483中包含的工作描述符（WD）484可以是应用所请求的单个作业，或者可以包含指向作业队列的指针。在后一种情况下，WD 484是指向应用地址空间482中的作业请求队列的指针。
图形加速模块446和/或个体图形处理引擎431-432、N可以由系统中的全部进程或进程子集共享。本发明的实施例包括用于建立处理状态并向图形加速模块446发送WD 484以在虚拟化环境中开始作业的基础结构。
在一个实现方式中，专用进程编程模型是实现方式特定的。在这个模型中，单个进程拥有图形加速模块446或个体图形处理引擎431。由于图形加速模块446由单个进程拥有，因此管理程序初始化加速器集成电路436以获得所属分区，并且操作系统在图形加速模块446被指派时初始化加速器集成电路436以获得所属进程。
在操作中，加速器集成分片490中的WD获取单元491获取下一个WD 484，该下一个WD包括将由图形加速模块446的图形处理引擎之一进行的工作的指示。如图所示，来自WD484的数据可以被存储在寄存器445中并由MMU 439、中断管理电路447和/或上下文管理电路446使用。例如，MMU 439的一个实施例包括用于访问OS虚拟地址空间485内的段/页表486的段/页步行（walk）电路。中断管理电路447可以处理从图形加速模块446接收到的中断事件492。当实行图形操作时，由图形处理引擎431-432、N生成的有效地址493由MMU 439转换为实际地址。
在一个实施例中，针对每个图形处理引擎431-432、N和/或图形加速模块446复制同一组寄存器445，并且可以由管理程序或操作系统初始化这一组寄存器。这些复制的寄存器中的每一个可以被包括在加速器集成分片490中。表1中示出了可以由管理程序初始化的示例性寄存器。
表1-管理程序初始化寄存器
| 1 | 分片控制寄存器 |
| 2 | 实际地址（RA）调度进程区域指针 |
| 3 | 授权掩码覆盖寄存器 |
| 4 | 中断向量表项偏移量 |
| 5 | 中断向量表项限制 |
| 6 | 状态寄存器 |
| 7 | 逻辑分区ID |
| 8 | 实际地址（RA）管理程序加速器利用记录指针 |
| 9 | 存储描述寄存器 |
表2中示出了可以由操作系统初始化的示例性寄存器。
表2 - 操作系统初始化寄存器
| 1 | 进程和线程识别 |
| 2 | 有效地址（EA）上下文保存/恢复指针 |
| 3 | 虚拟地址（VA）加速器利用记录指针 |
| 4 | 虚拟地址（VA）存储段表指针 |
| 5 | 权威掩码 |
| 6 | 工作描述符 |
在一个实施例中，每个WD 484均特定于特定图形加速模块446和/或图形处理引擎431-432、N。该WD包含图形处理引擎431-432、N完成其工作所需的所有信息，或者该WD可以是指向应用已经建立了要完成的工作命令队列的存储器位置的指针。
图4E图示了共享模型的一个示例性实施例的附加细节。这个实施例包括其中存储了处理元件列表499的管理程序实际地址空间498。管理程序实际地址空间498可经由管理程序496来访问，该管理程序将操作系统495的图形加速模块引擎虚拟化。
共享编程模型允许来自系统中的全部分区或分区子集的全部进程或进程子集使用图形加速模块446。有两种编程模型，其中图形加速模块446由多个进程和分区共享：时间分片共享和图形直接共享。
在这个模型中，系统管理程序496拥有图形加速模块446并且使其功能对所有操作系统495可用。为使图形加速模块446支持系统管理程序496的虚拟化，图形加速模块446可以遵守以下要求：1）应用作业请求必须是自主的（即，不需要维持作业之间的状态），或者图形加速模块446必须提供上下文保存和恢复机制。2）图形加速模块446保证在指定时间量内完成应用作业请求，包括任何转换错误，或者图形加速模块446提供抢占作业处理的能力。3）当以直接共享编程模型操作时，必须为图形加速模块446保证进程之间的公平性。
在一个实施例中，对于共享模型，要求应用480以利用图形加速模块446类型、工作描述符（WD）、授权掩码寄存器（AMR）值以及上下文保存/恢复区域指针（CSRP）来进行操作系统495系统调用。图形加速模块446类型描述了系统调用的目标加速功能。图形加速模块446类型可以是系统特定的值。WD被特别针对图形加速模块446来格式化，并且可以采用以下形式：图形加速模块446命令、指向用户定义结构的有效地址指针、指向命令队列的有效地址指针，或用于描述要由图形加速模块446完成的工作的任何其他数据结构。在一个实施例中，AMR值是用于当前进程的AMR状态。传递给操作系统的值与设置AMR的应用类似。如果加速器集成电路436和图形加速模块446的实现方式不支持用户授权掩码覆盖寄存器（UAMOR），则操作系统可以在管理程序调用中传递AMR之前向AMR值应用当前UAMOR值。在将AMR置于处理元件483中之前，管理程序496可以可选地应用当前授权掩码覆盖寄存器（AMOR）值。在一个实施例中，CSRP是包含应用地址空间482中供图形加速模块446保存和恢复上下文状态的区域的有效地址的寄存器445中的一个。如果不要求在作业之间保存状态或当作业被抢占时，该指针是可选的。该上下文保存/恢复区域可以是插接的系统存储器。
在接收到系统调用时，操作系统495可以验证应用480已注册并被授权使用图形加速模块446。操作系统495然后利用表3中所示的信息来调用管理程序496。
表3 - 操作系统对管理程序的调用参数
| 1 | 工作描述符（WD） |
| 2 | 授权掩码寄存器（AMR）值（可能已屏蔽）。 |
| 3 | 有效地址（EA）上下文保存/恢复区域指针（CSRP） |
| 4 | 进程ID（PID）和可选的线程ID（TID） |
| 5 | 虚拟地址（VA）加速器利用记录指针（AURP） |
| 6 | 存储段表指针（SSTP）的虚拟地址 |
| 7 | 逻辑中断服务号（LISN） |
在接收到管理程序调用时，管理程序496验证操作系统495已注册并被授权使用图形加速模块446。管理程序496然后将处理元件483针对对应图形加速模块446类型放入处理元件链接表中。处理元件可以包括表4中所示的信息。
表4-处理元件信息
| 1 | 工作描述符（WD） |
| 2 | 授权掩码寄存器（AMR）值（可能已屏蔽）。 |
| 3 | 有效地址（EA）上下文保存/恢复区域指针（CSRP） |
| 4 | 进程ID（PID）和可选的线程ID（TID） |
| 5 | 虚拟地址（VA）加速器利用记录指针（AURP） |
| 6 | 存储段表指针（SSTP）的虚拟地址 |
| 7 | 逻辑中断服务号（LISN） |
| 8 | 中断向量表，从管理程序调用参数导出 |
| 9 | 状态寄存器（SR）值 |
| 10 | 逻辑分区ID（LPID） |
| 11 | 实际地址（RA）管理程序加速器利用记录指针 |
| 12 | 存储描述符寄存器（SDR） |
在一个实施例中，管理程序将寄存器445的多个加速器集成分片490初始化。
如图4F图示的，本发明的一个示例性实施例采用可经由被用来访问物理处理器存储器401-402和GPU存储器420-423的公共虚拟存储器地址空间来寻址的统一存储器。在这个实现方式中，在GPU 410-413上执行的操作利用相同的虚拟/有效存储器地址空间来访问处理器存储器401-402，反之亦然，由此简化可编程性。在一个实施例中，将虚拟/有效地址空间的第一部分分配给处理器存储器401，将第二部分分配给第二处理器存储器402，将第三部分分配给GPU存储器420，以此类推。整个虚拟/有效存储器空间（有时被称为有效地址空间）由此分布在处理器存储器401-402和GPU存储器420-423中的每一个上，从而允许任何处理器或GPU访问具有映射到该存储器的虚拟地址的任何物理存储器。
在一个实施例中，MMU 439A-439E中的一个或多个内的偏置/一致性管理电路494A-494E确保主机处理器（例如，405）与GPU 410-413的高速缓存之间的高速缓存一致性，并且实现指示其中应当存储某些类型的数据的物理存储器的偏置技术。尽管在图4F中图示了偏置/一致性管理电路494A-494E的多个实例，但偏置/一致性电路也可以在一个或多个主机处理器405的MMU内和/或在加速器集成电路436内实现。
一个实施例允许将GPU附接的存储器420-423映射为系统存储器的部分，并且使用共享虚拟存储器（SVM）技术进行访问，但是不会遭受与全系统高速缓存一致性相关联的典型性能缺陷的影响。GPU附接的存储器420-423作为系统存储器来访问的能力不会造成繁重的高速缓存一致性开销，这为GPU卸载提供了有利的操作环境。这种布置允许主机处理器405软件设置操作数并访问计算结果，而不具有传统I/O DMA数据拷贝的开销。这些传统拷贝涉及驱动器调用、中断和存储器映射I/O（MMIO）访问，这些访问相对于简单存储器访问来说都是低效的。同时，在不具有高速缓存一致性开销的情况下访问GPU附接存储器420-423的能力对于卸载计算的执行时间可能是关键的。例如，在具有大量流式写入存储器业务的情况下，高速缓存一致性开销可以显著降低由GPU 410-413看到的有效写入带宽。操作数设置的效率、结果访问的效率以及GPU计算的效率都在确定GPU卸载的有效性方面发挥着重要作用。
在一个实现方式中，GPU偏置与主机处理器偏置之间的选择由偏置跟踪器数据结构驱动。例如，可以使用偏置表，该偏置表可以是每个GPU附接存储器页包括1或2个位的页面粒度结构（即，以存储器页的粒度来控制）。偏置表可以在一个或多个GPU附接存储器420-423的被盗存储器范围内实现，在GPU 410-413中具有或不具有偏置高速缓存（例如，以高速缓存频繁/最近使用的偏置表的项）。替换地，整个偏置表均可以保持在GPU内。
在一个实现方式中，在实际访问GPU存储器之前访问与对GPU附接存储器420-423的每次访问相关联的偏置表项，从而导致以下操作。首先，将来自GPU 410-413的在GPU偏置中发现其页面的本地请求直接转发到对应的GPU存储器420-423。将来自GPU的在主机偏置中发现其页面的本地请求转发给处理器405（例如，如上所讨论的通过高速链路）。在一个实施例中，来自处理器405的在主机处理器偏置中发现所请求的页面的请求完成了像正常存储器读取那样的请求。替换地，可以将针对GPU偏置页面的请求转发给GPU 410-413。然后，如果GPU当前未使用该页面，则GPU可以将该页面转变到主机处理器偏置。
页面的偏置状态可以通过基于软件的机制、基于硬件辅助软件的机制或者对于一组有限的情况基于仅硬件的机制来改变。
一种用于改变偏置状态的机制采用API调用（例如OpenCL），该API调用进而调用GPU设备驱动器，该设备驱动器进而向GPU发送消息（或将命令描述符入队），从而引导该GPU改变偏置状态，并且对于某些转变，在主机中实行高速缓存转储清除操作。高速缓存转储清除操作是从主机处理器405偏置到GPU偏置的转变所必需的，而对于相反转变则不是必需的。
在一个实施例中，通过暂时呈现主机处理器405不可高速缓存的GPU偏置页面来保持高速缓存一致性。为了访问这些页，处理器405可以向GPU 410请求访问，该GPU 410可能或可能不立即准予访问，这取决于实现方式。因此，为了减少处理器405与GPU 410之间的通信，有利的是确保GPU偏置页面是GPU所需而不是主机处理器405所需的页面，反之亦然。
图形处理流水线
图5图示了根据示例性实施例的图形处理流水线500。在一个实施例中，图形处理器可以实现所图示的图形处理流水线500。该图形处理器可以被包括在如本文所述的并行处理子系统内，所述并行处理子系统诸如是图2的并行处理器200，在一个实施例中，该并行处理器200是图1的（一个或多个）并行处理器112的变体。如本文所述，各种并行处理系统可以经由并行处理单元（例如，图2A的并行处理单元202）的一个或多个实例来实现图形处理流水线500。例如，着色器单元（例如，图2C-2D的图形多处理器234）可以被配置成实行顶点处理单元504、曲面细分控制处理单元508、曲面细分评估处理单元512、几何处理单元516和片段/像素处理单元524中的一个或多个的功能。数据汇编器502、图元汇编器506、514、518、曲面细分单元510、栅格器522和栅格操作单元526的功能还可以由处理集群（例如，图2A的处理集群214）内的其他处理引擎和对应的分区单元（例如，图2的分区单元220A-220N）实行。图形处理流水线500还可以使用用于一个或多个功能的专用处理单元来实现。在一个实施例中，图形处理流水线500的一个或多个部分可以由通用处理器（例如，CPU）内的并行处理逻辑来实行。在一个实施例中，图形处理流水线500的一个或多个部分可以经由存储器接口528访问片上存储器（例如，如图2A中所示的并行处理器存储器222），该存储器接口可以是图2A的存储器接口218的实例。
在一个实施例中，数据汇编器502是收集表面和图元的顶点数据的处理单元。数据汇编器502然后向顶点处理单元504输出包括顶点属性的顶点数据。顶点处理单元504是可编程执行单元，该可编程执行单元执行顶点着色器程序，从而照明和变换如顶点着色器程序所指定的顶点数据。顶点处理单元504读取高速缓存、本地或系统存储器中存储的用于处理顶点数据的数据，并且可以被编程成将顶点数据从基于对象的坐标表示变换成世界空间坐标空间或归一化的设备坐标空间。
图元汇编器506的第一实例从顶点处理单元504接收顶点属性。图元汇编器506根据需要来读取所存储的顶点属性并构造图形图元以由曲面细分控制处理单元508进行处理。图形图元包括如由各种图形处理应用编程接口（API）所支持的三角形、线段、点、补丁等。
曲面细分控制处理单元508将输入顶点视为几何补丁的控制点。这些控制点从来自补丁的输入表示（例如，补丁的基础）变换成适用于由曲面细分评估处理单元512进行表面评估的表示。曲面细分控制处理单元508还可以计算几何补丁的边缘的曲面细分因子。曲面细分因子适用于单个边缘，并量化与边缘相关联的视点相关细节水平。曲面细分单元510被配置成接收补丁的边缘的曲面细分因子并将补丁曲面细分为多个几何图元，诸如线、三角形或四边形图元，该多个几何图元被传输到曲面细分评估处理单元512。曲面细分评估处理单元512对细分的补丁的参数化坐标进行操作以生成与几何图元相关联的每个顶点的表面表示和顶点属性。
图元汇编器514的第二实例从曲面细分评估处理单元512接收顶点属性，根据需要读取所存储的顶点属性，并构造图形图元以由几何处理单元516处理。几何处理单元516是可编程执行单元，该可编程执行单元执行几何着色器程序，以如由几何着色器程序所指定那样变换从图元汇编器514接收到的图形图元。在一个实施例中，几何处理单元516被编程为将图形图元细分为一个或多个新的图形图元并且计算用于将新的图形图元栅格化的参数。
在一些实施例中，几何处理单元516可以在几何流中添加或删除元素。几何处理单元516向图元汇编器518输出指定新的图形图元的参数和顶点。图元汇编器518从几何处理单元516接收参数和顶点，并构建图形图元以由视口缩放、剔除和裁剪单元520进行处理。几何处理单元516读取并行处理器存储器或系统存储器中存储的数据以供在处理几何数据中使用。视口缩放、剔除和裁剪单元520实行裁剪、剔除和视口缩放，并且将经处理的图形图元输出至栅格器522。
栅格器522可以实行深度剔除和其他基于深度的优化。栅格器522还对新图形图元执行扫描转换以生成片段并向片段/像素处理单元524输出这些片段和关联的覆盖数据。片段/像素处理单元524是被配置成执行片段着色器程序或像素着色器程序的可编程执行单元。片段/像素处理单元524变换从栅格器522接收到的片段或像素，如片段或像素着色器程序所指定的。例如，片段/像素处理单元524可以被编程成实行包括但不限于纹理映射、着色、混合、纹理校正和透视校正的操作，以产生输出到栅格操作单元526的着色片段或像素。片段/像素处理单元524可以读取并行处理器存储器或系统存储器中存储的数据，以供在处理片段数据时使用。片段或像素着色器程序可以被配置成依据针对处理单元进行配置的采样速率以样本、像素、图块或其他粒度进行着色。
栅格操作单元526是实行包括但不限于模板印刷、z测试、混合等等的栅格操作的处理单元，并且作为经处理图形数据来输出像素数据，以存储在图形存储器（例如，如图2A中的并行处理器存储器222和/或如图1中的系统存储器104）中，以显示在一个或多个显示设备110上或者用于由一个或多个处理器102或（一个或多个）并行处理器112中的一个进行进一步处理。在一些实施例中，栅格操作单元526被配置成压缩被写入到存储器的z或颜色数据并解压缩从存储器读取的z或颜色数据。
机器学习概述
机器学习算法是可以基于一组数据进行学习的算法。机器学习算法的实施例可以被设计成对数据集内的高级抽象进行建模。例如，图像识别算法可以被用来确定给定输入属于若干种类别中的哪一种；回归算法可以在给定输入的情况下输出数值；并且模式识别算法可以被用来生成翻译文本或实行文本至语音和/或语音识别。
一个示例性类型的机器学习算法是神经网络。存在许多类型的神经网络；一种简单类型的神经网络是前馈网络。可将前馈网络实现为无环图，其中节点布置在层中。通常，前馈网络拓扑包括输入层和输出层，该输入层和输出层通过至少一个隐藏层而分离。隐藏层将由输入层接收到的输入变换成对在输出层中生成输出有用的表示。网络节点经由边缘全连接至相邻层中的节点，但每个层内的节点之间不存在边缘。在前馈网络的输入层的节点处接收的数据经由激活函数被传播（即，“前馈”）至输出层的节点，该激活函数基于系数（“权重”）来计算网络中的每个连续层的节点的状态，该系数分别与连接所述层的边缘中的每一个相关联。取决于由执行的算法所表示的特定模型，来自神经网络算法的输出可以采用各种形式。
在可以使用机器学习算法对特定问题进行建模之前，使用训练数据集来训练该算法。训练神经网络涉及：选择网络拓扑：使用表示被网络建模的问题的一组训练数据：以及调整权重，直到网络模型针对训练数据集的所有实例表现具有最小误差。例如，在用于神经网络的监督学习训练过程期间，将由网络响应于表示训练数据集中的实例的输入所产生的输出与该实例的“正确”的已标记的输出相比较；计算表示输出与已标记输出之间的差异的误差信号；以及当将误差信号向后传播穿过网络的层时，调节与该连接相关联的权重以使误差最小化。当根据训练数据集的实例所生成的每一个输出的误差被最小化时，网络被认为是“已经过训练”。
机器学习算法的准确度可能受用于训练该算法的数据集的质量影响很大。训练过程可以是计算密集型的，并且在常规通用处理器上可能需要大量的时间。因此，使用并行处理硬件来训练许多类型的机器学习算法。这对于优化神经网络的训练是特别有用的，因为在调节神经网络中的系数时执行的计算本身自然地适于并行实现方式。具体地，许多机器学习算法和软件应用已被适配成在通用图形处理设备内使用并行处理硬件。
图6是机器学习软件栈600的广义图。机器学习应用602可以被配置成使用训练数据集来训练神经网络，或被配置成使用经训练的深度神经网络来实现机器智能。机器学习应用602可以包括可以被用来在部署之前训练神经网络的专门软件和/或神经网络的训练和推断功能。机器学习应用602可以实现任何类型的机器智能，包括但不限于图像识别、映射和定位、自主导航、语音合成、医学成像或语言翻译。
可以经由机器学习框架604使得能够实现针对机器学习应用602的硬件加速。机器学习框架604可以提供机器学习图元库。机器学习图元是机器学习算法通常执行的基本操作。在没有机器学习框架604的情况下，将要求机器学习算法的开发者创建和优化与机器学习算法相关联的主要计算逻辑，然后在开发出新的并行处理器时重新优化该计算逻辑。代替地，机器学习应用可以被配置成使用由机器学习框架604提供的图元来实行必要的计算。示例性图元包括张量卷积、激活函数以及池化，它们是在训练卷积神经网络（CNN）时实行的计算操作。机器学习框架604还可以提供图元来实现由许多机器学习算法实行的基本线性代数子程序，诸如矩阵和向量运算。
机器学习框架604可以处理从机器学习应用602接收到的输入数据，并且生成至计算框架606的适当输入。计算框架606可以使提供给GPGPU驱动器608的基本指令抽象化，以使得机器学习框架604能够经由GPGPU硬件610来利用硬件加速而不要求机器学习框架604非常熟悉GPGPU硬件610的架构。附加地，计算框架606可以使得能够实现跨多种类型和各代GPGPU硬件610的针对机器学习框架604的硬件加速。
GPGPU机器学习加速
图7图示了根据示例性实施例的高度并行通用图形处理单元700。在一个实施例中，通用处理单元（GPGPU）700可以被配置成在处理与训练深度神经网络相关联的这种类型的计算工作负荷中特别高效。附加地，GPGPU 700可以直接链接至GPGPU的其他实例以创建多GPU集群，从而改进特别深的神经网络的训练速度。
GPGPU 700包括：用以使得能够实现与主机处理器的连接的主机接口702。在一个实施例中，主机接口702是PCI Express接口。然而，主机接口还可以是供应方特定的通信接口或通信结构。GPGPU 700从主机处理器接收命令，并使用全局调度器704将与那些命令相关联的执行线程分发给一组计算集群706A-H。计算集群706A-H共享高速缓冲存储器708。高速缓冲存储器708可以充当计算集群706A-H内的高速缓冲存储器的更高级高速缓存。
GPGPU 700包括经由一组存储器控制器712A-B与计算集群706A-H耦合的存储器714A-B。在各种实施例中，存储器714A-B可以包括各种类型的存储器设备，包括动态随机存取存储器（DRAM）或图形随机存取存储器，诸如同步图形动态随机存取存储器（SGRAM），包括图形双数据速率（GDDR）存储器。在一个实施例中，存储器单元224A-N还可以包括3D堆叠式存储器，包括但不限于高带宽存储器（HBM）。
在一个实施例中，每个计算集群706A-H包括一组图形多处理器，诸如图4A的图形多处理器400。计算集群的图形多处理器包括多个类型的整数和浮点逻辑单元，该单元可以在一系列精度（包括适合于机器学习计算的精度）下实行计算操作。例如，以及在一个实施例中，计算集群706A-H中的每一个中的浮点单元的至少一个子集可以被配置成实行16位或32位浮点运算，而浮点单元的不同子集可以被配置成实行64位浮点运算。
GPGPU 700的多个实例可以被配置成作为计算集群进行操作。由计算集群用于同步和数据交换的通信机制跨实施例而变化。在一个实施例中，GPGPU 700的多个实例通过主机接口702来通信。在一个实施例中，GPGPU 700包括使GPGPU 700与GPU链路710耦合的I/O中枢708，该GPU链路使得能够实现至GPGPU的其他实例的直接连接。在一个实施例中，GPU链路910耦合至专用GPU至GPU桥，该GPU至GPU桥使得能够实现GPGPU 700的多个实例之间的通信和同步。在一个实施例中，GPU链路710与高速互连件耦合，以将数据传输和接收于其他GPGPU或并行处理器。在一个实施例中，GPGPU 700的多个实例位于单独的数据处理系统中并且经由网络设备来通信，该网络设备可经由主机接口702来访问。在一个实施例中，除主机接口702之外或作为主机接口702的替换方式，GPU链路710可以被配置成使得能够实现至主机处理器的连接。
虽然GPGPU 700的图示配置可以被配置成训练神经网络，但是一个实施例提供了GPGPU 700的替代配置，其可以被配置成用于部署在高性能或低功率推断平台内。在推断配置中，GPGPU 700包括相对于训练配置更少的计算集群706A-H。附加地，与存储器714A-B相关联的存储器技术可以在推断和训练配置之间有所不同。在一个实施例中，GPGPU 700的推断配置可以支持推断特定的指令。例如，推断配置可以提供对一个或多个8位整数点积指令的支持，该指令通常被用在针对已部署的神经网络的推断操作期间。
图8图示了根据示例性实施例的多GPU计算系统800。多GPU计算系统800可以包括处理器802，该处理器经由主机接口开关804耦合至多个GPGPU 806A-D。在一个实施例中，主机接口开关804是PCI express开关设备，其将处理器802耦合至PCI express总线，处理器802可以通过该总线与一组GPGPU 806A-D通信。多个GPGPUs 806A-D中的每一个可以是图7的GPGPU 700的实例。GPGPU 806A-D可以经由一组高速点对点GPU至GPU链路816互连。高速GPU至GPU链路可以经由专用GPU链路（诸如如图7中的GPU链路710）连接至GPGPU 806A-D中的每一个。P2P GPU链路1016使得能够实现GPGPU 806A-D中的每一个之间的直接通信，而不要求通过处理器802连接至的主机接口总线的通信。在GPU至GPU业务涉及P2P GPU链路的情况下，主机接口总线仍然可用于系统存储器访问，或例如经由一个或多个网络设备与多GPU计算系统800的其他实例进行通信。虽然在图示的实施例中，GPGPU 806A-D经由主机接口开关804连接至处理器802，但是在一个实施例中，处理器802包括对P2P GPU链路1016的直接支持，并且可以直接连接至GPGPU 806A-D。
机器学习神经网络实现
由本文所述的实施例提供的计算架构可以被配置成实行特别适合于训练和部署用于机器学习的神经网络的类型的并行处理。可以将神经网络概括为具有图表关系的功能的网络。如本领域中公知的，存在机器学习中所使用的多种类型的神经网络实现方式。一个示例性类型的神经网络是如先前描述的前馈网络。
第二个示例性类型的神经网络是卷积神经网络（CNN）。CNN是用于处理具有已知的网格状拓扑的数据（诸如图像数据）的专门前馈神经网络。因此，CNN通常用于计算视觉和图像识别应用，但是它们也可以被用于其他类型的模式识别，诸如语音和语言处理。CNN输入层中的节点被组织成一组“滤波器”（由视网膜中发现的感受域激发的特征检测器），并且每一组滤波器的输出被传播至网络的连续层中的节点。用于CNN的计算包括将卷积数学运算应用于每个滤波器以产生该滤波器的输出。卷积是由两个函数实行以产生第三函数的专门种类的数学运算，该第三函数是两个原始函数之一的修改版本。在卷积网络术语中，对卷积的第一函数可以被称为输入，而第二函数可以被称为卷积内核。输出可被称为特征映射。例如，至卷积层的输入可以是多维数据阵列，其定义输入图像的各种颜色分量。卷积内核可以是多维参数阵列，其中通过针对神经网络的训练过程来适配该参数。
递归神经网络（RNN）是一类前馈神经网络，其包括层之间的反馈连接。RNN使得能够通过跨神经网络的不同部分共享参数数据来实现对序列数据的建模。RNN的架构包括循环。这些循环表示变量的当前值在未来的时间对其自身值的影响，因为来自RNN的输出数据的至少一部分被用作用于处理序列中的后续输入的反馈。由于语言数据可以被组成的可变本质，该特征使RNN对语言处理特别有用。
下面描述的图呈现了示例性前馈、CNN和RNN网络，并且描述了用于分别训练和部署那些类型的网络中的每一种的一般过程。将理解，这些描述就本文描述的任何特定实施例而论是示例性且非限制性的，并且一般而言可以通常将所图示的概念应用于深度神经网络和机器学习技术。
上面描述的示例性神经网络可以被用来实行深度学习。深度学习是使用深度神经网络进行的机器学习。与仅包括单个隐藏层的浅层神经网络相反，深度学习中使用的深度神经网络是由多个隐藏层组成的人工神经网络。训练更深的神经网络一般是更加计算密集型的。然而，网络的附加隐藏层使得能够实现多步模式识别，该多步模式识别相对于浅层机器学习技术导致减少的输出误差。
深度学习中使用的深度神经网络通常包括前端网络以实行耦合至表示数学模型的后端网络的特征识别，该数学模型可以基于提供给该模型的特征表示来实行操作（例如，对象分类、语音识别等）。深度学习使得能够实行机器学习，而不要求针对模型实行手工特征工程。代替地，深度神经网络可以基于输入数据内的统计结构或相关性来学习特征。所学习的特征可以提供给数学模型，该数学模型可以将所检测的特征映射成输出。由网络使用的数学模型一般专门用于待实行的特定任务，并且不同的模型将被用来实行不同的任务。
一旦将神经网络结构化，就可以将学习模型应用于网络以将网络训练成实行特定任务。学习模型描述如何在模型内调节权重以减少网络的输出误差。误差的反向传播是一种用于训练神经网络的常用方法。向网络呈现输入向量以供处理。使用损失函数将网络的输出与期望的输出相比较，并且为输出层中的每一个神经元计算误差值。然后，向后传播这些误差值，直到每个神经元具有粗略地表示其对原始输出的贡献的关联误差值。网络然后可以使用诸如随机梯度下降算法之类的算法从那些误差中学习，以更新神经网络的权重。
图9A-B图示了示例性卷积神经网络。图9A图示了CNN内的各种层。如图9A中所示，用于对图像处理进行建模的示例性CNN可以接收输入902，该输入1102描述输入图像的红、绿和蓝（RGB）分量。输入902可以由多个卷积层（例如，卷积层904、卷积层906）处理。来自多个卷积层的输出可以可选地由一组全连接层908处理。全连接层中的神经元具有至前一层中的所有激活的全连接，如先前针对前馈网络所描述的。来自全连接层908的输出可以被用来从网络中生成输出结果。可以使用矩阵乘法而非卷积来计算全连接层908内的激活。并非所有的CNN实现方式都使用全连接层906。例如，在一些实现方式中，卷积层906可以生成CNN的输出。
卷积层被稀疏地连接，这不同于全连接层908中发现的传统神经网络配置。传统神经网络层被全连接，使得每个输出单元与每个输入单元相互作用。然而，卷积层被稀疏地连接，这是因为域（field）的卷积的输出（而非域中的每一个节点的相应状态值）被输入至后续层的节点，如图示的。与卷积层相关联的内核实行卷积运算，卷积运算的输出被发送至下一层。在卷积层内实行的降维是使得CNN能够进行缩放以处理大图像的一个方面。
图9B图示了在CNN的卷积层内的示例性计算阶段。可以在卷积层914的三个阶段中处理至CNN的卷积层的输入912。这三个阶段可以包括卷积阶段916、检测器阶段918和池化阶段920。卷积层914然后可以将数据输出至连续的卷积层。网络的最后卷积层可以生成输出特征图数据或提供至全连接层的输入，例如以生成用于至CNN的输入的分类值。
在卷积阶段916中，卷积层914可以并行实行若干个卷积，以产生一组线性激活。卷积阶段916可以包括仿射变换，该仿射变换是可以被指定为线性变换加平移的任何变换。仿射变换包括旋转、平移、缩放和这些变换的组合。卷积阶段计算连接至输入中的特定区域的函数的输出（例如，神经元），该特定区域可以被确定为与神经元相关联的局部区域。神经元计算神经元的权重与局部输入（神经元连接至该局部输入）中的区域之间的点积。来自卷积阶段916的输出定义由卷积层914的连续阶段处理的一组线性激活。
线性激活可以由检测器阶段918处理。在检测器阶段918中，每个线性激活由非线性激活函数处理。非线性激活函数增加整体网络的非线性性质，而不影响卷积层的感受域。可使用若干类型的非线性激活函数。一个特定类型是修正线性单元（ReLU），其使用被定义为f(x)=max(0,x)的激活函数，使得激活在零处被阈值化。
池化阶段920使用池化函数，该池化函数用附近输出的概括统计数值来代替卷积层906的输出。池化函数可以被用来将平移不变性引入到神经网络中，使得对输入的小平移不改变池化输出。局部平移的不变性在输入数据中的特征的存在比该特征的精确位置更加重要的场景中可以是有用的。可以在池化阶段920期间使用各种类型的池化函数，包括最大池化、平均池化和l2范数池化。附加地，一些CNN实现方式不包括池化阶段。代替地，这样的实现方式代替附加的卷积阶段，该附加的卷积阶段相对于先前的卷积阶段具有增加的步幅。
然后，来自卷积层914的输出可以由下一个层922处理。下一个层922可以是附加的卷积层或是全连接层908中的一个。例如，图9A的第一卷积层904可以输出至第二卷积层906，而第二卷积层可以输出至全连接层908中的第一层。
图10图示了示例性递归神经网络1000。在递归神经网络（RNN）中，网络的先前状态影响网络的当前状态的输出。可以使用各种各样的函数以各种各样的方式来构建RNN。RNN的使用一般围绕着使用数学模型以基于先前的输入序列来预测未来。例如，RNN可以被用来实行统计语言建模以在给定先前的字序列的情况下预测即将到来的字。可以将所图示的RNN 1000描述为具有以下各项：输入层1002，其接收输入向量；隐藏层1004，用于实现递归函数；反馈机构1005，用于使得能够实现先前状态的‘存储器’；以及输出层1006，用于输出结果。RNN 1000基于时间步长进行操作。经由反馈机构1005基于先前的时间步长来影响RNN在给定的时间步长的状态。针对给定的时间步长，由先前状态和在当前时间步长处的输入来定义隐藏层1004的状态。在第一时间步长处的初始输入（x1）可以由隐藏层1004处理。第二输入（x2）可以由隐藏层1004使用在处理初始输入（x1）期间所确定的状态信息来处理。可以将给定的状态计算为，其中U和W是参数矩阵。函数f一般为非线性，诸如双曲正切函数（Tanh）或修正函数f(x)=max(0,x)的变体。然而，隐藏层1004中使用的特定数学函数可以取决于RNN 1000的特定实现方式细节而变化。
除所描述的基本CNN和RNN网络之外，还可以使得能够实现那些网络的变化。一个示例RNN变体是长短期记忆（LSTM）RNN。LSTM RNN能够学习对于处理较长的语言序列来说可能有必要的长期依赖性。CNN的变体是卷积深度置信网络，其具有类似于CNN的结构并且以类似于深度置信网络的方式受训练。深度置信网络（DBN）是由随机性（随机）变量的多个层组成的生成式神经网络。可以使用贪婪式无监督学习来逐层训练DBN。然后，DBN的学习权重可以用于通过确定用于神经网络的一组最佳初始权重来提供预训练神经网络。
图11图示了深度神经网络的示例性训练和部署。一旦已针对任务将给定的网络结构化，就使用训练数据集1102来训练神经网络。已开发出各种训练框架1104以用于实现对训练过程的硬件加速。例如，图6的机器学习框架604可以被配置为训练框架604。训练框架604可以与未训练的神经网络1106挂钩，并且使得能够使用本文描述的并行处理资源来训练未训练的神经网络以生成已训练的神经网络1108。
为了开始训练过程，可以随机地或通过使用深度置信网络进行预训练来选取初始权重。然后，可以以监督或无监督的方式来实行训练循环。
监督式学习是一种学习方法，其中将训练作为仲裁操作来实行，诸如当训练数据集1102包括输入（其与该输入的期望输出成对）时，或在训练数据集包括具有已知的输出的输入并且神经网络的输出被手动地分级的情况下。网络处理输入，并且将所得输出针对一组预期或期望的输出相比较。然后，通过系统来反向传播误差。训练框架1104可以进行调节，以调节控制未训练的神经网络1106的权重。训练框架1104可以提供工具来监视未训练的神经网络1106在多大程度上收敛于适合基于已知的输入数据生成正确的答案的模型。当调节网络的权重以改善由神经网络生成的输出时，训练过程反复地发生。训练过程可以继续，直到神经网络达到与已训练的神经网络1108相关联的统计上期望的准确度。然后，可以部署已训练的神经网络1108以实现任何数量的机器学习操作。
无监督式学习是一种学习方法，其中网络试图使用未标记数据来训练其本身。因此，针对无监督式学习，训练数据集1102将包括输入数据而不具有任何关联的输出数据。未训练的神经网络1106可以学习未标记的输入内的分组，并且可以确定个体输入如何与整体数据集相关。无监督式训练可以用于生成自组织映射，该自组织映射是一种类型的已训练神经网络1107，其能够实行在降低数据维度中有用的操作。无监督式训练还可以被用来实行异常检测，该异常检测允许识别输入数据集中偏离正常数据模式的数据点。
还可以采用监督式和无监督式训练的变化。半监督式学习是一种技术，其中训练数据集1102包括相同分布的已标记数据和未标记数据的混合。增量学习是监督式学习的变体，其中连续地使用输入数据以进一步训练模型。增量学习使得已训练的神经网络1108能够适配于新数据1112，而不忘记在初始训练期间根植在网络内的知识。
不管是监督式还是无监督式，用于特别深的神经网络的训练过程对于单个计算节点而言可能是过于计算密集的。可以使用计算节点的分布式网络而非使用单个计算节点来加速训练过程。
图12是图示了分布式学习的框图。分布式学习是一种训练模型，其使用多个分布式计算节点来实行神经网络的监督式或无监督式训练。分布式计算节点可以均包括一个或多个主机处理器以及通用处理节点中的一个或多个，诸如如图7中的高度并行的通用图形处理单元700。如图示的，分布式学习可以实行模型并行化1202、数据并行化1204或模型和数据并行化1204的组合。
在模型并行化1202中，分布式系统中的不同计算节点可以针对单个网络的不同部分实行训练计算。例如，可以由分布式系统的不同处理节点来训练神经网络的每个层。模型并行化的益处包括缩放至特别大的模型的能力。分裂与神经网络的不同层相关联的计算使得能够训练非常大的神经网络，其中所有层的权重将不纳入单个计算节点的存储器中。在一些实例中，模型并行化在实行大型神经网络的无监督式训练中可以是特别有用的。
在数据并行化1204中，分布式网络的不同节点具有模型的完整实例，并且每个节点接收数据的不同部分。然后，组合来自不同节点的结果。虽然用于数据并行化的不同方法是有可能的，但是数据并行训练方法都需要一种组合结果并使每个节点之间的模型参数同步的技术。用于组合数据的示例性方法包括参数求平均和基于更新的数据并行化。参数求平均在训练数据的子集上训练每个节点，并且将全局参数（例如，权重、偏置）设定成来自每个节点的参数的平均值。参数求平均使用维持参数数据的中心参数服务器。基于更新的数据并行化类似于参数求平均，除了以下情况之外：传递对模型的更新而非将来自节点的参数传递到参数服务器。附加地，可以以分散的方式实行基于更新的数据并行化，其中更新被压缩并且在节点之间传递。
例如，可以在其中每个计算节点包括多个GPU的分布式系统中实现经组合的模型和数据并行化1206。每个节点可以具有模型的完整实例，其中每个节点内的单独GPU被用来训练模型的不同部分。
分布式训练相对于单个机器上的训练具有增加的开销。然而，本文描述的并行处理器和GPGPU可以均实现各种技术以减少分布式训练的开销，包括用以使得能够实现高带宽GPU至GPU数据传递和加速的远程数据同步的技术。
示例性机器学习应用
可以应用机器学习来解决各种各样的技术问题，包括但不限于计算机视觉、自主驾驶和导航、语音识别以及语言处理。计算机视觉传统上已是机器学习应用的最活跃研究领域之一。计算机视觉的应用范围为从重现人类视觉能力（诸如，识别人脸）到创建新类别的视觉能力。例如，计算机视觉应用可以被配置成从视频中可见的物体中所诱导的振动来识别声波。并行处理器加速的机器学习使得能够使用明显大于先前可行的训练数据集的训练数据集来训练计算机视觉应用，并且使得能够使用低功率并行处理器来部署推断系统。
并行处理器加速的机器学习具有自主驾驶应用，包括车道和道路标志识别、障碍回避、导航和驾驶控制。加速的机器学习技术可以被用来基于数据集来训练驱动模型，该数据集定义对特定训练输入的适当响应。本文描述的并行处理器可以使得能够快速训练用于自主驾驶解决方案的日益复杂的神经网络，并且使得能够将低功率推断处理器部署在适合于集成到自主车辆中的移动平台中。
并行处理器加速的深度神经网络已实现自动语音识别（ASR）的机器学习方法。ASR包括创建在给定输入声序列的情况下计算最可能的语言序列的函数。使用深度神经网络的加速的机器学习已实现代替先前用于ASR的隐马尔可夫模型（HMM）和高斯混合模型（GMM）。
并行处理器加速的机器学习还可以被用来加速自然语言处理。自动学习程序可以使用统计推断算法以产生对于错误的或不熟悉的输入而言鲁棒的模型。示例性自然语言处理器应用包括人类语言之间的自动机器翻译。
可以将用于机器学习的并行处理平台划分为训练平台和部署平台。训练平台通常高度并行，并且包括优化以加速多GPU单节点训练和多节点多GPU训练。适合于训练的示例性并行处理器包括图7的高度并行的通用图形处理单元700和图8的多GPU计算系统800。相反，部署的机器学习平台通常包括适合于在诸如相机、自主机器人和自主车辆之类的产品中使用的低功率并行处理器。
图13图示了适合于使用训练模型来实行推断的示例性推断片上系统（SOC）1300。SOC 1300可以对处理部件进行集成，该处理部件包括媒体处理器1302、视觉处理器1304、GPGPU 1306和多核处理器1308。SOC 1300可以附加地包括片上存储器1305，该片上存储器1705可以实现可由处理部件中的每一个访问的共享片上数据池。可以针对低功率操作来优化处理部件，以使得能够部署至各种各样的机器学习平台（包括自主车辆和自主机器人）。例如，可以将SOC 1300的一个实现方式用作用于自主车辆的主控制系统的一部分。在SOC1300被配置成用于自主车辆中的情况下，SOC被设计和配置成用于符合部署管辖权的相关功能安全标准。
在操作期间，媒体处理器1302和视觉处理器1304可以一致地工作以加速计算机视觉操作。媒体处理器1302可以使得能够实现对多个高分辨率（例如，4K、8K）视频流进行低等待时间解码。可以将已解码的视频流写入到片上存储器1305中的缓冲器。然后，视觉处理器1304可以解析已解码的视频，并且对已解码的视频的帧执行初步处理操作以准备使用已训练的图像识别模型来处理帧。例如，视觉处理器1304可以加速用来对高分辨率视频数据实行图像识别的用于CNN的卷积运算，而后端模型计算由GPGPU 1306实行。
多核处理器1308可以包括控制逻辑，以有助于由媒体处理器1302和视觉处理器1304实行的共享存储器操作以及数据传递的排序和同步。多核处理器1308还可以充当应用处理器，以执行可以使用GPGPU 1306的推断计算能力的软件应用。例如，可以以在多核处理器1308上执行的软件来实现导航和驾驶逻辑的至少一部分。这样的软件可以直接向GPGPU1306发布计算工作负荷，或可以将计算工作负荷发布给多核处理器1308，该多核处理器可以将那些操作的至少一部分卸载到GPGPU 1306。
GPGPU 1306可以包括计算集群，诸如高度并行的通用图形处理单元700内的计算集群706A-706H的低功率配置。GPGPU 1306内的计算集群可以支持被具体地优化以对已训练的神经网络实行推断计算的指令。例如，GPGPU 1306可以支持用以实行低精度计算（诸如8位和4位整数向量运算）的指令。
改进的深度神经网络（DNN）的训练
图14是用以接收用于训练DNN的训练数据1402的具有深度神经网络（DNN）训练和学习系统1404的基本训练和学习架构1400的示例性框图。在一些实施例中，DNN训练和学习系统1404可以包括图1-8和19-32中公开和描述的系统和处理器、由图1-8和19-32中公开和描述的系统和处理器或利用其来实现。在其他实施例中，DNN训练和学习系统1404可以使用如图6和7中所述的硬件加速来实现。训练数据和合成数据1402可以是具有任何数量的图像样本（测试样本）或相关数据的真实或合成图像。在示例性实施例中，训练数据和合成数据1402可以包括采用任何数量的格式的图像样本，该格式包括具有R、G和B信道值的红绿蓝（RGB）格式。其他示例包括采用具有亮度、颜色和色度通道值的颜色空间像素（YUV）的图像样本。在其他示例中，训练数据1402可以包括合成数据，诸如例如，用于室内场景理解的ShapeNet和SSCnet。任何类型的场景可以被用于本文中公开的示例性实施例。可以处理这样的图像和数据来训练DNN。
在示例性实施例中，DNN训练和学习系统1404根据关于图15A-15D和16A-16B的描述实现了合成数据处理技术。在其他示例性实施例中，DNN训练和学习系统1404根据关于图17和18A-18D的描述实现了生成对抗网络技术。本文中公开的这样的技术可以改进DNN的训练。
（使用合成数据的高级训练代理）
图15A-15D的示例性实施例公开了利用合成数据来训练DNN的训练代理，其可以解决对象检测损失（例如，室内场景对象检测损失）。通过使用本文中公开的合成数据处理技术，可以避免耗时的实际数据收集和成本昂贵的数据标记。该训练代理可以整合上下文信息，例如，对象至场景信息，比如床在浴室中出现的概率比在卧室中出现的概率低得多。其他上下文信息可以包括：进入到用于训练的模型架构中的对对象和场景的物理统计数据、地点信息等。
参考图15A，图示了使用DNN训练代理1516来处理合成数据和上下文数据的示例性训练架构1500。在以下示例中，基于室内场景图像1501来处理合成数据1502。任何类型的场景图像可以被用作合成数据1502。训练代理1516可以使用生成的合成数据1502来训练诸如DNN_S154之类的深度神经网络。DNN_S1514可以根据任何类型的训练模型来配置，该训练模型诸如AlexNet、VGGNet、GoogleNet、ResNet或其他类似的模型。在该示例中，合成数据1502包括：使用图15B中图示的椅子模型1550的各种类型的椅子图像的室内场景图像1501。参考图15B，3D或计算机辅助设计（CAD）系统可以被用来生成不同类型的类别对象。在该示例中，椅子模型1501示出了在三维平面Z-Y-Z中具有不同姿态和比例的椅子以图示姿态和旋转。如示出的，椅子模型1550的示例性参数可以包括Cx=0m，Cy=-0.9m，Cz=1.6m，比例=1.0m，以及相机倾斜=0.25。图15A中的每一个室内场景图像1501可以具有相关联的椅子模型1550。训练代理1516可以将不同的椅子模型1550用于作为合成数据1502而生成的不同室内场景图像150以训练DNN_S1514。
往回参考图15A，在示例性实施例中，训练代理1516训练多个上下文深度神经网络，诸如DNN_C1（1510-1）到DNN_CN（1510-N），它们可以是深度卷积神经网络（CNN）。DNN_C1（1510-1）到DNN_CN（1510-N）处理包括场景数据1506和物理数据1508的现有真实上下文数据1504，以生成数据的特征。DNN_C1（1510-1）到DNN_CN（1510-N）可以是自训练模型，或者是使用现有物理数据1508的其他类型的训练模型，该现有物理数据诸如PASCAL VOC数据、COCO数据集、ImageNet数据集等等。训练模型的示例可以包括分类模型、地点分类模型、对象物理属性（例如，高度、宽度、长度、颜色等）估计模型等等。DNN_C1（1510-1）到DNN_CN（1510-N）可以是基于诸如AlexNet、VGGNet、GoogleNet和ResNet等等的网络架构的。在这些示例中，N可以是整数。
在示例性实施例中，训练代理1516实行来自DNN_C1（1510-1）到DNN_CN（1510-N）的信息（例如，特征）的关联，以便使用增强的DNN 1520来重新训练DNN_S 1514。例如，训练代理1516在制成增强的DNN 1520时将来自DNN_C1（1510-1）到DNN_CN（1510-N）的上下文模型的判别特征附加于DNN_S 1514的目标模型的特征。DNN_C1（1510-1）到DNN_CN（1510-N）可以包括多个卷积层和完全连接的层，它们可以从卷积层、特别是最后卷积层中提取特征图。DNN_S 1514还可以包括许多卷积层和完全连接的层，从而生成特征图。在一个示例中，来自DNN_C1（1510-1）到DNN_CN（1510-N）的最后卷积层的特征图被堆叠，并且作为DNN_S 1514的新卷积层而连结成增强的DNN 1520，其可以包括附加的完全连接层，以用于特征提取，该特征提取利用输出来使用来自DNN_C1（1510-1）到DNN_C2（1510-N）的添加的卷积层，从而匹配DNN_S 1514的现有完全连接层的维度。在这样的示例中，可以将两个新层添加或插入到DNN_S 1514v中作为增强的DNN 1520，并且使用输出预测结果1522的真实输入1518，仅在对增强的DNN 1520的最终分类的添加层处实行重新训练。在该示例中，增强的DNN 1520是通过由训练代理1516实行的模型关联的最终模型，该训练代理通过DNN_C1（1510-1）到DNN_CN（1510-N）来将模型与DNN_S 1514的模型相关联。增强的DNN 1520可以接收真实输入1518（真实图像），并且对真实图像进行预测，例如，室内场景图像1501中的椅子是否用于办公室设置。
图15C图示了使用诸如DNN_C1（1510-1）到DNN_CN（1510-N）的上下文DNN来生成增强的DNN 1520的示例性示图1560示图。这些DNN中的每一个都具有多个卷积层（包括最后卷积层1509-1和1509-N）和完全连接层1511-1到1511-N。这些层可以处理图15A中所示的现有真实上下文数据1504，其具有场景数据1506和物理数据1508。在训练代理1516处，添加诸如最后卷积层1509-1到1509-N之类的添加层，或者将其与来自DNN_S 1514的最后卷积层1514-L连结，并且可以添加完全连接层1526以连接至添加的最后卷积层1509（1）到1509（N）和1514-L。再训练层1525层包括：最后卷积层1509-1到1509-N，1514L以及添加的完全连接层126。在示例性实施例中，仅为增强的DNN 1520训练再训练层1525。
图15D图示了使用合成数据（例如，合成数据1502）和上下文数据（例如，现有真实上下文数据1504）来生成增强的DNN（例如，增强的DNN 1520）的示例性操作1590。在操作1592处，使用合成数据来训练DNN（例如，DNN-S 1514）。在操作1594处，使用上下文数据来训练多个DNN（例如，DNN-C1（1510-1）到DNN-CN（1510-N））。在操作1556处，使用上下文数据的经训练DNN的特征（例如，来自最后卷积层1509-1到1509-N的特征图）与使用合成数据训练的DNN的特征（例如，来自最后卷积层1514-L的特征图）相关联（或集成）。在操作1558处，训练代理（例如，训练代理1516）使用在利用上下文数据训练的DNN之间的相关联特征以及利用合成数据训练的DNN的特征来生成增强的DNN。通过这样的关联或集成，可以使用合成数据来实现改进的DNN训练。
（通过使用GAN的合成和无监督式学习进行的数据增强）
图16A-16B图示了使用修改的生成对抗网络（GAN）的示例性实施例，该GAN在经标记的合成图像和未标记的真实图像上进行训练。GAN是一个类型的无监督式学习机，其中两个网络在零和游戏框架中相互竞争。在所公开的示例中，可以使用GAN和无监督式学习方法从合成数据导出逼真的经标记数据。这些技术可以生成大型数据集而无需数据收集或人工注释输入或工作，这为深度学习应用程序提供了改进。
参考图16A，GAN的示例性基本架构1600的示图要处理合成的标记图像（或数据）1602和真实的未标记图像（或数据）1608。合成的标记图像1602可以通过计算机图形模拟技术或者利用计算机辅助设计（CAD）工具来生成。经标记的图像具有所识别的特定像素或特征。真实的未标记图像可以是真实图像，而不具有所识别的任何像素或特征。发生器1604接收合成的标记图像1602，并且将合成的图像映射到视觉逼真的图像1606。发生器1604可以是任何类型的深度神经网络（DNN），诸如深度卷积神经网络（CNN），其将合成的标记图像1602映射到视觉逼真的图像1606。在示例性实施例中，为了将所标记的信息或注释保存到合成的标记图像1602，发生器1604被训练以最小化合成的标记图像1602与视觉逼真的图像1606之间的差异。例如，发生器1604可以通过将自相似正则化项添加到损失函数来实现，从而使发生器1604将差异最小化。
鉴别器1610接收真实的未标记图像1608和视觉上逼真的图像1606，并且使用GAN技术进行处理。可以通过任何监督式学习方法来训练鉴别器。在示例性实施例中，鉴别器1610处理来自真实的未标记图像1608的数据集，并且尝试输出1612“1”（作为真实的），并处理来自视觉逼真的图像1606的数据集，并且尝试输出“0”（非真实的）。也就是说，鉴别器1610要在来自真实数据分布的实例与数据分布的合成实例之间进行区分。换言之，发生器1604的目标是欺骗鉴别器1610使其相信视觉上逼真的图像1606是“1”或真实数据。由此，所公开的技术可以在GAN中的合成图像中使用标记或注释来改进训练DNN。
图16B是用以处理合成的标记图像（例如，合成的标记图像1602）和真实的未标记图像（1608）的示例性操作1650。在操作1652处，处理具有所标记的信息的合成的标记图像（例如，合成的标记图像1602）来生成视觉逼真的图像（例如，视觉逼真的图像1606）。在操作1654处，处理真实的未标记图像（例如，真实的未标记图像1608）和使用来自合成的标记图像的所标记的信息所生成的视觉逼真的图像（例如，发生器1604可以使用合成的标记图像1602中的所标记的信息来处理合成的标记图像1602，从而生成视觉逼真的图像1606）。在操作1656处，区分真实的未标记图像和视觉逼真的图像，以确定它们是否是真实的（例如，鉴别器1610可以在真实的未标记图像1608与视觉逼真的图像1606之间进行区分以确定它们是否是真实的）。
（改进的生成对抗网络GAN）
图17和18A-18D图示了利用创新发生器和鉴别器来使用GAN的示例性实施例。GAN要生成类似于训练数据的新数据，例如，通过在许多不同的猫图像上训练GAN来生成新的猫图像。GAN具有两个主要参与者：发生器（G）和鉴别器（D）。发生器创建的样本意图来自与训练数据相同的分布。另一个参与者是鉴别器，其检查样本以确定它们是否真实（假）。鉴别器可以使用传统的监督式学习技术并且将输入划分成两类（例如，真实的或假的）来进行学习。对发生器进行训练以欺骗鉴别器——例如，生成假数据（例如，伪造的钱）以欺骗鉴别器它是真实数据（例如，真钱）。为了在这种类型的游戏中取得成功，发生器必须学习创建从训练数据的相同分布中抽取的样本。
参考图17，图示了示例性GAN模型，其中鉴别器没有改变，并且发生器损耗被改变。例如，发生器1704接收输入数据，该输入数据可以包括输入图像1702-1和1702-2。在该示例中，如果输入图像与例如真实图像1706和1710过于相似或不相似，则可以惩罚发生器1704，并且如所示的那样用悲伤面部指示符1707和1711进行惩罚。如果输入图像满足某些满意度，则可以如所示的那样利用快乐面部指示符1709来奖励发生器1704。
图18A-18D图示了用于利用创新发生器和鉴别器来使用GAN的示例性过程1800、1820、1830和1840。参考图18A，在框1802处，从训练数据中采样数据“x”。在这些示例中，x可以是论文（paper）。可以从训练数据中复制数据x。在框1804处，将数据x传递给鉴别器（D）。在框1806处，鉴别器D认为它最有可能是真实的并且尝试给它一个接近“1”的分数。参考图18B，在框1822处，数据“g”由发生器采样（该数据不是真实的复制论文x），并且在框1824处被传递给鉴别器D。在框1826处，发生器G尝试使D（g）因为是真实的而给它1分，但是鉴别器D尝试给D（g）0分，因为是假的。
参考图18C，在框1832处，放弃发生器G，并且训练另一个发生器G'，其生成数据g'并且将其传给框1834处的鉴别器D。在框1836处，发生器G'时间要使D（g'）给出（g'）接近1的分数0.7。分数0.7可以意味着，例如，论文远离0而并不是抄袭工作，其因此接近1，具有分数0.7。参考图18D，在框1842处，将鉴别器训练为GAN。在框1844处，训练另一个发生器以使D（g'）接近（0，1）之间的值。在框1846处，使发生器在生成每个样本时发生突变。也就是说，例如，发生器是DNN，其中可以遵循诸如随机性或添加噪声之类的某些规则来改变其权重的部分。在一些其他示例中，可以添加DNN中的新连接以被删除的其他连接，从而向DNN添加一种形式的突变。
图形系统概述
图19是根据示例性实施例的处理系统1900的框图。在各种实施例中，系统1900包括一个或多个处理器1902以及一个或多个图形处理器1908，并且可以是单处理器台式系统、多处理器工作站系统，或具有大量处理器1902或处理器核107的服务器系统。在一个实施例中，系统1900是被并入到用于在移动设备、手持式设备或嵌入式设备中使用的片上系统（SoC）集成电路内的处理平台。
系统1900的实施例可以包括下述各项或被并入到下述各项中：基于服务器的游戏平台；游戏控制台，包括游戏和媒体控制台、移动游戏控制台、手持式游戏控制台，或在线游戏控制台。在一些实施例中，系统1900是移动电话、智能电话、平板计算设备或移动互联网设备。数据处理系统1900还可以包括可穿戴设备（诸如智能手表可穿戴设备、智能眼镜设备、增强现实设备，或虚拟现实设备）、与该可穿戴设备耦合、或者集成在该可穿戴设备中。在一些实施例中，数据处理系统1900是电视或机顶盒设备，该电视或机顶盒设备具有一个或多个处理器1902以及由一个或多个图形处理器1908生成的图形界面。
在一些实施例中，一个或多个处理器1902均包括用以处理指令的一个或多个处理器核1907，该指令在被执行时实行用于系统和用户软件的操作。在一些实施例中，一个或多个处理器核1907中的每一个处理器核被配置成处理具体的指令集1909。在一些实施例中，指令集1909可以便于复杂指令集计算（CISC）、精简指令集计算（RISC），或经由甚长指令字（VLIW）进行的计算。多个处理器核1907可以均处理不同的指令集1909，该指令集可以包括用以便于对其他指令集进行仿真的指令。处理器核1907还可以包括其他处理设备，诸如数字信号处理器（DSP）。
在一些实施例中，处理器1902包括高速缓冲存储器1904。取决于架构，处理器1902可以具有单个内部高速缓存或多级内部高速缓存。在一些实施例中，在处理器1902的各种部件当中共享高速缓冲存储器。在一些实施例中，处理器1902还使用外部高速缓存（例如，3级（L3）高速缓存或末级高速缓存（LLC））（未示出），可以使用已知的高速缓存一致性技术来在处理器核1907当中共享该外部高速缓存。附加地，寄存器堆1906被包括在处理器1902中，该处理器1902可以包括用于存储不同类型的数据的不同类型的寄存器（例如，整数寄存器、浮点寄存器、状态寄存器以及指令指针寄存器）。一些寄存器可以是通用寄存器，而其他寄存器可以特定于处理器1902的设计。
在一些实施例中，处理器1902与处理器总线1910耦合，以在处理器1902与系统1900中的其他部件之间传输通信信号，诸如地址、数据或控制信号。在一个实施例中，系统100使用示例性“中枢”系统架构，包括存储器控制器中枢1916和输入输出（I/O）控制器中枢1930。存储器控制器中枢1916便于存储器设备与系统1900的其他部件之间的通信，而I/O控制器中枢（ICH）1930提供了经由本地I/O总线至I/O设备的连接。在一个实施例中，存储器控制器中枢1916的逻辑被集成在处理器中。
存储器设备1920可以是动态随机存取存储器（DRAM）设备、静态随机存取存储器（SRAM）设备、闪速存储器设备、相变存储器设备，或具有合适的性能来用作处理存储器的某个其他存储器设备。在一个实施例中，存储器设备1920可以作为系统1900的系统存储器进行操作，以存储数据1922和指令1921，以供在一个或多个处理器1902执行应用或进程时使用。存储器控制器中枢1916还与可选的外部图形处理器1912耦合，该可选的外部图形处理器可以与处理器1902中的一个或多个图形处理器1908通信，以实行图形和媒体操作。
在一些实施例中，ICH 1930使得外设能够经由高速I/O总线连接至存储器设备1920和处理器1902。I/O外设包括但不限于：音频控制器1946、固件接口1928、无线收发机1926（例如，Wi-Fi、蓝牙）、数据存储设备1924（例如，硬盘驱动器、闪速存储器等），以及用于将传统（例如，个人系统2（PS/2））设备耦合至系统的传统I/O控制器1940。一个或多个通用串行总线（USB）控制器1942连接输入设备，诸如键盘和鼠标1944组合。网络控制器1934还可以与ICH 1930耦合。在一些实施例中，高性能网络控制器（未示出）与处理器总线1910耦合。将领会的是，所示系统1900是示例性的而非限制性的，因为还可以使用以不同方式配置的其他类型的数据处理系统。例如，I/O控制器中枢1930可以集成在一个或多个处理器1902内，或者存储器控制器中枢1916和I/O控制器中枢1930可以集成到分立式外部图形处理器（诸如外部图形处理器1912）中。
图20是处理器2000的示例性实施例的框图，该处理器2000具有一个或多个处理器核2002A-2002N、集成存储器控制器2014，以及集成图形处理器2008。图20的具有与本文中的任何其他图的元件相同的附图标记（或名称）的那些元件可以采用与在本文中的其他地方所描述的方式类似的任何方式进行操作或起作用，但不限于此。处理器2000可以包括直到且包括由虚线框表示的附加核2002N的附加核。处理器核2002A-2002N中的每一个包括一个或多个内部高速缓存单元2004A-2004N。在一些实施例中，每个处理器核还有权访问一个或多个共享的高速缓存单元2006。
内部高速缓存单元2004A-1204N和共享高速缓存单元2006表示处理器2000内的高速缓冲存储器层级结构。高速缓冲存储器层级结构可以包括每个处理器核内的至少一级指令和数据高速缓存，以及一级或多级共享中级高速缓存，诸如2级（L2）、3级（L3）、4级（L4）或其他级的高速缓存，其中在外部存储器前面的最高级的高速缓存被分类为LLC。在一些实施例中，高速缓存一致性逻辑维持各种高速缓存单元2006与2004A-2004N之间的一致性。
在一些实施例中，处理器2000还可以包括一组一个或多个总线控制器单元216和系统代理核2010。一个或多个总线控制器单元216管理一组外围总线，诸如一个或多个外围部件互连总线（例如，PCI、PCI Express）。系统代理核2010提供对各种处理器部件的管理功能。在一些实施例中，系统代理核2010包括一个或多个集成存储器控制器2014以管理对各种外部存储器设备（未示出）的访问。
在一些实施例中，处理器核2002A-2002N中的一个或多个包括对同时多线程的支持。在这样的实施例中，系统代理核210包括：用于在多线程处理期间协调和操作核2002A-2002N的部件。附加地，系统代理核210可以包括功率控制单元（PCU），该功率控制单元包括用以调节处理器核2002A-2002N和图形处理器2008的功率状态的逻辑和部件。
在一些实施例中，附加地，处理器2000包括用以执行图形处理操作的图形处理器2008。在一些实施例中，图形处理器2008与共享高速缓存单元2006集以及系统代理核2010耦合，该系统代理核包括一个或多个集成存储器控制器2014。在一些实施例中，显示控制器2011与图形处理器2008耦合以将图形处理器输出驱动至一个或多个耦合的显示器。在一些实施例中，显示控制器2011可以是经由至少一个互连与图形处理器耦合的单独模块，或者可以集成在图形处理器2008或系统代理核2010中。
在一些实施例中，基于环的互连单元2012被用来耦合处理器2000的内部部件。然而，可以使用替换的互连单元，诸如点到点互连、切换式互连，或其他技术，包括本领域中公知的技术。在一些实施例中，图形处理器208经由I/O链路2013与环形互连件2012耦合。
示例性I/O链路2013表示多种I/O互连件中的至少一种，包括便于各处理器部件与高性能嵌入式存储器模块218（诸如eDRAM模块）之间的通信的封装上I/O互连件。在一些实施例中，处理器核202A-202N中的每个处理器核以及图形处理器208将嵌入式存储器模块218用作共享末级高速缓存。
在一些实施例中，处理器核2002A-2002N是执行相同指令集架构的均质核。在另一实施例中，处理器核2002A-2002N就指令集架构（ISA）而言是异构的，其中，处理器核2002A-2002N中的一个或多个执行第一指令集，而其他核中的至少一个执行第一指令集的子集或不同的指令集。在一个实施例中，处理器核2002A-2002N就微架构而言是异构的，其中具有相对较高功率消耗的一个或多个核与具有较低功率消耗的一个或多个功率核耦合。附加地，处理器200可以被实现在一个或多个芯片上或者被实现为具有除其他部件之外的所图示的部件的SoC集成电路。
图21是图形处理器2100的框图，该图形处理器2100可以是分立的图形处理单元、或者可以是与多个处理核集成的图形处理器。在一些实施例中，图形处理器经由至图形处理器上的寄存器的存储器映射I/O接口并且利用被放置在处理器存储器中的命令进行通信。在一些实施例中，图形处理器300包括用以访问存储器的存储器接口2114。存储器接口314可以是至本地存储器、一个或多个内部高速缓存、一个或多个共享外部高速缓存和/或至系统存储器的接口。
在一些实施例中，图形处理器2100还包括显示控制器2102，该显示控制器用以将显示输出数据驱动至显示设备2120。显示控制器2102包括用于显示器的一个或多个覆盖平面的硬件，以及多层视频或用户接口元件的构成。在一些实施例中，图形处理器2100包括用以将媒体编码成一个或多个媒体编码格式、从一个或多个媒体编码格式解码媒体，或者在一个或多个媒体编码格式之间对媒体进行代码转换的视频编解码器引擎306，该一个或多个媒体编码格式包括但不限于：运动图像专家组（MPEG）格式（诸如MPEG-2）、高级视频编码（AVC）格式（诸如H.264/MPEG-4 AVC）、以及电影和电视工程师协会（SMPTE）421M/VC-1，和联合图像专家组（JPEG）格式（诸如JPEG）以及运动JPEG（MJPEG）格式。
在一些实施例中，图形处理器2100包括用以实行二维（2D）栅格器操作（包括例如位边界块传）的块图像传送（BLIT）引擎2104。然而，在一个实施例中，使用图形处理引擎（GPE）310的一个或多个部件来实行2D图形操作。在一些实施例中，GPE 2110是用于实行图形操作的计算引擎，该图形操作包括三维（3D）图形操作和媒体操作。
在一些实施例中，GPE 2110包括：用于实行3D操作的3D流水线1312，该3D操作诸如是使用作用于3D图元形状（例如，矩形、三角形等）的处理功能来渲染三维图像和场景。3D流水线2112包括：可编程和固定功能元件，其实行元件内的各种任务和/或产生到3D/媒体子系统315的执行线程。虽然3D流水线2112可以被用来实行媒体操作，但是GPE 310的实施例还包括媒体流水线2116，该媒体流水线具体地被用来实行媒体操作，诸如视频后处理和图像增强。
在一些实施例中，媒体流水线2116包括：固定功能或可编程逻辑单元以代替或代表视频编解码器引擎2106来实行一个或多个专门的媒体操作，诸如视频解码加速、视频解交织以及视频编码加速。在一些实施例中，附加地，媒体流水线2116包括线程生成单元以生成用于在3D/媒体子系统2115上执行的线程。所生成的线程对3D/媒体子系统2115中所包括的一个或多个图形执行单元实行针对媒体操作的计算。
在一些实施例中，3D/媒体子系统2115包括用于执行由3D流水线2112和媒体流水线2116生成的线程的逻辑。在一个实施例中，流水线向3D/媒体子系统2115发送线程执行请求，该3D/媒体子系统包括用于仲裁各种请求并将各种请求分派到可用的线程执行资源的线程分派逻辑。执行资源包括：用以处理3D和媒体线程的图形执行单元阵列。在一些实施例中，3D/媒体子系统2115包括：用于线程指令和数据的一个或多个内部高速缓存。在一些实施例中，子系统还包括共享存储器（包括寄存器和可寻址存储器）以便在线程之间共享数据以及存储输出数据。
图形处理引擎
图22是根据一些实施例的图形处理器的图形处理引擎2210的框图。在一个实施例中，图形处理引擎（GPE）2210是图21中所示的GPE 2210的版本。图22的具有与本文中的任何其他图的元件相同的附图标记（或名称）的元件可以采用与在本文中的其他地方描述的方式类似的任何方式进行操作或起作用，但不限于此。例如，图示了图3的3D流水线2212和媒体流水线2216。媒体流水线2216在GPE 1410的一些实施例中是可选的，并且可以不被显式地包括在GPE 410内。例如，以及在至少一个实施例中，单独的媒体和/或图像处理器耦合至GPE 2210。
在一些实施例中，GPE 2210与命令流送器2203耦合或包括命令流送器1403，该命令流送器向3D流水线2112和/或媒体流水线2116提供命令流。在一些实施例中，命令流送器2203与存储器耦合，该存储器可以是系统存储器，或者是内部高速缓冲存储器和共享高速缓冲存储器中的一个或多个。在一些实施例中，命令流送器2203从存储器接收命令，并且将这些命令发送至3D流水线2112和/或媒体流水线2116。这些命令是从存储用于3D流水线2112和媒体流水线2116的命令的环形缓冲器获取的指示。在一个实施例中，附加地，环形缓冲器可以包括存储多批多个命令的批命令缓冲器。用于3D流水线2112的命令还可以包括对在存储器中存储的数据的引用，该数据诸如但不限于用于3D流水线2112的顶点和几何数据和/或用于媒体流水线2116的图像数据和存储器对象。3D流水线2112和媒体流水线2116通过经由各自流水线内的逻辑来实行操作或者通过将一个或多个执行线程分派至图形核阵列2214来处理命令和数据。
在各种实施例中，3D流水线2112可以通过处理指令并将执行线程分派给图形核阵列2214来执行一个或多个着色器程序，诸如顶点着色器、几何着色器、像素着色器、片段着色器、计算着色器或其他着色器程序。图形核阵列2214提供统一的执行资源块。图形核阵列2214内的多用途执行逻辑（例如，执行单元）包括对各种3D API着色器语言的支持，并且可以执行与多个着色器相关联的多个同时执行线程。
在一些实施例中，图形核阵列2214还包括用以实行诸如视频和/或图像处理之类的媒体功能的执行逻辑。在一个实施例中，执行单元附加地包括可编程以除图形处理操作外还执行并行通用计算操作的通用逻辑。通用逻辑可以与图19的（一个或多个）处理器核1907或如图20中的核2002A-2002N内的通用逻辑并行地或结合地实行处理操作。
由在图形核阵列2214上执行的线程生成的输出数据可以将数据输出至统一返回缓冲器（URB）2218中的存储器。URB 2218可以存储多个线程的数据。在一些实施例中，URB2218可以被用来在图形核阵列2214上执行的不同线程之间发送数据。在一些实施例中，URB2218可以附加地被用于图形核阵列上的线程与共享功能逻辑2220内的固定功能逻辑之间的同步。
在一些实施例中，图形核阵列2214是可缩放的，使得该阵列包括可变数量的图形核，这些图形核均具有基于GPE 2210的目标功率和性能等级的可变数量的执行单元。在一个实施例中，执行资源是动态可缩放的，使得可以根据需要来启用或禁用执行资源。
图形核阵列2214与共享功能逻辑2220耦合，该共享功能逻辑包括在图形核阵列中的图形核之间共享的多个资源。共享功能逻辑2220内的共享功能是向图形核阵列2214提供专用补充功能的硬件逻辑单元。在各种实施例中，共享功能逻辑2220包括但不限于采样器2221、数学2222和线程间通信（ITC）2223逻辑。附加地，一些实施例实现共享功能逻辑2220内的一个或多个高速缓存2225。在针对给定专用功能的需求不足以包括在图形核阵列2214内的情况下实现共享功能。取而代之，该专用功能的单个实例化被实现为共享功能逻辑2220中的独立实体，并且在图形核阵列2214内的执行资源当中共享。在图形核阵列2214之间共享并包括在图形核阵列2214内的精确的一组功能在实施例之间变化。
图23是图形处理器500的另一示例性实施例的框图。图23的具有与本文中的任何其他图的元件相同的附图标记（或名称）的元件可以采用与在本文中的其他地方描述的方式类似的任何方式进行操作或起作用，但不限于此。
在一些实施例中，图形处理器2300包括环形互连件2302、流水线前端2304、媒体引擎2337以及图形核2380A-2380N。在一些实施例中，环形互连件2302将图形处理器耦合至其他处理单元，包括其他图形处理器或者一个或多个通用处理器核。在一些实施例中，图形处理器是集成在多核处理系统内的许多处理器之一。
在一些实施例中，图形处理器2300经由环形互连件2302来接收多批命令。传入命令由流水线前端2304中的命令流送器2303来解译。在一些实施例中，图形处理器2300包括：用于经由（一个或多个）图形核2380A-2380N来实行3D几何处理和媒体处理的可缩放的执行逻辑。对于3D几何处理命令，命令流送器2303将命令供应至几何流水线2336。针对至少一些媒体处理命令，命令流送器2303将命令供应至视频前端2334，该视频前端与媒体引擎2337耦合。在一些实施例中，媒体引擎2337包括：用于视频和图像后处理的视频质量引擎（VQE）2330以及用以提供硬件加速的媒体数据编码和解码的多格式编码/解码（MFX）2333引擎。在一些实施例中，几何流水线2336和媒体引擎2337均生成执行线程，该执行线程用于由至少一个图形核2380A提供的线程执行资源。
在一些实施例中，图形处理器2300包括：以可缩放的线程执行资源为特征的模块化核2380A-2380N（有时被称为核分片），这些模块化核均具有多个子核2350A-2350N、2360A-2360N（有时被称为核子分片）。在一些实施例中，图形处理器2300可以具有任何数量的图形核2380A-2380N。在一些实施例中，图形处理器2300包括图形核2380A，该图形核2380A至少具有第一子核2350A和第二子核2360A。在其他实施例中，图形处理器是具有单个子核（例如，2350A）的低功率处理器。在一些实施例中，图形处理器2300包括：多个图形核2380A-2380N，其均包括一组第一子核2350A-2350N和一组第二子核2360A-2360N。该组第一子核2350A-2350N中的每个子核至少包括第一组执行单元2352A-2352N和媒体/纹理采样器2354A-2354N。该组第二子核2360A-2360N中的每个子核至少包括第二组执行单元2362A-2362N和采样器2364A-2364N。在一些实施例中，每个子核2350A-2350N、2360A-2360N共享一组共享资源2370A-2370N。在一些实施例中，共享资源包括：共享高速缓冲存储器和像素操作逻辑。其他共享资源也可以被包括在图形处理器的各种实施例中。
执行单元
图24图示了线程执行逻辑2400，该线程执行逻辑包括在GPE的一些示例性实施例中采用的处理元件阵列。图24的具有与本文中的任何其他图的元件相同的附图标记（或名称）的元件可以采用与在本文中的其他地方描述的方式类似的任何方式进行操作或起作用，但不限于此。
在一些实施例中，线程执行逻辑2400包括：着色器处理器2402、线程分派器2404、指令高速缓存2406、包括多个执行单元2408A-2408N的可缩放的执行单元阵列、采样器2410、数据高速缓存2412以及数据端口2414。在一个实施例中，可缩放执行单元阵列可以通过基于工作负荷的计算要求启用或禁用一个或多个执行单元（例如，执行单元2408A、2408B、2408C、2408D一直到2408N-1和2408N中的任一个）来动态地进行缩放。在一个实施例中，所包括的部件经由互连结构而互连，该互连结构链接到部件中的每一个部件。在一些实施例中，线程执行逻辑2400包括通过指令高速缓存2406、数据端口2414、采样器2410和执行单元2408A-2408N中的一个或多个而至存储器（诸如系统存储器或高速缓冲存储器）的一个或多个连接。在一些实施例中，每个执行单元（例如，2408A）是能够执行多个同时硬件线程而同时针对每个线程并行地处理多个数据元素的独立可编程通用计算单元。在各种实施例中，执行单元阵列2408A-2408N可缩放以包括任何数量的个体执行单元。
在一些实施例中，执行单元2408A-2408N主要被用来执行着色器程序。着色器处理器2402可以处理各种着色器程序并且经由线程分派器2404来分派与着色器程序相关联的执行线程。在一个实施例中，线程分派器包括：对来自图形和媒体流水线的线程发起请求进行仲裁，并且在执行单元2408A-2408N中的一个或多个执行单元上对所请求的线程进行实例化的逻辑。例如，几何流水线（例如，图23的2336）可以将顶点、曲面细分或几何着色器分派至线程执行逻辑2400（图24）以供处理。在一些实施例中，线程分派器604还可以处理来自执行着色器程序的运行时线程生成请求。
在一些实施例中，执行单元2408A-2408N支持指令集（该指令集包括对许多标准3D图形着色器指令的本机支持），使得以最小的转换来执行来自图形库（例如，Direct 3D和OpenGL）的着色器程序。这些执行单元支持顶点和几何处理（例如，顶点程序、几何程序、顶点着色器）、像素处理（例如，像素着色器、片段着色器）以及通用处理（例如，计算和媒体着色器）。执行单元2408A-2408N中的每一个能够进行多发布单指令多数据（SIMD）执行，并且多线程操作在面对较高等待时间存储器访问时使得能够实现高效执行环境。每个执行单元内的每个硬件线程具有专用高带宽寄存器堆和相关联的独立线程状态。对能够进行整数、单精度和双精度浮点运算、SIMD分支能力、逻辑运算、超越数运算和其他杂项运算的流水线来说，执行是每时钟多发布的。在等待来自存储器或者共享功能之一的数据的同时，执行单元2408A-2408N内的依赖性逻辑使等待线程休眠直到所请求的数据已被返回为止。在等待线程正在休眠时，硬件资源可以致力于处理其他线程。例如，在与顶点着色器操作相关联的延迟期间，执行单元可以实行针对像素着色器、片段着色器或者包括不同顶点着色器的另一种类型的着色器程序的操作。
执行单元2408A-2408N中的每个执行单元在数据元素阵列上进行操作。数据元素的数量是对于指令的“执行大小”或通道数量。执行通道是在指令内执行数据元素访问、掩蔽和流控制的逻辑单元。通道的数量可以与针对特定图形处理器的物理算术逻辑单元（ALU）或浮点单元（FPU）的数量无关。在一些实施例中，执行单元608A-608N支持整数和浮点数据类型。
执行单元指令集包括SIMD指令。各种数据元素可以作为压缩数据类型而被存储在寄存器中，并且执行单元将基于元素的数据大小来处理各种元素。例如，当对256位宽的向量进行运算时，向量的256位被存储在寄存器中，并且执行单元作为四个单独的64位压缩数据元素（四倍字（QW）大小数据元素）、八个单独的32位压缩数据元素（双倍字（DW）大小数据元素）、十六个单独的16位压缩数据元素（字（W）大小数据元素）或三十二个单独的8位数据元素（字节（B）大小数据元素）对该向量进行运算。然而，不同的向量宽度和寄存器大小是可能的。
线程执行逻辑2400中包括用以对执行单元的线程指令进行高速缓存的一个或多个内部指令高速缓存（例如，2406）。在一些实施例中，一个或多个数据高速缓存（例如，2412）被包括以在线程执行期间高速缓存线程数据。在一些实施例中，包括采样器2410来为3D操作提供纹理采样并且为媒体操作提供媒体采样。在一些实施例中，采样器2410包括专门的纹理或媒体采样功能，以便在向执行单元提供采样数据之前在采样过程期间处理纹理或媒体数据。
在执行期间，图形和媒体流水线经由线程生成和分派逻辑向线程执行逻辑2400发送线程发起请求。一旦一组几何对象已经被处理并被栅格化成像素数据，着色器处理器2402内的像素处理器逻辑（例如，像素着色器逻辑、片段着色器逻辑等）就被调用以进一步计算输出信息，并且使结果被写入到输出表面（例如，色彩缓冲器、深度缓冲器、模板印刷缓冲器等）。在一些实施例中，像素着色器或片段着色器计算各种顶点属性的值，该各种顶点属性要跨栅格化对象而被内插。在一些实施例中，着色器处理器2402内的像素处理器逻辑然后执行应用编程接口（API）供应的像素或片段着色器程序。为了执行着色器程序，着色器处理器2402经由线程分派器2404将线程分派至执行单元（例如，2408A）。在一些实施例中，像素着色器2402使用采样器2410中的纹理采样逻辑来访问存储器中所存储的纹理映射中的纹理数据。对纹理数据和输入几何数据的算术运算计算每个几何片段的像素颜色数据，或丢弃一个或多个像素而不进行进一步处理。
在一些实施例中，数据端口2414提供存储器访问机制，以供线程执行逻辑2400将经处理的数据输出至存储器以用于在图形处理器输出流水线上进行处理。在一些实施例中，数据端口614包括或耦合至一个或多个高速缓冲存储器（例如，数据高速缓存2412）以经由数据端口来高速缓存数据以供存储器访问。
图25是图示了根据一些实施例的图形处理器指令格式2500的框图。在一个或多个实施例中，图形处理器执行单元支持具有采用多种格式的指令的指令集。实线框图示了通常被包括在执行单元指令中的部件，而虚线包括可选的部件或仅被包括在指令子集中的部件。在一些实施例中，所描述和图示的指令格式2500是宏指令，因为它们是供应至执行单元的指令，这与一旦指令被处理而由指令解码产生的微操作形成对照。
在一些实施例中，图形处理器执行单元本机地支持采用128位指令格式2510的指令。基于所选指令、指令选项和操作数的数量，64位压缩指令格式2530可用于一些指令。本机128位指令格式2510提供对全部指令选项的访问，而一些选项和操作被限制在64位指令格式2530中。64位指令格式2530中可用的本机指令根据实施例而有所不同。在一些实施例中，使用索引字段2513中的一组索引值来部分地压缩指令。执行单元硬件基于索引值来参考一组压缩表，并且使用压缩表输出来重构采用128位指令格式2510的本机指令。
针对每种格式，指令操作码2512定义了执行单元要实行的操作。执行单元跨每个操作数的多个数据元素来并行地执行每个指令。例如，响应于加法指令，执行单元跨表示纹理元素或图片元素的每个颜色通道来实行同步加法运算。默认地，执行单元跨操作数的全部数据通道来实行每个指令。在一些实施例中，指令控制字段2514启用对某些执行选项（诸如通道选择（例如，预测）以及数据通道次序（例如，搅和））的控制。针对采用128位指令格式2510中的指令，执行大小字段2516限制了将并行执行的数据通道的数量。在一些实施例中，执行大小字段2516不可用于以64位压缩指令格式2530使用。
一些执行单元指令具有多达三个操作数，包括两个源操作数（src0 2520、src12522）和一个目的地2518。在一些实施例中，执行单元支持双目的地指令，其中这些目的地之一是隐含的。数据操控指令可以具有第三源操作数（例如，SRC2 2524），其中，指令操作码2512确定源操作数的数量。指令的最后的源操作数可以是利用指令传递的立即（例如，硬编码）值。
在一些实施例中，128位指令格式2510包括：访问/寻址模式字段2526，该访问/寻址模式字段2526例如指定了是使用直接寄存器寻址模式还是间接寄存器寻址模式。当使用直接寄存器寻址模式时，由指令中的位来直接提供一个或多个操作数的寄存器地址。
在一些实施例中，128位指令格式2510包括：访问/寻址模式字段2526，该访问/寻址模式字段指定针对指令的寻址模式和/或访问模式。在一个实施例中，访问模式被用来定义针对指令的数据访问对齐。一些实施例支持访问模式，包括16字节对齐访问模式和1字节对齐访问模式，其中访问模式的字节对齐确定了指令操作数的访问对齐。例如，当处于第一模式时，指令可以使用针对源操作数和目的地操作数的字节对齐寻址，并且当处于第二模式时，指令可以使用针对全部源操作数和目的地操作数的16字节对齐寻址。
在一个实施例中，访问/寻址模式字段726的寻址模式部分确定指令是要使用直接寻址还是间接寻址。当使用直接寄存器寻址模式时，指令中的位直接提供一个或多个操作数的寄存器地址。当使用间接寄存器寻址模式时，可以基于指令中的地址寄存器值和地址立即字段来计算一个或多个操作数的寄存器地址。
在一些实施例中，基于操作码2512位字段对指令进行分组以简化操作码解码2540。对于8位操作码，位4、5和6允许执行单元来确定操作码的类型。所示精确操作码分组仅是示例。在一些实施例中，移动和逻辑操作码组2542包括数据移动和逻辑指令（例如，移动（mov）、比较（cmp））。在一些实施例中，移动和逻辑组2542共享五个最高有效位（MSB），其中移动（mov）指令采用0000xxxxb的形式，而逻辑指令采用0001xxxxb的形式。流控制指令组2544（例如，调用（call）、跳（jmp））包括采用0010xxxxb（例如，0x20）形式的指令。混杂指令组2546包括指令的混合，包括以0011xxxxb（例如，0x30）形式的同步化指令（例如，等待、发送）。并行数学指令组2548包括采用0100xxxxb（例如，0x40）形式的逐分量的算术指令（例如，加、乘（mul））。并行数学组2548跨数据通道并行地实行算术运算。向量数学组750包括采用0101xxxxb（例如，0x50）形式的算术指令（例如，dp4）。向量数学组对向量操作数实行诸如点积计算之类的算数。
图形流水线
图26是图形处理器800的另一实施例的框图。图26的具有与本文中的任何其他图的元件相同的附图标记（或名称）的元件可以采用与在本文中的其他地方描述的方式类似的任何方式进行操作或起作用，但不限于此。
在一些实施例中，图形处理器2600包括：图形流水线2620、媒体流水线2630、显示引擎2640、线程执行逻辑2650以及渲染输出流水线2670。在一些实施例中，图形处理器2600是包括一个或多个通用处理核的多核处理系统内的图形处理器。图形处理器受到至一个或多个控制寄存器（未示出）的寄存器写入的控制或者经由通过环形互连件2602而发布至图形处理器2600的命令而被控制。在一些实施例中，环形互连件802将图形处理器2600耦合至其他处理部件，诸如其他图形处理器或通用处理器。来自环形互连件802的命令由命令流送器2603解译，该命令流送器将指令供应至图形流水线2620或媒体流水线2630的个体部件。
在一些实施例中，命令流送器2603引导顶点获取器2605的操作，该顶点获取器从存储器读取顶点数据并且执行由命令流送器2603所提供的顶点处理命令。在一些实施例中，顶点获取器805将顶点数据提供给顶点着色器2607，该顶点着色器对每个顶点实行坐标空间变换和照明操作。在一些实施例中，顶点获取器805和顶点着色器2607通过经由线程分派器2631向执行单元2652A-2652B分派执行线程来执行顶点处理指令。
在一些实施例中，执行单元2652A-2652B是具有用于实行图形和媒体操作的指令集的向量处理器阵列。在一些实施例中，执行单元2652A-2652B具有附接的L1高速缓存2651，该L1高速缓存专用于每个阵列或在阵列之间共享。高速缓存可以被配置为数据高速缓存、指令高速缓存或单个高速缓存，该单个高速缓存被分区成在不同的分区中包含数据和指令。
在一些实施例中，图形流水线2620包括：用以实行3D对象的硬件加速曲面细分的曲面细分部件。在一些实施例中，可编程的外壳着色器1811配置曲面细分操作。可编程域着色器2617提供曲面细分输出的后端评估。曲面细分器2613以外壳着色器2611的方向进行操作并且包含专用逻辑，该专用逻辑用以基于粗几何模型来生成一组详细几何对象，该粗几何模型作为输入而被提供至图形流水线2620。在一些实施例中，如果没有使用曲面细分，则可以对曲面细分部件（例如，外壳着色器2611、曲面细分器2613和域着色器2617）进行旁路。
在一些实施例中，完整的几何对象可以由几何着色器2619经由被分派至执行单元2652A-2652B的一个或多个线程来处理、或者可以直接行进至裁剪器2629。在一些实施例中，几何着色器在整个几何对象（而非如图形流水线的先前级中的顶点或顶点补丁）上进行操作。如果禁用曲面细分，则几何着色器2619从顶点着色器2607接收输入。在一些实施例中，几何着色器2619可由几何着色器程序编程以便在曲面细分单元被禁用时实行几何曲面细分。
在栅格化之前，裁剪器2629处理顶点数据。裁剪器2629可以是固定功能的裁剪器或者具有裁剪和几何着色器功能的可编程裁剪器。在一些实施例中，渲染输出流水线2670中的栅格器和深度测试部件2673分派像素着色器以将几何对象转换成其每像素表示。在一些实施例中，像素着色器逻辑被包括在线程执行逻辑2650中。在一些实施例中，应用可以对栅格器和深度测试部件2673进行旁路并且经由流出单元2623来访问未栅格化的顶点数据。
图形处理器2600具有互连总线、互连结构、或某个其他互连机构，该互连机构允许数据和消息在处理器的主要部件当中传递。在一些实施例中，执行单元2652A-2652B和（一个或多个）相关联的高速缓存2651、纹理和媒体采样器2654以及纹理/采样器高速缓存2658经由数据端口2656进行互连，以实行存储器访问并且与处理器的渲染输出流水线部件进行通信。在一些实施例中，采样器2654、高速缓存2651、2658以及执行单元2652A-2652B均具有单独的存储器访问路径。
在一些实施例中，渲染输出流水线2670包含栅格器和深度测试部件2673，该栅格器和深度测试部件将基于顶点的对象转换为相关联的基于像素的表示。在一些实施例中，栅格器逻辑包括用以实行固定功能三角形和线栅格化的窗口器/掩蔽器单元。相关联的渲染高速缓存2678和深度高速缓存2679在一些实施例中也是可用的。像素操作部件2677对数据实行基于像素的操作，然而在一些实例中，与2D操作（例如，利用混合的位块图像传送）相关联的像素操作由2D引擎2641实行、或者在显示时间处由显示控制器2643使用覆盖显示平面来代替。在一些实施例中，共享的L3高速缓存2675可用于全部图形部件，从而允许在无需使用主系统存储器的情况下共享数据。
在一些实施例中，图形处理器媒体流水线2630包括媒体引擎2637和视频前端2634。在一些实施例中，视频前端2634从命令流送器2603接收流水线命令。在一些实施例中，媒体流水线2630包括单独的命令流送器。在一些实施例中，视频前端2634在将所述命令发送至媒体引擎2637之前处理媒体命令。在一些实施例中，媒体引擎2637包括用以生成线程以用于经由线程分派器2631分派至线程执行逻辑2650的线程生成功能。
在一些实施例中，图形处理器2600包括显示引擎840。在一些实施例中，显示引擎2640在处理器2600外部并且经由环形互连件2602或某个其他互连总线或结构与图形处理器耦合。在一些实施例中，显示引擎2640包括2D引擎2641和显示控制器2643。在一些实施例中，显示引擎2640包含能够独立于3D流水线进行操作的专用逻辑。在一些实施例中，显示控制器2643与显示设备（未示出）耦合，该显示设备可以是系统集成显示设备（如在膝上型计算机中）、或者经由显示设备连接器附接的外部显示设备。
在一些实施例中，图形流水线2620和媒体流水线2630可配置成基于多个图形和媒体编程接口来执行操作，并且并不专用于任何一种应用编程接口（API）。在一些实施例中，图形处理器的驱动器软件将专用于特定图形或媒体库的API调用转换成可由图形处理器处理的命令。在一些实施例中，为全部来自Khronos Group的开放图形库（OpenGL）、开放计算语言（OpenCL）和/或Vulkan图形和计算API提供支持。在一些实施例中，还可以为来自微软公司的Direct3D库提供支持。在一些实施例中，可以支持这些库的组合。还可以为开源计算机视觉库（OpenCV）提供支持。如果可以做出从未来API的流水线到图形处理器的流水线的映射，则具有兼容3D流水线的未来API也将受到支持。
图形流水线编程
图27A是图示了根据一些实施例的图形处理器命令格式2700的框图。图27B是图示了根据实施例的图形处理器命令序列2710的框图。图27A中的实线块图示了一般被包括在图形命令中的分量，而虚线包括可选的或者仅被包括在该图形命令的子集中的分量。图27A的示例性图形处理器命令格式2700可以包括用以识别命令的目标客户端2702、命令操作代码（操作码）2704以及针对命令的相关数据2706的数据字段。一些命令中还包括子操作码2705和命令大小2708。
在一些实施例中，客户端2702指定了处理命令数据的图形设备的客户端单元。在一些实施例中，图形处理器命令解析器检查每个命令的客户端字段以便调节对命令的进一步处理，并且将命令数据路由至适当的客户端单元。在一些实施例中，图形处理器客户端单元包括存储器接口单元、渲染单元、2D单元、3D单元以及媒体单元。每个客户端单元具有对命令进行处理的对应处理流水线。一旦客户端单元接收到命令，客户端单元就读取操作码2704和子操作码2705（如果存在的话）以确定要实行的操作。客户端单元使用数据字段2706中的信息来实行命令。对于一些命令，预期显式命令大小908指定命令的大小。在一些实施例中，命令解析器基于命令操作码来自动地确定命令中的至少一些命令的大小。在一些实施例中，经由双倍字的倍数对命令进行对齐。
图27B中的流程图示出了示例性图形处理器命令序列2710。在一些实施例中，以图形处理器的实施例为特征的数据处理系统的软件或固件使用所示命令序列的版本来设置、执行并终止图形操作集合。仅出于示例目的示出和描述了样本命令序列，由于实施例不限于这些特定命令或者该命令序列。此外，这些命令可以作为命令序列中的一批命令而发布，使得图形处理器将以至少部分同时的方式来处理命令序列。
在一些实施例中，图形处理器命令序列910可以以流水线转储清除命令2712开始，以使得任何活动图形流水线完成针对流水线的当前未决命令。在一些实施例中，3D流水线2722和媒体流水线2724并不同时进行操作。实行流水线转储清除来使得活动图形流水线完成任何未决命令。响应于流水线转储清除，图形处理器的命令解析器将暂停命令处理，直到活动绘图引擎完成未决运算并且相关读取高速缓存被无效为止。可选地，可以将标记为“脏”的渲染高速缓存中的任何数据转储清除到存储器。在一些实施例中，流水线转储清除命令2712可以被用于流水线同步或者用在将图形处理器置于低功率状态中之前。
在一些实施例中，当命令序列要求图形处理器在流水线之间显式地切换时，使用流水线选择命令2713。在一些实施例中，在发布流水线命令之前，在执行上下文内仅要求流水线选择命令2713一次，除非该上下文要发布针对全部两条流水线的命令。在一些实施例中，在经由流水线选择命令2713进行的流水线切换之前，立即需要流水线转储清除命令2712。
在一些实施例中，流水线控制命令2714配置用于操作的图形流水线，并且被用来对3D流水线2722和媒体流水线2724进行编程。在一些实施例中，流水线控制命令2714配置活动流水线的流水线状态。在一个实施例中，流水线控制命令2714被用于流水线同步并且被用来在处理一批命令之前从活动流水线内的一个或多个高速缓冲存储器中清除数据。
在一些实施例中，用于返回缓冲器状态2716的命令被用来配置返回缓冲器的集合以供相应的流水线写入数据。一些流水线操作要求分配、选择或配置一个或多个返回缓冲器，该操作在处理期间将中间数据写入到一个或多个返回缓冲器中。在一些实施例中，图形处理器还使用一个或多个返回缓冲器来存储输出数据和实行跨线程通信。在一些实施例中，配置返回缓冲器状态2716包括：选择返回缓冲器的大小和数量以用于流水线操作集合。
命令序列中的剩余命令基于用于操作的活动流水线而不同。基于流水线确定2720，该命令序列被定制到以3D流水线状态2730开始的3D流水线2722或者在媒体流水线状态2740处开始的媒体流水线2724。
用以配置3D流水线状态930的命令包括：用于顶点缓冲器状态、顶点元素状态、常量颜色状态、深度缓冲器状态以及要在处理3D图元命令之前进行配置的其他状态变量的3D状态设置命令。这些命令的值至少部分地基于使用中的特定3D API来确定。在一些实施例中，3D流水线状态2730命令还能够选择性地禁用或旁路掉特定流水线元件（如果将不使用那些元件的话）。
在一些实施例中，3D图元2732命令被用来提交要由3D流水线处理的3D图元。经由3D图元2732命令传递给图形处理器的命令和相关联参数被转发到图形流水线中的顶点获取功能。顶点获取功能使用3D图元2732命令数据来生成顶点数据结构。将顶点数据结构存储在一个或多个返回缓冲器中。在一些实施例中，3D图元2732命令被用来经由顶点着色器对3D图元实行顶点操作。为了处理顶点着色器，3D流水线2722将着色器执行线程分派至图形处理器执行单元。
在一些实施例中，经由执行2734命令或事件来触发3D流水线2722。在一些实施例中，寄存器写入触发了命令执行。在一些实施例中，经由命令序列中的‘去’（‘go’）或‘踢’（‘kick’）命令来触发执行。在一个实施例中，使用流水线同步命令来触发命令执行，以通过图形流水线来转储清除命令序列。3D流水线将针对3D图元来实行几何处理。一旦运算完成，便对所得几何对象进行光栅化，并且像素引擎对所得像素进行上色。还可以为像素着色和像素后端运算包括用于控制那些运算的附加命令。
在一些实施例中，当实行媒体操作时，图形处理器命令序列2710遵循媒体流水线2724路径。一般而言，针对媒体流水线2724进行编程的具体用途和方式取决于要实行的媒体或计算操作。在媒体解码期间，可以将特定媒体解码运算卸载到媒体流水线。在一些实施例中，还可以对媒体流水线进行旁路，并且可以使用由一个或多个通用处理核提供的资源来整体地或部分地实行媒体解码。在一个实施例中，媒体流水线还包括用于通用图形处理器单元（GPGPU）操作的元件，其中该图形处理器被用来使用计算着色器程序来实行SIMD向量运算，该计算着色器程序与渲染图形图元不是显式相关的。
在一些实施例中，以与3D流水线2722类似的方式来配置媒体流水线2724。将用以配置媒体流水线状态的一组命令2740分派或放置到命令队列中，在媒体对象命令2742之前。在一些实施例中，用于媒体流水线状态2740的命令包括用以配置媒体流水线元件的数据，该媒体流水线元件将被用来处理媒体对象。这包括用以在媒体流水线内配置视频解码和视频编码逻辑的数据，诸如编码或解码格式。在一些实施例中，用于媒体流水线状态2740的命令还支持使用指向包含一批状态设置的“间接”状态元件的一个或多个指针。
在一些实施例中，媒体对象命令2742将指针供应至媒体对象以供媒体流水线处理。媒体对象包括存储器缓冲器，该存储器缓冲器包含待处理的视频数据。在一些实施例中，在发布媒体对象命令2742之前，全部媒体流水线状态必须是有效的。一旦流水线状态被配置并且媒体对象命令2742被排队，就经由执行命令2744或等效的执行事件（例如，寄存器写入）来触发媒体流水线924。然后可以通过由3D流水线2722或媒体流水线2724提供的操作对来自媒体流水线2724的输出进行后处理。在一些实施例中，以与媒体操作类似的方式来配置和执行GPGPU操作。
图形软件架构
图28图示了根据一些实施例的数据处理系统2800的示例性图形软件架构。在一些实施例中，软件架构包括：3D图形应用2810、操作系统2820以及至少一个处理器2830。在一些实施例中，处理器2830包括：图形处理器2832和一个或多个通用处理器核2834。图形应用2810和操作系统2820均都在数据处理系统的系统存储器1050中执行。
在一些实施例中，3D图形应用2810包含一个或多个着色器程序，该一个或多个着色器程序包括着色器指令2812。着色器语言指令可以采用高级着色器语言，诸如高级着色器语言（HLSL）或OpenGL着色器语言（GLSL）。该应用还包括适用于通过通用处理器核2834进行执行的机器语言的可执行指令2814。该应用还包括由顶点数据定义的图形对象1016。
在一些实施例中，操作系统2820是来自微软公司的Microsoft® Windows®操作系统、专有UNIX式操作系统、或使用Linux内核变体的开源UNIX式操作系统。操作系统1020可以支持图形API 2822，诸如Direct3D API、OpenGL API或Vulkan API。当Direct3D API正在使用时，操作系统2820使用前端着色器编译器2824来将采用HLSL的任何着色器指令2812编译成较低级的着色器语言。该编译可以是即时（JIT）编译，或者该应用可以实行着色器预编译。在一些实施例中，在对3D图形应用2810进行编译期间，将高级着色器编译成低级着色器。在一些实施例中，着色器指令2812是以中间形式（诸如，Vulkan API所使用的标准便携式中间表示（SPIR）的版本）提供的。
在一些实施例中，用户模式图形驱动器2826包含后端着色器编译器2827，该后端着色器编译器用以将着色器指令2812转换成硬件专用的表示。当OpenGL API正在使用时，将采用GLSL高级语言的着色器指令2812传递至用户模式图形驱动器2826以供编译。在一些实施例中，用户模式图形驱动器2826使用操作系统内核模式功能2828来与内核模式图形驱动器2829进行通信。在一些实施例中，内核模式图形驱动器1029与图形处理器2832进行通信以便分派命令和指令。
IP核实现方式
至少一个实施例的一个或多个方面可以由存储在机器可读介质上的代表性代码实现，该机器可读介质表示和/或定义诸如处理器之类的集成电路内的逻辑。例如，机器可读介质可以包括表示处理器内的各种逻辑的指令。当由机器读取时，该指令可以使机器制造用以实行本文所述的技术的逻辑。这样的表示（被称为“IP核”）是集成电路的逻辑的可重复使用单元，该可重复使用单元可以作为对集成电路的结构进行描述的硬件模型而存储在有形机器可读介质上。可以将硬件模型供应至在制造集成电路的制造机器上加载硬件模型的各种客户或制造设施。可以制造集成电路，使得电路实行与本文所述的实施例中的任何实施例相关联地描述的操作。
图29是图示了根据实施例的可以被用来制造集成电路以实行操作的IP核开发系统1100的框图。IP核开发系统1100可以被用来生成可并入到更大的设计中或被用来构造整个集成电路（例如，SOC集成电路）的模块化、可重复使用的设计。设计设施2930可以采用高级编程语言（例如，C/C++）来生成对IP核设计的软件仿真2910。软件仿真2910可以被用来使用仿真模型2912来设计、测试和验证IP核的行为。仿真模型2912可以包括功能、行为和/或时序仿真。然后可以根据仿真模型2912来创建或合成寄存器传送级（RTL）设计2915。RTL设计2915是对硬件寄存器之间的数字信号的流动进行建模的集成电路（包括使用经建模的数字信号实行的相关联逻辑）的行为的抽象。除RTL设计2915外，还可以创建、设计或合成以逻辑级或晶体管级的较低级设计。因此，初始设计和仿真的特定细节可以变化。
可以由设计设施将RTL设计2915或等同物进一步合成为硬件模型2920，该硬件模型可以采用硬件描述语言（HDL）或物理设计数据的某种其他表示。可以进一步仿真或测试HDL来验证IP核设计。可以使用非易失性存储器2940（例如，硬盘、闪速存储器或任何非易失性存储介质）来存储IP核设计以用于递送至第3方制造设施2965。替换地，可以通过有线连接2950或无线连接2960来传输（例如，经由互联网）IP核设计。然后，制造设施2965可以制造至少部分地基于IP核设计的集成电路。所制造的集成电路可以被配置成实行根据本文所述的至少一个实施例的操作。
示例性片上系统集成电路
图30-32图示了根据本文所述的各种实施例的可以使用一个或多个IP核制造的示例性集成电路和相关联图形处理器。除了图示的内容之外，可以包括其他逻辑和电路，包括附加的图形处理器/核、外围接口控制器或通用处理器核。
图30是图示了根据实施例的可以使用一个或多个IP核制造的示例性片上系统集成电路3000的框图。示例性集成电路1200包括一个或多个应用处理器3005（例如，CPU）、至少一个图形处理器3010，并且附加地还可以包括图像处理器3015和/或视频处理器3020，其中的任一项都可以是来自相同或多个不同设计设施的模块化IP核。集成电路3000包括外围或总线逻辑，包括USB控制器1225、UART控制器3030、SPI/SDIO控制器3035和I2S/I2C控制器3040。附加地，集成电路可以包括显示设备3045，该显示设备耦合至高清晰度多媒体接口（HDMI）控制器1250和移动产业处理器接口（MIPI）显示界面3055中的一个或多个。可以由闪速存储器子系统3060（包括闪速存储器和闪速存储器控制器）来提供存储装置。可以经由存储器控制器1265来提供存储器接口，以用于访问SDRAM或SRAM存储器设备。附加地，一些集成电路还包括嵌入式安全引擎3070。
图31是图示了根据实施例的可以使用一个或多个IP核制造的片上系统集成电路的示例性图形处理器3110的框图。图形处理器3110可以是图30的图形处理器3010的变体。图形处理器3110包括顶点处理器3105和一个或多个片段处理器3115A-3115N（例如，3115A、3115B、3115C、3115D、一直到3115N-1和3115N）。图形处理器3110可以经由单独的逻辑来执行不同的着色器程序，使得顶点处理器3105被优化以执行顶点着色器程序的操作，而一个或多个片段处理器3115A-3115N执行片段（例如，像素）着色操作以用于片段或像素着色器程序。顶点处理器3105实行3D图形流水线的顶点处理阶段并且生成图元和顶点数据。（一个或多个）片段处理器3115A-3115N使用由顶点处理器3105生成的图元和顶点数据来产生显示在显示设备上的帧缓冲器。在一个实施例中，（一个或多个）片段处理器3115A-3115N被优化以执行OpenGL API中提供的片段着色器程序，这些片段着色器程序可以被用来实行与Direct 3D API中提供的像素着色器程序类似的操作。
图形处理器3110附加地包括一个或多个存储器管理单元（MMU）3120A-3120B、（一个或多个）高速缓存3125A-3125B以及（一个或多个）电路互连件3130A-3130B。一个或多个MMU 3120A-3120B为图形处理器3110（包括为顶点处理器1305和/或（一个或多个）片段处理器3115A-3115N）提供虚拟至物理地址映射，除了存储在一个或多个高速缓存3125A-3125B中的顶点或图像/纹理数据之外，该虚拟至物理地址映射还可以引用存储在存储器中的顶点或图像/纹理数据。在一个实施例中，一个或多个MMU 3120A-3120B可以与系统内的其他MMU（包括与图30的一个或多个应用处理器3005、图像处理器3015和/或视频处理器3020相关联的一个或多个MMU）同步，使得每个处理器3005-3020可以参与共享或统一的虚拟存储器系统。根据实施例，一个或多个电路互连件3130A-3130B使得图形处理器3110能够经由SoC的内部总线或经由直接连接来与SoC内的其他IP核对接。
图32是图示了根据实施例的可以使用一个或多个IP核制造的片上系统集成电路的附加示例性图形处理器3210的框图。图形处理器3210可以是图30的图形处理器3010的变体。图形处理器3210包括图31的集成电路3100的一个或多个MMU 3120A-3120B、（一个或多个）高速缓存3125A-3125B以及（一个或多个）电路互连件3130A-3130B。
图形处理器3210包括一个或多个着色器核3215A-3215N（例如，3215A、3215B、3215C、3215D、3215E、3215F，一直到3215N-1和3115N），该一个或多个着色器核提供统一的着色器核架构，其中单个核或类型或核可以执行全部类型的可编程着色器代码，包括着色器程序代码以实现顶点着色器、片段着色器和/或计算着色器。存在的着色器核的确切数量可以在实施例和实现方式当中变化。附加地，图形处理器3210包括核间任务管理器3205，该核间任务管理器3205充当用以将执行线程分派给一个或多个着色器核3215A-3215N的线程分派器，以及用以使分块操作加速以用于进行基于图块的渲染的分块单元3218，其中针对场景的渲染操作在图像空间中被细分，例如来利用场景内的局部空间一致性或者来优化内部高速缓存的使用。
本发明的实施例包括使用合成数据和创新生成网络对深度神经网络进行高级和增强训练的方法和系统。
在一个示例中，深度神经网络（DNN）训练方法包括：使用合成数据来训练DNN。使用上下文数据来训练多个DNN。使用上下文数据训练的DNN的特征与利用合成数据训练的DNN的特征相关联。使用相关联的特征来生成增强的DNN。
在一个示例中，一种方法包括：通过增强的DNN来接收真实输入。使用增强的DNN来提供输入的预测结果。
在一个示例中，一种方法包括：通过添加来自使用上下文数据训练的每个DNN的最后卷积层来生成增强的DNN，该使用上下文数据训练的每个DNN具有来自利用合成数据训练的DNN的最后卷积层。
在一个示例中，一种方法包括：仅重新训练所添加的卷积层。
在一个示例中，一种用于服务器的系统包括：处理核、I/O中枢控制器和图形处理器。该处理核具有深度神经网络（DNN）。该I/O中枢控制器耦合到处理核，并且为该处理核提供网络、数据存储和DNN访问。图形处理器使用合成数据来训练DNN。图形处理器使用上下文数据来训练多个DNN。图形处理器将使用上下文数据训练的DNN的特征与利用合成数据训练的DNN的特征相关联。图形处理器使用相关联的特征来生成增强的DNN。
在一个示例中，图形处理器通过增强的DNN来接收真实输入，并且使用该增强的DNN来提供输入的预测结果。
在一个示例中，图形处理器通过添加来自使用上下文数据训练的每个DNN的最后卷积层来生成增强的DNN，该使用上下文数据训练的每个DNN具有来自利用合成数据训练的DNN的最后卷积层。
在一个示例中，图形处理器仅重新训练所添加的卷积层。
在一个示例中，深度神经网络（DNN）训练方法包括：处理具有所标记的信息的合成的标记图像以生成视觉逼真的图像。对真实的未标记图像和使用来自合成的标记图像的所标记的信息所生成的视觉逼真的图像进行处理。区分经处理的真实的未标记图像和视觉逼真的图像，以确定视觉逼真的图像是真实数据还是不是真实数据。
在一个示例中，一种方法包括：使用生成对抗网络（GAN）来将经处理的真实的未标记图像和视觉逼真的图像区分为真实数据或不是真实数据。
在一个示例中，一种方法包括使用监督方法来训练GAN。
在一个示例中，一种用于服务器的系统包括：处理核、I/O中枢控制器和图形处理器。该处理核具有深度神经网络（DNN），其包括生成对抗网络（GAN）。该I/O中枢控制器耦合到处理核，并且为处理核提供数据网络、数据存储以及DNN和GAN访问。该图形处理器耦合到I/O中枢控制器并且处理具有所标记的信息的合成的标记图像，以生成视觉逼真的图像。图形处理器处理真实的未标记图像和使用来自合成的标记图像的所标记的信息所生成的视觉逼真的图像。图形处理器区分经处理的真实的未标记图像和视觉逼真的图像，以确定视觉逼真的图像是真实数据还是不是真实数据。
在一个示例中，图形处理器使用GAN将经处理的真实的未标记图像和视觉逼真的图像区分为真实数据或不是真实数据。
在一个示例中，图形处理器使用监督方法来训练GAN。
在一个示例中，深度神经网络（DNN）训练方法包括：使用生成对抗网络（GAN）来训练鉴别器。对发生器进行训练以使样品接近被认为是真实数据。发生器被突变。
在一个示例中，一种方法包括：通过随机改变发生器的参数来使发生器突变。
在一个示例中，一种用于服务器的系统包括：处理核、I/O中枢控制器和图形处理器。该处理核具有深度神经网络（DNN）和生成对抗网络（GAN）。I/O中枢控制器耦合到处理核，并且为处理核提供网络、数据存储和DNN访问。图形处理器耦合到I/O中枢控制器并且训练GAN的鉴别器。该图形处理器训练GAN的发生器以使样本接近被认为是真实数据。图形处理器使发生器突变。
在一个示例中，图形处理器通过随机改变发生器的参数来使发生器突变。
前面的描述和附图应以说明性而非限制性的意义来看待。本领域技术人员将理解，在不脱离如所附权利要求中阐述的本发明的较宽精神和范围的情况下，可以对本文中描述的实施例做出各种修改和改变。
Claims (18)
1.一种深度神经网络（DNN）训练方法包括：
使用合成数据来训练DNN；
使用上下文数据来训练多个DNN；
将使用上下文数据训练的DNN的特征与利用合成数据训练的DNN的特征相关联；以及
使用相关联的特征来生成增强的DNN。
2.如权利要求1所述的方法，进一步包括：
通过所述增强的DNN来接收真实输入；以及
使用所述增强的DNN来提供所述输入的预测结果。
3.如权利要求1所述的方法，其中，生成增强的DNN，添加来自使用上下文数据训练的每个DNN的最后卷积层，所述使用上下文数据训练的每个DNN具有来自利用合成数据训练的DNN的最后卷积层。
4.如权利要求3所述的方法，进一步包括：
仅重新训练所添加的卷积层。
5.一种用于服务器的系统包括：
处理核，具有深度神经网络（DNN）；
I/O中枢控制器，其耦合到所述处理核，并且为所述处理核提供网络、数据存储和DNN访问；以及
图形处理器，用以
使用合成数据来训练DNN，
使用上下文数据来训练多个DNN，
将使用上下文数据训练的DNN的特征与利用合成数据训练的DNN的特征相关联，以及
利用相关联的特征来生成增强的DNN。
6.如权利要求5所述的系统，其中所述图形处理器用以
通过所述增强的DNN来接收真实输入，以及
使用所述增强的DNN来提供所述输入的预测结果。
7.如权利要求5所述的系统，其中所述图形处理器用以生成增强的DNN，添加来自使用上下文数据训练的每个DNN的最后卷积层，所述使用上下文数据训练的每个DNN具有来自利用合成数据训练的DNN的最后卷积层。
8.如权利要求7所述的系统，其中所述图形处理器仅重新训练所添加的卷积层。
9.一种深度神经网络（DNN）训练方法包括：
处理具有所标记的信息的合成的标记图像以生成视觉逼真的图像；
对真实的未标记图像和使用来自合成的标记图像的所标记的信息所生成的视觉逼真的图像进行处理；以及
区分经处理的真实的未标记图像和所述视觉逼真的图像，以确定所述视觉逼真的图像是真实数据还是不是真实数据。
10.如权利要求9所述的方法，进一步包括：使用生成对抗网络（GAN）来将所述经处理的真实的未标记图像和所述视觉逼真的图像区分为真实数据或不是真实数据。
11.如权利要求10所述的方法，进一步包括：使用监督方法来训练所述GAN。
12.一种用于服务器的系统包括：
处理核，其具有包括生成对抗网络（GAN）的深度神经网络（DNN）；
I/O中枢控制器，其耦合到所述处理核，并且为所述处理核提供数据网络、数据存储以及DNN和GAN访问；以及
耦合到所述I/O中枢控制器的图形处理器，并且用以
处理具有所标记的信息的合成的标记图像以生成视觉逼真的图像，
对真实的未标记图像和使用来自合成的标记图像的所标记的信息所生成的视觉逼真的图像进行处理，以及
区分经处理的真实的未标记图像和所述视觉逼真的图像，以确定所述视觉逼真的图像是真实数据还是不是真实数据。
13.如权利要求12所述的系统，其中所述图形处理器用以使用所述GAN将所述经处理的真实的未标记图像和所述视觉逼真的图像区分为真实数据或不是真实数据。
14.如权利要求12所述的系统，其中所述图形处理器使用监督方法来训练GAN。
15.一种深度神经网络（DNN）训练方法包括：
使用生成对抗网络（GAN）来训练鉴别器；
对发生器进行训练以使样品接近被认为是真实数据；以及
使所述发生器突变。
16.如权利要求15所述的方法，其中使所述发生器突变包括：随机改变所述发生器的参数。
17.一种用于服务器的系统包括
处理核，其具有深度神经网络（DNN）和生成对抗网络（GAN）；
I/O中枢控制器，其耦合到所述处理核，并且为所述处理核提供网络、数据存储和DNN访问；
耦合到所述I/O中枢控制器的图形处理器，并且用以
训练所述GAN的鉴别器，
训练所述GAN的发生器以使样本接近被认为是真实数据，以及
使所述发生器突变。
18.如权利要求17所述的系统，其中所述图形处理器通过随机改变所述发生器的参数来使所述发生器突变。
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