CN108805283A - 在机器学习中对神经网络的拓扑的高效学习和使用 - Google Patents

在机器学习中对神经网络的拓扑的高效学习和使用 Download PDF

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Abstract

本申请公开了在机器学习中对神经网络的拓扑的高效学习和使用。描述了一种用于促进在自主机器处的机器学习中对神经网络拓扑的学习和应用的机制。如本文中所描述的实施例的一种方法包括：监测和检测与对在具有处理器的计算装置处的机器学习操作相关的神经网络的结构学习；以及基于所述神经网络中的一个或多个的一个或多个拓扑而生成递归生成模型。所述方法可以进一步包括：将所述生成模型转换成判别模型。

Description

在机器学习中对神经网络的拓扑的高效学习和使用
本申请要求由Yehezkel Rohekar(耶海兹克尔·罗厄卡尔)等人于2017年 5月5日提交的题为EFFICIENT LEARNING AND USING OF TOPOLOGIES OF NEURAL NETWORKS INMAHCINE LEARNING(在机器学习中对神经网络的拓扑的高效学习和使用)的美国临时申请号62/501,794的权益和优先权，所述美国临时申请通过引用结合在此。
技术领域
本文所描述的实施例总体上涉及数据处理，并且更具体地涉及促进在自主机器处进行的机器学习中对深度学习神经网络的拓扑的高效学习和使用。
背景技术
当前的并行图形数据处理包括被开发用于对图形数据执行如例如线性内插、曲面细分、光栅化、纹理映射、深度测试等特定操作的系统和方法。传统地，图形处理器使用固定功能计算单元来处理图形数据；然而，最近，部分图形处理器已经被制成是可编程的，使得这种处理器能够支持更广泛的操作以处理顶点和片段数据。
为了进一步提高性能，图形处理器通常实现如流水线处理等处理技术，所述处理技术尝试在图形流水线的不同部分中并行处理尽可能多的图形数据。具有单指令多线程(SIMT)架构的并行图形处理器被设计成使图形流水线中的并行处理量最大化。在SIMT架构中，多组并行线程尝试尽可能经常地同步执行程序指令，以提高处理效率。Shane Cook(肖恩·库克)的《CUDA Programming (CUDA编程)》的第3章第37至51页(2013年)和/或Nicholas Wilt(尼古拉斯·威尔特)的《CUDA Handbook,A Comprehensive Guide to GPUProgramming(CUDA手册——GUP编程综合指南)》的第2.6.2至3.1.2章节 (2013年6月)中可以找到关于SIMT架构的软件和硬件的总体概述。
机器学习已经成功解决了许多种任务。在训练和使用机器学习算法(例如，神经网络)时产生的计算自然地适应于高效并行实现。因此，如通用图形处理单元(GPGPU)等并行处理器已经在深度神经网络的实际实现中起到了重要作用。具有单指令多线程(SIMT)架构的并行图形处理器被设计成使图形流水线中的并行处理量最大化。在SIMT架构中，多组并行线程尝试尽可能经常地同步执行程序指令，以提高处理效率。通过并行机器学习算法实现提供的效率允许使用大容量网络，并且使那些网络能够通过较大数据集进行训练。
附图说明
在附图中通过示例的方式而不是通过限制的方式来展示了实施例，在附图中，相同参考号指代类似元件。为了能够详细理解以上述特征的方式，可以通过参考实施例具有对上文简述的更具体说明，附图中展示了所述实施例中的一些。然而，要指出的是，附图仅仅展示了典型实施例，并且因此不应被认为是对本发明范围的限制，因为附图可以展示其他等效实施例。
图1是框图，展示了被配置成实现本文所述实施例的一个或多个方面的计算机系统。
图2A至图2D展示了根据实施例的并行处理器部件。
图3A和图3B是根据实施例的图形多处理器的框图。
图4A至图4F展示了其中多个图形处理单元通信地耦合至多个多核处理器的示例性架构。
图5是根据实施例的图形处理流水线的概念图。
图6展示了根据一个实施例的托管拓扑学习和应用机制的计算装置。
图7展示了根据一个实施例的拓扑学习和应用机制。
图8展示了根据一个实施例的递归深度生成模型。
图9A展示了根据一个实施例的逆图模型。
图9B展示了根据一个实施例的具有双向连接的逆模型。
图9C展示了根据一个实施例的判别模型。
图9D展示了根据一个实施例的图模型的另一个实施例。
图9E展示了根据一个实施例的图模型的另一个实施例。
图9F展示了根据一个实施例的图模型的另一个实施例。
图10展示了根据实施例的机器学习软件栈。
图11展示了根据实施例的高度并行的通用图形处理单元。
图12展示了根据实施例的多GPU计算系统。
图13A展示了示例性深度神经网络的层。
图13B展示在卷积神经网络CNN的卷积层内的示例性计算阶段。
图14展示了对深度神经网络的训练和部署。
图15展示了对深度神经网络的训练和部署
图16是框图，展示了分布式学习。
图17展示了适合于使用经训练模型来执行推理的示例性推理芯片上系统 (SOC)。
图18是具有处理器的计算机系统的实施例的框图，所述处理器具有一个或多个处理器核和图形处理器。
图19是处理器的一个实施例的框图，所述处理器具有一个或多个处理器核、集成存储器控制器、以及集成图形处理器。
图20是图形处理器的一个实施例的框图，所述图形处理器可以是分立的图形处理单元、或者可以是与多个处理核集成的图形处理器。
图21是用于图形处理器的图形处理引擎的实施例的框图。
图22是图形处理器的另一实施例的框图。
图23是包括处理元件阵列的线程执行逻辑的框图。
图24展示了根据实施例的图形处理器执行单元指令格式。
图25是图形处理器的另一实施例的框图，所述图形处理器包括图形流水线、媒体流水线、显示引擎、线程执行逻辑、以及渲染输出流水线。
图26A是框图，展示了根据实施例的图形处理器命令格式。
图26B是框图，展示了根据实施例的图形处理器命令序列。
图27展示了根据实施例的数据处理系统的示例性图形软件架构。
图28是框图，展示了根据实施例的可以用于制造用于执行操作的集成电路的IP核开发系统。
图29是框图，展示了根据实施例的可以使用一个或多个IP核来制作的示例性芯片上系统集成电路。
图30是框图，展示了芯片上系统集成电路的示例性图形处理器。
图31是框图，展示了芯片上系统集成电路的附加示例性图形处理器。
具体实施方式
实施例提供了一种用于使用生成式且无监督的无标签数据来学习判别式且有监督的深度学习网络(DNN)的高效且硬件友好的拓扑的系统且数学上合理的新颖技术。
在一个实施例中，提供了一种用于学习如概率模型等深度潜变量模型 (LVM)的新颖技术。进一步地，在一个实施例中，提供了一种用于将如深度 LVM等模型转换成桥接两个机器学习域(如概率图模型和神经网络)的DNN 的新颖技术。这允许以高效且系统的方式来处理大规模问题。
实施例提供了一种用于学习自动拓扑的技术，所述自动拓扑：1)学习由能够被并行处理的较小子拓扑组成的其他拓扑，如供并行和顺序执行的食谱； 2)使用无标签数据(无监督学习)；3)在数学上合理且一致，从而保证找到最优解决方案(在某些假设下)；并且4)足够灵活以向单个问题提供一系列拓扑，其中，解决方案可能因其计算成本而有所不同。
实施例提供了方法中途放弃(methodological dropout)，如每次训练迭代时都随机丢弃(drop)神经元的训练技巧。这种新颖技术提供了从数据的统计信息中学习中途放弃时间表，其中，共同地并且以及时的方式丢弃多组神经元，例如，与常用的随机中途放弃形成对比的方法中途放弃。这允许提前知道哪些神经元将被丢弃并且能够通过相关硬件促进以实现更高的效率。进一步地，相比使用常见中途放弃技术来训练的情况，使用这种新颖技术来训练的网络有可能具有更高或不同的准确度。
实施例提供了一种用于进行深度神经网络分解以生成并行和顺序执行时间表并且实现可能地每子网络(可学习)精度级别的存储器共享的新颖技术。例如，用于使用时间表来将给定深度网络分解成一组较小的独立网络以供执行和存储器共享的新颖技术。这种新颖技术提供了对初始网络的良好逼近并且提供了在专用硬件上非常高效地运行的网络。这种新颖技术适用于训练和评分两者。设想的是，在给定每个网络需要处理的数据以及所述网络需要逼近的局部函数的情况下，所述网络可以以学习的精度(权重和激活)工作。
实施例提供了实时结构学习和更新。例如，这种新颖技术允许在例如两种情况下实时更新神经网络的拓扑，所述情况如：1)当更多数据随时间推移变得可用时；以及2)数据的统计信息随时间推移而改变时。这种新颖技术还提供了以各种粒度级别修改网络，根据数据的统计功效从局部变化开始到粗略的全局变化。
实施例通过结构学习提供了任何资源(随时)推断。例如，在一个实施例中，使用这种新颖技术，可以生成具有二元随机神经元的深度网络，所述深度网络能够根据需要以随时间推移(随时)动态地增大的准确度生成输出(推断)。换言之，随时间推移而执行并聚合二元计算。以此方式，如果需要低准确度，则花费较少的时间/计算。例如，当推断施加到机器人臂关节上以使其准确地移动(例如，放置对象)或粗略地移动(接近对象)的扭矩水平时。另一个示例将是汽车在附近没有汽车或行人的情况下导航(需要低准确度)的示例，这与在拥挤城市中导航(需要高准确度)相反。不存在用于动态更新推断并提高准确度/精度(随时推断)的常规技术。这种新颖技术提供了一种有能力关于所花费时间/计算而逐渐且平滑地改变推断准确度的解决方案。
实施例进一步提供了一种用于针对给定任务约束进行硬件特定深度网络架构学习的新颖技术。例如，在一个实施例中，这种新颖技术提供了生成满足由硬件特性(例如，高速缓存大小、并行性、精度等)和任务要求(例如，帧率、等待时间和准确度)驱动的特定架构约束的深度网络。这种新颖技术可以生成一系列网络，并且可以允许用户选择在特定工作点处最优地表现的网络。不存在可以在给定硬件和任务约束的情况下自动生成网络的常规技术。这种新颖技术通过用户交互式工具提供了这种功能。
应当指出，贯穿本文档，可以互换地引用如“卷积神经网络”、“CNN”、“神经网络”、“NN”“深度神经网络”、“DNN”、“递归神经网络”、“RNN”等术语或缩略词。另外，贯穿本文档，可以互换地引用如“自主机器”或简称“机器”、“自主车辆”或简称“车辆”、“自主代理”或简称“代理”、“自主装置”、或“计算装置”、“机器人”等术语。
在一些实施例中，图形处理单元(GPU)通信地耦合至主机/处理器核以加快图形操作、机器学习操作、模式分析操作和各种通用GPU(GPGPU)功能。GPU可通过总线或另一互连(例如，如PCIe或NVLink等高速互连)通信地耦合至主机处理器/核。在其他实施例中，GPU可以集成在与核相同的封装体或芯片上并且通过内部处理器总线/互连(即，在封装体或芯片内部)通信地耦合至所述核。不管GPU连接的方式如何，处理器核都可以以工作描述符中包含的命令/指令序列的形式向GPU分配工作。然后，GPU使用专用电路系统/逻辑来有效地处理这些命令/指令。
在下面的描述中，阐述了许多具体细节。然而，如本文中所描述的，可以在不具有这些特定的细节的情况下实践实施例。在其他情况下，未详细示出公知的电路、结构和技术，以避免模糊对本说明书的理解。
系统概览I
图1是展示了被配置成实现本文所述的实施例的一个或多个方面的计算机系统100的框图。计算系统100包括处理子系统101，所述处理子系统具有一个或多个处理器102和系统存储器104，所述一个或多个处理器和所述系统存储器经由互连路径进行通信，所述互连路径可以包括存储器中枢105。存储器中枢105可以是芯片组部件内的单独的部件，也可以集成在一个或多个处理器102内。存储器中枢105经由通信链路106与I/O子系统111耦合。I/O子系统111包括I/O中枢107，所述I/O中枢可以使得计算系统100能够从一个或多个输入设备108接收输入。另外，I/O中枢107可以使得显示控制器(所述显示控制器可以被包括在一个或多个处理器102中)能够向一个或多个显示设备110A提供输出。在一个实施例中，与I/O中枢107耦合的一个或多个显示设备110A可以包括本地显示设备、内部显示设备或嵌入式显示设备。
在一个实施例中，处理子系统101包括一个或多个并行处理器112，所述一个或多个并行处理器经由总线或其他通信链路113耦合至存储器中枢105。通信链路113可以是任意数量的基于标准的通信链路技术或协议(诸如但不限于PCI Express)中的一个，也可以是供应方特定的通信接口或通信结构。在一个实施例中，一个或多个并行处理器112形成以计算为中心的并行或向量处理系统，所述系统包括大量处理核和/或处理集群诸如集成众核(MIC)处理器。在一个实施例中，一个或多个并行处理器112形成图形处理子系统，所述图形处理子系统可以向经由I/O中枢107耦合的一个或多个显示设备110A中的一个输出像素。一个或多个并行处理器112还可以包括显示控制器和显示接口(未示出)以实现到一个或多个显示设备110B的直接连接。
在I/O子系统111内，系统存储单元114可以连接至I/O中枢107来为计算系统100提供存储机制。I/O开关116可以用于提供接口机制以实现I/O中枢107和可以集成到平台中的其他部件诸如网络适配器118和/或无线网络适配器119以及可以经由一个或多个插入式设备120添加的各种其他设备之间的连接。网络适配器118可以是以太网适配器或另一种有线网络适配器。无线网络适配器119可以包括Wi-Fi、蓝牙、近场通信(NFC)或包括一个或多个无线电装置的其他网络设备中的一个或多个。
计算系统100可以包括未明确示出的其他部件，这些部件包括USB或其他端口连接件、光存储驱动器、视频捕获设备等，也可以连接至I/O中枢107。图1中将各种部件互连的通信路径可以使用任何合适的协议诸如基于PCI(外围部件互连)的协议(例如，PCI-Express)，或(多个)任何其他总线或点对点通信接口和/或协议诸如NV-Link高速互连或本领域中已知的互连协议来实现。
在一个实施例中，一个或多个并行处理器112并入有为进行图形和视频处理而优化的电路，包括例如视频输出电路，并且所述电路构成图形处理单元 (GPU)。在另一个实施例中，一个或多个并行处理器112并入有为进行通用处理而优化的电路，同时保留了本文更详细描述的基础计算架构。在又一个实施例中，计算系统100的各部件可以与一个或多个其他系统元件集成在单个集成电路上。例如，一个或多个并行处理器112、存储器中枢105、(多个)处理器102和I/O中枢107可以集成到芯片上系统(SoC)集成电路中。可替代地，计算系统100的各部件可以集成到单个封装中以形成封装中系统(SIP) 配置。在其他实施例中，计算系统100的各部件的至少一部分可以集成到多芯片模块(MCM)中，所述多芯片模块可以与其他多芯片模块互连成模块化计算系统。
应当理解，本文所示的计算系统100是例示性的并且变型和修改是可能的。连接拓扑可以根据需要进行修改，所述连接拓扑包括桥的数量和安排、(多个) 处理器102的数量和(多个)并行处理器112的数量。例如，在一些实施例中，系统存储器104直接而不是通过桥连接至(多个)处理器102，而其他设备经由存储器中枢105和(多个)处理器102与系统存储器104进行通信。在其他替代性拓扑中，(多个)并行处理器112连接至I/O中枢107或直接连接至一个或多个处理器102中的一个，而不是连接至存储器中枢105。在其他实施例中，I/O中枢107和存储器中枢105可以集成到单个芯片中。一些实施例可以包括经由多个插座附接的(多个)处理器102的两个或更多个组，这两个或更多个组可以与(多个)并行处理器112的两个或更多个实例耦合。
本文示出的一些特定部件是可选的并且可能不被包括在计算系统100的所有实现中。例如，可以支持任意数量的插入式卡或外围装置，或者可以省去一些部件。此外，一些架构可以使用不同的术语来描述与图1所示类似的部件。例如，在一些架构中，存储器中枢105可以被称为北桥，而I/O中枢107可以被称为南桥。
图2A展示了根据实施例的并行处理器200。并行处理器200的各种部件可以使用诸如可编程处理器、专用集成电路(ASIC)或现场可编程门阵列 (FPGA)的一个或多个集成电路设备来实现。根据实施例，所展示的并行处理器200是图1所示的一个或多个并行处理器112的变体。
在一个实施例中，并行处理器200包括并行处理单元202。所述并行处理单元包括I/O单元204，所述I/O单元实现与其他设备包括并行处理单元202 的其他实例的通信。I/O单元204可以直接连接至其他设备。在一个实施例中，I/O单元204经由诸如存储器中枢105的中枢或开关接口的使用来与其他设备连接。存储器中枢105与I/O单元204之间的连接形成通信链路113。在并行处理单元202内，I/O单元204与主机接口206和存储器交叉开关216连接，其中主机接口206接收涉及执行处理操作的命令，并且存储器交叉开关216接收涉及执行存储器操作的命令。
当主机接口206经由I/O单元204接收命令缓冲时，主机接口206可以将用于执行那些命令的工作操作引导至前端208。在一个实施例中，前端208与调度器210耦合，所述调度器被配置成将命令或其他工作项目分布至处理集群阵列212。在一个实施例中，调度器210确保处理集群阵列212被正确配置，并且在将任务分布至处理集群阵列212中的处理集群之前处于有效状态。
处理集群阵列212可以包括多达“N”个处理集群(例如，集群214A，集群214B，一直到集群214N)。处理集群阵列212的每个集群214A至214N 均可执行大量并发线程。调度器210可以使用各种调度和/或工作分发算法来向处理集群阵列212的集群214A至214N分配工作，这些算法可以依据每种类型的程序或计算引起的工作负荷而变化。调度可以由调度器210动态地处置，或者可以在编译被配置成由处理集群阵列212执行的程序逻辑的过程中由编译器逻辑部分地协助。
在一个实施例中，处理集群阵列212的不同集群214A至214N可以被分配用于处理不同类型的程序或用于执行不同类型的计算。
处理集群阵列212可以被配置成执行各种类型的并行处理操作。在一个实施例中，处理集群阵列212被配置成执行通用并行计算操作。例如，处理集群阵列212可以包括用于执行处理任务包括视频和/或音频数据的过滤，执行建模操作，包括物理操作，以及执行数据变换的逻辑。
在一个实施例中，处理集群阵列212被配置成执行并行图形处理操作。在其中并行处理器200被配置成执行图形处理操作的实施例中，处理集群阵列 212可以包括用于支持此类图形处理操作的执行的附加逻辑，包括但不限于用于执行纹理操作的纹理采样逻辑以及曲面细分逻辑和其他顶点处理逻辑。另外，处理集群阵列212可以被配置成执行与图形处理相关的着色器程序，诸如但不限于顶点着色器、曲面细分着色器、几何着色器和像素着色器。并行处理单元 202可以经由I/O单元204从系统存储器传递数据以进行处理。在处理期间，可以在处理期间将经传递的数据存储到片上存储器(例如，并行处理器存储器 222)，然后写回到系统存储器。
在一个实施例中，当并行处理单元202用于执行图形处理时，调度器210 可以被配置成将处理工作负荷分成大致相等尺寸的任务，以更好地使得图形处理操作能够分发到处理集群阵列212的多个集群214A至214N。在一些实施例中，处理集群阵列212的各部分可以被配置成执行不同类型的处理。例如，第一部分可以被配置成执行顶点着色和拓扑生成，第二部分可以被配置成执行曲面细分和几何着色，第三部分可以被配置成执行像素着色或其他屏幕空间操作，以产生渲染的图像进行显示。由集群214A至214N中的一个或多个产生的中间数据可以存储在缓冲器中以允许中间数据在集群214A至214N之间传输以用于进一步处理。
在操作期间，处理集群阵列212可以接收将经由调度器210执行的处理任务，所述调度器从前端208接收定义处理任务的命令。对于图形处理操作，处理任务可以包括要处理的数据例如表面(补片(patch))数据、图元数据、顶点数据和/或像素数据以及定义如何处理数据的状态参数和命令(例如，要执行哪个程序)的索引。调度器210可以被配置成获取对应于任务的索引或者可以从前端208接收索引。前端208可以被配置成确保处理集群阵列212在由传入命令缓冲器(例如，批处理缓冲器、入栈缓冲器等)指定的工作负荷被发起之前被配置成有效状态。
并行处理单元202的一个或多个实例中的每一个均可与并行处理器存储器222耦合。并行处理器存储器222可以经由存储器交叉开关216来访问，所述存储器交叉开关可以从处理集群阵列212以及I/O单元204接收存储器请求。存储器交叉开关216可以经由存储器接口218访问并行处理器存储器222。存储器接口218可以包括多个分区单元(例如，分区单元220A，分区单元220B，一直到分区单元220N)，这些分区单元可以各自耦合至并行处理器存储器222 的一部分(例如，存储器单元)。在一个实现中，分区单元220A至220N的数量被配置成等于存储器单元的数量，使得第一分区单元220A具有对应的第一存储器单元224A，第二分区单元220B具有对应的存储器单元224B，以及第N分区单元220N具有对应的第N存储器单元224N。在其他实施例中，分区单元220A至220N的数量可能不等于存储器设备的数量。
在各种实施例中，存储器单元224A至224N可以包括各种类型的存储器设备，包括动态随机存取存储器(DRAM)或图形随机存取存储器，诸如同步图形随机存取存储器(SGRAM)，包括图形双倍数据速率(GDDR)存储器。在一个实施例中，存储器单元224A至224N还可以包括3D堆叠式存储器，包括但不限于高带宽存储器(HBM)。本领域技术人员将会理解，存储器单元 224A至224N的具体实现可以变化，并且可以由各种常规设计之一进行选择。诸如帧缓冲器或纹理映射的渲染目标可存储在存储器单元224A至224N上，从而允许分区单元220A至220N并行地写入每个渲染目标的各部分，以高效地使用并行处理器存储器222的可用带宽。在一些实施例中，为了支持利用系统存储器连同本地高速缓存存储器的统一存储器设计，可以将并行处理器存储器222的本地实例排除在外。
在一个实施例中，处理集群阵列212的集群214A至214N中的任一个可以处理将写入并行处理器存储器222内的存储器单元224A至224N中的任一个的数据。存储器交叉开关216可以被配置成将每个集群214A至214N的输出传递到任何分区单元220A至220N或另一个集群214A至214N，这可以对所述输出执行附加处理操作。每个集群214A至214N均可通过存储器交叉开关216与存储器接口218进行通信以针对各种外部存储器设备进行读取或写入操作。在一个实施例中，存储器交叉开关216可连接至存储器接口218以与I/O 单元204通信，并且可连接至并行处理器存储器222的本地实例，从而使得不同处理集群214A至214N内的处理单元能够与系统存储器或对于并行处理单元202并非本地的其他存储器进行通信。在一个实施例中，存储器交叉开关216 可以使用虚拟信道来分离集群214A至214N与分区单元220A至220N之间的业务流。
虽然并行处理单元202的单个实例展示为在并行处理器200内，但并行处理单元202的任意数量的实例也可以被包括在内。例如，可以在单个插入式卡上提供并行处理单元202的多个实例，或者可以使多个插入式卡互连。即使不同实例具有不同的处理核数量、不同的本地并行处理器存储量和/或其他配置差异，并行处理单元202的不同实例也可以被配置成交互操作。例如，以及在一个实施例中，并行处理单元202的一些实例可以包括相对于其他实例的较高精度的浮点单元。并入有并行处理单元202或并行处理器200的一个或多个实例的系统可以以各种配置和形状因数来实现，包括但不限于台式计算机、膝上型计算机或手持式个人计算机、服务器、工作站、游戏控制台和/或嵌入式系统。
图2B是根据实施例的分区单元220的框图。在一个实施例中，分区单元220是图2A的分区单元220A至220N中的一者的实例。如所示出的，分区单元220包括L2高速缓存221、帧缓冲器接口225和ROP 226(光栅操作单元)。L2高速缓存221是读/写高速缓存，其被配置成执行从存储器交叉开关216和ROP 226接收的加载和存储操作。由L2高速缓存221将读未命中和紧急回写请求输出到帧缓冲器接口225以供处理。也可以经由帧缓冲器接口225向帧缓冲器发送脏(dirty)更新以用于机会处理。在一个实施例中，帧缓冲器接口225与并行处理器存储器中的存储器单元(比如，图2A 的存储器单元224A至224N(例如，在并行处理器存储器222内))的其中一个交互。
在图形应用中，ROP 226是执行诸如模板印刷(stencil)、z测试、混合之类的光栅操作的处理单元。ROP 226随后输出经处理的图形数据，该图形数据被存储在图形存储器中。在一些实施例中，ROP 226包括压缩逻辑，所述压缩逻辑用于压缩写入存储器的z或颜色数据，并对从存储器所读取的z或颜色数据解压缩。在一些实施例中，ROP 226被包括在每个处理集群(例如，图 2A的集群214A至214N)内而非被包括在分区单元220内。在这样的实施例中，通过存储器交叉开关216而非像素片段数据来传输针对像素数据的读取和写入请求。
经处理图形数据可以显示在显示设备诸如图1的一个或多个显示设备 110中的一个上，由(多个)处理器102路由以用于进一步处理，或者由图2A 的并行处理器200内的处理实体中的一个路由以用于进一步处理。
图2C是根据实施例的并行处理单元内的处理集群214的框图。在一个实施例中，处理集群是图2A的处理集群214A至214N中的一个的实例。处理集群214可以被配置成并行地执行多个线程，其中术语“线程”是指在特定输入数据集上执行的特定程序的实例。在一些实施例中，使用单指令多数据(SIMD) 指令发布技术来支持大量线程的并行执行，而无需提供多个独立的指令单元。在其他实施例中，使用单指令多线程(SIMT)技术来使用被配置成向处理集群的每一个内的一组处理引擎发出指令的公共指令单元来支持大量大致同步线程的并行执行。与所有处理引擎通常执行相同指令的SIMD执行机制不同， SIMT执行允许不同线程更容易地遵循穿过给定线程程序的发散执行路径。本领域技术人员将会理解，SIMD处理机制表示SIMT处理机制的功能子集。
处理集群214的操作可以经由向SIMT并行处理器分发处理任务的流水线管理器232来控制。流水线管理器232从图2A的调度器210接收指令并且经由图形多处理器234和/或纹理单元236来管理那些指令的执行。所展示的图形多处理器234是SIMT并行处理器的示例性实例。然而，不同架构的各种类型的SIMT并行处理器可以被包括在处理集群214内。图形多处理器234的一个或多个实例可以被包括在处理集群214内。图形多处理器234可以处理数据，并且数据交叉开关240可以用于将经处理数据分配到包括其他着色单元的多个可能目的地中的一个。流水线管理器232可以通过为将经由数据交叉开关240 分发的数据指定目的地来促进经处理数据的分发。
处理集群214内的每个图形多处理器234均可包括相同的功能执行逻辑组 (例如，算术逻辑单元、加载存储单元等)。功能执行逻辑可以通过流水线方式进行配置，其中可以在完成先前的指令之前发出新的指令。可以提供功能执行逻辑。功能逻辑支持各种运算，包括整数和浮点算数、比较运算、布尔运算、位移位和各种代数函数的计算。在一个实施例中，可以利用相同的功能单元硬件来执行不同的操作，并且可以存在功能单元的任意组合。
传输到处理集群214的指令构成线程。在一组并行处理引擎上执行的一组线程是线程组。线程组在不同的输入数据上执行相同的程序。线程组内的每个线程均可被分配到图形多处理器234内的不同处理引擎。线程组可以包括比图形多处理器234内的处理引擎的数量更少的线程。当线程组包括比处理引擎的数量更少的线程时，处理引擎中的一个或多个处理引擎可能在处理所述线程组的周期期间空闲。线程组还可以包括比图形多处理器234内的处理引擎的数量更多的线程。当线程组包括比图形多处理器234内的处理引擎的数量更多的线程时，可以在连续的时钟周期上执行处理。在一个实施例中，可以在图形多处理器234上同时执行多个线程组。
在一个实施例中，图形多处理器234包括用于执行加载和存储操作的内部高速缓存存储器。在一个实施例中，图形多处理器234可以放弃内部高速缓存而是在处理集群214内使用高速缓存存储器(例如，L1高速缓存308)。每个图形多处理器234还可以访问在所有处理集群214之间共享的分区单元(例如，图2A的分区单元220A至220N)内的L2高速缓存，并且可以用于在线程之间传递数据。图形多处理器234还可以访问片外全局存储器，所述片外全局存储器可以包括本地并行处理器存储器和/或系统存储器中的一个或多个。并行处理单元202外部的任何存储器可以用作全局存储器。其中处理集群214包括图形多处理器234的多个实例的实施例可以共享可以在L1高速缓存308中存储的公共指令和数据。
每个处理集群214均可包括被配置成将虚拟地址映射到物理地址的MMU 245(存储器管理单元)。在其他实施例中，MMU 245中的一个或多个实例可以驻留在图2A的存储器接口218内。MMU 245包括用于将虚拟地址映射到图块(tile)的物理地址(更多地提及分块)和可选地高速缓存行索引的一组页表条目(PTE)。MMU 245可以包括可以驻留在图形多处理器234或L1高速缓存或处理集群214内的地址转换后备缓冲器(TLB)或高速缓存。对物理地址进行处理以分发表面数据访问局部性以实现分区单元之间的高效请求交错。可以使用高速缓存行索引来确定对高速缓存行的请求是命中还是未命中。
在图形和计算应用中，处理集群214可以被配置成使得每个图形多处理器 234均耦合至纹理单元236以执行纹理映射操作，例如确定纹理样本位置、读取纹理数据和过滤纹理数据。纹理数据是从内部纹理L1高速缓存(未示出) 或者在一些实施例中从图形多处理器234内的L1高速缓存读取，并且是根据需要从L2高速缓存、本地并行处理器存储器或系统存储器获取。每个图形多处理器234向数据交叉开关240输出经处理任务以向另一个处理集群214提供经处理任务以用于进一步处理或经由存储器交叉开关216在L2高速缓存、本地并行处理器存储器或系统存储器中存储经处理任务。preROP 242(预先光栅操作单元)被配置成从图形多处理器234接收数据，将数据引导到ROP单元，这些ROP单元可以如本文所述的那样用分区单元(例如，图2A的分区单元 220A至220N)定位。preROP 242单元可以对颜色混合进行优化、组织像素颜色数据并执行地址转换。
应当理解，本文所述的核架构是例示性的并且变型和修改是可能的。例如图形多处理器234、纹理单元236、preROP 242等任意数量的处理单元可以被包括在处理集群214内。此外，虽然仅示出一个处理集群214，但如本文所述的并行处理单元可以包括处理集群214的任意数量的实例。在一个实施例中，每个处理集群214均可被配置成使用单独的和不同的处理单元、L1高速缓存等来独立于其他处理集群214而操作。
图2D示出了根据一个实施例的图形多处理器234。在这样的实施例中，图形多处理器234与处理集群214的流水线管理器232耦合。图形多处理器234 具有执行流水线，所述执行流水线包括但不限于指令高速缓存252、指令单元 254、地址映射单元256、寄存器堆258、一个或多个通用图形处理单元(GPGPU) 核262和一个或多个加载/存储单元266。GPGPU核262和加载/存储单元266 经由存储器和高速缓存互连268与高速缓存存储器272和共享存储器270耦合。
在一个实施例中，指令高速缓存252从流水线管理器232接收要执行的指令流。将这些指令高速缓存在指令高速缓存252中并分派用于由指令单元254 执行。指令单元254可以将指令作为线程组(例如，经线)进行分派，线程组的每个线程均被分配到GPGPU核262内的不同执行单元。指令可以通过在统一地址空间内指定地址来访问本地、共享或全局地址空间中的任一个。地址映射单元256可以用于将统一地址空间中的地址转换成可由加载/存储单元266 访问的不同存储器地址。
寄存器堆258为图形多处理器324的功能单元提供一组寄存器。寄存器堆258为连接至图形多处理器324的功能单元(例如，GPGPU核262、加载/存储单元266)的数据路径的操作数提供临时存储。在一个实施例中，寄存器堆 258在功能单元中的每一个之间进行划分，使得每个功能单元均被分配寄存器文件258的专用部分。在一个实施例中，寄存器堆258在正由图形多处理器324 执行的不同经线之间进行划分。
GPGPU核262可以各自包括用于执行图形多处理器324的指令的浮点单元(FPU)和/或整数算数逻辑单元(ALU)。根据实施例，GPGPU核262的架构可以类似，也可以不同。例如，以及在一个实施例中，GPGPU核262的第一部分包括单精度FPU和整数ALU，而GPGPU核的第二部分包括双精度 FPU。在一个实施例中，FPU可以实现IEEE 754-2008浮点算数标准或启用可变精度浮点算数。另外，图形多处理器324还可以包括用于执行诸如复制矩形或像素混合操作的特定功能的一个或多个固定功能或特殊功能单元。在一个实施例中，GPGPU核中的一个或多个还可以包含固定或特殊功能逻辑。
存储器和高速缓存互连268是互连网络，所述互连网络将图形多处理器 324的功能单元中的每一个连接至寄存器堆258和共享存储器270。在一个实施例中，存储器和高速缓存互连268是允许加载/存储单元266在共享存储器 270与寄存器堆258之间实现加载和存储操作的交叉开关互连。寄存器堆258 可以以与GPGPU核262相同的频率操作，因此GPGPU核262与寄存器堆258 之间的数据传递具有非常低的等待时间。共享存储器270可以用于实现在图形多处理器234内的功能单元上执行的线程之间的通信。例如，高速缓存存储器 272可以用作数据高速缓存，以高速缓存在功能单元与纹理单元236之间通信的纹理数据。共享存储器270也可以用作经高速缓存的受管理的程序。除了在高速缓存存储器272内存储的经自动高速缓存的数据之外，在GPGPU核262 上执行的线程还可以在共享存储器内以编程方式存储数据。
图3A至图3B示出了根据实施例的附加图形多处理器。所展示的图形多处理器325、350是图2C的图形多处理器234的变体。所展示的图形多处理器 325、350可以被配置成能够同时执行大量执行线程的流式多处理器(SM)。
图3A展示了根据附加实施例的图形多处理器325。图形多处理器325包括相对于图2D的图形多处理器234的执行资源单元的多个附加实例。例如，图形多处理器325可以包括指令单元332A至332B、寄存器堆334A至334B 和(多个)纹理单元344A至344B的多个实例。图形多处理器325还包括多组图形或计算执行单元(例如，GPGPU核336A至336B、GPGPU核337A至 337B、GPGPU核338A至338B)和多组加载/存储单元340A至340B。在一个实施例中，执行资源单元具有公共指令高速缓存330、纹理和/或数据高速缓存存储器342和共享存储器346。各种部件可以经由互连组构327通信。在一个实施例中，互连组构327包括一个或多个交叉开关以实现在图形多处理器325 的各部件之间的通信。
图3B展示了根据附加实施例的图形多处理器350。如图2D和图3A所示，图形处理器包括多组执行资源356A至356D，其中每组执行资源均包括多个指令单元、寄存器堆、GPGPU核和加载存储单元。执行资源356A至356D可以与(多个)纹理单元360A至360D一起工作以进行纹理操作，同时共享指令高速缓存354和共享存储器362。在一个实施例中，执行资源356A至356D可以共享指令高速缓存354和共享存储器362以及纹理和/或数据高速缓存存储器358A至358B的多个实例。各种部件可以经由与图3A的互连结构327类似的互连结构352进行通信。
本领域的技术人员将理解，图1、图2A至图2D和图3A至图3B中所述的架构是描述性的，而不限制本发明的实施例的范围。因此，本文所述的技术可以在任何适当配置的处理单元上实现，包括但不限于：一个或多个移动应用处理器；一个或多个台式计算机或服务器中央处理单元(CPU)，包括多核 CPU；一个或多个并行处理单元诸如图2A的并行处理单元202；以及一个或多个图形处理器或专用处理单元，而不脱离本文所述的实施例的范围。
在一些实施例中，如本文所述的并行处理器或GPGPU通信地耦合至主机 /处理器核以加快图形操作、机器学习操作、模式分析操作和各种通用GPU (GPGPU)功能。GPU可以通过总线或其他互连(例如，诸如PCIe或NVLink 的高速互连)通信地耦合至主机处理器/核。在其他实施例中，GPU可以与核一样集成在相同的封装或芯片上并且通过内部处理器总线/互连(即，在封装或芯片内部)通信地耦合至所述核。不管GPU连接的方式如何，处理器核都可以以工作描述符中包含的命令/指令序列的形式向GPU分配工作。然后，GPU 使用专用电路/逻辑来高效地处理这些命令/指令。
用于GPU到主机处理器互连的技术
图4A展示了其中多个GPU 410至413通过高速链路440至443(例如，总线、点对点互连等)通信地耦合至多个多核处理器405至406的示例性架构。在一个实施例中，高速链路440至443支持4GB/s、30GB/s、80GB/s或更高的通信吞吐量，这取决于实现。可以使用各种互连协议，包括但不限于PCIe 4.0 或5.0和NVLink 2.0。然而，本发明的基本原理不限于任何特定的通信协议或吞吐量。
此外，在一个实施例中，GPU 410至413中的两个或更多个通过高速链路 444至445互连，这可以使用与用于高速链路440至443的协议/链路相同或不同的协议/链路来实现。类似地，多核处理器405至406中的两个或更多个可以通过高速链路433连接，所述高速链路可以是以20GB/s、30GB/s、120GB/s 或更高的速度运行的对称多处理器(SMP)总线。可替代地，图4A中所示的各种系统部件之间的所有通信均可使用相同的协议/链路(例如，通过公共互连结构)来完成。然而，如所提及的，本发明的基本原理不限于任何特定类型的互连技术。
在一个实施例中，每个多核处理器405至406分别经由存储器互连430 至431通信地耦合至处理器存储器401至402，并且每个GPU 410至413分别通过GPU存储器互连450至453通信地耦合至GPU存储器420至423。存储器互连430至431和450至453可以利用相同或不同的存储器访问技术。以示例而不是限制的方式，处理器存储器401至402和GPU存储器420至423可以是诸如动态随机存取存储器(DRAM)(包括堆叠式DRAM)、图形DDR SDRAM(GDDR)(例如，GDDR5、GDDR6)或高带宽存储器(HBM)的易失性存储器，和/或可以是诸如3D XPoint或Nano-Ram的非易失性存储器。在一个实施例中，存储器的某个部分可以是易失性存储器，而另一个部分可以是非易失性存储器(例如，使用两级存储器(2LM)层级结构)。
如下所述，尽管各种处理器405至406和GPU 410至413均可分别物理地耦合至特定存储器401至402、420至423，但可以实现统一存储器架构，其中相同的虚拟系统地址空间(也称为“有效地址”空间)分发在所有各种物理存储器中。例如，处理器存储器401至402可以各自包括64GB的系统存储器地址空间，并且GPU存储器420至423可以各自包括32GB的系统存储器地址空间(导致在所述示例中产生总共256GB的可寻址存储空间)。
图4B展示了根据一个实施例的多核处理器407与图形加速模块446之间的互连的附加细节。图形加速模块446可以包括集成在经由高速链路440耦合至处理器407的线卡上的一个或多个GPU芯片。可替代地，图形加速模块446 可以与处理器407一样集成在相同的封装或芯片上。
所展示的处理器407包括多个核460A至460D，这些核各自具有转换后备缓冲器461A至461D和一个或多个高速缓存462A至462D。这些核可以包括用于执行指令和处理未展示的数据以避免模糊本发明的基本原理的各种其他部件(例如，指令获取单元、分支预测单元、解码器、执行单元、重排序缓冲器等)。高速缓存462A至462D可以包括1级(L1)和2级(L2)高速缓存。此外，一个或多个共享高速缓存426可以被包括在高速缓存层级结构中并由各组核460A至460D共享。例如，处理器407的一个实施例包括24个核，这些核各自具有它自己的L1高速缓存、12个共享L2高速缓存和12个共享 L3高速缓存。在这个实施例中，L2高速缓存和L3高速缓存中的一个由两个相邻核共享。处理器407和图形加速器集成模块446与系统存储器441连接，所述系统存储器可以包括处理器存储器401至402。
通过一致性总线464经由核间通信来为各种高速缓存462A至462D、456 和系统存储器441中存储的数据和指令保持一致性。例如，每个高速缓存均可具有与其关联的高速缓存一致性逻辑/电路，以响应于所检测的对特定高速缓存行的读取或写入而通过一致性总线464进行通信。在一个实现中，通过一致性总线464实现高速缓存窥探协议以窥探高速缓存访问。本领域技术人员可以很好理解高速缓存窥探/一致性技术，以避免模糊本发明的基本原理，这里不再详细描述。
在一个实施例中，代理电路425将图形加速模块446通信地耦合至一致性总线464，从而允许图形加速模块446作为核的对等体参与缓存一致性协议。具体地讲，接口435通过高速链路440(例如，PCIe总线、NVLink等)向代理电路425提供连接性，并且接口437将图形加速模块446连接至链路440。
在一个实现中，加速器集成电路436代表图形加速模块446的多个图形处理引擎431、432、43N提供高速缓存管理、存储器访问、上下文管理和中断管理服务。图形处理引擎431、432、43N可以各自包括单独的图形处理单元(GPU)。可替代地，图形处理引擎431、432、43N可以在GPU内包括不同类型的图形处理引擎诸如图形执行单元、媒体处理引擎(例如，视频编码器/解码器)、采样器和块图像传输引擎。换句话讲，图形加速模块可以是具有多个图形处理引擎431、432、43N的GPU，或图形处理引擎431至432、43N可以是集成在公共包、线卡或芯片上的单独GPU。
在一个实施例中，加速器集成电路436包括存储器管理单元(MMU)439，所述存储器管理单元用于执行诸如虚拟到物理存储器转换(也称为有效到实际存储器转换)的各种存储器管理功能和用于访问系统存储器441的存储器访问协议。MMU 439还可以包括用于高速缓存虚拟/有效到物理/实际地址转换的转换后备缓冲器(TLB)(未示出)。在一个实现中，高速缓存438存储用于由图形处理引擎431至432、43N高效访问的命令和数据。在一个实施例中，使高速缓存438和图形存储器433至434、43N中存储的数据与核高速缓存462A 至462D、456和系统存储器411保持一致。如所提及的，这可以经由代理电路 425来完成，所述代理电路代表高速缓存438和存储器433至434、43N参与高速缓存一致性机制(例如，向高速缓存438发送与处理器高速缓存462A至 462D、456上的高速缓存行的修改/访问相关的更新并从高速缓存438接收更新)。
一组寄存器445存储由图形处理引擎431至432、43N执行的线程的上下文数据，并且上下文管理电路448管理线程上下文。例如，上下文管理电路448 可以执行保存和恢复操作以在上下文切换期间保存和恢复各种线程的上下文 (例如，其中第一线程被保存并且第二线程被存储，使得第二线程可以由图形处理引擎执行)。例如，在上下文切换时，上下文管理电路448可以将当前寄存器值存储到存储器中的指定区域(例如，由上下文指针标识)。所述上下文管理电路可以在返回上下文时恢复寄存器值。在一个实施例中，中断管理电路447接收并处理从系统设备所接收的中断。
在一个实现中，由MMU 439将来自图形处理引擎431的虚拟/有效地址转换为系统存储器411中的实际/物理地址。加速器集成电路436的一个实施例支持多个(例如，4个、8个、16个)图形加速器模块446和/或其他加速器设备。图形加速器模块446可以专用于在处理器407上执行的单个应用，或者可以在多个应用之间共享。在一个实施例中，呈现虚拟图形执行环境，其中图形处理引擎431至432、43N的资源与多个应用或虚拟机(VM)共享。资源可以被细分为基于与VM和/或应用相关联的处理要求和优先级而分配给不同的VM 和/或应用的“分片”。
因此，加速器集成电路充当图形加速模块446的系统的桥，并提供地址转换和系统存储器高速缓存服务。此外，加速器集成电路436可以为主机处理器提供虚拟化设施以管理图形处理引擎、中断和存储器管理的虚拟化。
由于图形处理引擎431至432、43N的硬件资源显式地地映射到由主机处理器407看到的实际地址空间，因此任何主处理器都可以使用有效地址值来为这些资源直接寻址。在一个实施例中，加速器集成电路436的一个功能是图形处理引擎431至432、43N的物理分离，使得它们作为独立单元出现在系统上。
如所提及的，在所展示的实施例中，一个或多个图形存储器433至434、 43M分别耦合至图形处理引擎431至432、43N中的每一个。图形存储器433 至434、43M存储正由图形处理引擎431至432、43N中的每一个处理的指令和数据。图形存储器433至434，43M可以是诸如DRAM(包括堆叠式DRAM)、 GDDR存储器(例如，GDDR5、GDDR6)或HBM的易失性存储器，和/或可以是诸如3D XPoint或Nano-Ram的非易失性存储器。
在一个实施例中，为了减少链路440上的数据流量，使用偏置技术来确保图形存储器433至434、43M中存储的数据是图形处理引擎431至432、43N 最频繁使用，并且核460A至460D优选不使用(至少不频繁使用)的数据。类似地，偏置机制试图使核(并且优选地不是图形处理引擎431至432、43N) 所需的数据保持在核和系统存储器411的高速缓存462A至462D、456内。
图4C展示了其中加速器集成电路436集成在处理器407内的另一个实施例。在这个实施例中，图形处理引擎431至432、43N经由接口437和接口435 来直接通过高速链路440与加速器集成电路436进行通信(这也可以利用任何形式的总线或接口协议)。加速器集成电路436可以执行与关于图4B所描述的操作相同的操作，但考虑到其与一致性总线462和高速缓存462A至462D、 426紧密接近，可能以较高的吞吐量进行操作。
一个实施例支持不同的编程模型，包括专用进程编程模型(不具有图形加速模块虚拟化)和共享编程模型(具有虚拟化)。共享编程模型可以包括由加速器集成电路436控制的编程模型和由图形加速模块446控制的编程模型。
在专用进程模型的一个实施例中，图形处理引擎431至432、43N在单个操作系统下专用于单个应用或进程。单个应用可以将其他应用请求集中到图形引擎431至432、43N，从而在VM/分区内提供虚拟化。
在专用进程编程模型中，图形处理引擎431至432、43N可以由多个VM/ 应用分区共享。共享模型需要系统管理程序，所述系统管理程序用于将图形处理引擎431至432、43N虚拟化，以允许由每个操作系统进行访问。对于没有管理程序的单分区系统，图形处理引擎431至432、43N由操作系统拥有。在这两种情况下，操作系统都可以将图形处理引擎431至432、43N虚拟化以提供对每个进程或应用的访问。
对于共享编程模型，图形加速模块446或单独图形处理引擎431至432、 43N使用进程句柄来选择进程要素。在一个实施例中，进程要素被存储在系统存储器411中并且可使用本文所述的有效地址到实际地址转换技术来寻址。所述进程句柄可以是在向图形处理引擎431至432、43N注册它的上下文(即，调用系统软件以向进程要素链表添加进程要素)时向主机进程提供特定于实现的值。所述进程句柄的低16位可以是进程要素链表内的进程要素的偏移量。
图4D展示了示例性加速器集成分片490。如本文所用，“分片”包括加速器集成电路436的处理资源的指定部分。系统存储器411内的应用有效地址空间482存储进程要素483。在一个实施例中，进程要素483响应于来自在处理器407上执行的应用480的GPU调用481而被存储。进程要素483包含相应应用480的处理状态。进程要素483中包含的工作描述符(WD)484可以是应用所请求的单个作业，或者可以包含指向作业队列的指针。在后一种情况下，WD 484是指向应用地址空间482中的作业请求队列的指针。
图形加速模块446和/或单独图形处理引擎431至432、43N可以由系统中的全部或部分进程共享。本发明的实施例包括用于建立处理状态并向图形加速模块446发送WD 484以在虚拟环境中开始作业的基础结构。
在一个实现中，专用进程编程模型是特定于具体实施的。在这个模型中，单个进程拥有图形加速模块446或单独的图形处理引擎431。由于图形加速模块446由单个进程拥有，因此管理程序初始化加速器集成电路436以获得所属分区，并且操作系统在图形加速模块446被分配时初始化加速器集成电路436 以获取所属进程。
在操作中，加速器集成分片490中的WD获取单元491获取下一个WD 484，所述WD包括将由图形加速模块446的图形处理引擎之一进行的工作的指示。如图所示，来自WD 484的数据可以被存储在寄存器445中并由MMU 439、中断管理电路447和/或上下文管理电路446使用。例如，MMU 439的一个实施例包括用于访问OS虚拟地址空间485内的段/页表486的段/页步行(walk) 电路。中断管理电路447可以处理从图形加速模块446所接收的中断事件492。当执行图形操作时，由图形处理引擎431至432、43N生成的有效地址493由 MMU 439转换为实际地址。
在一个实施例中，针对每个图形处理引擎431至432、43N和/或图形加速模块446复制同一组寄存器445，并且可以由管理程序或操作系统初始化这一组寄存器。这些复制的寄存器中的每一个均可被包括在加速器集成分片490中。表1中示出了可以由管理程序初始化的示例性寄存器。
表1-管理程序初始化寄存器
1 分片控制寄存器
2 实际地址(RA)调度进程区域指针
3 授权掩码覆盖(override)寄存器
4 中断向量表条目偏移
5 中断向量表条目极限
6 状态寄存器
7 逻辑分区ID
8 实际地址(RA)管理程序加速器利用记录指针
9 存储描述寄存器
表2中示出了可以由操作系统初始化的示例性寄存器。
表2-操作系统初始化寄存器
1 进程和线程标识
2 有效地址(EA)上下文保存/恢复指针
3 虚拟地址(RA)加速器利用记录指针
4 虚拟地址(RA)存储段表指针
5 授权掩码
6 工作描述符
在一个实施例中，每个WD 484均特定于特定图形加速模块446和/或图形处理引擎431至432、43N。所述WD包含图形处理引擎431至432、43N 完成其工作所需的所有信息，或者所述WD可以是指向应用已经建立了要完成的工作命令队列的存储器位置的指针。
图4E展示了共享模型的一个实施例的附加细节。所述实施例包括其中存储了进程要素列表499的管理程序实际地址空间498。管理程序实际地址空间498可经由管理程序496来访问，所述管理程序将操作系统495的图形加速模块引擎虚拟化。
共享编程模型允许来自系统中的全部或部分分区的全部或部分进程使用图形加速模块446。有两种编程模型，其中图形加速模块446由多个进程和分区共享：时间分片共享和图形直接共享。
在这个模型中，系统管理程序496拥有图形加速模块446并且使其功能对所有操作系统495可用。为使图形加速模块446支持系统管理程序496的虚拟化，图形加速模块446可遵守以下要求：1)应用作业请求必须是自主的(即，不需要维持作业之间的状态)，或者图形加速模块446必须提供上下文保存和恢复机制。2)图形加速模块446保证在指定时间量内完成应用作业请求，包括任何转换错误，或者图形加速模块446提供抢占作业处理的能力。3)当以直接共享编程模型操作时，必须保证进程中图形加速模块446的公平性。
在一个实施例中，对于共享模型，需要应用480来利用图形加速模块446 类型、工作描述符(WD)、授权掩码寄存器(AMR)值以及上下文保存/恢复区域指针(CSRP)来进行操作系统495系统调用。图形加速模块446类型描述了系统调用的目标加速功能。图形加速模块446类型可以是特定于系统的值。所述WD专门针对图形加速模块446来格式化，并且可以呈以下形式：图形加速模块446命令；指向用户定义结构的有效地址指针；指向命令队列的有效地址指针；或用于描述将由图形加速模块446进行的工作的任何其他数据结构。在一个实施例中，AMR值是用于当前进程的AMR状态。传递给操作系统的值与设置AMR的应用类似。如果加速器集成电路436和图形加速模块446的实现不支持用户授权掩码覆盖寄存器(UAMOR)，则操作系统可以在管理程序调用中传递AMR之前向AMR值应用当前UAMOR值。在将AMR置于进程要素483之前，管理程序496可以可选地应用当前授权掩码覆盖寄存器 (AMOR)值。在一个实施例中，CSRP是包含应用地址空间482中供图形加速模块446保存和恢复上下文状态的区域的有效地址的寄存器445中的一个。如果不需要在作业之间保存状态或当作业被抢占时，这个指针是可选的。所述上下文保存/恢复区域可以是插接的系统存储器。
在接收到系统调用时，操作系统495可以验证应用480已注册并被授权使用图形加速模块446。操作系统495然后利用表3中所示的信息来调用管理程序496。
表3-操作系统对管理程序的调用参数
1 工作描述符(WD)
2 授权掩码寄存器(AMR)值(可能已掩蔽)
3 有效地址(EA)上下文保存/恢复区域指针(CSRP)
4 进程ID(PID)和可选的线程ID(TID)
5 虚拟地址(VA)加速器利用记录指针(AURP)
6 存储段表指针(SSTP)的虚拟地址
7 逻辑中断服务号(LISN)
在接收到管理程序调用时，管理程序496可以验证操作系统495已注册并被授权使用图形加速模块446。管理程序496然后将进程要素483针对对应图形加速模块446类型放入进程要素链表中。进程要素可以包含表4中所示的信息。
表4-进程要素信息
1 工作描述符(WD)
2 授权掩码寄存器(AMR)值(可能已掩蔽)
3 有效地址(EA)上下文保存/恢复区域指针(CSRP)
4 进程ID(PID)和可选的线程ID(TID)
5 虚拟地址(VA)加速器利用记录指针(AURP)
6 存储段表指针(SSTP)的虚拟地址
7 逻辑中断服务号(LISN)
8 中断向量表，从管理程序调用参数导出
9 状态寄存器(SR)值
10 逻辑分区ID(LPID)
11 实际地址(RA)管理程序加速器利用记录指针
12 存储描述符寄存器(SDR)
在一个实施例中，管理程序将寄存器445的多个加速器集成分片490初始化。
如图4F所展示，本发明的一个实施例采用可经由用于访问物理处理器存储器401至402和GPU存储器420至423的公共虚拟存储器地址空间来寻址的统一存储器。在这个实现中，在GPU 410至413上执行的操作利用相同的虚拟/有效存储器地址空间来访问处理器存储器401至402，反之亦然，由此简化可编程性。在一个实施例中，将虚拟/有效地址空间的第一部分分配给处理器存储器401，将第二部分分配给第二处理器存储器402，将第三部分分配给GPU 存储器420，以此类推。整个虚拟/有效存储器空间(有时称为有效地址空间) 由此分布在处理器存储器401至402和GPU存储器420至423中的每一个上，从而允许任何处理器或GPU访问具有映射到所述存储器的虚拟地址的任何物理存储器。
在一个实施例中，MMU 439A至439E中的一个或多个内的偏置/一致性管理电路494A至494E确保了主机处理器(例如，405)与GPU 410至413的高速缓存之间的高速缓存一致性，以及实现指示其中应当存储某些类型的数据的物理存储器的偏置技术。尽管在图4F中展示了偏置/一致性管理电路494A至 494E的多个实例，但偏置/一致性电路也可以在一个或多个主机处理器405的 MMU内和/或在加速器集成电路436内实现。
一个实施例允许将GPU附接的存储器420至423映射为系统存储器的一部分，并使用共享虚拟存储器(SVM)技术进行访问，但不会遭受与全系统高速缓存一致性相关的典型性能缺陷。GPU附接的存储器420至423作为系统存储器来访问的能力不会造成繁重的高速缓存一致性开销，这为GPU卸载提供了有利的操作环境。这种安排允许主机处理器405软件设置操作数并访问计算结果，而不具有传统I/O DMA数据拷贝的开销。这些传统拷贝涉及驱动器调用、中断和存储器映射I/O(MMIO)访问，这些访问相对于简单内存访问来说都是低效的。同时，在不具有高速缓存一致性开销的情况下访问GPU附接存储器420至423的能力对于卸载计算的执行时间可能是关键的。例如，在具有大量流式写入存储器业务的情况下，高速缓存一致性开销可以显著降低由 GPU 410至413看到的有效写入带宽。操作数设置的效率、结果访问的效率以及GPU计算的效率都在确定GPU卸载的有效性方面发挥着重要作用。
在一个实现中，GPU偏置与主机处理器偏置之间的选择由偏置跟踪器数据结构驱动。例如，可以使用偏置表，所述偏置表可以是每个GPU附接存储器页包括1或2个位的页粒度结构(即，以存储器页的粒度来控制)。偏置表可以在一个或多个GPU附接存储器420至423的被盗存储器范围内实现，在 GPU 410至413中具有或不具有偏置高速缓存(例如，以高速缓存频繁/最近使用的偏置表的条目)。可替代地，整个偏置表均可保持在GPU内。
在一个实现中，在实际访问GPU存储器之前访问与对GPU附接存储器 420至423的每次访问相关联的偏置表条目，从而使得以下操作。首先，将来自GPU 410至413的在GPU偏置中发现其页的本地请求直接转发到对应的 GPU存储器420至423。将来自GPU的在主机偏置中发现其页的本地请求转发给处理器405(例如，如上所述通过高速链路)。在一个实施例中，来自处理器405的在主机处理器偏置中发现所请求的页的请求完成了像正常存储器读取那样的请求。可替代地，可以将针对GPU偏置页的请求转发给GPU 410至413。如果GPU当前未使用所述页，则GPU可以将所述页转换为主机处理器偏置。
页的偏置状态可以通过基于软件的机制、基于硬件辅助软件的机制，或者对于一组有限的情况，基于仅硬件的机制来改变。
一种用于改变偏置状态的机制采用API调用(例如OpenCL)，所述API 调用继而调用GPU设备驱动器，所述驱动器继而向GPU发送消息(或将命令描述符入队)，从而引导所述GPU改变偏置状态，并且对于某些转换，在主机中执行高速缓存转储清除操作。所述高速缓存转储清除操作是从主机处理器405偏置到GPU偏置的转换所必需的，而对于相反转换则不是必需的。
在一个实施例中，通过暂时呈现主机处理器405不可高速缓存的GPU偏置页来保持缓存一致性。为了访问这些页，处理器405可以请求来自GPU 410 的访问，GPU可以依据实现立即授权访问也可以不授权访问。因此，为了减少处理器405与GPU 410之间的通信，有利的是确保GPU偏置页是GPU所需但不是主机处理器405所需的页，反之亦然。
图形处理流水线
图5展示了根据实施例的图形处理流水线500。在一个实施例中，图形处理器可以实现所展示的图形处理流水线500。所述图形处理器可以被包括在如本文所述的并行处理子系统诸如图2A的并行处理器200内，在一个实施例中，所述并行处理器是图1的(多个)并行处理器112的变体。如本文所述，各种并行处理系统可以经由并行处理单元(例如，图2A的并行处理单元202)的一个或多个实例来实现图形处理流水线500。例如，着色器单元(例如，图2D 的图形多处理器234)可以被配置成执行顶点处理单元504、曲面细分控制处理单元508、曲面细分评估处理单元512、几何处理单元516和片段/像素处理单元524中的一个或多个的功能。数据组装器502，图元组装器506、514、518，曲面细分单元510，光栅化器522和光栅操作单元526的功能还可以由处理集群(例如，图3A的处理集群214)内的其他处理引擎和对应的分区单元(例如，图2C的分区单元220A至220N)执行。图形处理流水线500还可以使用一个或多个功能的专用处理单元来实现。在一个实施例中，图形处理流水线500 的一个或多个部分可以由通用处理器(例如，CPU)内的并行处理逻辑执行。在一个实施例中，图形处理流水线500的一个或多个部分可经由存储器接口 528访问片上存储器(例如，如图2A所示的并行处理器存储器222)，所述存储器接口可以是图2A的存储器接口218的实例。
在一个实施例中，数据组装器502是收集表面和图元的顶点数据的处理单元。数据组装器502然后向顶点处理单元504输出包括顶点属性的顶点数据。顶点处理单元504是可编程执行单元，所述可编程执行单元执行顶点着色器程序，从而照明和变换如顶点着色器程序所指定的顶点数据。顶点处理单元504 读取高速缓存、本地或系统存储器中存储的用于处理顶点数据的数据，并且可以编程为将顶点数据从基于对象的坐标表示变换为世界空间坐标空间或归一化设备坐标空间。
图元组装器506的第一实例从顶点处理单元504接收顶点属性。图元组装器506根据需要读取所存储的顶点属性并构造图形图元以由曲面细分控制处理单元508进行处理。图形图元包括如各种图形处理应用编程接口(API)所支持的三角形、线段、点、补片等等。
曲面细分控制处理单元508将输入顶点视为几何补片的控制点。这些控制点从来自补片的输入表示(例如，补片的基础)变换为适用于由曲面细分评估处理单元512进行表面评估的表示。曲面细分控制处理单元508还可以计算几何补片的边缘的曲面细分因子。曲面细分因子适用于单个边缘，并量化与边缘相关的依赖于视图的细节等级。曲面细分单元510被配置成接收补片的边缘的曲面细分因子并将补片细分为多个几何图元诸如线、三角形或四边形图元，所述多个几何图元被传输到曲面细分评估处理单元512。曲面细分评估处理单元 512对细分的补片的参数化坐标进行操作以生成与几何图元相关的每个顶点的表面表示和顶点属性。
图元组装器514的第二实例从曲面细分评估处理单元512接收顶点属性，根据需要读取所存储的顶点属性，并构造图形图元以由几何处理单元516处理。几何处理单元516是可编程执行单元，所述可编程执行单元执行几何着色器程序，以变换如几何着色器程序所指定的从图元组装器514所接收的图形图元。在一个实施例中，几何处理单元516被编程为将图形图元细分为一个或多个新的图形图元并且计算用于将新的图形图元光栅化的参数。
在一些实施例中，几何处理单元516可在几何流中添加或删除元素。几何处理单元516向图元组装器518输出指定新图形图元的参数和顶点。图元组装器518从几何处理单元516接收参数和顶点，并构建图形图元以供视口缩放、拣选和剪辑单元520进行处理。几何处理单元516读取存储在并行处理器存储器或系统存储器中的数据以用于处理几何数据。视口缩放、拣选和剪辑单元520执行剪辑、拣选和视口缩放，并且将已处理的图形图元输出到光栅化器522。
光栅化器522可以执行深度拣选和其他基于深度的优化。光栅化器522还对新图形图元执行扫描转换以生成片段并向片段/像素处理单元524输出这些片段和关联的覆盖数据。
片段/像素处理单元524是被配置成执行片段着色器程序或像素着色器程序的可编程执行单元。片段/像素处理单元524变换从光栅化器522所接收的片段或像素，如片段或像素着色器程序所指定的。例如，片段/像素处理单元524 可以被编程为执行包括但不限于纹理映射、着色、混合、纹理校正和透视校正的操作，以产生输出到光栅操作单元526的着色片段或像素。片段/像素处理单元524可以读取并行处理器存储器或系统存储器中存储的数据，以在处理片段数据时使用。片段或像素着色器程序可以被配置成依据针对处理单元进行配置的采样速率以样本、像素、图块或其他粒度着色。
光栅操作单元526是执行包括但不限于模板印刷、z测试、混合等光栅操作的处理单元，并且将像素数据作为经处理图形数据输出以存储在图形存储器中，例如，如图2A中的并行处理器存储器222，和/或如图1中的系统存储器104，以在一个或多个显示设备110上进行显示或者由一个或多个处理器102 或(多个)并行处理器112中的一个进一步处理。在一些实施例中，光栅操作单元526被配置成压缩被写入到存储器的z或颜色数据并解压缩从存储器读取的z或颜色数据。
图6展示了根据一个实施例的托管拓扑学习和应用机制610的计算装置 600。计算装置600表示通信和数据处理装置，包括(但不限于)智能可穿戴装置、智能电话、虚拟现实(VR)装置、头戴式显示器(HMD)、移动计算机、物联网(IoT)装置、膝上型计算机、台式计算机、服务器计算机等，并且与图1的计算装置100类似或相同；因此，为了简明、清晰和易于理解起见，此后不再进一步讨论或重复以上参照图1至图5所述的许多细节。
计算装置600可以进一步包括(但不限于)自主机器或人工智能代理，如机械代理或机器、电子代理或机器、虚拟代理或机器、机电代理或机器等。自主机器或人工智能代理的示例可以包括(但不限于)机器人、自主车辆(例如，自动驾驶汽车、自动飞行飞机、自动航行轮船等)、自主设备(自动操作建筑车辆、自动操作医疗设备等)、等等。贯穿本文档，“计算装置”可以被互换地称为“自主机器”或“人工智能代理”或简称“机器人”。
设想的是，尽管贯穿本文档引用了“自主车辆”和“自主驾驶”，但是实施例不限于此。例如，“自主车辆”不限于汽车，而是其可以包括任何数量和类型的自主机器，如机器人、自主装置、家庭自主装置等，并且与这种自主机器相关的任何一个或多个任务或操作可以与自主驾驶互换引用。
计算装置600可以进一步包括(但不限于)大型计算机，如服务器计算机、台式计算机等，并且可以进一步包括机顶盒(例如，基于互联网的有线电视机顶盒等)、基于全球定位系统(GPS)的装置等。计算装置600可以包括用作通信装置的移动计算装置，如包括智能手机的蜂窝电话、个人数字助理(PDA)、平板计算机、膝上型计算机、电子阅读器、智能电视、电视平台、可穿戴装置 (例如，眼镜、手表、手环、智能卡、珠宝、衣物等)、媒体播放器等。例如，在一个实施例中，计算装置600可以包括采用计算机平台的移动计算装置，所述计算机平台托管如芯片上系统(“SoC”或“SOC”)等将计算装置600的各种硬件和/或软件部件集成在单个芯片上的集成电路(“IC”)。
如所展示的，在一个实施例中，计算装置600可以包括任何数量和类型的硬件和/或软件部件，如(但不限于)图形处理单元(“GPU”或简称“图形处理器”)614、图形驱动器(也被称为“GPU驱动器”、“图形驱动器逻辑”、“驱动器逻辑”、用户模式驱动器(UMD)、UMD、用户模式驱动器框架(UMDF)、 UMDF或简称“驱动器”)616、中央处理单元(“CPU”或简称“应用处理器”)612、存储器608、网络装置、驱动器等，以及输入/输出(I/O)源604，如触摸屏、触摸面板、触摸板、虚拟或常规键盘、虚拟或常规鼠标、端口、连接器等。计算装置600可以包括用作计算装置600的硬件和/或物理资源与用户之间的接口的操作系统(OS)606。设想的是，图形处理器614和应用处理器 612可以是图1的(多个)处理器102中的一个或多个。
应当理解，对于某些实施方式，比以上所述的示例更少或更多地配备的系统可以是优选的。因此，取决于众多因素(如价格约束、性能要求、技术改进或其他情况)，计算装置600的配置可以因实施方式而变化。
实施例可以被实现为以下各项中的任何一项或其组合：使用母板互连的一个或多个微芯片或集成电路、硬连线逻辑、由存储器装置存储且由微处理器执行的软件、固件、专用集成电路(ASIC)和/或现场可编程门阵列(FPGA)。通过示例的方式，术语“逻辑”、“模块”、“部件”、“引擎”和“机制”可以包括软件或硬件和/或软件和硬件的组合。
在一个实施例中，可以由计算装置600的操作系统606托管或促进拓扑机制610。在另一实施例中，拓扑机制610可以由图形处理单元(“GPU”或简称“图形处理器”)614或图形处理器614的固件托管或者可以是其一部分。例如，拓扑机制610可以被嵌入或被实现为图形处理器614的处理硬件的一部分。类似地，在又另一实施例中，拓扑机制610可以由中央处理单元(“CPU”或简称“应用处理器”)612托管或者可以是其一部分。例如，拓扑机制610 可以被嵌入或被实现为应用处理器612的处理硬件的一部分。在又另一实施例中，拓扑机制610可以由计算机600的任何数量或类型的部件托管或者可以是其一部分，如拓扑机制610的一部分可以由操作系统606托管或者可以是其一部分，另一部分可以由图形处理器614托管或者可以是其一部分，另一部分可以由应用处理器612托管或者可以是其一部分，而拓扑机制610的一个或多个部分可以由操作系统606和/或计算装置600的任何数量和类型的装置托管或者可以是其一部分。设想的是，拓扑机制610的一个或多个部分或部件可以用作硬件、软件和/或固件。
设想的是，实施例不限于拓扑机制610的任何特定实施方式或托管，并且拓扑机制610及其部件中的一个或多个可以被实现为硬件、软件、固件或其任何组合。
计算装置600可以托管(多个)网络接口以便提供对网络的访问，如LAN、广域网(WAN)、城域网(MAN)、个域网(PAN)、蓝牙、云网络、移动网络(例如，第3代(3G)、第4代(4G)等)、内联网、互联网等。(多个)网络接口可以包括例如具有天线的无线网络接口，所述无线可以表示(多个)天线。(多个)网络接口还可以包括例如用于经由网络电缆与远程装置通信的有线网络接口，所述网络电缆可以是例如以太网电缆、同轴电缆、光缆、串行电缆或并行电缆。
可以将实施例例如作为计算机程序产品来提供，所述计算机程序产品可以包括具有存储于其上的机器可执行指令的一种或多种机器可读介质，所述机器可执行指令当由一个或多个机器(如计算机、计算机网络或其他电子装置)执行时可以导致所述一个或多个机器执行根据本文所述的实施例的操作。机器可读介质可以包括但不限于：软盘、光盘、CD-ROM(CD盘-只读存储器)以及磁光盘、ROM、RAM、EPROM(可擦除可编程只读存储器)、EEPROM(电可擦除可编程只读存储器)、磁卡或光卡、闪存、或者适合于存储机器可执行指令的其他类型的介质/机器可读介质。
此外，实施例可以作为计算机程序产品被下载，其中，可以经由通信链路 (例如，调制解调器和/或网络连接)借助于在载波或其他传播介质中具体化和 /或由载波或其他传播介质调制的一个或多个数据信号将程序从远程计算机(例如，服务器)传输至请求计算机(例如，客户端)。
贯穿本文档，术语“用户”可以被互换地称为“观看者”、“观察者”、“人”、“个人”、“终端用户”等。应当指出，贯穿本文档，如“图形域”等术语可以与“图形处理单元”、“图形处理器”或简称“GPU”互换地引用，并且类似地，“CPU域”或“主机域”可以与“计算机处理单元”、“应用处理器”或简称“CPU”互换地引用。
应当指出，贯穿本文档，可以互换地使用如“节点”、“计算节点”、“服务器”、“服务器装置”、“云计算机”、“云服务器”、“云服务器计算机”、“机器”、“主机”“装置”、“计算装置”、“计算机”、“计算系统”等术语。应当进一步指出，贯穿本文档，可以互换地使用如“应用”、“软件应用”、“程序”、“软件程序”、“包”、“软件包”等术语。此外，贯穿本文档，可以互换地使用如“作业”、“输入”、“请求”、“消息”等术语。
图7展示了根据一个实施例的图6的拓扑学习和应用机制610。为了简明起见，此后不再重复或讨论已经参考图1至图6讨论的细节中的许多细节。在一个实施例中，拓扑机制610可以包括任何数量和类型的组件，如(但不限于)：检测/观察逻辑701；生成模型逻辑703；判别模型逻辑 705；通信/兼容性逻辑707；中途放弃逻辑709；分解逻辑711；实时学习/更新逻辑713；结构学习逻辑715；以及训练和特征逻辑717。
在一个实施例中，检测/观察逻辑701可以用于连续地、周期性地、或按需检测和观察与在自主机器600处进行的机器学习相关联的任何数量和类型的网络和/或模型。例如，在一个实施例中，检测/观察逻辑701可以用于为了学习目的而检测深度LVM M,，其中，LVM被认为是生成概率模型。
在一个实施例中，生成模型逻辑703可以用于通过学习充当生成概率模型的深度潜变量模型以及使用如图8中所示的新颖方法(RGM算法)来生成递归生成模型(RGM)的结构，其中，M＝RGM(n,G开始(V开始,E开始), Gex→开始(VexU V开始,Eex→开始),G所有)。首先，退出条件提供了V开始中的所有节点具有少于n+1个潜在父节点并且返回M＝{V开始}(观察层)，同时将 d分离分辨率增大为n，使得将链路Eex→开始(例如，Gex→开始)减薄为具有d 分离分辨率n并且引导G开始，并且将G开始减薄为具有d分离分辨率n并且引导其边缘。
如由生成模型逻辑703所促进的生成递归生成模型(“生成模型”) 的结构的过程通过将具有最低拓扑次序的节点分组成后代子结构GD来继续识别自主子结构，其中，然后暂时从G开始中移除GD，同时将所产生的未连接结构限定为祖先子结构GA1...GAk。进一步地，所述过程继续针对每个祖先子结构学习生成模型结构，如针对I-1至k，调用MAi＝RGM(n+1,GAi, Gex,G所有)，以及针对后代子结构学习生成模型结构，如调用MD＝RGM(n+ 1,GD,GEXD,G所有)，其中，GexD＝{GA1,...GAk,Gex}是GD的外生集合。最后，添加潜在层，合并结构，如针对i＝1至k，创建潜在层Hi，并且将MAi和 MD的输入连接至其输出，其中，返回合并结构(例如，通过级联合并顶部层Ln＝Uk i-1Li)。
在一个实施例中，一旦由生成模型逻辑703生成了生成模型，则可以通过如由判别模型逻辑705中的一个或多个所促进的一个或多个过程将所述生成模型转换成判别深度神经网络(“判别模型”)。例如，判别模型逻辑705可以被触发以通过基于生成模型构建逆图模型来启动从生成模型中生成判别模型的过程。在一个实施例中，如参照图9A所展示的，这种逆图模型是智能生成的，使得保留了与生成模型相关联的任何或所有条件依赖关系。如参照图9A所进一步展示的，根据单个生成模型，可以获得充当存在密集网络的多个选项的多个逆模型或仅仅单个逆模型的多个部分。
在一个实施例中，判别模型可以指代或包括判别概率图模型以及可能地相应深度神经网络(其中，两者都是判别模型)。总体来说，所述流程可以进行如下：学习生成概率模型的结构；找到其随机逆(这是另一个概率图模型)；然后将随机逆转换成判别模型(图模型)；并且最后将判别概率图模型转换成使用标签数据进行训练的深度神经网络。
在一个实施例中，如关于图9B所展示的，然后可以通过使用如由判别模型逻辑705提供的双向连接或边缘智能地链接在一起来减少这些多个逆模型的数量。例如，双向边缘可以用于连接或链接在逆模型内具有公共父节点的每对潜变量之间的潜变量，如依赖于一个或另一个的潜变量，其中，这种依赖关系可能不会由公共父节点进行建模。在一个实施例中，这种新颖且智能的逆模型是通过反转所有边缘并在潜变量之间添加双向边缘来获得的。进一步地，这种新颖的逆模型保留了生成模型(如上所述，其是起始模型)中存在的所有条件依赖关系。
如参照图9C所展示的，在一个实施例中，判别模型逻辑705可用于通过应用或添加充当潜在叶的子节点的类节点以及移除所有或任何双向边缘来根据逆模型生成最终形式的判别模型。在一个实施例中，所添加的子节点可以包括然后用于提供对各个潜变量之间的依赖关系的解释的标签子节点(如通过监督训练)。例如，潜在节点可以用一组神经元代替，并且每个边缘然后可以被视为表示确定性关系。使用上述示例，如P(C＝ c|X1,X2,X3)等条件概率可以由如score(c)＝g(W1*f(W2*X+b)+c)等确定性函数来表示，其中，f和g是非线性函数，并且W1和W2分别是将潜变量连接到类节点以及将如(X＝[X1,X2,X3])等观察节点连接到潜变量的权重矩阵。
在一个实施例中，现有网络可以用作起始点，使得可以保持前几层并且可以移除最后几层。然后，可以从起始拓扑的前几层的输出中学习拓扑。进一步地，在另一个实施例中，可以通过原始数据或从其他原始数据中提取特征来学习网络，所述特征如匹配局部区域中的尺度不变特征变换(SIFT) 以及在计算机视觉中以滑动窗口的方式使用的方向梯度直方图(HOG)、音频中的梅尔频率倒谱系数(MFCC)等。
如上所述，如由拓扑机制610所促进的这种新颖技术用于学习充当概率模型的深度LVM以及将这些LVM转换成桥接两个机器学习域(如概率图模型和神经网络)的DNN，这允许高效且系统地处理大规模问题。
在一个实施例中，通过使用这种新颖技术来构建神经网络，可以识别所述网络的自主部分和/或独立部分(如一些神经元及其之间的链路)，从而使得可以独立于那些部分而设置其他部分中的权重的位精度。例如，在一个实施例中，权重的一个独立部分可以由1个位(二进制权重)来表示，并且在另一独立部分中，其可以由8个位来表示。神经网络的每个独立部分都可以被认为是神经元以及与生成模型的、图8的框811中的潜在节点 H_i、M_Ai和M_D相对应的链路的集合，其中，每个潜在H_i都由一组神经元代替。
实施例提供了如由中途放弃逻辑709所促进的方法中途放弃，如每次训练迭代时丢随机丢弃神经元的训练技巧。例如，使用中途放弃逻辑709，这种新颖技术提供了从任何给定数据的统计信息中学习中途放弃时间表，其中，共同地且以及时的方式丢弃多组神经元。用于方法中途放弃的这种新颖技术是智能的，并且与常规且常用的随机中途放弃形成对比。这种方法中途放弃允许提前知道哪些神经元将被丢弃并且能够通过相关硬件促进以实现更高的效率。进一步地，相比使用常见的中途放弃技术来训练的那些神经网络，使用这种新颖的方法中途放弃技术来训练的神经网络很有可能具有更高或不同的准确度。
实施例提供了一种使用分解逻辑711来促进深度神经网络分解以生成并行和顺序执行时间表并且实现可能地每子网络(可学习)精度级别的存储器共享的新颖技术。例如，这种新颖的分解技术提供了使用时间表来将给定深度网络分解成一组较小的独立网络以供执行和存储器共享。这种新颖的分解技术进一步提供了对初始网络的良好逼近并且提供了在专用硬件上相当高效地运行的网络，这使得所述技术适用于训练和评分两者。设想的是，在给定每个网络需要处理的数据以及所述网络需要逼近的局部函数的情况下，所述网络可以以学习的精度(如通过权重和激活)工作。
实施例提供了实时学习/更新逻辑713以促进实时结构学习和更新。例如，这种新颖的实时技术允许在例如某些情况下实时更新神经网络的拓扑，所述情况如(但不限于)：1)当更多数据随时间推移变得可用时；以及2) 数据的统计信息随时间推移而改变时。这种新颖技术进一步提供了以各种粒度级别修改网络，根据数据的统计功效从局部变化开始到粗略的全局变化。
实施例提供了结构学习逻辑715以通过结构学习来促进资源推断(随时)。例如，在一个实施例中，使用结构学习逻辑715，可以生成具有二元随机神经元的深度网络，所述深度网络然后能够根据需要以动态地随时间推移(并且随时)动态地增大的准确度生成输出(如推断)。换言之，如由结构学习逻辑715所促进的，可以随时间推移而执行并聚合二元计算，并且以此方式，如果需要低准确度，则花费较少的时间/计算；例如，当推断施加到机器人臂关节上以使其准确地移动(如当放置对象时)或粗略地移动(如当接近对象时)的扭矩水平时。另一个示例将是汽车在附近没有汽车或行人的情况下导航(需要低准确度)的示例，这与在拥挤城市中导航(需要高准确度)相反。不存在用于动态更新推断并提高准确度/精度(随时推断)的常规技术。这种新颖的结构学习技术提供了一种有能力关于所花费时间/计算而逐渐且平滑地改变推断准确度的解决方案。
在一个实施例中，结构学习逻辑715可以进一步用于促进端到端结构学习，如在给定训练数据集的情况下，根据所述算法来学习结构。进一步地，结构学习逻辑715促进子网络结构学习，其中，在给定预训练的初始神经网络的情况下，神经网络中的最深层用通过上述算法学习并且如由结构学习逻辑715所促进的网络结构来代替。这是通过以下方式获得的：通过初始网络的第一层来馈送训练数据并且记录其输出并且随后将此输出用作结构学习算法的训练数据输入。
进一步地，被学习结构的这个输入然后可以连接至初始网络的第一层的输出(如代替初始网络的最深层)，然后是通过以下方式训练整个网络的权重：1)固定预训练网络的权重并且仅学习被学习结构的权重，并且然后可选地学习整个网络的权重；以及2)从头开始学习整个网络的权重。
实施例进一步提供了用于针对给定任务约束进行硬件特定深度网络架构学习的训练和特征逻辑717。例如，在一个实施例中，这种新颖的训练/ 特征技术促进生成满足由硬件特性(例如，高速缓存尺寸、并行性、精度等)和任务要求(例如，帧率、等待时间和准确度)驱动的特定架构约束的深度网络。这种新颖技术可以进一步允许生成一系列网络，使得可以允许用户选择在特定工作点处最优地表现的网络。不存在可以在给定硬件和任务约束的情况下自动生成网络的常规技术。这种新颖技术通过用户交互式工具提供了自动生成网络的这种功能。
在一个实施例中，训练和特征逻辑717可以用于处理大规模数据，如 ImageNet。例如，训练和特征逻辑717可以用于大训练集中，其中，可以将训练集划分成n个偶数集，并且然后学习每个集的拓扑，并且将所有集的所有拓扑共同视为一个整体。最终的分类结果是通过以下方式来获得的：通过求评分平均值进行的多数投票，或者甚至使用将网络的最后层和最终类节点连接的神经网络(例如，多层感知(MLP))或其他分类方法(例如，支持向量机(SVM，随机森林))。
类似地，在一个实施例中，训练和特征逻辑717可以用于促进特征套袋(bagging)，所述特征套袋然后可以用于降低维度。例如，特征空间可以被任意地或使用聚类方法(如k均值)划分成m个小特征集。每个特征集然后都可以用于学习那个网络的拓扑。使用神经网络(例如，MLP)或其他分类方法(例如，SVM，随机森林)将所述拓扑的最后层连接至类节点。
进一步地，通信/兼容性逻辑707可以用于促进计算装置600的任何数量的装置与拓扑机制610的各种部件之间的所需通信和兼容性。
通信/兼容性逻辑707可以用于促进计算装置600与任何数量和类型的以下各项之间的动态通信和兼容性，同时确保与不断变化的技术、参数、协议、标准等的兼容性：其他计算装置(如移动计算装置、台式计算机、服务器计算装置等)；处理装置或部件(如CPU、GPU等)；捕获/感测/检测装置(如捕获/感测部件，包括相机、深度感测相机、相机传感器、红绿蓝(“RGB”或“rgb”)传感器、麦克风等)；显示装置(如输出部件，包括显示屏、显示区域、显示投影仪等)；用户/情境感知部件和/或标识/验证传感器/装置(如生物特征传感器/检测器、扫描器等)；(多个)数据库730，如存储器或存储装置、数据库和/或数据源(如数据存储装置、硬盘驱动器、固态驱动器、硬盘、存储器卡或装置、存储器电路等)；(多个)通信介质725，如一个或多个通信信道或网络(例如，云网络、互联网、内联网、蜂窝网络、接近度网络，如蓝牙、低功耗蓝牙(BLE)、智能蓝牙、Wi-Fi接近度、射频识别(RFID)、近场通信(NFC)、体域网(BAN)等)；无线或有线通信和相关协议(例如，WiMAX、以太网等)；连接性和位置管理技术；软件应用/网站(例如，社交和/或商业网络网站等、商业应用、游戏和其他娱乐应用等)；以及编程语言等。
进一步地，对如“检测”、“观察”、“生成”、“反转”、“双向边缘化”、“生成模型”、“判别模型”、“训练”、“学习”、“拓扑”、“结构化”、“特征套袋”、“训练集”、“自主机器”、“代理”、“机器”、“车辆”、“机器人”、“驾驶”、“神经网络”、“CNN”、“DNN”、“NN”、“执行单元”、“EU”、“共享本地存储器”、“SLM”、“图形流”、“高速缓存”、“图形高速缓存”、“GPU”、“图形处理器”、“GPU域”、“GPGPU”、“CPU”、“应用处理器”、“CPU域”、“图形驱动器”、“工作负载”、“应用”、“图形流水线”、“流水线过程”、“API”、“3D API”、 “硬件”、“软件”、“代理”、“图形驱动器”、“内核模式图形驱动器”、“用户模式驱动器”、“用户模式驱动器框架”、“缓冲器”、“图形缓冲器”、“任务”、“过程”、“操作”、“软件应用”、“游戏”等特定品牌、词语、术语、短语、名称和/或缩略词的任何使用不应被解读为将实施例限制于在产品中或在本文档之外的文献中携带所述标签的软件或装置。
设想的是，任何数量和类型的部件都可以被添加到拓扑机制610中和/或从其中移除以促进各个实施例，包括添加、移除、和/或增强某些特征。为了拓扑机制610的简洁、清楚和易于理解起见，此处未示出或讨论许多标准和/或已知部件，如计算装置的部件。设想的是，如本文所述的实施例不限于任何特定技术、拓扑、系统、架构、和/或标准，并且动态到足以采用和适应任何未来变化。
图8展示了根据一个实施例的递归深度生成模型。为了简明起见，此后可以不讨论或重复之前参考图1至图7讨论的细节中的许多细节。与方法800相关的任何过程都可以由处理逻辑执行，所述处理逻辑可以包括如由图6的拓扑机制610促进的硬件(如电路系统、专用逻辑、可编程逻辑等)、软件(如在处理装置上运行的指令)或其组合。为了呈现的简洁和清晰起见，与方法800 相关联的过程可以以线性序列来展示或叙述；然而，设想的是，可以并行地、异步地、或以不同顺序执行任何数量的过程。
图8展示了根据一个实施例的递归深度生成模型。为了简明起见，此后可以不讨论或重复之前参考图1至图7讨论的细节中的许多细节。与方法800相关的任何过程都可以由处理逻辑执行，所述处理逻辑可以包括如由图6的拓扑机制610促进的硬件(如电路系统、专用逻辑、可编程逻辑等)、软件(如在处理装置上运行的指令)或其组合。为了呈现的简洁和清晰起见，与方法800 相关联的过程可以以线性序列来展示或叙述；然而，设想的是，可以并行地、异步地、或以不同顺序执行任何数量的过程。
用于在自主机器处进行的机器学习中生成递归生成模型的方法800在框801处以现有条件开始，并且在框803处继续将d分离分辨率增大为n。在框 805处，识别自主子结构，并且在框807处，学习每个祖先子结构的生成模型结构。在框809处，学习后代子结构的生成模型结构，并且最后，在框811处，添加潜在层，同时将所述子结构合并为表示递归生成模型的单个结构。
图9A展示了根据一个实施例的逆图模型903、905。为了简明起见，此后可以不讨论或重复之前参考图1至图8讨论的细节中的许多细节。设想的是，实施例不限于所述图示，并且可以生成任何数量的模型和子模型并且使其参与到现实的机器学习中。
在所展示的实施例中并且如参照图7进一步讨论的，在一个实施例中，如生成模型901等生成模型可以被转换成如图9C的判别模型921等判别模型，其中，此转换过程开始于根据生成模型901构建逆图模型903、905。如所展示的，这种转换产生多个逆模型903、905，其中，X1、X2和X3现在是父节点，而H1和H2是子节点(其是生成模型901的反转或逆)。
图9B展示了根据一个实施例的具有双向连接的逆模型911。为了简明起见，此后可以不讨论或重复之前参考图1至图9A讨论的细节中的许多细节。设想的是，实施例不限于所述图示，并且可以生成任何数量的模型和子模型并且使其参与到现实的机器学习中。
如参照图9A所讨论的，多个逆模型903、905是通过反转生成模型901 来获得的，并且因此在一个实施例中，图9A的这两个逆模型903、905中的逆模型903被选择并且向其添加双向连接913以便将逆模型903转换成双向逆模型911。例如，在所展示的实施例中，由双向箭头/连接913表示的双向边缘被指派用于连接具有公共父节点的每对潜变量之间的任何潜变量。这种新颖技术允许潜变量维持其依赖关系，同时将图9A的多个逆模型903、905合并或组合成单个逆双向模型911。
图9C展示了根据一个实施例的判别模型921。为了简明起见，此后可以不讨论或重复之前参考图1至图9B讨论的细节中的许多细节。设想的是，实施例不限于所述图示，并且可以生成任何数量的模型和子模型并且使其参与到现实的机器学习中。
在所展示的实施例中，判别模型921是通过以下方式来获得的：通过连接925、927添加类节点923作为这两个潜在叶(如H1和H2)的子节点。进一步地，在一个实施例中，在添加类节点923之后，图9B的双向连接913被移除，这产生此判别模型921。
图9D展示了根据一个实施例的图模型930、931、935、939的另一个实施例。如之前参照图9A至图9C所展示和描述的，生成模型930(曲线图L) 可以基于单个方向933被转换成逆模型931。在一个实施例中，逆模型931然后被转换成已经采用了双向连接937的双向逆模型935，所述双向逆模型然后被进一步转换成已经添加了类节点941的判别模型939。
图9E展示了根据一个实施例的图模型951、953的另一个实施例。如之前参照图9A至图9D所展示和描述的，此处展示了模型951，所述模型表示基本图形，仅对边际独立性和所识别的自主子结构进行编码，并且具有节点A和 B都耦合到所有其他节点C、E和D的依赖关系。这然后可以被转换成如模型 953中所示的简化版本，其中，节点A和B仍然耦合至所有三个节点C、E和 D。
图9F展示了根据一个实施例的图模型955、957、961、963的另一个实施例。如之前参照图9A至图9E所展示和描述的，此处展示了生成模型955，并且模型955的更复杂形式被示出为模型957。在一个实施例中，模型955然后可以被修改为具有多个双向连接963和965的双向模型961，并且随后，通过添加类节点967以及移除双向连接963和965来生成判别模型965。
机器学习概述
机器学习算法是可以基于一组数据来学习的算法。机器学习算法的实施例可以被设计成对数据集内的高阶抽象进行建模。例如，图像识别算法可以用于确定给定的输入属于若干种类别中的哪一种；回归算法可以在给定输入的情况下输出数值；并且模式识别算法可以用于生成翻译文本或执行文本至语音和/ 或语音识别。
一种示例类型的机器学习算法是神经网络。存在许多类型的神经网络；一种简单类型的神经网络是前馈网络。可将前馈网络实现为无环图，其中节点布置在层中。通常，前馈网络拓扑包括输入层和输出层，输入层和输出层通过至少一个隐藏层分开。隐藏层将由输入层接收到的输入变换为对在输出层中生成输出有用的表示。网络节点经由边缘全连接至相邻层中的节点，但每个层内的节点之间不存在边缘。在前馈网络的输入层的节点处接收的数据经由激活函数被传播(即，“前馈”)至输出层的节点，所述激活函数基于系数(“权重”) 来计算网络中的每个连续层的节点的状态，所述系数分别与连接这些层的边缘中的每一个相关联。取决于由执行的算法所表示的特定模型，来自神经网络算法的输出可以采用各种形式。
在可以使用机器学习算法来对具体问题进行建模之前，使用训练数据集来训练所述算法。训练神经网络涉及：选择网络拓扑；使用表示被网络建模的问题的一组训练数据；以及调节权重，直到网络模型针对训练数据集的所有实例表现为具有最小误差。例如，在用于神经网络的监督式学习训练过程期间，将由网络响应于表示训练数据集中的实例的输入所产生的输出与所述实例的“正确”的已标记输出相比较；计算表示所述输出与已标记输出之间的差异的误差信号；以及当将误差信号向后传播穿过网络的层时，调节与所述连接相关联的权重以最小化所述误差。当从训练数据集的实例中生成的每个输出的误差被最小化时，网络被视为“已经过训练”。
机器学习算法的准确度会受到用于训练所述算法的数据集的质量的很大影响。训练过程可以是计算密集型的，并且在常规通用处理器上可能需要大量的时间。因此，使用并行处理硬件来训练许多类型的机器学习算法。这对于优化神经网络的训练是特别有用的，因为在调节神经网络中的系数时执行的计算本身自然地适于并行实现方式。具体地，许多机器学习算法和软件应用已被适配成在通用图形处理装置内使用并行处理硬件。
图10是机器学习软件堆叠1000的广义图。机器学习应用1002可以被配置成使用训练数据集来训练神经网络或使用已训练的深度神经网络来实现机器智能。机器学习应用1002可以包括神经网络和/或专用软件的训练和推断功能，所述功能可以用于在部署之前训练神经网络。机器学习应用1002可以实现任何类型的机器智能，包括但不限于：图像识别、映射和定位、自主导航、语音合成、医学成像或语言翻译。
可以经由机器学习框架1004来实现针对机器学习应用1002的硬件加速。机器学习框架1004可以提供机器学习图元(primitive)库。机器学习图元是机器学习算法通常执行的基本操作。在没有机器学习框架1004的情况下，将需要机器学习算法的开发者创建和优化与机器学习算法相关联的主要计算逻辑，然后在开发出新的并行处理器时重新优化所述计算逻辑。相反，机器学习应用可以被配置成使用由机器学习框架1004提供的图元来执行必要的计算。示例性图元包括张量卷积、激活函数和池化，它们是在训练卷积神经网络(CNN) 时执行的计算操作。机器学习框架1004还可以提供图元以用于实现由许多机器学习算法执行的基本线性代数子程序，比如矩阵和向量运算。
机器学习框架1004可以处理从机器学习应用1002接收的输入数据，并生成至计算框架1006的适当输入。计算框架1006可以使提供给GPGPU驱动器 1008的底层指令抽象化，以使得机器学习框架1004能够经由GPGPU硬件1010 来利用硬件加速而无需机器学习框架1004非常熟悉GPGPU硬件1010的架构。另外，计算框架1006可以跨越多种类型和各代GPGPU硬件1010来实现针对机器学习框架1004的硬件加速。
GPGPU机器学习加速
图11展示根据实施例的高度并行的通用图形处理单元1100。在一个实施例中，通用处理单元(GPGPU)1100可以被配置成在处理与训练深度神经网络相关联的这种类型的计算工作负荷中特别高效。另外，GPGPU 1100可以直接链接至GPGPU的其他实例以用于创建多GPU集群，从而改进特别深的神经网络的训练速度。
GPGPU 1100包括主机接口1102以用于实现与主机处理器的连接。在一个实施例中，主机接口1102是PCI Express接口。然而，主机接口还可以是供应方特定的通信接口或通信组构。GPGPU 1100从主机处理器接收命令，并使用全局调度器1104以将与那些命令相关联的执行线程分布至一组计算集群 1106A至1106H。计算集群1106A至1106H共享高速缓存存储器1108。高速缓存存储器1108可以充当计算集群1106A至1106H内的高速缓存存储器中的高级高速缓存。
GPGPU 1100包括存储器1114A至1114B，所述存储器经由一组存储器控制器1112A至1112B与计算集群1106A至1106H耦合。在各种实施例中，存储器1114A至1114B可以包括各种类型的存储器装置，包括动态随机存取存储器(DRAM)或图形随机存取存储器(比如，同步图形随机存取存储器 (SGRAM)，包括图形双数据速率(GDDR)存储器)。在一个实施例中，存储器单元224A至224N还可包括3D堆叠式存储器，包括但不限于高带宽存储器(HBM)。
在一个实施例中，每个计算集群GPLAB06A-H包括一组图形多处理器，比如图4A的图形多处理器400。计算集群的图形多处理器包括多种类型的整数和浮点逻辑单元，这些单元可以在一系列精度(包括适合于机器学习计算的精度)下执行计算操作。例如且在一个实施例中，计算集群1106A至1106H 中的每一者的浮点单元的至少一个子集可以被配置成执行16位或32位浮点运算，而浮点单元的一不同子集可以被配置成执行64位浮点运算。
GPGPU 1100的多个实例可以被配置成作为计算集群来操作。由计算集群用于同步和数据交换的通信机制跨实施例变化。在一个实施例中，GPGPU 1100 的多个实例通过主机接口1102来通信。在一个实施例中，GPGPU 1100包括使 GPGPU 1100与GPU链路1110耦合的I/O中枢1108，所述GPU链路实现至 GPGPU的其他实例的直接连接。在一个实施例中，GPU链路1110耦合至专用 GPU-GPU桥，所述GPU-GPU桥实现GPGPU 1100的多个实例之间的通信和同步。在一个实施例中，GPU链路1110与高速互连耦合，以用于将数据传输和接收至其他GPGPU或并行处理器。在一个实施例中，GPGPU 1100的多个实例位于单独的数据处理系统中并且经由网络装置来通信，所述网络装置可经由主机接口1102来访问。在一个实施例中，除主机接口1102之外或作为主机接口的替代例，GPU链路1110也可以被配置成使得能够连接至主机处理器。
虽然GPGPU 1100的所展示配置可以被配置成训练神经网络，但是一个实施例提供了GPGPU 1100的替代性配置，其可以被配置成用于部署在高性能或低功率推断用平台内。在推断配置中，GPGPU 1100包括相对于训练配置更少的计算集群1106A至1106H。另外，与存储器1114A至1114B相关联的存储器技术可在推断和训练配置之间有所不同。在一个实施例中，GPGPU 1100的推断配置可以支持推断特定的指令。例如，推断配置可以提供对一个或多个8 位整数点积指令的支持，这些指令通常在用于已部署神经网络的推断操作期间使用。
图12展示根据实施例的多GPU计算系统1200。多GPU计算系统1200 可以包括处理器1202，所述处理器经由主机接口开关1204耦合至多个GPGPU 1206A至D。在一个实施例中，主机接口开关1204是将处理器1202耦合至PCI Express总线的PCI Express开关装置，处理器1202可以通过所述PCI Express 总线与这组GPGPU 1206A至D通信。多个GPGPU 1206A至1206D中的每一个可以是图11的GPGPU 1100的实例。GPGPU 1206A至D可以经由一组高速点对点GPU-GPU链路1216互连。高速GPU-GPU链路可以经由专用GPU链路(比如，如图11中的GPU链路1110)连接至GPGPU 1206A至1206D中的每一个。P2P GPU链路1216使得GPGPU 1206A至D中的每一个之间能够直接通信，而无需通过主机接口总线(处理器1202连接至所述主机接口总线) 来通信。在GPU-GPU业务针对P2P GPU链路的情况下，主机接口总线仍然可用于系统存储器访问或与多GPU计算系统1200的其他实例通信(例如，经由一个或多个网络装置)。虽然在所展示的实施例中GPGPU 1206A至D经由主机接口开关1204连接至处理器1202，但是在一个实施例中，处理器1202包括对P2P GPU链路1216的直接支持并且可以直接连接至GPGPU 1206A至1206D。
机器学习神经网络实现方式
由本文描述的实施例提供的计算架构可以被配置成执行特别适合于训练和部署用于机器学习的神经网络的这些类型的并行处理。可以将神经网络一般化为具有图表关系的函数的网络。如本领域中众所周知的，存在机器学习中所使用的多种类型的神经网络实现方式。一种示例性类型的神经网络是如先前描述的前馈网络。
第二种示例性类型的神经网络是卷积神经网络(CNN)。CNN是用于处理具有已知的、网格状拓扑的数据(比如，图像数据)的专用前馈神经网络。因此，CNN通常用于计算机视觉和图像识别应用，但它们也可用于其他类型的模式识别，比如语音和语言处理。CNN输入层中的节点被组织为一组“滤波器”(受视网膜中发现的感受野启发的特征检测器)，并且每一组滤波器的输出被传播至网络的连续层中的节点。用于CNN的计算包括将卷积数学运算应用于每个滤波器以产生所述滤波器的输出。卷积是由两个函数执行以产生第三个函数的一种专门的数学运算，所述第三个函数是两个原始函数中的一个的修改版本。在卷积网络术语中，关于卷积的第一个函数可以被称为输入，而第二个函数可以被称为卷积核。输出可被称为特征图。例如，至卷积层的输入可以是多维数据阵列，其定义输入图像的各种颜色分量。卷积核可以是多维参数阵列，其中通过针对神经网络的训练过程来适配所述参数。
递归神经网络(RNN)是一类前馈神经网络，其包括层之间的反馈连接。 RNN使得能够通过跨神经网络的不同部分共享参数数据来对序列数据进行建模。RNN的架构包括循环。这些循环表示变量的当前值在未来的时间对其自身值的影响，因为来自RNN的输出数据的至少一部分被用作反馈以用于处理序列中的后续输入。由于语言数据可被组成的可变本质，这个特征使RNN变得对语言处理特别有用。
下文描述的图呈现了示例性前馈、CNN和RNN网络，以及描述了用于分别训练和部署那些类型的网络中的每一种的通用过程。将理解，这些描述就本文描述的任何特定实施例而论是示例性且非限制性的，并且一般说来可以通常将所展示的概念应用于深度神经网络和机器学习技术。
上文描述的示例性神经网络可以用于执行深度学习。深度学习是使用深度神经网络进行的机器学习。与仅包括单个隐藏层的浅层神经网络相反，深度学习中使用的深度神经网络是由多个隐藏层组成的人工神经网络。更具深度的神经网络通常训练起来更具计算密集性。然而，网络的附加隐藏层实现了多步模式识别，所述多步模式识别相对于浅层机器学习技术导致减少的输出误差。
深度学习中使用的深度神经网络通常包括前端网络以用于执行耦合至表示数学模型的后端网络的特征识别，所述数学模型可以基于提供给所述模型的特征表示来执行操作(例如，目标分类、语音识别等)。深度学习使得能够执行机器学习，而无需针对所述模型执行手工特征工程。相反，深度神经网络可以基于输入数据内的统计结构或相关性来学习特征。所学习的特征可以提供给数学模型，所述数学模型可以将所检测的特征映射至输出。由网络使用的数学模型通常专用于待执行的特定任务，并且不同的模型将用于执行不同的任务。
一旦将神经网络结构化，就可以将学习模型应用于网络以将网络训练成执行特定任务。学习模型描述如何在模型内调节权重以减少网络的输出误差。反向传播误差是一种用于训练神经网络的常用方法。向网络呈现输入向量以供处理。使用损失函数将网络的输出与期望的输出相比较，并且为输出层中的每个神经元计算误差值。然后，向后传播这些误差值，直到每个神经元具有粗略地表示其对原始输出的贡献的相关联误差值。然后，网络可以使用算法(比如，随机梯度下降算法)从那些误差中学习，以更新神经网络的权重。
图13A-13B展示示例性卷积神经网络。图13A展示CNN内的各个层。如图13A中所示，用于对图像处理进行建模的示例性CNN可以接收输入1302，所述输入描述输入图像的红、绿和蓝(RGB)分量。输入1302可以由多个卷积层(例如，卷积层1304、卷积层1306)处理。可选地，来自所述多个卷积层的输出可由一组全连接层1308处理。全连接层中的神经元具有至前一层中的所有激活函数的完全连接，如先前针对前馈网络所描述的。来自全连接层 1308的输出可以用于从网络中生成输出结果。可以使用矩阵乘法而非卷积来计算全连接层1308内的激活函数。并非所有的CNN实现方式都使用全连接层 1308。例如，在一些实现方式中，卷积层1306可以生成CNN的输出。
卷积层被稀疏地连接，这不同于全连接层1308中发现的传统神经网络配置。传统神经网络层被全连接，使得每个输出单元与每个输入单元相互作用。然而，卷积层被稀疏地连接，这是因为感受野的卷积的输出(而非感受野中的每个节点的相应状态值)被输入至后续层的节点，如所展示。与卷积层相关联的核执行卷积运算，所述卷积运算的输出被发送至下一个层。在卷积层内执行的降维是使得CNN能够进行缩放以处理大图像的一个方面。
图13B展示在CNN的卷积层内的示例性计算阶段。可以在卷积层1314 的三个阶段中处理至CNN的卷积层的输入1312。这三个阶段可以包括卷积阶段1316、检测器阶段1318和池化阶段1320。然后，卷积层1314可以将数据输出至连续的卷积层。网络的最后一个卷积层可以生成输出特征图数据或提供至全连接层的输入，例如以生成至CNN的输入的分类值。
在卷积阶段1316中并行执行若干个卷积，以产生一组线性激活函数。卷积阶段1316可以包括仿射变换，所述仿射变换是可以被指定为线性变换外加平移的任何变换。仿射变换包括旋转、平移、缩放和这些变换的组合。卷积阶段计算连接至输入中特定区域的函数的输出(例如，神经元)，所述特定区域可以被确定为与神经元相关联的本地区域。神经元计算神经元的权重与本地输入(神经元连接至所述本地输入)中的区域之间的点积。来自卷积阶段1316 的输出定义由卷积层1314的连续阶段处理的一组线性激活函数。
线性激活函数可以由检测器阶段1318处理。在检测器阶段1318中，每个线性激活函数由非线性激活函数处理。非线性激活函数增加整体网络的非线性性质，而不影响卷积层的感受野。可使用若干种类型的非线性激活函数。一个具体的类型是修正线性单元(ReLU)，其使用被定义为f(x)＝max(0,x)的激活函数，使得激活函数被阈值化为零。
池化阶段1320使用池化函数，所述池化函数用附近输出的概括统计数值来代替卷积层1306的输出。池化函数可以用于将平移不变性引入到神经网络中，使得至输入的轻微平移不改变池化输出。本地平移的不变性在输入数据的特征存在性比特征的精确位置更加重要的情况下可以是有用的。可以在池化阶段1320期间使用各种类型的池化函数，包括最大池化、平均池化和L2范数池化。另外，一些CNN实现方式不包括池化阶段。相反，这样的实现方式代用附加的卷积阶段，所述附加的卷积阶段相对于先前的卷积阶段具有增大的步幅。
然后，来自卷积层1314的输出可以由下一个层1322处理。下一个层1322 可以是附加的卷积层或是全连接层1308中的一者。例如，图13A的第一卷积层1304可以输出至第二卷积层1306，而第二卷积层可以输出至全连接层1308 中的第一层。
图14展示了示例性递归神经网络1400。在递归神经网络(RNN)中，网络的先前状态影响网络的当前状态的输出。可以使用各种各样的函数以各种各样的方式来建立RNN。RNN的使用通常围绕使用数学模型以基于先前的输入序列来预测未来。例如，RNN可用于执行统计语言建模以在给定先前的字序列的情况下预测即将来临的字。可以将所展示的RNN 1400描述为具有以下各项：输入层1402，其接收输入向量；隐藏层1404，用于实现递归函数；反馈机制1405，用于实现先前状态的‘存储器’；以及输出层1406，用于输出结果。 RNN 1400基于时间步长来操作。经由反馈机制1405基于先前的时间步长来影响RNN在给定的时间步长的状态。针对给定的时间步长，由先前状态和在当前时间步长的输入来定义隐藏层1404的状态。在第一时间步长的初始输入(x1) 可以由隐藏层1404处理。第二输入(x2)可以由隐藏层1404使用在处理初始输入(x1)期间所确定的状态信息来处理。可以将给定的状态计算为st＝f(Uxt+ Wst-1)，其中，U和W是参数矩阵。函数f通常为非线性，比如双曲正切函数 (Tanh)或修正函数f(x)＝max(0,x)的变体。然而，隐藏层1404中使用的特定数学函数可以取决于RNN 1400的特定实现方式细节而变化。
除所描述的基本CNN和RNN网络之外，还可实现那些网络的变化。一个示例RNN变体是长短期记忆(LSTM)RNN。LSTM RNN能够学习对于处理更长的语言序列来说可有必要的长期依赖。CNN的变体是卷积深度置信网络，所述卷积深度置信网络具有类似于CNN的结构并且以类似于深度置信网络的方式受训练。深度置信网络(DBN)是由随机性(随机)变量的多个层组成的生成式神经网络。可以使用贪婪式无监督式学习来逐层训练DBN。然后， DBN的学习权重可以用于通过确定用于神经网络的一组最佳初始权重来提供预训练神经网络。
图15展示深度神经网络的训练和部署。一旦已针对任务将给定的网络结构化，就使用训练数据集1502来训练神经网络。已开发出各种训练框架1504 以用于实现对训练过程的硬件加速。例如，图10的机器学习框架1004可被配置为训练框架1504。训练框架1504可以跟未训练的神经网络1506挂钩，并且使得能够使用本文描述的并行处理资源来训练未训练的神经网以生成已训练的神经网1508。
为了开始训练过程，可随机地或通过使用深度置信网络进行预训练来选择初始权重。然后，以监督或无监督的方式来执行训练循环。
监督式学习是一种学习方法，其中将训练作为仲裁操作来执行，比如当训练数据集1502包括输入(其与所述输入的期望输出成对)时，或在训练数据集包括具有已知的输出的输入并且神经网络的输出被手动地分级的情况下。网络处理输入，并且将所得输出与一组预期或期望的输出相比较。然后，通过系统反向传播误差。训练框架1504可以进行调节，以调节控制未训练的神经网络1506的权重。训练框架1504可以提供工具以用于监测未训练的神经网络 1506在多大程度上收敛于适合基于已知的输入数据生成正确的答案的模型。当调节网络的权重以改善由神经网络生成的输出时，反复地出现训练过程。训练过程可以继续，直到神经网络达到与已训练的神经网1508相关联的统计上期望的准确度。然后，可以部署已训练的神经网络1508以实现任何数量的机器学习操作。
无监督式学习是一种学习方法，其中网络试图使用未标记数据来训练其自身。因此，针对无监督式学习，训练数据集1502将包括输入数据而无任何关联的输出数据。未训练的神经网络1506可以学习未标记输入内的分组，并且可以确定个别输入如何与整体数据集相关。无监督式训练可以用于生成自组织映射，所述自组织映射是能够执行在数据降维中有用的操作的一种类型的已训练神经网络1507。无监督式训练还可以用于执行异常检测，所述异常检测允许识别输入数据集中偏离数据正常模式的数据点。
还可采用监督式和无监督式训练的变化。半监督式学习是一项技术，其中训练数据集1502包括相同分布的已标记数据和未标记数据的混合。增量学习是监督式学习的变体，其中连续地使用输入数据以用于进一步训练模型。增量学习使得已训练的神经网络1508能够适配于新数据1512，而不忘记在初始训练期间根植在网络内的知识。
不管是监督式还是无监督式，用于特别深的神经网络的训练过程对于单个计算节点而言可能是过于计算密集的。可以使用计算节点的分布式网络而非使用单个计算节点来加速训练过程。
图16是展示分布式学习的框图。分布式学习是训练模型，其使用多个分布式计算节点来执行神经网络的监督式或无监督式训练。所述分布式计算节点可以各自包括一个或多个主机处理器以及通用处理节点中的一者或多者，比如如图11中的高度并行的通用图形处理单元1100。如所展示，分布式学习可以执行模型并行性1602、数据并行化1604或模型和数据并行化1604的组合。
在模型并行性1602中，分布式系统中的不同计算节点可以针对单个网络的不同部分执行训练计算。例如，可以由分布式系统的不同处理节点来训练神经网络的每个层。模型并行性的益处包括能够缩放到特别大的模型。分裂与神经网络的不同层相关联的计算使得能够训练超大神经网络，其中所有层的权重将不纳入(fit into)单个计算节点的存储器中。在一些实例中，模型并行性在执行大型神经网络的无监督式训练中可以是特别有用的。
在数据并行化1604中，分布式网络的不同节点具有模型的完整实例，并且每个节点接收数据的不同部分。然后，组合来自不同节点的结果。虽然用于数据并行化的不同方法是有可能的，但是数据并行训练方法都需要一项组合结果并使每个节点之间的模型参数同步的技术。用于组合数据的示例性方法包括参数求平均和基于更新的数据并行化。参数求平均训练在训练数据的子集上的每个节点，并且将全局参数(例如，权重、偏差)设定至来自每个节点的参数的平均值。参数求平均使用保持参数数据的中心参数服务器。基于更新的数据并行化类似于参数求平均，除了以下情况之外：传递模型的更新而非将来自节点的参数传递到参数服务器。另外，可以以分散的方式执行基于更新的数据并行化，其中更新被压缩并且在节点之间传递。
例如，可以在分布式系统中实现经组合的模型和数据并行化1606，在所述分布式系统中，每个计算节点包括多个GPU。每个节点可以具有模型的完整实例，其中每个节点内的单独GPU用于训练模型的不同部分。
分布式训练相对于单个机器上的训练具有增加的开销。然而，本文描述的并行处理器和GPGPU可以各自实现各项技术以用于减少分布式训练的开销，包括用于实现高带宽GPU-GPU数据传递和加速的远程数据同步的技术。
示例性机器学习应用
可以应用机器学习以解决多项技术问题，包括但不限于计算机视觉、自主驾驶和导航、语音识别以及语言处理。计算机视觉传统上已是机器学习应用的最活跃研究领域之一。计算机视觉的应用范围为从重现人类视觉能力(比如，识别人脸)到创建新类别的视觉能力。例如，计算机视觉应用可以被配置成从视频中可见的物体中所诱导的振动来识别声波。并行处理器加速的机器学习使得能够使用明显大于先前可行的训练数据集的训练数据集来训练计算机视觉应用，并且使得能够使用低功率并行处理器来部署推断用系统。
并行处理器加速的机器学习具有自主驾驶应用，包括车道和道路标志识别、障碍回避、导航和驾驶控制。加速的机器学习技术可以用于基于数据集来训练驱动模型，所述数据集定义对特定训练输入的适当响应。本文描述的并行处理器可以使得能够快速训练用于自主驾驶解决方案的日益复杂的神经网络，并且使得能够将低功率推断用处理器部署在适合于集成到自主车辆中的移动平台中。
并行处理器加速的深度神经网络已实现用于自动语音识别(ASR)的机器学习方法。ASR包括创建在给定的输入声序列的情况下计算最可能的语言序列的函数。使用深度神经网络的加速的机器学习已实现代替先前用于ASR的隐马尔可夫模型(HMM)和高斯混合模型(GMM)。
并行处理器加速的机器学习还可以用于加速自然语言处理。自动学习程序可以使用统计推断算法以产生对于误差的或不熟悉的输入具有鲁棒性的模型。示例性自然语言处理器应用包括人类语言之间的自动机器翻译。
可以将用于机器学习的并行处理平台划分为训练平台和部署平台。训练平台通常高度并行，并且包括优化以用于加速多GPU单节点训练和多节点多 GPU训练。适合于训练的示例性并行处理器包括图11的高度并行的通用图形处理单元1100和图12的多GPU计算系统1200。相反，部署的机器学习平台通常包括适合于用在比如相机、自主机器人和自主车辆的产品中的低功率并行处理器。
图17展示适合于使用训练模型执行推断的示例性推断用芯片上系统(SOC)1700。SOC 1700可以集成多个处理部件，包括媒体处理器1702、视觉处理器1704、GPGPU 1706和多核处理器1708。SOC 1700可以另外包括片上存储器1705，所述片上存储器可以实现可由所述处理部件中的每一个访问的共享片上数据池。所述处理部件可以针对低功率操作被优化，以用于使得能够部署至各种各样的机器学习平台(包括自主车辆和自主机器人)。例如，可以将SOC 1700的一种实现方式用作用于自主车辆的主控制系统的一部分。在 SOC 1700被配置成用于自主车辆中的情况下，SOC被设计和配置成用于符合部署管辖权的相关功能安全标准。
在操作期间，媒体处理器1702和视觉处理器1704可以一致地工作以加速计算机视觉操作。媒体处理器1702可以使得能够对多个高分辨率(例如，4K、 8K)视频流进行低延迟解码。可以将已解码的视频流写入到片上存储器1705 中的缓冲器。然后，视觉处理器1704可以解析已解码的视频，并且对已解码视频的帧执行初步处理操作以准备使用已训练的图像识别模型来处理帧。例如，视觉处理器1704可以加速用于CNN(用于对高分辨率视频数据执行图像识别) 的卷积运算，而后端模型计算由GPGPU 1706执行。
多核处理器1708可以包括控制逻辑，以用于有助于数据传递的排序和同步以及由媒体处理器1702和视觉处理器1704执行的共享存储器操作。多核处理器1708还可以充当应用处理器，以用于执行可以使用GPGPU 1706的推断计算能力的软件应用。例如，可以于在多核处理器1708上执行的软件中实现导航和驾驶逻辑的至少一部分。这样的软件可以直接将计算工作负荷发布给 GPGPU 1706，或可以将计算工作负荷发布给多核处理器1708，所述多核处理器可以将那些操作的至少一部分卸载到GPGPU 1706。
GPGPU 1706可以包括计算集群，比如高度并行的通用图形处理单元1100 内的计算集群1106A至1106H的低功率配置。GPGPU 1706内的计算集群可以支持被显式地地优化以用于对已训练的神经网络执行推断计算的指令。例如， GPGPU 1706可以支持用于执行低精度计算(比如，8位和4位整数向量运算) 的指令。
系统概览II
图18是根据实施例的处理系统1800的框图。在各实施例中，系统1800 包括一个或多个处理器1802以及一个或多个图形处理器1808，并且可以是单处理器台式系统、多处理器工作站系统或具有大量处理器1802或处理器核1807的服务器系统。在一个实施例中，系统1800是被纳入到用于在移动设备、手持式设备或嵌入式设备中使用的芯片上系统(SoC)集成电路内的处理平台。
系统1800的实施例可以包括或并入基于服务器的游戏平台、游戏控制台，包括游戏与媒体控制台、移动游戏控制台、手持式游戏控制台、或在线游戏控制台。在一些实施例中，系统1800是移动电话、智能电话、平板计算设备或移动互联网设备。数据处理系统1800还可包括可穿戴设备(诸如智能手表可穿戴设备、智能眼镜设备、增强现实设备、或虚拟现实设备)、与所述可穿戴设备耦合、或者集成在所述可穿戴设备中。在一些实施例中，数据处理系统1800是电视或机顶盒设备，所述电视或机顶盒设备具有一个或多个处理器1802以及由一个或多个图形处理器1808生成的图形界面。
在一些实施例中，一个或多个处理器1802每个包括用于处理指令的一个或多个处理器核1807，所述指令在被执行时执行系统和用户软件的操作。在一些实施例中，一个或多个处理器核1807中的每个处理器核被配置成用于处理特定的指令集1809。在一些实施例中，指令集1809可以促进复杂指令集计算(CISC)、精简指令集计算(RISC)、或经由超长指令字(VLIW) 的计算。多个处理器核1807可以各自处理不同的指令集1809，所述指令集可以包括用于促进对其他指令集进行仿真的指令。处理器核1807还可以包括其他处理设备，如数字信号处理器(DSP)。
在一些实施例中，处理器1802包括高速缓存存储器1804。取决于架构，处理器1802可以具有单个内部高速缓存或内部高速缓存的多个级。在一些实施例中，在处理器1802的各部件当中共享高速缓存存储器。在一些实施例中，处理器1802还使用外部高速缓存(例如，3级(L3)高速缓存或末级高速缓存(LLC))(未示出)，可以使用已知的高速缓存一致性技术来在处理器核1807当中共享外部高速缓存。另外地，寄存器堆1806 包括在处理器1802中，所述处理器可以包括用于存储不同类型的数据的不同类型的寄存器(例如，整数寄存器、浮点寄存器、状态寄存器、和指令指针寄存器)。一些寄存器可以是通用寄存器，而其他寄存器可以特定于处理器1802的设计。
在一些实施例中，处理器1802耦合至处理器总线1810，所述处理器总线用于在处理器1802与系统1800内的其他部件之间传输通信信号，例如地址、数据、或控制信号。在一个实施例中，系统1800使用示例性‘中枢’系统架构，包括存储器控制器中枢1816和输入输出(I/O)控制器中枢1830。存储器控制器中枢1816促进存储器设备与系统1800的其他部件之间的通信，而I/O控制器中枢(ICH)1830经由本地I/O总线提供与I/O 设备的连接。在一个实施例中，存储器控制器中枢1816的逻辑集成在处理器内。
存储器设备1820可以是动态随机存取存储器(DRAM)设备、静态随机存取存储器(SRAM)设备、闪存设备、相变存储器设备、或具有合适的性能用作处理存储器的某个其他存储器设备。在一个实施例中，存储器设备1820可作为系统1800的系统存储器进行操作，以存储数据1822和指令 1821，以供在一个或多个处理器1802执行应用或进程时使用。存储器控制器中枢1816还与可选的外部图形处理器1812耦合，所述可选的外部图形处理器可以与处理器1802中的一个或多个图形处理器1808通信，从而执行图形和媒体操作。
在一些实施例中，ICH 1830使得外围部件经由高速I/O总线连接至存储器设备1820和处理器1802。I/O外围装置包括但不限于：音频控制器1846、固件接口1828、无线收发机1826(例如，Wi-Fi、蓝牙)、数据存储设备 1824(例如，硬盘驱动器、闪存等)、以及用于将传统(例如，个人系统2 (PS/2))设备耦合至所述系统的传统I/O控制器1840。一个或多个通用串行总线(USB)控制器1842连接多个输入设备，例如键盘和鼠标1844 组合。网络控制器1834还可以耦合至ICH 1830。在一些实施例中，高性能网络控制器(未示出)耦合至处理器总线1810。应当理解，所示出的系统 1800是示例性的而非限制性的，因为还可以使用以不同方式配置的其他类型的数据处理系统。例如，I/O控制器中枢1830可以集成在一个或多个处理器1802内，或者存储器控制器中枢1816和I/O控制器中枢1830可以集成在分立式外部图形处理器(诸如外部图形处理器1812)内。
图19是处理器1900的实施例的框图，所述处理器具有一个或多个处理器核1902A至1902N、集成存储器控制器1914、以及集成图形处理器1908。图19的具有与此处任何其他附图中的元件相同的参考号(或名称)的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。处理器1900可包括多达且包括由虚线框表示的附加核1902N的附加核。处理器核1902A至1902N各自包括一个或多个内部高速缓存单元1904A至1904N。在一些实施例中，每个处理器核还可以访问一个或多个共享的高速缓存单元1906。
内部高速缓存单元1904A至1904N和共享高速缓存单元1906表示处理器1900内部的高速缓存存储器层级结构。高速缓存存储器层级结构可以包括每个处理器核内的至少一级指令和数据高速缓存以及一级或多级共享中级高速缓存，诸如2级(L2)、3级(L3)、4级(L4)、或其他级的高速缓存，其中，最高级的高速缓存在外部存储器之前被分类为LLC。在一些实施例中，高速缓存一致性逻辑维持各高速缓存单元1906与1904A至 1904N之间的一致性。
在一些实施例中，处理器1900还可以包括一组一个或多个总线控制器单元1916和系统代理核1910。一个或多个总线控制器单元1916管理一组外围总线，诸如一个或多个外围部件互连总线(例如，PCI、PCI Express)。系统代理核1910提供对各处理器部件的管理功能。在一些实施例中，系统代理核1910包括一个或多个集成存储器控制器1914用于管理对各外部存储器设备(未示出)的访问。
在一些实施例中，处理器核1902A至1902N中的一个或多个包括对同步多线程的支持。在这种实施例中，系统代理核1910包括用于在多线程处理过程中协调和操作核1902A至1902N的部件。另外，系统代理核1910 还可以包括功率控制单元(PCU)，所述功率控制单元包括用于调节处理器核1902A至1902N的功率状态的逻辑和部件以及图形处理器1908。
在一些实施例中，另外，处理器1900还包括用于执行图形处理操作的图形处理器1908。在一些实施例中，图形处理器1908耦合至共享高速缓存单元1906集以及系统代理核1910，所述系统代理核包括一个或多个集成存储器控制器1914。在一些实施例中，显示控制器1911与图形处理器1908 耦合以便将图形处理器输出驱动到一个或多个耦合的显示器。在一些实施例中，显示控制器1911可以是经由至少一个互连与图形处理器耦合的单独模块，或者可以集成在图形处理器1908或系统代理核1910内。
在一些实施例中，基于环的互连单元1912用于耦合处理器1900的内部部件。然而，可以使用替代性互连单元，比如点到点互连、切换式互连、或其他技术，包括本领域众所周知的技术。在一些实施例中，图形处理器 1908经由I/O链路1913与环形互连1912耦合。
示例性I/O链路1913表示多个I/O互连中的多个品种中的至少一种，包括促进各处理器部件与高性能嵌入式存储器模块1918(比如eDRAM模块)之间的通信的封装体I/O互连。在一些实施例中，处理器核1902A至 1902N中的每个处理器核以及图形处理器1908将嵌入式存储器模块1918 用作共享末级高速缓存。
在一些实施例中，处理器核1902A至1902N是执行相同指令集架构的均质核。在另一实施例中，处理器核1902A至1902N在指令集架构(ISA) 方面是异构的，其中，处理器核1902A至1902N中的一者或多者执行第一指令集，而其他核中的至少一者执行所述第一指令集的子集或不同的指令集。在一个实施例中，处理器核1902A至1902N就微架构而言是同质的，其中，具有相对较高功耗的一个或多个核与具有较低功耗的一个或多个功率核耦合。另外，处理器1900可以实现在一个或多个芯片上或者被实现为具有除其他部件之外的所展示的部件的SoC集成电路。
图20是图形处理器2000的框图，所述图形处理器可以是分立式图形处理单元、或者可以是与多个处理核集成的图形处理器。在一些实施例中，图形处理器经由到图形处理器上的寄存器的映射I/O接口并且利用被放置在处理器存储器中的命令与存储器进行通信。在一些实施例中，图形处理器2000包括用于访问存储器的存储器接口2014。存储器接口2014可以是到本地存储器、一个或多个内部高速缓存、一个或多个共享外部高速缓存、和/或到系统存储器的接口。
在一些实施例中，图形处理器2000还包括显示控制器2002，所述显示控制器用于将显示输出数据驱动到显示设备2020。显示控制器2002包括用于显示器的一个或多个重叠平面的硬件以及多层视频或用户接口元件的组成。在一些实施例中，图形处理器2000包括用于编码、解码、或者向、从或在一个或多个媒体编码格式之间进行媒体代码转换的视频编解码器引擎2006，包括但不限于：运动图像专家组(MPEG)(诸如MPEG-2)、高级视频编码(AVC)格式(诸如H.264/MPEG-4AVC)、以及电影&电视工程师协会(SMPTE)421M/VC-1、和联合图像专家组(JPEG)格式(诸如JPEG、以及运动JPEG(MJPEG)格式)。
在一些实施例中，图形处理器2000包括用于执行二维(2D)光栅化器操作包括例如位边界块传递的块图像传递(BLIT)引擎2004。然而，在一个实施例中，使用图形处理引擎(GPE)2010的一个或多个部件执行2D 图形操作。在一些实施例中，图形处理引擎2010是用于执行图形操作的计算引擎，所述图形操作包括三维(3D)图形操作和媒体操作。
在一些实施例中，GPE 2010包括用于执行3D操作的3D流水线2012，比如使用作用于3D图元形状(例如，矩形、三角形等)的处理功能来渲染三维图像和场景。3D流水线2012包括可编程且固定的功能元件，所述可编程且固定的功能元件在到3D/媒体子系统2015的元件和/或生成的执行线程内执行各种任务。虽然3D流水线2012可以用于执行媒体操作，但是GPE 2010的实施例还包括媒体流水线2016，所述媒体流水线具体地用于执行媒体操作，诸如视频后处理和图像增强。
在一些实施例中，媒体流水线2016包括固定功能或可编程逻辑单元以便代替、或代表视频编解码器引擎2006来执行一种或多种专门的媒体操作，比如视频解码加速、视频解交织、以及视频编码加速。在一些实施例中，另外，媒体流水线2016还包括线程生成单元以便生成用于在3D/媒体子系统2015上执行的线程。所生成的线程对3D/媒体子系统2015中所包括的一个或多个图形执行单元执行对媒体操作的计算。
在一些实施例中，3D/媒体子系统2015包括用于执行3D流水线2012 和媒体流水线2016生成的线程的逻辑。在一个实施例中，流水线向3D/媒体子系统2015发送线程执行请求，所述3D/媒体子系统包括用于仲裁并将各请求分派到可用的线程执行资源的线程分派逻辑。执行资源包括用于处理3D和媒体线程的图形执行单元阵列。在一些实施例中，3D/媒体子系统 2015包括用于线程指令和数据的一个或多个内部高速缓存。在一些实施例中，所述子系统还包括共享存储器(包括寄存器和可寻址存储器)以便在线程之间共享数据并用于存储输出数据。
3D/媒体处理
图21是根据一些实施例的图形处理器的图形处理引擎2110的框图。在一个实施例中，图形处理引擎(GPE)2110是图20所示的GPE 2010的一个版本。图21的具有与此处任何其他附图中的元件相同的参考号(或名称)的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。例如，展示了图20的3D流水线2012和媒体流水线2016。媒体流水线2016在GPE 2110的一些实施例中是可选的，并且可以不显式地地包括在GPE 2110内。例如以及在至少一个实施例中，单独的媒体和/或图像处理器被耦合至GPE 2110。
在一些实施例中，GPE 2110与命令流转化器2103耦合或包括所述命令流转化器，所述命令流转化器向3D流水线2012和/或媒体流水线2016 提供命令流。在一些实施例中，命令流转化器2103与存储器耦合，所述存储器可以是系统存储器、或内部高速缓存存储器和共享高速缓存存储器中的一个或多个高速缓存存储器。在一些实施例中，命令流转化器2103从存储器接收命令并将这些命令发送至3D流水线2012和/或媒体流水线2016。所述命令是从存储用于3D流水线2012和媒体流水线2016的环形缓冲器获取的指示。在一个实施例中，另外，环形缓冲器还可以包括存储多批多命令的批命令缓冲器。用于3D流水线2012的命令还可以包括对在存储器中存储的数据的引用，诸如但不限于用于3D流水线2012的顶点和几何数据和/或用于媒体流水线2016的图像数据和存储器对象。3D流水线2012和媒体流水线2016通过经由各自流水线内的逻辑执行操作或者通过将一个或多个执行线程分派至执行单元阵列2114来处理所述命令。
在各种实施例中，3D流水线2012可以通过处理指令并将执行线程分派给图形核阵列2114来执行一个或多个着色器程序，诸如顶点着色器、几何着色器、像素着色器、片段着色器、计算着色器或其他着色器程序。图形核阵列2114提供统一的执行资源块。图形核阵列2114内的多用途执行逻辑(例如，执行单元)包括对各种3D API着色器语言的支持，并且可以执行与多个着色器相关联的多个同时执行线程。
在一些实施例中，图形核阵列2114还包括用于执行诸如视频和/或图像处理的媒体功能的执行逻辑。在一个实施例中，除了图形处理操作之外，执行单元还包括可编程以执行并行通用计算操作的通用逻辑。通用逻辑可以与图18的(多个)处理器核1807或图19中的核1902A至1902N内的通用逻辑并行地或结合地执行处理操作。
由在图形核阵列2114上执行的线程生成的输出数据可以将数据输出到统一返回缓冲器(URB)2118中的存储器。URB 2118可以存储多个线程的数据。在一些实施例中，URB2118可以用于在图形核阵列2114上执行的不同线程之间发送数据。在一些实施例中，URB2118可以另外用于图形核阵列上的线程与共享功能逻辑2120内的固定功能逻辑之间的同步。
在一些实施例中，图形核阵列2114是可缩放的，使得所述阵列包括可变数量的图形核，这些图形核各自具有基于GPE 2110的目标功率和性能等级的可变数量的执行单元。在一个实施例中，执行资源是动态可缩放的，从而可以根据需要启用或禁用执行资源。
图形核阵列2114与共享功能逻辑2120耦合，所述共享功能逻辑包括在图形核阵列中的图形核之间共享的多个资源。共享功能逻辑2120内的共享功能是向图形核阵列2114提供专用补充功能的硬件逻辑单元。在各种实施例中，共享功能逻辑2120包括但不限于采样器2121、数学2122和线程间通信(ITC)2123逻辑。另外，一些实施例实现共享功能逻辑2120内的一个或多个高速缓存2125。在给定的专用功能的需求不足以包含在图形核阵列2114中的情况下实现共享功能。相反，所述专用功能的单个实例被实现为共享功能逻辑2120中的独立实体并且在图形核阵列2114内的执行资源之间共享。在图形核阵列2114之间共享并包括在图形核阵列2114内的精确的一组功能在各实施例之间变化。
图22是图形处理器2200的另一个实施例的框图。图22的具有与此处任何其他附图中的元件相同的参考号(或名称)的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。
在一些实施例中，图形处理器2200包括环形互连2202、流水线前端 2204、媒体引擎2237、以及图形核2280A至2280N。在一些实施例中，环形互连2202将图形处理器耦合至其他处理单元，包括其他图形处理器或者一个或多个通用处理器核。在一些实施例中，图形处理器是集成在多核处理系统内的多个处理器之一。
在一些实施例中，图形处理器2200经由环形互连2202接收多批命令。传入命令由流水线前端2204中的命令流转化器2203来解译。在一些实施例中，图形处理器2200包括用于经由(多个)图形核2280A至2280N执行3D几何处理和媒体处理的可缩放执行逻辑。对于3D几何处理命令，命令流转化器2203将命令供应至几何流水线2236。针对至少一些媒体处理命令，命令流转化器2203将命令供应至视频前端2234，所述视频前端与媒体引擎2237耦合。在一些实施例中，媒体引擎2237包括用于视频和图像后处理的视频质量引擎(VQE)2230以及用于提供硬件加速的媒体数据编码和解码的多格式编码/解码(MFX)2233引擎。在一些实施例中，几何流水线2236和媒体引擎2237各自生成执行线程，所述执行线程用于由至少一个图形核2280A提供的线程执行资源。
在一些实施例中，图形处理器2200包括可扩展线程执行资源表征模块核2280A至2280N(有时被称为核分片)，各个可扩展线程执行资源表征模块核具有多个子核2250A至2250N、2260A至2260N(有时被称为核子分片)。在一些实施例中，图形处理器2200可以具有任意数量的图形核 2280A至2280N。在一些实施例中，图形处理器2200包括图形核2280A，所述图形核至少具有第一子核2250A和第二子核2260A。在其他实施例中，图形处理器是具有单个子核(例如，2250A)的低功率处理器。在一些实施例中，图形处理器2200包括多个图形核2280A至2280N，所述图形核各自包括一组第一子核2250A至2250N和一组第二子核2260A至2260N。所述一组第一子核2250A至2250N中的每个子核至少包括第一组执行单元 2252A至2252N和媒体/纹理采样器2254A至2254N。所述一组第二子核 2260A至2260N中的每个子核至少包括第二组执行单元2262A至2262N和采样器2264A至2264N。在一些实施例中，每个子核2250A至2250N、2260A 至2260N共享一组共享资源2270A至2270N。在一些实施例中，所述共享资源包括共享高速缓存存储器和像素操作逻辑。其他共享资源也可以包括在图形处理器的各实施例中。
执行逻辑
图23展示了线程执行逻辑2300，所述线程执行逻辑包括在GPE的一些实施例中采用的处理元件阵列。图23的具有与本文中任何其他附图的元件相同的参考号(或名称)的元件可采用与在本文中其他地方描述的方式类似的任何方式操作或起作用，但不限于此。
在一些实施例中，线程执行逻辑2300包括像素着色器2302、线程分派器 2304、指令高速缓存2306、包括多个执行单元2308A至2308N的可伸缩执行单元阵列、采样器2310、数据高速缓存2312、以及数据端口2314。在一个实施例中，所包括的部件经由互连结构而互连，所述互连结构链接到这些部件中每一个。在一些实施例中，线程执行逻辑2300包括通过指令高速缓存2306、数据端口2314、采样器2310、以及执行单元阵列2308A至2308N中的一个或多个到存储器(如系统存储器或高速缓存存储器)的一个或多个连接。在一些实施例中，每个执行单元(例如，2308A)是能够执行多个同步线程并且为每个线程并行处理多个数据元素的单独向量处理器。在一些实施例中，执行单元阵列2308A至2308N包括任何数量的单独执行单元。
在一些实施例中，执行单元阵列2308A至2308N主要用于执行“着色器”程序。在一些实施例中，阵列中的执行单元2308A至2308N执行包括对许多标准3D图形着色器指令的本地支持的指令集，使得以最低限度的转换执行来自图形库(例如，Direct 3D和OpenGL)的着色器程序。执行单元支持顶点和几何处理(例如，顶点程序、几何程序、顶点着色器)、像素处理(例如，像素着色器、片段着色器)以及通用处理(例如，计算和媒体着色器)。
执行单元阵列中的每个执行单元2308A至2308N对数据元素阵列上进行操作。数据元素的数量是“执行尺寸”、或用于指令的通道数量。执行通道是执行数据元素访问、掩蔽、和指令内的流控制的逻辑单元。通道的数量可以与用于特定图形处理器的物理算术逻辑单元(ALU)或浮点单元(FPU)的数量无关。在一些实施例中，执行单元2308A至2308N支持整数和浮点数据类型。
执行单元指令集包括单指令多数据(SIMD)指令或单指令多线程(SIMT) 指令。各个数据元素可以作为打包数据类型存储在寄存器中，并且执行单元将基于元素的数据尺寸处理各个元素。例如，当对256位宽的向量进行操作时，向量的256位被存储在寄存器中，并且执行单元对作为四个单独的64位打包数据元素(四字(QW)尺寸数据元素)、八个单独的32位打包数据元素(双字(DW)尺寸数据元素)、十六个单独的16位打包数据元素(字(W)尺寸数据元素)、或三十二个单独的8位数据元素(字节(B)尺寸的数据元素) 的向量进行操作。然而，不同的向量宽度和寄存器尺寸是可能的。
一个或多个内部指令高速缓存(例如，2306)包括在线程执行逻辑2300 中以高速缓存执行单元的线程指令。在一些实施例中，一个或多个数据高速缓存(例如，2312)被包括以在线程执行期间高速缓存线程数据。在一些实施例中，采样器2310被包括以提供对3D操作的纹理采样以及对媒体操作的媒体采样。在一些实施例中，采样器2310包括专门的纹理或媒体采样功能，以便在向执行单元提供采样数据之前在采样过程期间处理纹理或媒体数据。
在执行期间，图形和媒体流水线经由线程生成和分派逻辑向线程执行逻辑 2300发送线程发起请求。在一些实施例中，线程执行逻辑2300包括本地线程分派器2304，所述本地线程分派器仲裁来自图形和媒体流水线的线程发起请求，并且在一个或多个执行单元2308A至2308N上实例化所请求的线程。例如，几何流水线(例如，图22的2236)向线程执行逻辑2300(图23)分派顶点处理、曲面细分或几何处理线程。在一些实施例中，线程分派器2304还可处理来自执行着色器程序的运行时间线程生成请求。
一旦一组几何对象已经被处理并被栅格化成像素数据，则像素着色器 2302被调用以便进一步计算输出信息并且使得结果被写入到输出表面(例如，颜色缓冲器、深度缓冲器、模板缓冲器等)。在一些实施例中，像素着色器2302 计算各顶点属性的将跨栅格化对象被内插的值。在一些实施例中，像素着色器 2302然后执行应用编程接口(API)供应的像素着色器程序。为了执行所述像素着色器程序，像素着色器2302经由线程分派器2304向执行单元(例如，2308A) 分派线程给。在一些实施例中，像素着色器2302使用采样器2310中的纹理采样逻辑来访问存储在存储器中的纹理图中的纹理数据。对纹理数据和输入几何进行的算术运算计算每个几何片段的像素颜色数据，或丢弃一个或多个像素而不进行进一步处理。
在一些实施例中，数据端口2314提供存储器访问机制以供线程执行逻辑 2300将经处理的数据输出至存储器以便在图形处理器输出流水线上进行处理。在一些实施例中，数据端口2314包括或耦合至一个或多个高速缓存存储器(例如，数据高速缓存2312)以经由数据端口高速缓存数据以供存储器访问。
图24是展示了根据一些实施例的图形处理器指令格式2400的框图。在一个或多个实施例中，图形处理器执行单元支持具有多种格式的指令的指令集。实线框展示了通常包括在执行单元指令中的部件，而虚线包括可选的部件或仅包括在指令子集中的部件。在一些实施例中，所描述和展示的指令格式2400是宏指令，因为它们是供应至执行单元的指令，这与从指令解码产生的微操作相反(一旦所述指令被处理)。
在一些实施例中，图形处理器执行单元原生地支持采用128位指令格式2410的指令。64位紧凑指令格式2430可用于基于所选指令、多个指令选项和操作数数量的一些指令。原生128位指令格式2410提供对所有指令选项的访问，而一些选项和操作限制在64位指令格式2430中。64位指令格式2430中可用的原生指令根据实施例而不同。在一些实施例中，使用索引字段2413中的一组索引值将指令部分地压缩。执行单元硬件基于索引值来参考一组压缩表，并使用压缩表输出来重构采用128位指令格式2410的原生指令。
针对每种格式，指令操作码2412限定执行单元要执行的操作。执行单元跨每个操作数的多个数据元素来并行地执行每条指令。例如，响应于添加指令，执行单元跨每个颜色通道执行同步添加操作，所述颜色通道表示纹理元素或图片元素。默认地，执行单元跨操作数的所有数据通道执行每条指令。在一些实施例中，指令控制字段2414使能控制某些执行选项，诸如通道选择(例如，预测)以及数据通道排序(例如，混合)。针对128 位指令2410，执行尺寸字段2416限制了将并行执行的数据通道的数量。在一些实施例中，执行尺寸字段2416不可用于64位紧凑指令格式2430。
一些执行单元指令具有多达三个操作数，包括两个源操作数(src0 2420、 src12422)和一个目的地2418。在一些实施例中，执行单元支持双目的地指令，其中这些目的地之一是隐式的。数据操作指令可以具有第三源操作数(例如，SRC2 2424)，其中，指令操作码2412确定源操作数的数量。指令的最后的源操作数可以是利用所述指令传递的即时(例如，硬编码) 值。
在一些实施例中，128位指令格式2410包括访问/地址模式信息2426，所述访问/地址模式信息例如限定了是使用直接寄存器寻址模式还是间接寄存器寻址模式。当使用直接寄存器寻址模式时，直接由指令2410中的位来提供一个或多个操作数的寄存器地址。
在一些实施例中，128位指令格式2410包括访问/地址模式字段2426，所述访问/地址模式字段指定指令的地址模式和/或访问模式。在一个实施例中，访问模式用于限定针对指令的数据访问对齐。一些实施例支持访问模式，包括16字节对齐访问模式和1字节对齐访问模式，其中，访问模式的字节对齐确定了指令操作数的访问对齐。例如，当在第一模式中时，指令 2410可以使用字节对齐寻址以用于源操作数和目的地操作数，并且当在第二模式中时，指令2410可以使用16字节对齐寻址以用于所有的源操作数和目的地操作数。
在一个实施例中，访问/地址模式字段2426的地址模式部分确定指令是使用直接寻址还是间接寻址。当使用直接寄存器寻址模式时，指令2410 中的位直接提供一个或多个操作数的寄存器地址。当使用间接寄存器寻址模式时，可以基于指令中的地址寄存器值和地址立即数字段来计算一个或多个操作数的寄存器地址。
在一些实施例中，基于操作码2412位字段对指令进行分组从而简化操作码解码2440。针对8位的操作码，第4、5、和6位允许执行单元确定操作码的类型。所示出的精确操作码分组仅是示例性的。在一些实施例中，移动和逻辑操作码组2442包括数据移动和逻辑指令(例如，移动(mov)、比较(cmp))。在一些实施例中，移动和逻辑组2442共享五个最高有效位(MSB)，其中移动(mov)指令采用0000xxxxb的形式，而逻辑指令采用0001xxxxb的形式。流控制指令组2444(例如，调用(call)、跳(jmp)) 包括采用0010xxxxb形式(例如，0x20)的指令。混杂的指令组2446包括指令的混合，包括采用0011xxxxb形式(例如，0x30)的同步指令(例如，等待(wait)、发送(send))。并行数学指令组2448包括采用0100xxxxb 形式(例如，0x40)的按分量的算术指令(例如，加(add)、乘(mul))。并行数学组2448跨数据通道并行地执行算术运算。向量数学组2450包括采用0101xxxxb形式(例如，0x50)的算术指令(例如，dp4)。向量数学组对向量操作数执行算术运算，诸如点积运算。
图形流水线
图25是图形处理器2500的另一个实施例的框图。图25的具有与此处任何其他附图中的元件相同的参考号(或名称)的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。
在一些实施例中，图形处理器2500包括图形流水线2520、媒体流水线2530、显示引擎2540、线程执行逻辑2550、以及渲染输出流水线2570。在一些实施例中，图形处理器2500是包括一个或多个通用处理核的多核处理系统内的图形处理器。图形处理器受到至一个或多个控制寄存器(未示出)的寄存器写入的控制或者经由环形互连2502经由发布至图形处理器 2500的命令被控制。在一些实施例中，环形互连2502将图形处理器2500 耦合至其他处理部件，比如其他图形处理器或通用处理器。来自环形互连 2502的命令通过命令流转化器2503被解译，所述命令流转化器将指令供应至图形流水线2520或媒体流水线2530的单独部件。
在一些实施例中，命令流转化器2503引导顶点获取器2505的操作，所述顶点获取器从存储器读取顶点数据并执行由命令流转化器2503所提供的顶点处理命令。在一些实施例中，顶点获取器2505将顶点数据提供给顶点着色器2507，所述顶点着色器对每个顶点执行坐标空间变换和照明操作。在一些实施例中，顶点获取器2505和顶点着色器2507通过经由线程分派器2531向执行单元2552A至2552B分派执行线程来执行顶点处理指令。
在一些实施例中，执行单元2552A至2552B是具有用于执行图形和媒体操作的指令集的向量处理器阵列。在一些实施例中，执行单元2552A至 2552B具有附接的L1高速缓存2551，所述高速缓存专用于每个阵列或在阵列之间共享。高速缓存可以被配置为数据高速缓存、指令高速缓存、或单个高速缓存，所述单个高速缓存被分区为包含不同分区中的数据和指令。
在一些实施例中，图形流水线2520包括用于执行3D对象的硬件加速曲面细分的曲面细分部件。在一些实施例中，可编程的外壳着色器2511配置曲面细分操作。可编程域着色器2517提供对曲面细分输出的后端评估。曲面细分器2513在外壳着色器2511的方向上进行操作并且包含专用逻辑，所述专用逻辑用于基于粗糙几何模型来生成详细的几何对象集合，所述粗糙几何模型作为输入被提供至图形流水线2520。在一些实施例中，如果未使用曲面细分，则可以对曲面细分部件2511、2513、2517进行旁路。
在一些实施例中，完整的几何对象可以由几何着色器2519经由被分派至所述执行单元2552A至2552B的一个或多个线程来处理、或者可以直接行进至剪辑器2529。在一些实施例中，几何着色器在整个几何对象(而非顶点或者如图形流水线的先前级中的顶点补片)上进行操作。如果禁用曲面细分，则几何着色器2519从顶点着色器2507接收输入。在一些实施例中，几何着色器2519可由几何着色器程序编程以便在曲面细分单元被禁用时执行几何曲面细分。
在光栅化之前，剪辑器2529处理顶点数据。剪辑器2529可以是固定功能的剪辑器或者具有剪辑和几何着色器功能的可编程剪辑器。在一些实施例中，渲染输出流水线2570中的光栅和深度测试部件2573分派像素着色器以将几何对象转换成其每像素表示。在一些实施例中，像素着色器逻辑包括在线程执行逻辑2550中。在一些实施例中，应用可对光栅化进行旁路并且经由流出单元2523访问未光栅化的顶点数据。
图形处理器2500具有互连总线、互连结构、或某个其他的互连机制，所述互连机制允许数据和消息在所述图形处理器的主要部件之中传递。在一些实施例中，执行单元2552A至2552B和(多个)相关联的高速缓存2551、纹理和媒体采样器2554、以及纹理/采样器高速缓存2558经由数据端口2556 进行互连，以便执行存储器访问并且与处理器的渲染输出流水线部件进行通信。在一些实施例中，采样器2554、高速缓存2551、2558以及执行单元2552A至2552B各自具有单独的存储器访问路径。
在一些实施例中，渲染输出流水线2570包含光栅和深度测试部件2573，所述光栅和深度测试部件将基于顶点的对象转换为相关联的基于像素的表示。在一些实施例中，渲染输出流水线2570包括用于执行固定功能三角形和线光栅化的窗口器/掩蔽器单元。相关联的渲染高速缓存2578和深度高速缓存2579在一些实施例中也是可用的。像素操作部件2577对数据进行基于像素的操作，然而在一些实例中，与2D操作(例如，利用混合的位块图像传递)相关联的像素操作由2D引擎2541执行、或者在显示时间由显示控制器2543使用重叠显示平面来代替。在一些实施例中，共享的L3高速缓存2575可用于所有的图形部件，从而允许在无需使用主系统存储器的情况下共享数据。
在一些实施例中，图形处理器媒体流水线2530包括媒体引擎2537和视频前端2534。在一些实施例中，视频前端2534从命令流转化器2503接收流水线命令。在一些实施例中，媒体流水线2530包括单独的命令流转化器。在一些实施例中，视频前端2534在将所述命令发送至媒体引擎2537 之前处理媒体命令。在一些实施例中，媒体引擎2537包括用于生成线程以用于经由线程分派器2531分派至线程执行逻辑2550的线程生成功能。
在一些实施例中，图形处理器2500包括显示引擎2540。在一些实施例中，显示引擎2540在处理器2500外部并且经由环形互连2502、或某个其他互连总线或机构与图形处理器耦合。在一些实施例中，显示引擎2540 包括2D引擎2541和显示控制器2543。在一些实施例中，显示引擎2540 包含能够独立于3D流水线而操作的专用逻辑。在一些实施例中，显示控制器2543与显示设备(未示出)耦合，所述显示设备可以是系统集成显示设备(如在膝上型计算机中)、或者经由显示设备连接器附接的外部显示设备。
在一些实施例中，图形流水线2520和媒体流水线2530可被配置成用于基于多个图形和媒体编程接口执行操作并且并非专用于任何一种应用编程接口(API)。在一些实施例中，图形处理器的驱动器软件将专用于特定图形或媒体库的API调度转换成可由图形处理器处理的命令。在一些实施例中，为来自Khronos Group的开放图形库(OpenGL)和开放计算语言 (OpenCL)、微软公司的Direct3D库提供了支持，或者可以为OpenGL和 D3D提供支持。还可以为开源计算机视觉库(OpenCV)提供支持。如果可做出从未来API的流水线到图形处理器的流水线的映射，则具有兼容3D 流水线的未来API也将受到支持。
图形流水线编程
图26A是展示了根据一些实施例的图形处理器命令格式2600的框图。图26B是展示了根据实施例的图形处理器命令序列2610的框图。图26A 中的实线框展示了通常包括在图形命令中的部件，而虚线包括是可选的或者仅包括在所述图形命令的子集中的部件。图26A的示例性图形处理器命令格式2600包括用于标识命令的目标客户端2602、命令操作代码(操作码) 2604、以及用于命令的相关数据2606。一些命令中还包括子操作码2605 和命令尺寸2608。
在一些实施例中，客户端2602限定了处理命令数据的图形设备的客户端单元。在一些实施例中，图形处理器命令解析器检查每个命令的客户端字段以便调整对命令的进一步处理并将命令数据路由至合适的客户端单元。在一些实施例中，图形处理器客户端单元包括存储器接口单元、渲染单元、 2D单元、3D单元、和媒体单元。每个客户端单元具有对命令进行处理的相应处理流水线。一旦命令被客户端单元接收到，客户端单元就读取操作码2604以及子操作码2605(如果存在的话)从而确定要执行的操作。客户端单元使用数据字段2606内的信息来执行命令。针对一些命令，期望显式地的命令尺寸2608来限定命令的尺寸。在一些实施例中，命令解析器基于命令操作码自动地确定命令中的至少一些命令的尺寸。在一些实施例中，经由双倍字长的倍数对命令进行对齐。
图26B中的流程图示出了示例性图形处理器命令序列2610。在一些实施例中，以图形处理器的实施例为特征的数据处理系统的软件或固件使用所示出的命令序列的版本来启动、执行并终止图形操作集合。仅出于示例性目的示出并描述了样本命令序列，如实施例并不限于这些特定命令或者此命令序列。而且，所述命令可以作为一批命令以命令序列被发布，从而使得图形处理器将以至少部分同时的方式处理命令序列。
在一些实施例中，图形处理器命令序列2610可以以流水线转储清除命令2612开始以便使得任一活跃图形流水线完成针对所述流水线的当前未决命令。在一些实施例中，3D流水线2622和媒体流水线2624不同时进行操作。执行流水线转储清除以使得活动图形流水线完成任何未决命令。响应于流水线转储清除，用于图形处理器的命令解析器将停止命令处理直到活跃绘画引擎完成未决操作并且使得相关的读高速缓存失效。可选地，渲染高速缓存中被标记为‘脏’的任何数据可以被转储清除到存储器中。在一些实施例中，流水线转储清除命令2612可以用于流水线同步或者用在将图形处理器置于低功率状态之前。
在一些实施例中，当命令序列需要图形处理器在流水线之间显式地地切换时，使用流水线选择命令2613。在一些实施例中，在发布流水线命令之前在执行情境中仅需要一次流水线选择命令2613，除非所述情境要发布针对两条流水线的命令。在一些实施例中，在经由流水线选择命令2613的流水线切换之前正好需要流水线转储清除命令2612。
在一些实施例中，流水线控制命令2614配置用于操作的图形流水线并且用于对3D流水线2622和媒体流水线2624进行编程。在一些实施例中，流水线控制命令2614配置活跃流水线的流水线状态。在一个实施例中，流水线控制命令2614用于流水线同步并且用于在处理一批命令之前清除来自活跃流水线内的一个或多个高速缓存存储器中的数据。
在一些实施例中，用于返回缓冲器状态2616的命令用于配置返回缓冲器的集合以供相应的流水线写入数据。一些流水线操作需要分配、选择、或配置一个或多个返回缓冲器，在处理过程中所述操作将中间数据写入所述一个或多个返回缓冲器中。在一些实施例中，图形处理器还使用一个或多个返回缓冲器以便存储输出数据并且执行跨线程通信。在一些实施例中，配置返回缓冲器状态2616包括选择返回缓冲器的尺寸和数量以用于流水线操作集合。
命令序列中的剩余命令基于用于操作的活跃流水线而不同。基于流水线判定2620，所述命令序列被定制用于以3D流水线状态2630开始的3D 流水线2622、或者在媒体流水线状态2640处开始的媒体流水线2624。
用于3D流水线状态2630的命令包括用于顶点缓冲器状态、顶点元素状态、常量颜色状态、深度缓冲器状态、以及有待在处理3D图元命令之前配置的其他状态变量的3D状态设置命令。这些命令的值至少部分地基于使用中的特定3D API来确定。在一些实施例中，3D流水线状态2630命令还能够选择性地禁用或旁路掉特定流水线元件(如果将不使用那些元件的话)。
在一些实施例中，3D图元2632命令用于提交待由3D流水线处理的 3D图元。经由3D图元2632命令传递给图形处理器的命令和相关联参数将被转发到所述图形流水线中的顶点获取功能。顶点获取功能使用3D图元 2632命令数据来生成多个顶点数据结构。所述顶点数据结构被存储在一个或多个返回缓冲器中。在一些实施例中，3D图元2632命令用于经由顶点着色器对3D图元执行顶点操作。为了处理顶点着色器，3D流水线2622将着色器执行线程分派至图形处理器执行单元。
在一些实施例中，经由执行2634命令或事件触发3D流水线2622。在一些实施例中，寄存器写入触发命令执行。在一些实施例中，经由命令序列中的‘前进’(‘go’)或‘拣选’(‘kick’)命令来触发执行。在一个实施例中，使用流水线同步命令来触发命令执行以便通过图形流水线转储清除命令序列。3D流水线将针对3D图元来执行几何处理。一旦完成操作，则对所产生的几何对象进行光栅化，并且像素引擎对所产生的像素进行着色。对于这些操作，还可以包括用于控制像素着色和像素后端操作的附加命令。
在一些实施例中，当执行媒体操作时，图形处理器命令序列2610跟随在媒体流水线2624路径之后。一般地，针对媒体流水线2624进行编程的具体用途和方式取决于待执行的媒体或计算操作。在媒体解码过程中，特定的媒体解码操作可以被卸载到所述媒体流水线。在一些实施例中，还可对媒体流水线进行旁路，并且可使用由一个或多个通用处理核提供的资源来整体地或部分地执行媒体解码。在一个实施例中，媒体流水线还包括用于通用图形处理器单元(GPGPU)操作的元件，其中，所述图形处理器用于使用计算着色器程序来执行SIMD向量运算，所述计算着色器程序与渲染图形图元不是显式地相关的。
在一些实施例中，以与3D流水线2622相似的方式对媒体流水线2624 进行配置。将用于配置媒体流水线状态2640的一组命令分派或放置到命令队列中，在媒体对象命令2642之前。在一些实施例中，用于媒体流水线状态2640的命令包括用于配置媒体流水线元件的数据，所述媒体流水线元件将用于处理媒体对象。这包括用于在媒体流水线内配置视频解码和视频编码逻辑的数据，诸如编码或解码格式。在一些实施例中，用于媒体流水线状态2640的命令还支持将一个或多个指针用于包含一批状态设置的“间接”状态元件。
在一些实施例中，媒体对象命令2642将指针供应至媒体对象以用于由媒体流水线进行处理。媒体对象包括存储器缓冲器，所述存储器缓冲器包含待处理的视频数据。在一些实施例中，在发布媒体对象命令2642之前，所有的媒体流水线状态必须是有效的。一旦流水线状态被配置并且媒体对象命令2642被排队，则经由执行2644命令或等效的执行事件(例如，寄存器写入)来触发媒体流水线2624。然后可以通过由3D流水线2622或媒体流水线2624提供的操作对来自媒体流水线2624的输出进行后处理。在一些实施例中，以与媒体操作类似的方式来配置和执行GPGPU操作。
图形软件架构
图27展示了根据一些实施例的数据处理系统2700的示例性图形软件架构。在一些实施例中，软件架构包括3D图形应用2710、操作系统2720、以及至少一个处理器2730。在一些实施例中，处理器2730包括图形处理器 2732以及一个或多个通用处理器核2734。图形应用2710和操作系统2720 各自在数据处理系统的系统存储器2750中执行。
在一些实施例中，3D图形应用2710包含一个或多个着色器程序，所述一个或多个着色器程序包括着色器指令2712。着色器语言指令可以采用高级着色器语言，诸如高级着色器语言(HLSL)或OpenGL着色器语言 (GLSL)。所述应用还包括可执行指令2714，所述可执行指令采用适合用于由通用处理器核2734执行的机器语言。所述应用还包括由顶点数据限定的图形对象2716。
在一些实施例中，操作系统2720是来自微软公司的 操作系统、专用UNIX式操作系统、或使用Linux内核变体的开源UNIX式操作系统。操作系统2720可以支持图形API 2722，诸如Direct3D API或OpenGL API。当Direct3D API正在使用时，操作系统2720使用前端着色器编译器2724以将HLSL中的任何着色器指令2712编译成较低级的着色器语言。所述编译可以是即时(JIT)编译，或者所述应用可执行着色器预编译。在一些实施例中，在对3D图形应用2710进行编译的过程中，将高级着色器编译成低级着色器。
在一些实施例中，用户模式图形驱动器2726包含后端着色器编译器 2727，所述后端着色器编译器用于将着色器指令2712转换成硬件专用的表示。当在使用OpenGL API时，将采用GLSL高级语言的着色器指令2712 传递至用户模式图形驱动器2726以用于编译。在一些实施例中，用户模式图形驱动器2726使用操作系统内核模式功能2728来与内核模式图形驱动器2729进行通信。在一些实施例中，内核模式图形驱动器2729与图形处理器2732进行通信以便分派命令和指令。
IP核实现
至少一个实施例的一个或多个方面可以由存储在机器可读介质上的代表性代码实现，所述机器可读介质表示和/或限定集成电路诸如处理器内的逻辑。例如，机器可读介质可以包括表示处理器内的各个逻辑的指令。当由机器读取时，所述指令可以使机器制造用于执行本文所述的技术的逻辑。这类表示(称为“IP核”)是集成电路的逻辑的可重复使用单元，所述可重复使用单元可以作为对集成电路的结构进行描述的硬件模型而存储在有形、机器可读介质上。可以将硬件模型供应至在制造集成电路的制造机器上加载硬件模型的各消费者或制造设施。可以制造集成电路，从而使得电路执行与本文所述的实施例中的任一实施例相关联地描述的操作。
图28是展示了根据实施例的可以用于制造集成电路以执行操作的IP 核开发系统2800的框图。IP核开发系统2800可以用于生成可并入到更大的设计中或用于构建整个集成电路(例如，SOC集成电路)的模块化、可重复使用设计。设计设施2830可采用高级编程语言(例如，C/C++)生成对IP核设计的软件仿真2810。软件仿真2810可用于使用仿真模型2812来设计、测试并验证IP核的行为。仿真模型2812可以包括功能、行为和/或时序仿真。然后可由仿真模型2812来创建或合成寄存器传输级(RTL)设计2815。RTL设计2815是对硬件寄存器之间的数字信号的流动进行建模的集成电路(包括使用建模的数字信号执行的相关联逻辑)的行为的抽象。除了RTL设计2815之外，还可以创建、设计或合成逻辑电平或晶体管电平处的较低层次设计。由此，初始设计和仿真的具体细节可以发生变化。
可以由设计设施将RTL设计2815或等效方案进一步合成为硬件模型 2820，所述硬件模型可以采用硬件描述语言(HDL)或物理设计数据的某种其他表示。可以进一步仿真或测试HDL以验证IP核设计。可使用非易失性存储器2840(例如，硬盘、闪存、或任何非易失性存储介质)来存储 IP核设计以用于递送至第3方制造设施2865。可替代地，可以通过有线连接2850或无线连接2860来传输(例如，经由互联网)IP核设计。制造设施2865然后可以制造至少部分地基于IP核设计的集成电路。所制造的集成电路可被配置用于执行根据本文所述的至少一个实施例的操作。
示例性芯片上系统集成电路
图29至图31展示了根据本文所述的各种实施例的可以使用一个或多个IP核来制造的示例性集成电路和相关图形处理器。除了所展示的之外，还可以包括其他逻辑和电路，包括附加的图形处理器/核、外围接口控制器或通用处理器核。
图29是展示了根据实施例的可以使用一个或多个IP核来制造的示例性芯片上系统集成电路2900的框图。示例性集成电路2900包括一个或多个应用处理器2905(例如，CPU)、至少一个图形处理器2910，并且另外还可以包括图像处理器2915和/或视频处理器2920，其中的任一项都可以是来自相同或多个不同设计设施的模块化IP核。集成电路2900包括外围或总线逻辑，包括USB控制器2925、UART控制器2930、SPI/SDIO控制器2935和I2S/I2C控制器2940。另外，集成电路还可以包括显示设备2945，所述显示设备耦合至高清晰度多媒体接口(HDMI)控制器2950和移动行业处理器接口(MIPI)显示界面2955中的一项或多项。可以由闪存子系统 2960(包括闪存和闪存控制器)来提供存储。可以经由存储器控制器2965 来提供存储器接口以访问SDRAM或SRAM存储器设备。另外，一些集成电路还包括嵌入式安全引擎2970。
图30是展示了根据实施例的可以使用一个或多个IP核来制造的芯片上系统集成电路的示例性图形处理器3010的框图。图形处理器3010可以是图29的图形处理器2910的变体。图形处理器3010包括顶点处理器3005 和一个或多个片段处理器3015A至3015N(例如，3015A，3015B，3015C， 3015D，一直到3015N-1和3015N)。图形处理器3010可以经由单独的逻辑执行不同的着色器程序，使得顶点处理器3005被优化以执行顶点着色器程序的操作，而一个或多个片段处理器3015A至3015N执行片段(例如，像素)着色操作以用于片段或像素着色器程序。顶点处理器3005执行3D 图形流水线的顶点处理阶段并生成图元和顶点数据。(多个)片段处理器 3015A至3015N使用由顶点处理器3005生成的图元和顶点数据来产生显示在显示设备上的帧缓冲器。在一个实施例中，(多个)片段处理器3015A 至3015N被优化以执行OpenGL API中提供的片段着色器程序，这些片段着色器程序可以用于执行与Direct3D API中提供的像素着色器程序相似的操作。
另外，图形处理器3010还包括一个或多个存储器管理单元(MMU) 3020A至3020B、一个或多个高速缓存3025A至3025B和(多个)电路互连3030A至3030B。一个或多个MMU3020A至3020B为图形处理器3010 包括为顶点处理器3005和/或一个或多个片段处理器3015A至3015N提供虚拟到物理地址映射，除了存储在一个或多个高速缓存3025A至3025B中的顶点或图像/纹理数据之外，所述虚拟到物理地址映射还可以引用存储在存储器中的顶点或图像/纹理数据。在一个实施例中，一个或多个MMU 3020A至3020B可以与系统内的其他MMU包括与图29的一个或多个应用处理器2905、图像处理器2915和/或视频处理器2920相关联的一个或多个 MMU同步，使得每个处理器2905至2920可以参与共享或统一的虚拟存储器系统。根据实施例，一个或多个电路互连3030A至3030B使得图形处理器3010能够经由SoC的内部总线或经由直接连接来与SoC内的其他IP核交互。
图31是展示了根据实施例的可以使用一个或多个IP核来制造的芯片上系统集成电路的附加示例性图形处理器3110的框图。图形处理器3110 可以是图29的图形处理器2910的变体。图形处理器3110包括图30的集成电路3000的一个或多个MMU 3020A至3020B、高速缓存3025A至3025B 和电路互连3030A至3030B。
图形处理器3110包括一个或多个着色器核3115A至3115N(例如， 3115A、3115B、3115C、3115D、3115E、3115F、一直到3115N-1和3115N)，所述一个或多个着色器核提供统一的着色器核架构，其中单个核或类型或核可以执行所有类型的可编程着色器代码包括着色器程序代码以实现顶点着色器、片段着色器和/或计算着色器。存在的着色器核的确切数量可以在实施例和实现中变化。另外，图形处理器3110还包括核间任务管理器3105，所述核间任务管理器充当用于将执行线程分派给一个或多个着色器核 3115A至3115N的线程分派器。图形处理器3110另外包括用于加快分块操作以进行基于图块的渲染的分块单元3118，其中场景的渲染操作在图像空间中被细分。基于图块的渲染可以用于利用场景内的本地空间一致性或优化内部高速缓存的使用。
对“一个实施例”、“实施例”、“示例实施例”、“各种实施例”等的引用指示：如此描述的(多个)实施例可以包括特定特征、结构或特性，但并非每一个实施例必定包括这些特定的特征、结构或特性。进一步地，一些实施例可具有针对其他实施例而描述的特征中的一些特征、全部特征或不具有任何所述特征。
在以上说明书中，已经参照其特定示例性实施例描述了实施例。然而，在不偏离所附权利要求中阐述的实施例的更广精神和范围的情况下，将显然的是可对其进行各种修改和改变。因此，说明书和附图要以说明性而非限制性的含义来看待。
在以下说明书和权利要求书中，可以使用术语“耦合”及其衍生词。“耦合”用于指示两个或更多个元件彼此协作或交互，但是它们之间可以具有或不具有中间物理或电学部件。
如权利要求书中所使用的，除非另有说明，否则使用序数形容词“第一”、“第二”、“第三”等来描述公共元件仅指示类似元件的不同实例被提及，并不旨在暗示如此描述的元件必须采用给定顺序，无论是时间、空间、等级或以任何其他方式。
以下条款和/或示例涉及进一步实施例或示例。可在一个或多个实施例中的任何地方使用示例中的细节。可以以各种方式将不同的实施例或示例的各种特征与所包括的一些特征以及被排除的其他特征组合以适应各种不同的应用。示例可以包括主题，如方法；用于执行所述方法的动作的装置；至少一种包括指令的机器可读介质，所述指令当由机器执行时使所述机器执行所述方法的动作；或用于促进根据本文中所描述的实施例和示例的混合通信的装置或系统。
一些实施例涉及示例1，本示例包括一种用于促进在自主机器处的机器学习中对神经网络拓扑的学习和应用的设备，所述设备包括：检测/观察逻辑，所述检测/观察逻辑如由处理器促进或至少部分地结合到所述处理器中，用于监测和检测与在具有所述处理器的所述设备处进行的机器学习操作相关的神经网络；生成模型逻辑，所述生成模型逻辑如由所述处理器促进或至少部分地结合到所述处理器中，用于基于所述神经网络中的一个或多个的一个或多个拓扑而生成递归生成模型；以及判别模型逻辑，所述判别模型逻辑如由所述处理器促进或至少部分地结合到所述处理器中，用于将所述生成模型转换成判别模型。
示例2包括如示例1所述的主题，其中，所述生成模型是无监督的并且基于无标签数据，并且其中，所述判别模式是有监督的并且基于标签数据，其中，所述判别模型是从所述生成模型中学习到的。
示例3包括如示例1至2所述的主题，其中，所述判别模型逻辑进一步用于将所述生成模型逆转成多个逆模型，其中，在所述多个逆模型中的每一个中添加了双向连接以连接具有公共父节点的潜变量，从而将所述多个逆模型合并成单个逆模型。
示例4包括如示例1至3所述的主题，其中，所述判别模型逻辑进一步用于通过移除所述双向连接并且向潜在叶添加充当子节点的类节点来将所述逆模型转换成所述判别模型。
示例5包括如示例1至4所述的主题，进一步包括：中途放弃逻辑，所述中途放弃逻辑如由所述处理器促进或至少部分地结合到所述处理器中，用于对来自所述神经网络中的一个或多个的神经元执行方法中途放弃，其中，所述方法中途放弃是根据基于与所述神经元相关的历史统计数据的预测性来执行的；分解逻辑，所述分解逻辑如由所述处理器促进或至少部分地结合到所述处理器中，用于生成并行和顺序执行时间表以便采用所述神经网络中的所述一个或多个的子网络精度级别进行存储器共享；以及实时学习/更新逻辑，所述实时学习/更新逻辑如由所述处理器促进或至少部分地结合到所述处理器中，用于基于与所述神经网络的网络拓扑相关的当前可用数据和历史可用数据中的至少一项来对所述神经网络的所述拓扑执行实时学习和更新。
示例6包括如示例1至5所述的主题，进一步包括：结构学习逻辑，所述结构学习逻辑如由所述处理器促进或至少部分地结合到所述处理器中，用于促进端到端结构学习和子网络结构学习中的至少一种；以及训练和特征逻辑，所述训练和特征逻辑如由所述处理器促进或至少部分地结合到所述处理器中，用于促进特征套袋或通过训练大训练集来处理大规模数据。
示例7包括如示例1至6所述的主题，其中，所述处理器包括与应用处理器共同定位在公共半导体封装体上的图形处理器。
一些实施例涉及示例8，其包括一种用于促进在自主机器处的机器学习中进行的存储器处理和数据管理的方法，所述方法包括：监测和检测与在具有处理器的计算装置处的机器学习操作相关的神经网络的结构学习；基于所述神经网络中的一个或多个的一个或多个拓扑而生成递归生成模型；以及将所述生成模型转换成判别模型。
示例9包括如示例8所述的主题，其中，所述生成模型是无监督的并且基于无标签数据，并且其中，所述判别模式是有监督的并且基于标签数据，其中，所述判别模型是从所述生成模型中学习到的。
示例10包括如示例8至9所述的主题，进一步包括：将所述生成模型逆转成多个逆模型，其中，在所述多个逆模型中的每一个中添加了双向连接以连接具有公共父节点的潜变量，从而将所述多个逆模型合并成单个逆模型。
示例11包括如示例8至10所述的主题，进一步包括：通过移除所述双向连接并且向潜在叶添加充当子节点的类节点来将所述逆模型转换成所述判别模型。
示例12包括如示例8至11所述的主题，进一步包括：对来自所述神经网络中的一个或多个的神经元执行方法中途放弃，其中，所述方法中途放弃是根据基于与所述神经元相关的历史统计数据的预测性来执行的；生成并行和顺序执行时间表以便采用所述神经网络中的所述一个或多个的子网络精度级别进行存储器共享；以及基于与所述神经网络的网络拓扑相关的当前可用数据和历史可用数据中的至少一项来对所述神经网络的所述拓扑执行实时学习和更新。
示例13包括如示例8至12所述的主题，进一步包括：促进端到端结构学习和子网络结构学习中的至少一种；以及促进特征套袋或通过训练大训练集来处理大规模数据。
示例14包括如示例8至13所述的主题，其中，所述处理器包括与应用处理器共同定位在公共半导体封装体上的图形处理器。
一些实施例涉及示例15，本示例包括一种图形处理系统，包括具有耦合至处理器的存储器的计算装置，所述处理器用于：监测和检测与机器学习操作相关的神经网络的结构学习；基于所述神经网络中的一个或多个的一个或多个拓扑而生成递归生成模型；并且将所述生成模型转换成判别模型。
示例16包括如示例15所述的主题，其中，所述生成模型是无监督的并且基于无标签数据，并且其中，所述判别模式是有监督的并且基于标签数据，其中，所述判别模型是从所述生成模型中学习到的。
示例17包括如示例15至16所述的主题，其中，所述处理器进一步用于将所述生成模型逆转成多个逆模型，其中，在所述多个逆模型中的每一个中添加了双向连接以连接具有公共父节点的潜变量，从而将所述多个逆模型合并成单个逆模型。
示例18包括如示例15至17所述的主题，进一步包括：通过移除所述双向连接并且向潜在叶添加充当子节点的类节点来将所述逆模型转换成所述判别模型。
示例19包括如示例15至18所述的主题，进一步包括：对来自所述神经网络中的一个或多个的神经元执行方法中途放弃，其中，所述方法中途放弃是根据基于与所述神经元相关的历史统计数据的预测性来执行的；生成并行和顺序执行时间表以便采用所述神经网络中的所述一个或多个的子网络精度级别进行存储器共享；以及基于与所述神经网络的网络拓扑相关的当前可用数据和历史可用数据中的至少一项来对所述神经网络的所述拓扑执行实时学习和更新。
示例20包括如示例15至19所述的主题，进一步包括：促进端到端结构学习和子网络结构学习中的至少一种；以及促进特征套袋或通过训练大训练集来处理大规模数据。
示例21包括如示例15至20所述的主题，其中，所述处理器包括与应用处理器共同定位在公共半导体封装体上的图形处理器。
示例22包括至少一种非暂态或有形机器可读介质，所述至少一种非暂态或有形机器可读介质包括多条指令，所述指令当在计算装置上执行时用于实现或执行如权利要求或示例8至14中任一项所述的方法。
示例23包括至少一种机器可读介质，所述至少一种机器可读介质包括多条指令，所述指令当在计算装置上执行时用于实现或执行如权利要求或示例8 至14中任一项所述的方法。
示例24包括一种系统，所述系统包括用于实现或执行如权利要求或示例8至14中任一项所述的方法的机制。
示例25包括一种设备，所述设备包括用于实现或执行如权利要求或示例 8至14中任一项所述的方法的装置。
示例26包括一种计算装置，所述计算装置被安排成实现或执行如权利要求或示例8至14中任一项所述的方法。
示例27包括一种通信装置，所述通信装置被安排成实现或执行如权利要求或示例8至14中任一项所述的方法。
示例28包括至少一种机器可读介质，所述至少一种机器可读介质包括多条指令，所述指令当在计算装置上执行时用于实现或执行如任一前述权利要求所述的方法或实现如任一前述权利要求所述的设备。
示例29包括至少一种非暂态或有形机器可读介质，所述至少一种非暂态或有形机器可读介质包括多条指令，所述指令当在计算装置上执行时用于实现或执行如任一前述权利要求所述的方法或实现如任一前述权利要求所述的设备。
示例30包括一种系统，所述系统包括用于实现或执行如任一前述权利要求所述的方法或实现如任一前述权利要求所述的设备的机制。
示例31包括一种设备，所述设备包括用于执行如任一前述权利要求所述的方法的装置。
示例32包括一种计算装置，所述计算装置被安排成实现或执行如任一前述权利要求所述的方法或实现如任一前述权利要求所述的设备。
示例33包括一种通信装置，所述通信装置被安排成实现或执行如任一前述权利要求所述的方法或实现如任一前述权利要求所述的设备。
附图和前述描述给出了实施例的示例。本领域技术人员将理解，所描述的元件中的一个或多个元件可以被良好地组合成单个功能元件。可替代地，某些元件可以分成多个功能元件。来自一个实施例的元件可以被添加到另一实施例中。例如，本文中所描述的过程的顺序可以改变并且不限于本文中所描述的方式。而且，任何流程图的动作无需以所示出的顺序实现；也不一定必须执行所有所述动作。而且，可以与其他动作并行地执行不依赖于其他动作的那些动作。实施例的范围决不限于这些特定示例。无论是否在说明书中明确给出，如材料的结构、尺寸和用途上的差异等许多变化都是可能的。实施例的范围至少与以下权利要求书给出范围一样宽。

Claims (19)

1.一种用于促进在机器学习中对神经网络拓扑的学习和应用的设备，所述设备包括：
检测/观察逻辑，所述检测/观察逻辑如由处理器促进或至少部分地结合到所述处理器中，用于监测和检测与在具有所述处理器的所述设备处的机器学习操作相关的神经网络；
生成模型逻辑，所述生成模型逻辑如由所述处理器促进或至少部分地结合到所述处理器中，用于基于所述神经网络中的一个或多个的一个或多个拓扑而生成递归生成模型；以及
判别模型逻辑，所述判别模型逻辑如由所述处理器促进或至少部分地结合到所述处理器中，用于将所述生成模型转换成判别模型。
2.如权利要求1所述的设备，其中，所述生成模型是无监督的并且基于无标签数据，并且其中，所述判别模式是有监督的并且基于深度标签深度神经网络拓扑，其中，所述判别模型是从所述生成模型中学习到的。
3.如权利要求1所述的设备，其中，所述判别模型逻辑进一步用于将所述生成模型逆转成多个逆模型，其中，在所述多个逆模型中的每一个中添加了双向连接以连接具有公共父节点的潜变量，从而将所述多个逆模型合并成单个逆模型。
4.如权利要求3所述的设备，其中，所述判别模型逻辑进一步用于通过移除所述双向连接并且向潜在叶添加充当子节点的类节点来将所述逆模型转换成所述判别模型。
5.如权利要求1所述的设备，进一步包括：
中途放弃逻辑，所述中途放弃逻辑如由所述处理器促进或至少部分地结合到所述处理器中，用于对来自所述神经网络中的一个或多个的神经元执行方法中途放弃，其中，所述方法中途放弃是根据基于与所述神经元相关的历史统计数据的预测性来执行的；
分解逻辑，所述分解逻辑如由所述处理器促进或至少部分地结合到所述处理器中，用于生成并行和顺序执行时间表以便采用所述神经网络中的所述一个或多个的子网络精度级别进行存储器共享；以及
实时学习/更新逻辑，所述实时学习/更新逻辑如由所述处理器促进或至少部分地结合到所述处理器中，用于基于与所述神经网络的网络拓扑相关的当前可用数据和历史可用数据中的至少一项来对所述神经网络的所述拓扑执行实时学习和更新。
6.如权利要求1所述的设备，进一步包括：
结构学习逻辑，所述结构学习逻辑如由所述处理器促进或至少部分地结合到所述处理器中，用于促进端到端结构学习和子网络结构学习中的至少一种；以及
训练和特征逻辑，所述训练和特征逻辑如由所述处理器促进或至少部分地结合到所述处理器中，用于促进通过训练大训练集来处理大规模数据、以及执行特征套袋中的至少一种。
7.如权利要求1所述的设备，其中，所述处理器包括与应用处理器共同定位在公共半导体封装体上的图形处理器。
8.一种用于促进在机器学习中对神经网络拓扑的学习和应用的方法，所述方法包括：
监测和检测与在具有处理器的计算装置处的机器学习操作相关的神经网络；
基于所述神经网络中的一个或多个的一个或多个拓扑而生成递归生成模型；以及
将所述生成模型转换成判别模型。
9.如权利要求8所述的方法，其中，所述生成模型是无监督的并且基于无标签数据，并且其中，所述判别模式是有监督的并且基于深度标签深度神经网络拓扑，其中，所述判别模型是从所述生成模型中学习到的。
10.如权利要求8所述的方法，进一步包括：将所述生成模型逆转成多个逆模型，其中，在所述多个逆模型中的每一个中添加了双向连接以连接具有公共父节点的潜变量，从而将所述多个逆模型合并成单个逆模型。
11.如权利要求10所述的方法，进一步包括：通过移除所述双向连接并且向潜在叶添加充当子节点的类节点来将所述逆模型转换成所述判别模型。
12.如权利要求8所述的方法，进一步包括：
对来自所述神经网络中的一个或多个的神经元执行方法中途放弃，其中，所述方法中途放弃是根据基于与所述神经元相关的历史统计数据的预测性来执行的；
生成并行和顺序执行时间表以便采用所述神经网络中的所述一个或多个的子网络精度级别进行存储器共享；以及
基于与所述神经网络的网络拓扑相关的当前可用数据和历史可用数据中的至少一项来对所述神经网络的所述拓扑执行实时学习和更新。
13.如权利要求8所述的方法，进一步包括：
促进端到端结构学习和子网络结构学习中的至少一种；以及
促进通过训练大训练集来处理大规模数据、以及执行特征套袋中的至少一种。
14.如权利要求8所述的方法，其中，所述处理器包括与应用处理器共同定位在公共半导体封装体上的图形处理器。
15.至少一种机器可读介质，包括多条指令，所述指令当在计算装置上执行时用于实施或执行如权利要求8至14中任一项所述的方法。
16.一种系统，包括用于实施或执行如权利要求8至14中任一项所述的方法的机制。
17.一种设备，包括用于执行如权利要求8至14中任一项所述的方法的装置。
18.一种计算装置，被安排成实施或执行如权利要求8至14中的任一项所述的方法。
19.一种通信装置，被安排成实施或执行如权利要求8至14中的任一项所述的方法。
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