CN109411546A - SiC沟槽MOS器件及其制作方法 - Google Patents
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Abstract
本发明涉及一种SiC沟槽MOS器件，包括：从下到上依次层叠设置的漏极、SiC衬底层层、N型掺杂外延层、P型掺杂外延层、N型掺杂外延层；P型掺杂外延层，设置在N型掺杂外延层、P型掺杂外延层中间，且延伸至N型掺杂外延层，延伸深度不超过N型掺杂外延层厚度的一半；其中，P型掺杂外延层两侧延伸到部分N型掺杂外延层上；SiO2栅氧化层，设置在P型掺杂外延层上；栅极，设置在SiO2栅氧化层上；源极，设置在N型重掺杂外延层上两侧的部分区域；本发明实施例，降低了导电沟道中载流子碰撞或散射几率，改善了SiC MOSFET器件反型沟道载流子迁移率低的问题，提高了器件的导电性。
Description
技术领域
本发明涉及半导体器件领域，具体涉及一种SiC沟槽MOS器件及其制作方法。
背景技术
宽禁带半导体材料是继第一代硅、锗和第二代砷化镓、磷化铟等材料以后发展起来的第三代半导体。在第三代半导体材料中，碳化硅(SiC)和氮化镓(GaN)是其中的佼佼者。SiC材料技术已经成熟，已有高质量的4英寸晶圆。而氮化镓材料没有氮化镓衬底，外延只能依赖其他材料，其热导率只有SiC的四分之一，而且无法实现P型掺杂。这使得氮化镓材料在高压、大功率方面的应用受到限制，相比较而言SiC材料在电力电子应用领域的优势则尤为显著。
SiC MOSFET是目前发展最快的宽禁带功率半导体器件，SiC物理和电学特性相比于传统的硅材料具有明显的优势，在节能减排方面占据极其重要的地位。
然而，现有技术形成的SiC沟槽功率MOS器件使用干法刻蚀栅槽。刻蚀后的栅槽侧壁和底部表面粗糙度较大。SiC沟槽功率MOS器件工作时栅槽侧壁就作为器件的导电沟道。这种高的表面粗糙度，使得器件在工作时载流子通过反型沟道层离子碰撞更加明显，离子散射现象加剧，致使SiC沟槽功率MOS器件沟道电子迁移率极低。
发明内容
为了解决现有技术中存在的上述问题，本发明提供了一种SiC沟槽MOS器件及其制造方法。本发明要解决的技术问题通过以下技术方案实现：
本发明实施例提供了一种SiC沟槽MOS器件，包括：从下到上依次层叠设置的漏极9、SiC衬底层8、N型掺杂外延层7、P型掺杂外延层6、N型掺杂外延层5；
P型掺杂外延层3，设置在所述N型掺杂外延层5、所述P型掺杂外延层6中间，且延伸至所述N型掺杂外延层7，延伸深度不超过所述N型掺杂外延层7厚度的一半；
其中，P型掺杂外延层3两侧延伸到部分所述N型掺杂外延层5上；
SiO2栅氧化层2，设置在所述P型掺杂外延层3上；
栅极1，设置在所述SiO2栅氧化层2上；
源极4，设置在所述N型重掺杂外延层5上两侧的部分区域。
在一个具体的实施方式中，所述N型掺杂外延层7的厚度为5～35μm，掺杂浓度为1×1015cm-3～1×1016cm-3。
在一个具体的实施方式中，所述P型外延层6的厚度为0.5～2μm，掺杂浓度为1×1018cm-3～5×1018cm-3。
在一个具体的实施方式中，所述N型掺杂外延层5的厚度为0.2～0.3μm，掺杂浓度为1×1019cm-3～5×1019cm-3。
在一个具体的实施方式中，所述P型掺杂外延层3的厚度为0.01～0.1μm，掺杂浓度为1×1016cm-3～1×1017cm-3。
在一个具体的实施方式中，所述SiO2栅氧化层2的厚度为20～60nm。
在一个具体的实施方式中，所述源极4材料为Ti/Al合金，其中，Ti的厚度为30～100nm，Al的厚度为100～300nm。
在一个具体的实施方式中，所述漏极9材料为Ti/Al合金，其中，Ti的厚度为30～100nm，Al的厚度为100～300nm。
本发明的另一个实施例提供的一种SiC沟槽MOS器件的制作方法，步骤包括：
S1、在SiC衬底层8上生长N型掺杂外延层7；
S2、在所述N型掺杂外延层上生长P型掺杂外延层6；
S3、在所述P型掺杂外延层6上生长N型掺杂外延层5；
S4、采用干法刻蚀工艺，依次刻蚀所述N型掺杂外延层5、所述P型掺杂外延层6和所述N型掺杂外延层7的中间区域，刻蚀到所述N型掺杂外延层7中间且不超过其厚度的一半，形成凹槽结构10；
S5、在所述刻蚀形成的凹槽结构底面和侧壁上外延一层P型掺杂外延层3，且所述P型掺杂外延层3与两边所述N型掺杂外延层5部分上表面相接触；
S6、在所述P型掺杂外延层3上生长SiO2栅氧化层2；
S7、在所述SiO2栅氧化层2上淀积多晶硅，覆盖凹槽部分，形成栅极1；
S8、在所述N型掺杂外延层5上和所述SiC衬底层8背面淀积Ti/Al合金，作为欧姆接触金属，形成源极、漏极区域的欧姆接触。
与现有技术相比，本发明的有益效果：
本发明提出的SiC沟槽功率MOS器件，在栅槽刻蚀后外延一层低表面粗糙度的P-外延层，作为器件反型沟道层，从而降低了导电沟道中载流子碰撞或散射几率，改善了SiCMOSFET器件反型沟道载流子迁移率低的问题，提高了器件的导电性。
附图说明
图1为本发明实施例提供的一种SiC沟槽MOS器件的结构示意图；
图2为本发明实施例提供的一种SiC沟槽MOS器件的导通原理示意图；
图3为本发明实施例提供的一种SiC沟槽MOS器件的制备方法的制备流程示意图；
图4a-图4h为本发明实施例提供的一种SiC沟槽MOS器件的制备方法的制备步骤示意图。
具体实施方式
下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。
实施例一
请参见图1，图1为本发明实施例提供的一种SiC沟槽MOS器件的结构示意图；其中，包括从下到上依次层叠设置的漏极9、SiC衬底层8、N型掺杂外延层7、P型掺杂外延层6、N型掺杂外延层5；P型掺杂外延层3，设置在所述N型掺杂外延层5、所述P型掺杂外延层6中间，且延伸至所述N型掺杂外延层7，延伸深度不超过所述N型掺杂外延层7厚度的一半；其中，P型掺杂外延层3两侧延伸到部分所述N型掺杂外延层5上；SiO2栅氧化层2，设置在所述P型掺杂外延层3上；栅极1，设置在所述SiO2栅氧化层2上；源极4，设置在所述N型掺杂外延层5上两侧的部分区域。
具体的，漏极9的材料为Ti/Al合金，其中，Ti的厚度为30～100nm，Al的厚度为100～300nm；N-外延层7的厚度为5～35μm，掺杂浓度为1×1015cm-3～1×1016cm-3；P+外延层6的厚度为0.5～2μm、掺杂浓度为1×1018cm-3～5×1018cm-3；N+外延层5的厚度为0.2-0.3μm，掺杂浓度为1×1019cm-3～5×1019cm-3；源极4的材料为Ti/Al合金，其中，Ti的厚度为30～100nm，Al的厚度为100～300nm；P-外延层3的厚度为0.01～0.1μm，掺杂浓度为1×1016cm-3～1×1017cm-3；SiO2栅氧化层2的厚度为20～60nm；SiO2栅氧化层2上的多晶硅掺杂浓度为1×1020cm-3～3×1020cm-3。其中，P-外延层，作为器件反型沟道层，从而降低了导电沟道中载流子碰撞或散射几率，改善了SiC MOSFET器件反型沟道载流子迁移率低的问题，提高了了器件导电性。
具体的SiC沟槽MOS器件的导通原理如下：
在栅源极1加正电压UGS，栅极SiO2介质是绝缘的，所以不会有栅极电流流过。但栅极1的正电压会将其下面P-外延层3中的空穴推开，而将P+外延层6和N-外延层7中的电子吸引到P-外延层3，当UGS大于UT(开启电压或阈值电压)时，P-外延层3的电子浓度将超过空穴浓度，使P-外延层3反型成N型而成为N型反型层3’，该反型层形成N沟道而使PN结消失，漏极和源极导电。如图2所示。其中，本实施例中导通电流用L表示。
实施例二
请参见图3，图3为本发明实施例提供的一种SiC沟槽MOS器件的制备方法的制备流程示意图；请参见图4a-图4h，图4a-图4h为本发明实施例提供的一种SiC沟槽MOS器件的制备方法的制备步骤示意图；本实施例在上述实施例的基础上，重点对SiC沟槽MOS器件的制作方法进行详细描述。
具体的，SiC沟槽MOS器件的制作方法如下：
步骤1、外延N-外延层：
如图4a所示，在SiC衬底层8上外延生长厚度为5～35μm、掺杂浓度为1×1015cm-3～1×1016cm-3的N-外延层7。
步骤2、外延P+外延层：
如图4b所示，在N-外延层7上外延生长厚度为0.5～2μm、掺杂浓度为1×1018cm-3～5×1018cm-3的P+外延层6。
步骤3、外延N+外延层：
如图4c所示，在P+外延层6上外延生长厚度为0.2～0.3μm、掺杂浓度为1×1019cm-3～5×1019cm-3的N+外延层5。
步骤4、刻蚀栅槽：
如图4d所示，利用干法刻蚀工艺，从N+外延层5刻蚀到N-外延层7，形成凹槽结构10。
步骤5、外延P-外延层：
如图4e所示，在凹槽结构10侧壁上外延一层掺杂浓度为1×1016cm-3～1×1017cm-3，厚度为0.01～0.1μm的P-外延层3。其中，P-外延层，作为器件反型沟道层，从而降低了导电沟道中载流子碰撞或散射几率，改善了SiC MOSFET器件反型沟道载流子迁移率低的问题，提高了器件导电性。
步骤6、热氧化SiO2栅氧化层：
如图4f所示，在高温氧化炉中1200℃～1350℃温度下，采用干氧热氧化方法，在沟槽侧壁上生长厚度为20-60nm的SiO2栅氧化层2。
步骤7、淀积栅极多晶硅：
如图4g所示，在SiO2栅氧化层2上，采用低压化学气相淀积法淀积掺杂浓度为1×1020cm-3～3×1020cm-3的多晶硅覆盖器件栅槽部分。
步骤8、形成源极、漏极电极：
图4h所示，在源区N+外延层5上和SiC衬底层8背面淀积Ti/Al合金，其中，Ti的厚度为30～100nm，在淀积100～300nm Al合金，作为欧姆接触金属，并在800℃～1000℃氮气氛围中退火2～5min形成源极、漏极区域的欧姆接触。完成器件制作。
本发明实施例提出的SiC沟槽功率MOS器件，在栅槽刻蚀后外延一层低表面粗糙度的P-外延层，作为器件反型沟道层。从而降低了导电沟道中载流子碰撞或散射几率，改善了SiC MOSFET器件反型沟道载流子迁移率低的问题，提高了器件导电性。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。
Claims (9)
1.一种SiC沟槽MOS器件，其特征在于，包括：从下到上依次层叠设置的漏极(9)、SiC衬底层(8)、N型掺杂外延层(7)、P型掺杂外延层(6)、N型掺杂外延层(5)；
P型掺杂外延层(3)，设置在所述N型掺杂外延层(5)、所述P型掺杂外延层(6)中间，且延伸至所述N型掺杂外延层(7)，延伸深度不超过所述N型掺杂外延层(7)厚度的一半；其中，P型掺杂外延层(3)两侧延伸到部分所述N型掺杂外延层(5)上；
SiO2栅氧化层(2)，设置在所述P型掺杂外延层(3)上；
栅极(1)，设置在所述SiO2栅氧化层(2)上；
源极(4)，设置在所述N型重掺杂外延层(5)上两侧的部分区域。
2.根据权利要求1所述的一种SiC沟槽MOS器件，其特征在于，所述N型掺杂外延层(7)的厚度为5～35μm，掺杂浓度为1×1015cm-3～1×1016cm-3。
3.根据权利要求1所述的一种SiC沟槽MOS器件，其特征在于，所述P型外延层(6)的厚度为0.5～2μm，掺杂浓度为1×1018cm-3～5×1018cm-3。
4.根据权利要求1所述的一种SiC沟槽MOS器件，其特征在于，所述N型掺杂外延层(5)的厚度为0.2～0.3μm，掺杂浓度为1×1019cm-3～5×1019cm-3。
5.根据权利要求1所述的一种SiC沟槽MOS器件，其特征在于，所述P型掺杂外延层(3)的厚度为0.01～0.1μm，掺杂浓度为1×1016cm-3～1×1017cm-3。
6.根据权利要求1所述的一种SiC沟槽MOS器件，其特征在于，所述SiO2栅氧化层(2)的厚度为20～60nm。
7.根据权利要求1所述的一种SiC沟槽MOS器件，其特征在于，所述源极(4)材料为Ti/Al合金，其中，Ti的厚度为30～100nm，Al的厚度为100～300nm。
8.根据权利要求1所述的一种SiC沟槽MOS器件，其特征在于，所述漏极(9)材料为Ti/Al合金，其中，Ti的厚度为30～100nm，Al的厚度为100～300nm。
9.一种SiC沟槽MOS器件的制作方法，步骤包括：
S1、在SiC衬底层(8)上生长N型掺杂外延层(7)；
S2、在所述N型掺杂外延层上生长P型掺杂外延层(6)；
S3、在所述P型掺杂外延层(6)上生长N型掺杂外延层(5)；
S4、采用干法刻蚀工艺，依次刻蚀所述N型掺杂外延层(5)、所述P型外延层(6)和所述N型掺杂外延层(7)的中间区域，刻蚀到所述N型掺杂外延层(7)中间且不超过其厚度的一半，形成凹槽结构(10)；
S5、在所述刻蚀形成的凹槽结构底面和侧壁上外延一层P型掺杂外延层(3)，且所述P型掺杂外延层(3)与两边所述N型掺杂外延层(5)部分上表面相接触；
S6、在所述P型掺杂外延层(3)上生长SiO2栅氧化层(2)；
S7、在所述SiO2栅氧化层(2)上淀积多晶硅，覆盖凹槽部分，形成栅极(1)；
S8、在所述N型掺杂外延层(5)上和所述SiC衬底层(8)背面淀积Ti/Al合金，作为欧姆接触金属，形成源极、漏极区域的欧姆接触。
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| CN111489963A (zh) * | 2020-04-17 | 2020-08-04 | 重庆伟特森电子科技有限公司 | 一种沟槽转角处具有厚栅氧化层的SiC-MOSFET栅的制备方法 |
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| CN104282765A (zh) * | 2014-11-06 | 2015-01-14 | 株洲南车时代电气股份有限公司 | 一种新型碳化硅mos器件及其制造方法 |
| CN105161533A (zh) * | 2015-07-02 | 2015-12-16 | 电子科技大学 | 一种碳化硅vdmos器件及其制作方法 |
| US20180061934A1 (en) * | 2016-08-24 | 2018-03-01 | Fuji Electric Co., Ltd. | Vertical mosfet |
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2018
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