CN109388030B - 一组测试键布局结构与其布局图形对位失准的测量方法 - Google Patents

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Abstract

本发明公开了一组测试键布局结构与其布局图形对位失准的测量方法。其一组测试键布局结构包含了多个测试键，每个测试键由测试电极、工作电压线、以及接地电压线所构成，其中该些测试电极的图形是由一第一曝光制作工艺图形与一第二曝光制作工艺图形相互重叠的部位所界定而成，且其位置依各个测试键顺序往一方向逐一偏移。

Description

一组测试键布局结构与其布局图形对位失准的测量方法
技术领域
本发明大体上与一组测试键布局结构暨其布局图形对位失准的测试方法有关。更特定言之，其涉及一种用于测量双曝光单蚀刻(litho-litho-etch,LLE)制作工艺中布局图形对位失准的测试键布局结构与测试方法。
背景技术
传统以曝光显影来形成图案的光刻技术随着半导体的特征尺寸与间距变得越来越小而面临制作工艺瓶颈。为了要能制作出超越传统光刻制作工艺解析度的图形特征，目前业界所采用的一种作法为在基底上使用一般的光刻图案曝光两次后再进行蚀刻的制作工艺，其称为光刻/光刻/蚀刻(litho/litho/etch,LLE)技术，其中的过程牵涉到使用两次曝光后所得出尺寸较大的潜影图形(latent image)重叠后来得出所需尺寸较小的显影图形(developed image)，如图1A中所示较大的第一次曝光图形1与第二次曝光图形2对位正确所产生的显影图形3，之后再通过干蚀刻方式将显影图形3转移到下层。
在LLE制作工艺中，第二次曝光步骤并非是根据第一次曝光图形的对位标记来对位的。如此，如果LLE制作工艺所欲形成的显影图形不是经由低偏移量的两次曝光图形叠加所产生者，其所产生的显影图形很容易有偏移(misalignment)的情形发生。如图1B所示第二次曝光图形2往左偏移，导致显影图形3所形成的位置往上偏移超出接触区域4，其并未座落在接触区域4中心的预定位置。如此上下层结构并未正确接触的结果容易导致产品在电性方面出问题。
故此，为了大量生产时产品良率的考虑，目前业界需要一种能有效针对LLE制作工艺所产生的图形偏移的电性测试与监控对光学测量失真做修正的方法。
发明内容
根据前述制作工艺上的考虑，本发明于此提出了一种测试键布局结构以及使用该测试键布局结构的对位失准测量方法有关，其特点在于布局中具有多组的测试键可精密地测量出布局图形在一偏移方向上的细微偏移量。
本发明的其一目的即在于提出一组包含有多个测试键的测试键布局结构，其中每一测试键含有一条工作电压线、两条接地电压线分别位于工作电压线的两侧且与该工作电压线往第一方向等间隔排列、以及一测试电极位于该工作电压线以及该两条接地电压线上且与其中至少一者电连接，且该测试电极的布局图形是由一第一曝光制作工艺布局图形与一第二曝光制作工艺布局图形相互重叠的部分所界定而成，其位置依各个该测试键顺序往该第一方向逐一偏移。
本发明的另一目的即在于提出一组包含有多个测试键的测试键布局结构，其中每一测试键含有一条工作电压线、一条接地电压线位于该工作电压线的一侧并与之往第一方向等间距排列、第一测试电极位于该工作电压线以及该接地电压线上且与其中至少一者电连接、以及第二测试电极位于该工作电压线以及该接地电压线上且与其中至少一者电连接，其中该些测试电极的图形是由一第一曝光制作工艺图形与一第二曝光制作工艺图形相互重叠的部位所界定而成，且第一测试电极的长度依各个该测试键顺序往该第一方向逐渐增加，该第二测试电极的长度依各个该测试键顺序往该第一方向的反方向逐渐减少。
本发明的又一目的即在于提出一种布局图形对位失准的测量方法，其步骤包含提供一组测试键，其中每个测试键含有一条工作电压线以及一条接地电压线位于该工作电压线的一侧且与之往第一方向等间隔排列、在每个测试键上形成一测试电极以与该工作电压线以及该接地电压线中的至少一者电连接，其中该测试电极的布局图形是由一第一曝光制作工艺的布局图形与一第二曝光制作工艺的布局图形相互重叠的部分所界定而成，且每个测试键上的测试电极位置依各个该测试键顺序往该第一方向逐一偏移、测量每一该测试键的阻值并根据该测量的数据来判定该第一曝光制作工艺的布局图形与一第二曝光制作工艺的布局图形的对位偏移量。
本发明的这类目的与其他目的在阅者读过下文以多种图示与绘图来描述的优选实施例细节说明后必然可变得更为明了显见。
附图说明
本说明书含有附图并于文中构成了本说明书的一部分，使阅者对本发明实施例有进一步的了解。该些图示描绘了本发明一些实施例并连同本文描述一起说明了其原理。在该些图示中：
图1A为现有技术中两次曝光的潜影图形对位正确时所产生的显影图形的布局示意图；
图1B为现有技术中两次曝光的潜影图形对位不正确时所导致显影图形偏移的布局示意图；
图2为本发明实施例一组测试键布局结构的顶面示意图；
图3为本发明另一实施例一组测试键布局结构的顶面示意图；
图4为本发明图3实施例测试键布局结构的位移对电阻折线图；以及
图5为本发明实施例一电容结构与一对应的测试键的立体图。
需注意本说明书中的所有图示都为图例性质，为了清楚与方便图示说明之故，图示中的各部件在尺寸与比例上可能会被夸大或缩小地呈现，一般而言，图中相同的参考符号会用来标示修改后或不同实施例中对应或类似的元件特征。
主要元件符号说明
1 第一次曝光图形
2 第二次曝光图形
3 显影图形
4 接触区域
10 测试键
12 测试电极
12a 第一曝光制作工艺布局图形
12b 第二曝光制作工艺布局图形
12c 前一个第二曝光制作工艺布局图形
20 测试键
22 第一测试电极
22a 第一曝光制作工艺布局图形
22b 第二曝光制作工艺布局图形
22c 前一个第二曝光制作工艺布局图形
24 第二测试电极
30 电容连接垫
32 接触结构
34 字符线
36 电容结构
100 测试键布局结构
200 测试键布局结构
221a 第一部位
221b 第三部位
222a 第二部位
222b 第四部位
d 预定距离
d1/d2/d3 偏移距离
C/L1/L2/R1/R2 线
D1 第一方向
Rmin 最小电阻值
Vdd 工作电压线
Vss 接地电压线
具体实施方式
在下文的本发明细节描述中，元件符号会标示在随附的图示中成为其中的一部分，并且以可实行该实施例的特例描述方式来表示。这类的实施例会说明足够的细节使该领域的一般技术人士得以具以实施。为了图例清楚之故，图示中可能有部分元件的厚度会加以夸大。阅者需了解到本发明中也可利用其他的实施例或是在不悖离所述实施例的前提下作出结构性、逻辑性、及电性上的改变。因此，下文的细节描述将不欲被视为是一种限定，反之，其中所包含的实施例将由随附的权利要求来加以界定。
首先请参照图2，其描绘出根据本发明实施例一组测试键布局结构100的顶面示意图。本发明的测试键布局结构100是由多个测试键10所构成，以达到能够测量出细微偏移量的功效，其数目较佳为2n-1个，n为大于2的正整数。每个测试键10都含有一条工作电压线Vdd以及两条接地电压线Vss分别位于工作电压线Vdd的两侧，其中工作电压线Vdd与接地电压线Vss是在第一方向D1上等间隔排列。由于本发明是根据电阻值来推知制作工艺中的对位偏移量，故为了要能测量电阻值，工作电压线Vdd与接地电压线Vss上必须设置测试电极12，其与工作电压线Vdd以及接地电压线Vss中的至少其中一者电连接。
在本发明实施例中，测试电极12的电极布局图形是使用双曝光单蚀刻(litho-litho-etch,LLE)制作工艺来界定的，其过程中需经过两次的曝光步骤，其后真正显影出来所需的显影图形是该两次曝光步骤所界定的潜影图形的重叠部位。在图2的实施例中，第一次曝光步骤所界定出的显影图形(后文中通称为第一曝光制作工艺布局图形12a，虚线表示)在各个测试键10上的位置是相同的，其刚好位于测试键10中央的部位且在第一方向D1上延伸而与工作电压线Vdd以及两条接地电压线Vss重叠。
与第一曝光制作工艺布局图形12a不同的是，第二次曝光步骤所界定出的显影图形(后文中通称为第二曝光制作工艺布局图形12b，虚线表示)在各个测试键10上的位置是不同的，其依序(从第1个到第2n-1个)逐渐往第一方向D1位移，且会与工作电压线Vdd以及接地电压线Vss中的至少一者重叠。更特定言之，第二曝光制作工艺布局图形12b在第一方向D1上位移的距离最好是等距的。以图2的例子来说，如第n个测试键上的显影图形所示，其第二曝光制作工艺布局图形12b的位置会是其前一个测试键(第n-1个)上的第二曝光制作工艺布局图形12c的位置往第一方向D1位移一预定距离d，此d值即为工作电压线Vdd以及接地电压线Vss线列中的节距p除以(2n-2)的值。
在本发明实施例中，因为测试电极图形是由第一曝光与第二曝光两次曝光步骤的图形重叠而界定出来的(LLE制作工艺)，故第二曝光制作工艺布局图形12b在每一个测试键10上的位移会使得之后所真正显影出来的测试电极12图形(实线表示)在工作电压线Vdd与接地电压线Vss上的位置是不同的，其会依各个测试键10顺序(从第1个到第2n-1个)往第一方向D1逐渐位移。在测试键10数目为2n-1个的配置下，如图2所示，第二曝光制作工艺布局图形12b的位置在第n个测试键上的位置刚好会位于正中央，其与第一曝光制作工艺布局图形12a所界定出的测试电极12图形也会位于正中央。
在本发明中，每一个测试键10上所设置的测试电极12的位置不同且逐渐往一方向偏移的设计有助于在测量中得到多组不同设置下的电阻值，由此可作出电阻对偏移值的分布图，以进一步得知该些产生相关第二曝光制作工艺图形的第二曝光步骤在与第一曝光制作工艺布局图形12a对位时的细微偏移量。每组测试键布局结构100所设置的测试键10的数目越多，能够测量出的对位偏移量就越精细，此设计在现阶段28纳米以下的存储器制作工艺变得特别重要且必须。测试电极位移与电阻变化的相关说明将在后文中详述。
现在请参照图3，其描绘出根据本发明另一实施例一组测试键布局结构200的顶面示意图。与前文实施例中的测试键布局结构100不同的是，此实施例的测试键布局结构200仅具有一条接地电压线Vss，其可进一步降低测试键布局结构所需的布局区域。如图3所示，测试键布局结构200是由多个测试键20所构成，以达到能够测量出细微偏移量的功效，其数目较佳为2n-1个，n为大于2的正整数。每个测试键20都含有一条工作电压线Vdd以及一条接地电压线Vss位于工作电压线Vdd的一侧，其中工作电压线Vdd与接地电压线Vss在第一方向D1上间隔排列。由于本发明是根据电阻值来推知制作工艺中的对位偏移量，故为了要能测量电阻值，工作电压线Vdd与接地电压线Vss上必须设置测试电极，其与工作电压线Vdd以及接地电压线Vss中的至少其中一者电连接。与图1A-图1B实施例不同的是，由于此实施例采用单条接地电压线Vss降低布局面积的设计，为了获得同样的偏移量精细度，其布局中必须设置两个测试电极22/24来得出左右两段的两组电阻值，其在后文将进行细节说明。
在本发明实施例中，测试电极22/24的电极布局图形是使用双曝光单蚀刻(litho-litho-etch,LLE)制作工艺来界定的，其过程中需经过两次的曝光步骤，其后真正显影出来所需的显影图形是该两次曝光步骤所界定的潜影图形的重叠部位。在图3的实施例中，由于要界定出两个测试电极22/24图形，第一次曝光步骤所界定出的潜影图形(后文中通称为第一曝光制作工艺布局图形22a，虚线表示)会包含一第一部位221a与一第二部位222a，其在各个测试键20上的位置是相同的，其分别从工作电压线Vdd与接地电压线Vss的外侧往第一方向D1以及第一方向D1的反方向延伸且与工作电压线Vdd以及接地电压线Vss重叠，其中第一部位221a与一第二部位222a在第一方向D1上最好以中心线呈现镜像对称。
同样的，第二次曝光步骤所界定出的潜影图形(后文中通称为第二曝光制作工艺布局图形22b，虚线表示)也必须包含一第三部位221b与一第四部位222b两个部位来分别与前述第一曝光制作工艺布局图形22a的第一部位221a与一第二部位222a重叠以界定出两个测试电极图形。与第一曝光制作工艺布局图形22a不同的是，第二曝光制作工艺布局图形22b，包含第三部位221b与一第四部位222b，其在各个测试键20上的位置是依序(从第1个到第2n-1个)在第一方向D1上逐渐位移的，且会与工作电压线Vdd以及接地电压线Vss中的至少一者重叠。更特定言之，第二曝光制作工艺布局图形22b在第一方向D1上位移的距离最好是等距的。以图3的例子来说，如第n个测试键上的图形所示，其第二曝光制作工艺布局图形22b的位置会是其前一个测试键(第n-1个)上的第二曝光制作工艺布局图形22c的位置往第一方向D1位移一预定距离d，此d值即为工作电压线Vdd以及接地电压线Vss线列中的节距p除以2(2n-2)的值。
在此实施例中，因为测试电极图形是由第一曝光与第二曝光两次曝光步骤的图形重叠而界定出来的(LLE制作工艺)，故第二曝光制作工艺布局图形22b在每一个测试键20上的位移会使得之后所真正显影出来的测试电极22与24图形(实线表示)在工作电压线Vdd与接地电压线Vss上的长度是不同的，其中依各个测试键20顺序(从第1个到第2n-1个)，如图3所示，第一测试电极22的长度依各个测试键20顺序往第一方向D1逐渐减少，而第二测试电极24的长度依各个该测试键顺序往第一方向D1逐渐增加。再者，第二曝光制作工艺布局图形22b的位置在第n个测试键上的位置刚好会以中心线呈现镜像对称，其与第一曝光制作工艺布局图形12a所界定出的测试电极22与24图形也会以中心线呈现镜像对称。
在此实施例中，每一个测试键20上所设置的测试电极22与24的长度不同且逐渐往一方向增长的设计有助于在测量中得到多组不同设置下的电阻值，进一步由此得知该些产生相关第二曝光制作工艺图形的第二曝光步骤在与第一曝光制作工艺布局图形22a对位时的细微偏移量。每组测试键布局结构200所设置的测试键20的数目越多，能够测量出的对位偏移量就越精细。
在说明了本发明测试键的布局结构后，接下来要说明根据这些测试键布局结构所得出的布局图形对位失准的测量方法。对于一组测试键布局结构的多个测试键而言，其上所界定出的测试电极如前文实施例所述会具有逐渐偏移的位置或是逐渐增长或减短长度，如此也会使得该测试电极与下方工作电压线Vdd以及接地电压线Vss的接触面积有所改变，进而改变该测试键所测量出的电阻值。多组的测试键会产生出多组电阻值，其可依测试键的顺序作出一电阻值分布折线图，并经由该折线图，可以推算出第二次曝光图形的偏移量。测试键的数目越多，所推算且测量出的偏移量就越细微精确。
现在请参照图4，其以图3的实施例为例所绘示出的其测试键布局结构的位移对电阻的折线图，其中的横轴为测试垫的编号，纵轴为电阻值，R1为第一测试电极22在不同测试键20上的电阻值折线，R2为第二测试电极24在不同测试键20上的电阻值折线。图中的C线为两纵线之间的中线，其代表了下层图形(在本发明中即为工作电压线Vdd以及接地电压线Vss)的基准位置，也代表了图3中第n个测试键上所形成的两测试电极22/24以中心现呈镜像对称且使工作电压线Vdd以及接地电压线Vss断路的状态。L1线是R1/R2水平转折的中心，其代表了第一次曝光步骤实际显影所产生的第一曝光制作工艺图形(如12a,22a)的位置，其与C线之间的偏移距离d1即为第一曝光制作工艺图形偏移其理想目标位置的偏移量。L2线是测试键组中心(第n个位置)，其代表了第二次曝光步骤实际显影所产生的第二曝光制作工艺图形(如12b,22b)的位置，其与C线之间的偏移距离d2即为第二曝光制作工艺图形偏移其理想目标位置的偏移量，而其与L1线之间的偏移距离d3即为第二曝光制作工艺图形与第一曝光制作工艺对位失准时所产生的对位偏移量，即是想得知的数值。在本发明中，L1线与C线可由R1/R2两电阻折线段的不对称分布来推知。在第一曝光制作工艺与第二曝光制作工艺对位都无偏移的状态下，R1/R2两电阻折线段应该是以中心线呈对称分布。
在图4中，请同时对照图3的布局图来理解，在此例中可以看到从第1-6号测试键的电阻值为最小电阻值Rmin，代表其第1-6号测试键的第一测试电极22是将工作电压线Vdd以及接地电压线Vss导通的，此时第一曝光制作工艺布局图形22a的第一部位221a是与第二曝光制作工艺布局图形22b的第三部位221b完全重叠的，即第一测试电极22在第1-6号测试键上的长度最长且与工作电压线Vdd以及接地电压线Vss有最大的接触面积。从第6号测试键开始，随着第二曝光制作工艺布局图形22b开始往第一方向D1偏移，第二部位222a与第四部位222b开始没有达成完全的重叠，如此使得后续产生的第二测试电极24与工作电压线Vdd以及接地电压线Vss的接触面积变小，造成电阻值R越来越大。直到第9号测试键，第一曝光制作工艺布局图形22a的第一部位221a开始没有与接地电压线Vss，第一测试电极22测得的电阻值变为无限大。
另一方面，随着第二曝光制作工艺布局图形22b继续往第一方向D1偏移，其第四部位222b在第15号测试键开始会与工作电压线Vdd重叠，如此所产生的第二测试电极24开始使工作电压线Vdd以及接地电压线Vss从断路状态变为导通状态，且接触面积越来越大，第二测试电极24所测得的电阻值从第15号测试键开始从无限大开始慢慢变小，到第22号测试键来到最小电阻值Rmin。故根据上述所做出的测试键编号对电阻值的折线分布可以轻易地在图上找出L1线以及L2线的位置，其中L2线与L1线之间的偏移距离d3即为想得知的对位偏移量。
接着请参照图5，其为根据本发明实施例一电容结构与其对应的测试键的立体示意图，其说明了本发明布局结构实际在测量电容结构与下方电容连接垫之间偏移量的应用。为了图示简明以及能够清楚地说明本发明测量原理之故，图中将不示出制作中所会出现的介电层或光致抗蚀剂等部位。
在此实施例中，工作电压线Vdd、接地电压线Vss以及电容连接垫30已经在前段制作工艺中制作完成，其中电容连接垫30下方还经由接触结构32电连接到字符线34，且电容连接垫30与工作电压线Vdd以及接地电压线Vss是在同一道光刻蚀刻制作工艺中形成，其具有相同的偏移基准。电容连接垫30上所要制作出的电容结构36的布局图形是由第一曝光制作工艺图形12a以及第二曝光制作工艺图形12b重叠的部位来界定，如使用负形光致抗蚀剂双曝光显影制作工艺(negative tone development)在一介电层(未示出)上形成具有电容开孔图案的光致抗蚀剂，之后再进行蚀刻制作工艺吃出电容容置开孔并在其中制作出电容即完成电容结构36的制作。
需注意的是，在上述步骤中，如图所示第一曝光制作工艺图形12a与第二曝光制作工艺图形12b都包含了存储器区域中电容布局的潜影图形以及在测试区域中测试键布局的潜影图形。故此，如果第一曝光制作工艺及/或第二曝光制作工艺在对位上有出现偏移的情况，在电容结构36与测试电极12具有相同的偏移基准以及电容连接垫30与工作电压线Vdd以及接地电压线Vss具有相同的偏移基准的情况下。所制成的测试电极12能够忠实地反映出其共同制出的电容结构36在电容连接垫30上的偏移情形，两者分别对于其下方的电容连接垫30与工作电压线Vdd/接地电压线Vss具有相同的偏移量。之后测量每个测试键10的电阻值就可如前文图4中所描述者，根据该测量的数据来做出电阻折线图，并用于进一步判定第一曝光制作工艺的布局图形与第二曝光制作工艺的布局图形的对位偏移量，如图4中的d3值，此即实际制作出的电容结构36在其电容连接垫30的偏移量。
可根据前述实施例所测量出的偏移量来发现制作工艺问题。以图5的实施例为例，电容结构36在电容连接垫30上的偏移量过大会因为两者未正确接触而导致其后续电性方面出问题。提早检测出如此的对位问题将可避免受影响的产品变多并对该对位失准的光刻制作工艺进行检查与调整。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (14)

1.一组测试键布局结构，包含多个测试键，其中每一该测试键包含：
一条工作电压线；
两条接地电压线，分别位于该工作电压线的两侧，其中该两条接地电压线与该工作电压线往第一方向等间隔排列；以及
测试电极，位于该工作电压线以及该两条接地电压线上且与该工作电压线以及该接地电压线中的至少一者电连接；
其中该测试电极的布局图形是由一第一曝光制作工艺布局图形与一第二曝光制作工艺布局图形相互重叠的部分所界定而成，且每一该测试键上的该测试电极的位置依各个该测试键顺序往该第一方向逐一偏移。
2.如权利要求1所述的一组测试键布局结构，其中该第一曝光制作工艺布局图形往该第一方向延伸且与该工作电压线以及该两条接地电压线重叠。
3.如权利要求1所述的一组测试键布局结构，其中每一该测试键上的第二曝光制作工艺布局图形的位置依各个该测试键顺序往该第一方向逐一偏移一预定距离且与该工作电压线以及该接地电压线中的至少一者重叠。
4.如权利要求3所述的一组测试键布局结构，其中该测试键布局结构中的该测试键的数目为2n-1，该n为2以上的正整数。
5.如权利要求4所述的一组测试键布局结构，其中偏移的该预定距离等于该工作电压线与该接地电压线的节距除以2n-2。
6.一组测试键布局结构，包含多个测试键，其中每一该测试键包含：
一条工作电压线；
一条接地电压线，位于该工作电压线的一侧并与该工作电压线往第一方向等间距排列；
第一测试电极，位于该工作电压线以及该接地电压线上且与该工作电压线以及该接地电压线中的至少一者电连接；以及
第二测试电极，位于该工作电压线以及该接地电压线上且与该工作电压线以及该接地电压线中的至少一者电连接；
其中该些测试电极的图形是由一第一曝光制作工艺布局图形与一第二曝光制作工艺布局图形相互重叠的部位所界定而成，且每一该测试键上的该第一测试电极的长度依各个该测试键顺序往该第一方向逐渐减少，每一该测试键上的该第二测试电极的长度依各个该测试键顺序往该第一方向逐渐增加。
7.如权利要求6所述的一组测试键布局结构，其中每一该测试键上的该第一曝光制作工艺布局图形包含一第一部位与一第二部位，其分别从该工作电压线与该接地电压线的外侧往该第一方向以及该第一方向的反方向延伸且与该工作电压线以及该接地电压线重叠。
8.如权利要求6所述的一组测试键布局结构，其中每一该测试键上的第二曝光制作工艺布局图形包含一第三部位与一第四部位，其位置依各个该测试键顺序往该第一方向逐一偏移一预定距离。
9.如权利要求8所述的一组测试键布局结构，其中该测试键布局结构中的该测试键的数目为2n-1，该n为2以上的正整数。
10.如权利要求9所述的一组测试键布局结构，其中偏移的该预定距离等于该工作电压线与该接地电压线的节距除以2(2n-2)。
11.一种布局图形对位失准的测量方法，包含：
提供一组测试键，其中每一该测试键包含一条工作电压线以及一条接地电压线位于该工作电压线的一侧且与该工作电压线往第一方向等间隔排列；
在每一该测试键上形成一测试电极以与该工作电压线以及该接地电压线中的至少一者电连接，其中该测试电极的布局图形是由一第一曝光制作工艺的布局图形与一第二曝光制作工艺的布局图形相互重叠的部分所界定而成，且每一该测试键上的该测试电极的位置依各个该测试键顺序往该第一方向逐一偏移；以及
测量每一该测试键的阻值并根据该测量的数据来判定该第一曝光制作工艺的布局图形与一第二曝光制作工艺的布局图形的对位偏移量。
12.如权利要求11所述的布局图形对位失准的测量方法，其中该第一曝光制作工艺的布局图形与该第二曝光制作工艺的布局图形相互重叠的部分还包含电容布局图形，该对位偏移量即是该电容布局图形的对位偏移量。
13.如权利要求11所述的布局图形对位失准的测量方法，其中该对位偏移量包含该第一曝光制作工艺的布局图形对该测试键在该第一方向上的对位偏移量、该第二曝光制作工艺的布局图形对该测试键在该第一方向上的对位偏移量、以及该第一曝光制作工艺的布局图形对该第二曝光制作工艺的布局图形在该第一方向上的对位偏移量。
14.如权利要求11所述的布局图形对位失准的测量方法，其中该第一曝光制作工艺与该第二曝光制作工艺为双曝光单蚀刻(litho-litho-etch,LLE)制作工艺中的步骤。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10634483B2 (en) 2017-10-13 2020-04-28 Invensense, Inc. Sensor misalignment measuring device
CN111707185B (zh) * 2020-07-16 2021-12-03 上海华力微电子有限公司 半导体测试结构及测试方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050127423A1 (en) * 2003-12-10 2005-06-16 Ping Hsu Wafer acceptance testing method and structure of a test key used in the method
CN1936709A (zh) * 2005-09-06 2007-03-28 Asml荷兰有限公司 光刻方法
CN101866250A (zh) * 2009-04-14 2010-10-20 爱特梅尔公司 二维位置传感器
CN102243443A (zh) * 2010-05-14 2011-11-16 北京京东方光电科技有限公司 曝光区域之间图形偏移量的检测方法及测试图形
CN104716124A (zh) * 2013-12-17 2015-06-17 中芯国际集成电路制造(上海)有限公司 一种测试方法和测试结构

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5617340A (en) 1994-04-28 1997-04-01 The United States Of America As Represented By The Secretary Of Commerce Method and reference standards for measuring overlay in multilayer structures, and for calibrating imaging equipment as used in semiconductor manufacturing
US9252202B2 (en) 2011-08-23 2016-02-02 Wafertech, Llc Test structure and method for determining overlay accuracy in semiconductor devices using resistance measurement

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050127423A1 (en) * 2003-12-10 2005-06-16 Ping Hsu Wafer acceptance testing method and structure of a test key used in the method
CN1936709A (zh) * 2005-09-06 2007-03-28 Asml荷兰有限公司 光刻方法
CN101866250A (zh) * 2009-04-14 2010-10-20 爱特梅尔公司 二维位置传感器
CN102243443A (zh) * 2010-05-14 2011-11-16 北京京东方光电科技有限公司 曝光区域之间图形偏移量的检测方法及测试图形
CN104716124A (zh) * 2013-12-17 2015-06-17 中芯国际集成电路制造(上海)有限公司 一种测试方法和测试结构

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