CN109326590B - 垂直式瞬时电压抑制装置 - Google Patents

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Abstract

本发明公开了一种垂直式瞬时电压抑制装置，包含属于第一导电型的一半导体基板、属于第二导电型的一第一掺杂井区、属于第一导电型的一第一重掺杂区、属于第一导电型的一第二重掺杂区与一二极管。第一掺杂井区设于半导体基板中，并与半导体基板的底部相隔，第一掺杂井区浮接。第一重掺杂区设于第一掺杂井区中，第二重掺杂区设于半导体基板中。二极管设于半导体基板中，并经由一导电线电性连接第二重掺杂区。

Description

垂直式瞬时电压抑制装置
技术领域
本发明涉及一种抑制装置，且特别关于一种垂直式瞬时电压抑制装置。
背景技术
受到静电放电(ESD)的冲击而损伤，再加上一些电子产品，如笔记本电脑或手机亦作的比以前更加轻薄短小，对ESD冲击的承受能力更为降低。对于这些电子产品，若没有利用适当的ESD保护装置来进行保护，则电子产品很容易受到ESD的冲击，从而造成电子产品发生系统重新启动，甚至硬件受到伤害而无法复原的问题。目前，所有的电子产品都被要求能通过IEC 61000-4-2标准的ESD测试需求。对于电子产品的ESD问题，使用瞬时电压抑制器(TVS)是较为有效的解决方法，让ESD能量快速通过TVS予以释放，避免电子产品受到ESD的冲击而造成伤害。TVS的工作原理如图1所示，在印刷电路板(PCB)上，瞬时电压抑制器10并联欲保护装置12，当ESD情况发生时，瞬时电压抑制器10瞬间被触发，同时，瞬时电压抑制器10亦可提供一低电阻路径，以供瞬时的ESD电流进行放电，让ESD瞬时电流的能量通过瞬时电压抑制器10得以释放。
在美国专利公告号8552530中，其公开了一垂直式瞬时电压抑制器。此垂直式瞬时电压抑制器包含一N型重掺杂基板、一P型轻掺杂区、一N型重掺杂深井区、一P型重掺杂区、一第一N型重掺杂区与一第二N型重掺杂区，如图3a所示。P型轻掺杂区与N型重掺杂深井区形成于N型重掺杂基板上。P型重掺杂区、第一N型重掺杂区与第二N型重掺杂区形成在P型轻掺杂区中。第二N型重掺杂区电性连接第一接脚。第一接脚电性连接一端路端进而被保护。N型重掺杂基板电性连接第二接脚。第二接脚电性连接一接地端。N型重掺杂深井区电性连接P型重掺杂区与第一N型重掺杂区。换言的，P型轻掺杂区是接地的。第二N型重掺杂区、P型轻掺杂区与N型重掺杂基板形成一NPN双载子接面晶体管。因为此NPN双载子接面晶体管的基极接地而限制了NPN双载子接面晶体管的增益，且P型重掺杂区与第二N型重掺杂区形成一齐纳二极管，故垂直式瞬时电压抑制器的箝位电压与静电放电性能分别较高并较差。
因此，本发明针对上述困扰，提出一种垂直式瞬时电压抑制装置。
发明内容
本发明的主要目的，在于提供一种垂直式瞬时电压抑制装置，其浮接一垂直式双载子接面晶体管的基极，以维持低握持(holding)电压与低箝位电压，并提升静电放电性能。
为达上述目的，本发明提供一种垂直式瞬时电压抑制装置，其包含属于第一导电型的一半导体基板、属于第二导电型的一第一掺杂井区、属于第一导电型的一第一重掺杂区、属于第一导电型的一第二重掺杂区与一二极管。第一掺杂井区设于半导体基板中，并与半导体基板的底部相隔，第一掺杂井区浮接。第一重掺杂区设于第一掺杂井区中，第二重掺杂区设于半导体基板中。二极管设于半导体基板中，并经由一导电线电性连接第二重掺杂区。
在本发明的一实施例中，二极管更包含属于第二导电型的一第二掺杂井区、属于第二导电型的一第三重掺杂区与属于第一导电型的一第四重掺杂区。第二掺杂井区设于半导体基板中，第三重掺杂区设于第二掺杂井区中，第三重掺杂区经由导电线电性连接第二重掺杂区，第四重掺杂区设于第二掺杂井区中。
在本发明的一实施例中，二极管更包含属于第二导电型的一第二掺杂井区、属于第二导电型的一第三重掺杂区与属于第一导电型的一第四重掺杂区。第二掺杂井区设于半导体基板中，第三重掺杂区设于第二掺杂井区中，第四重掺杂区设于第二掺杂井区中，第四重掺杂区经由导电线电性连接第二重掺杂区。
在本发明的一实施例中，垂直式瞬时电压抑制装置更包含一重掺杂井区，其属于第一导电性，重掺杂井区设于半导体基板中，第二重掺杂区设于重掺杂井区中。
本发明亦提供一种垂直式瞬时电压抑制装置，其包含属于第一导电型的一半导体基板、一磊晶层、属于第二导电型的一第一掺杂井区、属于第一导电型的一第一重掺杂区、属于第一导电型的一第二重掺杂区与一二极管。磊晶层设于半导体基板上，第一掺杂井区设于磊晶层中，第一掺杂井区浮接。第一重掺杂区设于第一掺杂井区中，第二重掺杂区设于磊晶层中。二极管设于磊晶层中，并经由一导电线电性连接第二重掺杂区。
在本发明的一实施例中，二极管更包含属于第二导电型的一第二掺杂井区、属于第二导电型的一第三重掺杂区与属于第一导电型的一第四重掺杂区。第二掺杂井区设于磊晶层中，第三重掺杂区设于第二掺杂井区中，第三重掺杂区经由导电线电性连接第二重掺杂区，第四重掺杂区设于第二掺杂井区中。
在本发明的一实施例中，二极管更包含属于第二导电型的一第二掺杂井区、属于第二导电型的一第三重掺杂区与属于第一导电型的一第四重掺杂区。第二掺杂井区设于磊晶层中，第三重掺杂区设于第二掺杂井区中，第四重掺杂区设于第二掺杂井区中，第四重掺杂区经由导电线电性连接第二重掺杂区。
在本发明的一实施例中，垂直式瞬时电压抑制装置更包含一重掺杂井区，其属于第一导电性，重掺杂井区设于磊晶层中，以接触半导体基板，第二重掺杂区设于重掺杂井区中。
附图说明
图1为现有技术的与欲保护装置连接的瞬时电压抑制器的电路方块图。
图2为本发明的垂直式瞬时电压抑制装置的第一实施例的结构剖视图。
图3为本发明的图2的等效电路图。
图4为本发明的图2的另一等效电路图。
图5为本发明的垂直式瞬时电压抑制装置的第二实施例的结构剖视图。
图6为本发明的垂直式瞬时电压抑制装置的第三实施例的结构剖视图。
图7为本发明的图6的等效电路图。
图8为本发明的图6的另一等效电路图。
图9为本发明的垂直式瞬时电压抑制装置的第四实施例的结构剖视图。
图10为本发明的垂直式瞬时电压抑制装置的第五实施例的结构剖视图。
图11为本发明的垂直式瞬时电压抑制装置的第六实施例的结构剖视图。
图12为本发明的垂直式瞬时电压抑制装置的第七实施例的结构剖视图。
图13为本发明的垂直式瞬时电压抑制装置的第八实施例的结构剖视图。
附图标记说明：10-瞬时电压抑制器；12-欲保护装置；14-半导体基板；16-第一掺杂井区；18-第一重掺杂区；20-第二重掺杂区；22-二极管；24-导电线；26-第二掺杂井区；28-第三重掺杂区；30-第四重掺杂区；32-NPN双载子接面晶体管；34-PNP双载子接面晶体管；36-重掺杂井区；38-NPN双载子接面晶体管；40-PNP双载子接面晶体管；42-磊晶层。
具体实施方式
本发明的实施例将藉由下文配合相关图式进一步加以解说。尽可能的，于图式与说明书中，相同标号代表相同或相似构件。于图式中，基于简化与方便标示，形状与厚度可能经过夸大表示。可以理解的是，未特别显示于图式中或描述于说明书中的组件，为所属技术领域中具有通常技术者所知的形态。本领域的通常技术者可依据本发明的内容而进行多种的改变与修改。
以下请参阅图2。以下介绍本发明的垂直式瞬时电压抑制装置的第一实施例，其包含属于第一导电型的一半导体基板14、属于第二导电型的一第一掺杂井区16、属于第一导电型的一第一重掺杂区18、属于第一导电型的一第二重掺杂区20与一二极管22。第一掺杂井区16设于半导体基板14中，并与半导体基板14的底部相隔，第一掺杂井区16浮接。第一重掺杂区18设于第一掺杂井区16中，第二重掺杂区20设于半导体基板14中。二极管22设于半导体基板14中，并经由一导电线24电性连接第二重掺杂区20。
二极管22更包含属于第二导电型的一第二掺杂井区26、属于第二导电型的一第三重掺杂区28与属于第一导电型的一第四重掺杂区30。第二掺杂井区26设于半导体基板14中，第三重掺杂区28设于第二掺杂井区26中，第三重掺杂区28经由导电线24电性连接第二重掺杂区20，第四重掺杂区30设于第二掺杂井区26中。第一重掺杂区18与第四重掺杂区30电性连接第一接脚，半导体基板14电性连接第二接脚。
请参阅图2与图3。当第一导电型为N型，则第二导电型为P型。因此，半导体基板14、第一掺杂井区16与第一重掺杂区18形成一NPN双载子接面晶体管32。NPN双载子接面晶体管32并联二极管22。NPN双载子接面晶体管32的崩溃电压藉由第一掺杂井区16的掺杂浓度来调整。当静电放电事件发生在第一接脚或第二接脚时，NPN双载子接面晶体管32或二极管22被触发导通。因为NPN双载子接面晶体管32为浮接，且箝位电压与握持电压(holdingvoltage)很有关系，故垂直式瞬时电压抑制装置维持其低握持电压与低箝位电压，以增强静电放电性能。
请参阅图2与图4。当第一导电型为P型，则第二导电型为N型。因此，半导体基板14、第一掺杂井区16与第一重掺杂区18形成一PNP双载子接面晶体管34。PNP双载子接面晶体管34并联二极管22。PNP双载子接面晶体管34的崩溃电压藉由第一掺杂井区16的掺杂浓度来调整。当静电放电事件发生在第一接脚或第二接脚时，PNP双载子接面晶体管34或二极管22被触发导通。因为PNP双载子接面晶体管34为浮接，且箝位电压与握持电压(holdingvoltage)很有关系，故垂直式瞬时电压抑制装置维持其低握持电压与低箝位电压，以增强静电放电性能。
请参阅图5，以下介绍本发明的垂直式瞬时电压抑制装置的第二实施例，第二实施例与第一实施例差别在于第二实施例更包含一重掺杂井区36，其属于第一导电性，重掺杂井区36设于半导体基板14中，第二重掺杂区20设于重掺杂井区36中。重掺杂井区36降低静电放电电流流经二极管22的阻抗，其余技术特征已于前面叙述，不再赘述。
请参阅图6，以下介绍本发明的垂直式瞬时电压抑制装置的第三实施例，第三实施例与第一实施例差别在于二极管22的连接关系。在第三实施例中，第四重掺杂区30经由导电线24电性连接第二重掺杂区20，且半导体基板14电性连接第一接脚，第一重掺杂区18与第三重掺杂区28电性连接第二接脚，其余技术特征已于前面叙述过，故不再赘述。
请参阅图6与图7。当第一导电型为N型，则第二导电型为P型。因此，半导体基板14、第一掺杂井区16与第一重掺杂区18形成一NPN双载子接面晶体管38。NPN双载子接面晶体管38并联二极管22。NPN双载子接面晶体管38的崩溃电压藉由第一掺杂井区16的掺杂浓度来调整。当静电放电事件发生在第一接脚或第二接脚时，NPN双载子接面晶体管38或二极管22被触发导通。因为NPN双载子接面晶体管38为浮接，且箝位电压与握持电压(holdingvoltage)很有关系，故垂直式瞬时电压抑制装置维持其低握持电压与低箝位电压，以增强静电放电性能。
请参阅图6与图8。当第一导电型为P型，则第二导电型为N型。因此，半导体基板14、第一掺杂井区16与第一重掺杂区18形成一PNP双载子接面晶体管40。PNP双载子接面晶体管40并联二极管22。PNP双载子接面晶体管40的崩溃电压藉由第一掺杂井区16的掺杂浓度来调整。当静电放电事件发生在第一接脚或第二接脚时，PNP双载子接面晶体管40或二极管22被触发导通。因为PNP双载子接面晶体管34为浮接，且箝位电压与握持电压(holdingvoltage)很有关系，故垂直式瞬时电压抑制装置维持其低握持电压与低箝位电压，以增强静电放电性能。
请参阅图9，以下介绍本发明的垂直式瞬时电压抑制装置的第四实施例，第四实施例与第三实施例差别在于第四实施例更包含一重掺杂井区36，其属于第一导电性，重掺杂井区36设于半导体基板14中，第二重掺杂区20设于重掺杂井区36中。重掺杂井区36降低静电放电电流流经二极管22的阻抗，其余技术特征已于前面叙述，不再赘述。
请参阅图10，以下介绍本发明的垂直式瞬时电压抑制装置的第五实施例，第五实施例与第一实施例差别在于第一掺杂井区16、第二重掺杂区20与第二掺杂井区26设于一磊晶层42中，且此磊晶层42设于半导体基板14上，其中第一掺杂井区16与第二掺杂井区26接触或隔离半导体基板14。当第一掺杂井区16与第二掺杂井区26接触或隔离半导体基板14，且磊晶层42为N型、P型或本质型(intrinsic)时，第五实施例的等效电路皆与第一实施例相同，其余技术特征已于前面叙述，不再赘述。
请参阅图11，以下介绍本发明的垂直式瞬时电压抑制装置的第六实施例，第六实施例与第二实施例差别在于第一掺杂井区16、重掺杂井区36与第二掺杂井区26设于一磊晶层42中，且此磊晶层42设于半导体基板14上，其中重掺杂井区36必须接触半导体基板14。当第一掺杂井区16与第二掺杂井区26接触或隔离半导体基板14，且磊晶层42为N型、P型或本质型(intrinsic)时，第六实施例的等效电路皆与第二实施例相同，其余技术特征已于前面叙述，不再赘述。
请参阅图12，以下介绍本发明的垂直式瞬时电压抑制装置的第七实施例，第七实施例与第三实施例差别在于第一掺杂井区16、第二重掺杂区20与第二掺杂井区26设于一磊晶层42中，且此磊晶层42设于半导体基板14上，其中第一掺杂井区16与第二掺杂井区26接触或隔离半导体基板14。当第一掺杂井区16与第二掺杂井区26接触或隔离半导体基板14，且磊晶层42为N型、P型或本质型(intrinsic)时，第七实施例的等效电路皆与第三实施例相同，其余技术特征已于前面叙述，不再赘述。
请参阅图13，以下介绍本发明的垂直式瞬时电压抑制装置的第八实施例，第八实施例与第四实施例差别在于第一掺杂井区16、重掺杂井区36与第二掺杂井区26设于一磊晶层42中，且此磊晶层42设于半导体基板14上，其中重掺杂井区36必须接触半导体基板14。当第一掺杂井区16与第二掺杂井区26接触或隔离半导体基板14，且磊晶层42为N型、P型或本质型(intrinsic)时，第八实施例的等效电路皆与第四实施例相同，其余技术特征已于前面叙述，不再赘述。
综上所述，本发明浮接一垂直式双载子接面晶体管的基极，以维持低握持(holding)电压与低箝位电压，并提升静电放电性能。
以上所述仅为本发明一较佳实施例而已，并非用来限定本发明实施的范围，故举凡依本发明权利要求范围所述的形状、构造、特征及精神所为的均等变化与修饰，均应包括于本发明的保护范围内。

Claims (16)

1.一种垂直式瞬时电压抑制装置，其特征在于，包含：
一半导体基板，属于第一导电型；
一第一掺杂井区，其属于第二导电型，该第一掺杂井区设于该半导体基板中，并与该半导体基板的底部相隔，该第一掺杂井区浮接；
一第一重掺杂区，属于该第一导电型，该第一重掺杂区设于该第一掺杂井区中；
一第二重掺杂区，属于该第一导电型，该第二重掺杂区设于该半导体基板中；以及
一二极管，设于该半导体基板中，并经由一导电线电性连接该第二重掺杂区。
2.如权利要求1所述的垂直式瞬时电压抑制装置，其特征在于，该第一导电型为P型，该第二导电型为N型。
3.如权利要求1所述的垂直式瞬时电压抑制装置，其特征在于，该第一导电型为N型，该第二导电型为P型。
4.如权利要求1所述的垂直式瞬时电压抑制装置，其特征在于，该二极管更包含：
一第二掺杂井区，属于该第二导电型，该第二掺杂井区设于该半导体基板中；
一第三重掺杂区，属于该第二导电型，该第三重掺杂区设于该第二掺杂井区中，该第三重掺杂区经由该导电线电性连接该第二重掺杂区；以及
一第四重掺杂区，属于该第一导电型，该第四重掺杂区设于该第二掺杂井区中。
5.如权利要求4所述的垂直式瞬时电压抑制装置，其特征在于，该第一重掺杂区与该第四重掺杂区电性连接第一接脚，该半导体基板电性连接第二接脚。
6.如权利要求1所述的垂直式瞬时电压抑制装置，其特征在于，该二极管更包含：
一第二掺杂井区，属于该第二导电型，该第二掺杂井区设于该半导体基板中；
一第三重掺杂区，属于该第二导电型，该第三重掺杂区设于该第二掺杂井区中；以及
一第四重掺杂区，属于该第一导电型，该第四重掺杂区设于该第二掺杂井区中，该第四重掺杂区经由该导电线电性连接该第二重掺杂区。
7.如权利要求6所述的垂直式瞬时电压抑制装置，其特征在于，该半导体基板电性连接第一接脚，该第一重掺杂区与该第三重掺杂区电性连接第二接脚。
8.如权利要求1所述的垂直式瞬时电压抑制装置，其特征在于，更包含一重掺杂井区，其属于该第一导电性，该重掺杂井区设于该半导体基板中，该第二重掺杂区设于该重掺杂井区中。
9.一种垂直式瞬时电压抑制装置，其特征在于，包含：
一半导体基板，属于第一导电型；
一磊晶层，设于该半导体基板上；
一第一掺杂井区，其属于第二导电型，该第一掺杂井区设于该磊晶层中，该第一掺杂井区浮接；
一第一重掺杂区，属于该第一导电型，该第一重掺杂区设于该第一掺杂井区中；
一第二重掺杂区，属于该第一导电型，该第二重掺杂区设于该磊晶层中；以及
一二极管，设于该磊晶层中，并经由一导电线电性连接该第二重掺杂区。
10.如权利要求9所述的垂直式瞬时电压抑制装置，其特征在于，该第一导电型为P型，该第二导电型为N型。
11.如权利要求9所述的垂直式瞬时电压抑制装置，其特征在于，该第一导电型为N型，该第二导电型为P型。
12.如权利要求9所述的垂直式瞬时电压抑制装置，其特征在于，该二极管更包含：
一第二掺杂井区，属于该第二导电型，该第二掺杂井区设于该磊晶层中；
一第三重掺杂区，属于该第二导电型，该第三重掺杂区设于该第二掺杂井区中，该第三重掺杂区经由该导电线电性连接该第二重掺杂区；以及
一第四重掺杂区，属于该第一导电型，该第四重掺杂区设于该第二掺杂井区中。
13.如权利要求12所述的垂直式瞬时电压抑制装置，其特征在于，该第一重掺杂区与该第四重掺杂区电性连接第一接脚，该半导体基板电性连接第二接脚。
14.如权利要求9所述的垂直式瞬时电压抑制装置，其特征在于，该二极管更包含：
一第二掺杂井区，属于该第二导电型，该第二掺杂井区设于该磊晶层中；
一第三重掺杂区，属于该第二导电型，该第三重掺杂区设于该第二掺杂井区中；以及
一第四重掺杂区，属于该第一导电型，该第四重掺杂区设于该第二掺杂井区中，该第四重掺杂区经由该导电线电性连接该第二重掺杂区。
15.如权利要求14所述的垂直式瞬时电压抑制装置，其特征在于，该半导体基板电性连接第一接脚，该第一重掺杂区与该第三重掺杂区电性连接第二接脚。
16.如权利要求9所述的垂直式瞬时电压抑制装置，其特征在于，更包含一重掺杂井区，其属于该第一导电性，该重掺杂井区设于该磊晶层中，以接触该半导体基板，该第二重掺杂区设于该重掺杂井区中。
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