CN109284129A - 用于处理器的资料存取装置与方法 - Google Patents

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Abstract

本发明揭露一种用于处理器的资料存取装置与方法，所述资料存取装置的一实施例包含：一指令快取记忆体；一资料快取记忆体；一处理器核心，用来于第N次读取一特定资料时，从该指令快取记忆体读取该特定资料，并于第M次读取该特定资料时，从该资料快取记忆体读取该特定资料，其中N、M为正整数，且M大于N；一复制电路，用来于该处理器核心第N次读取该特定资料时，将该指令快取记忆体中的该特定资料复制至该资料快取记忆体；以及一判断电路，用来依据该处理器核心的一读取要求判断该读取要求所对应的资料是否储存于该资料快取记忆体。

Description

用于处理器的资料存取装置与方法
技术领域
本发明是关于资料存取装置与方法，尤其是关于用于处理器的资料存取装置与方法。
背景技术
于某些已知技术中，一处理器核心采用一流水线运作，该流水线运作的运作阶段(stages)包含一指令撷取(instruction fetch)阶段、一解码(decode)阶段、一执行(execution)阶段、一资料存取(data load/store)阶段以及一暂存器更新(registerupdate)阶段，上述复数个阶段可同时运作，仅管该解码阶段、该执行阶段、该资料存取阶段与该暂存器更新阶段的每一个的运作是仰赖一在前阶段的输出。由于上述指令撷取阶段与资料存取阶段能够同时进行，因此该处理器核心能于该指令撷取阶段从一指令快取记忆体读取指令，并能同时于该资料存取阶段从一资料快取记忆体读取资料，然而，该处理器核心也可能因应程序执行的需求而于该资料存取阶段从该指令快取记忆体读取指令。由上可知，该处理器核心有可能于该指令撷取阶段与该资料存取阶段同时从该指令快取记忆体读取指令，如此会造成该指令撷取阶段与该资料存取阶段竞争(contest)该指令快取记忆体的存取权，从而造成其中一方需等待另一方完成存取后才能进行存取，进而影响运作效能。
更多相关先前技术可见于下列文献：专利号6430655的美国专利。
发明内容
本发明之一目的在于提供一种用于处理器的资料存取装置与方法，以改善运作效能。
本发明揭露一种用于处理器的资料存取装置，其一实施例包含：一指令快取记忆体；一资料快取记忆体；一处理器核心；一复制电路；以及一判断电路。所述指令快取记忆体与资料快取记忆体为相同或不相同类型的记忆体，例如两者均为静态随机存取记忆体。所述处理器核心用来于第N次读取一特定资料时，从该指令快取记忆体读取该特定资料，并于第M次读取该特定资料时，从该资料快取记忆体读取该特定资料，其中该N、M为正整数，且该M大于该N。所述复制电路用来于该处理器核心第N次读取该特定资料时，将该指令快取记忆体中的该特定资料复制至该资料快取记忆体。所述判断电路用来依据该处理器核心的一读取要求判断该读取要求所对应的资料是否储存于该资料快取记忆体。
本发明另揭露一种用于处理器的资料存取方法，其一实施例包含下列步骤：于第N次读取一特定资料时，从一指令快取记忆体读取该特定资料，并于第M次读取该特定资料时，从一资料快取记忆体读取该特定资料，其中该N、M为正整数，且该M大于该N；于第N次读取该特定资料时，将该指令快取记忆体中的该特定资料复制至该资料快取记忆体；以及依据一读取要求判断该读取要求所对应的资料是否储存于该资料快取记忆体。上述指令快取记忆体与资料快取记忆体为相同或不相同类型的记忆体，例如两者均为静态随机存取记忆体。
有关本发明的特征、实作与功效，兹配合图式作较佳实施例详细说明如下。
附图说明
图1显示本发明的资料存取装置的一实施例的功能方块图；
图2显示图1的判断电路的一实施例的功能方块图；
图3显示本发明的资料存取方法的一实施例的流程图；以及
图4显示本发明的资料存取方法的另一实施例的流程图。
【符号说明】
100 资料存取装置
110 指令快取记忆体
120 资料快取记忆体
130 处理器核心
140 复制电路
150 判断电路
210 第一判断与读取单元
220 第二判断单元
230 第三判断与读取单元
S310～S330 步骤
S410 步骤
具体实施方式
以下说明内容的技术用语是参照本技术领域的习惯用语，如本说明书对部分用语有加以说明或定义，该部分用语的解释是以本说明书的说明或定义为准。
本说明书揭露一种用于处理器的资料存取装置与方法，能够减少一处理器核心的不同运作阶段竞逐同一指令快取记忆体的存取权的状况，从而改善运作效能。
请参阅图1，其显示本发明的资料存取装置的一实施例的示意图。图1的资料存取装置100包含：一指令快取记忆体110；一资料快取记忆体120；一处理器核心130；一复制电路140；以及一判断电路150。于一非限制性的实施例中，复制电路140与判断电路150的至少其中之一的软/韧体与硬体可整合于资料快取记忆体120中，从而资料快取记忆体120可提供被整合的电路的功能。于另一非限制性的实施例中，复制电路140与判断电路150的至少其中之一的软/韧体与硬体可整合于指令快取记忆体110中，从而指令快取记忆体110可提供被整合的电路的功能。
图1的实施例中，指令快取记忆体110与资料快取记忆体120为相同或不相同类型的记忆体，例如两者均为静态随机存取记忆体(Static Random Access Memory, SRAM)而非动态随机存取记忆体(Dynamic Random Access Memory, DRAM)，但指令快取记忆体110与资料快取记忆体120于功能上仍有区分。举例而言，指令快取记忆体110是一便笺式记忆体(scratchpad memory,SPM)，资料快取记忆体120是一快取记忆体(cache memory)，其中指令快取记忆体110中的资料于处理器核心130的正常运作期间内不会被更动，快取记忆体120中的资料于处理器核心130的正常运作期间内会或不会被更动(亦即可能会被更动)，所述正常运作期间是指处理器核心130完成启始后与处理器核心130重新启始前之间的期间。值得注意的是，实施本发明者可依其需求来采用其它种类的记忆体以实现指令快取记忆体110与资料快取记忆体120，所述其它种类的记忆体可以是磁阻式记忆体(Magnetoresistive Random Access Memory,MRAM)、相变化记忆体(Phase Change RandomAccess Memory,PCRAM)、电阻式记忆体(Resistive Random access Memory,RRAM)等等。另值得注意的是，实施本发明者可依其需求采用不同类型的记忆体来分别实现前述指令快取记忆体110与资料快取记忆体120。
图1的实施例中，于第N次(例如Nth＝1th)读取一特定资料时，处理器核心130从指令快取记忆体110读取该特定资料；于第M次(例如Mth>1th)读取该特定资料时，处理器核心130从资料快取记忆体120读取该特定资料，其中该N、M为正整数，且该M大于该N。此特定资料的一实施例为一字面常数(literal constant)，像是圆周率等，然此并非本发明的实施限制，实施本发明者可依其需求自行选择储存于指令快取记忆体110中的某些资料做为该特定资料。值得注意的是，处理器核心130是于一指令撷取阶段第N次从指令快取记忆体110读取该特定资料，该指令撷取阶段是处理器核心130的复数个运作阶段的其中之一，该些运作阶段的至少二阶段(例如该指令撷取阶段与一资料存取阶段)可同时运行以进行一流水线运作，上述运作阶段与流水线运作均为本领域的习知技艺，其细节在此予以省略。另值得注意的是，指令快取记忆体110与处理器核心130之间的传输可为单埠(single port)传输或多埠(multiport)传输，当指令快取记忆体110与处理器核心130之间的传输为单埠传输时，指令快取记忆体110无法同时依据二个不同读取要求(其来自处理器核心130的不同运作阶段)提供资料给处理器核心130。
图1的实施例中，于处理器核心130第N次读取前述特定资料时，复制电路140将指令快取记忆体110中的该特定资料复制至资料快取记忆体120，之后处理器核心130便得以从资料快取记忆体120读取该特定资料。更详细地说，处理器核心130可藉由一指令撷取要求以从该指令快取记忆体110中读取该特定资料，复制电路140可依据该指令撷取要求来判断是否进行上述复制作业，举例而言，复制电路140可依据该指令撷取要求所对应的记忆体位址资讯或其它预设的比对条件(例如该指令撷取要求所对应的资料(即该特定资料)的存取次数是否达到一预设门槛)来判断是否进行上述复制作业。
图1的实施例中，判断电路150用来依据处理器核心130的一读取要求判断该读取要求所对应的资料是否储存于资料快取记忆体120。判断电路150可进一步地依据该读取要求判断该读取要求所对应的资料是否储存于指令快取记忆体110；或者判断电路150可于判断该读取要求所对应的资料不储存于资料快取记忆体120之后，再行判断该读取要求所对应的资料是否储存于指令快取记忆体110。值得注意的是，处理器核心130是于一资料存取阶段发出该读取要求，换言之，判断电路150是于该资料存取阶段进行上述判断，而该资料存取阶段是处理器核心130的复数个运作阶段的其中之一，该些运作阶段的至少二阶段(例如该资料存取阶段与前述指令撷取阶段)可同时运行以进行一流水线运作，上述运作阶段与流水线运作均为本领域的习知技艺，其细节在此予以省略。
请参阅图2，其显示图1的判断电路150的一实施例的示意图。如图2所示，判断电路150包含一第一判断与读取单元210、一第二判断单元220与一第三判断与读取单元230。第一判断与读取单元210用来依据该读取要求判断该读取要求所对应的资料是否储存于资料快取记忆体120，并于判断该读取要求所对应的资料储存于资料快取记忆体120后，将资料快取记忆体120中该读取要求所对应的资料回传(return)至处理器核心130；第一判断与读取单元210另用来于判断该读取要求所对应的资料不储存于资料快取记忆体120后，输出一第一判断结果。第二判断单元220用来依据该读取要求(于图2中以虚线表示)或依据该第一判断结果(于图2中以虚线表示)开始判断该读取要求所对应的资料是否储存于指令快取记忆体110，从而输出一第二判断结果。第三判断与读取单元230用来于该第一判断结果指出该读取要求所对应的资料不储存于资料快取记忆体120以及该第二判断结果指出该读取要求所对应的资料储存于指令快取记忆体110时，将指令快取记忆体110中该读取要求所对应的资料回传至处理器核心130。值得注意的是，上述第一判断与读取单元210可依据该读取要求所对应的记忆体位址资讯及/或其它辨别资讯(例如与该资料快取记忆体120的储存资料相关联的标签(Tag)资讯，该标签资讯可储存于该资料快取记忆体120中)来判断该读取要求所对应的资料是否储存于资料快取记忆体120；上述第二判断单元220可依据该读取要求所对应的记忆体位址资讯来判断该读取要求所对应的资料是否储存于指令快取记忆体110。
承上所述，图1的资料存取装置100藉由复制电路140的复制操作以及判断电路150的判断操作来减少于该资料存取阶段存取指令快取记忆体110的机会，从而减少竞逐指令快取记忆体110的存取权的情形，以改善运作效能。
除了前述资料存取装置，本说明书另揭露一种资料存取方法，该方法的一实施例如图3所示，该实施例可由图1的资料存取装置100或其等效装置来执行。请参阅图3，该方法实施例包含下列步骤：
步骤S310：于第N次读取一特定资料时，从一指令快取记忆体读取该特定资料，并于第M次读取该特定资料时，从一资料快取记忆体读取该特定资料，其中该N、M为正整数，且该M大于该N。上述指令快取记忆体与资料快取记忆体可为相同或不同类型的记忆体。步骤S310可由图1的处理器核心130或其等效电路来实现。
步骤S320：于第N次读取该特定资料时，将该指令快取记忆体中的该特定资料复制至该资料快取记忆体。步骤S320可由图1的复制电路140或其等效电路来实现。
步骤S330：依据一读取要求判断该读取要求所对应的资料是否储存于该资料快取记忆体。步骤S330可由图1的判断电路150或其等效电路来实现。
请参阅图4，其显示前述资料存取方法的另一实施例，相较于图3，图4的实施例进一步包含下列步骤：
步骤S410：依据该读取要求或于判断该读取要求所对应的资料不储存于该资料快取记忆体之后，判断该读取要求所对应的资料是否储存于该指令快取记忆体。步骤S410可由图1的判断电路150或其等效电路来实现。
由于本领域具有通常知识者能够藉由参酌图1与图2的装置实施例的揭露内容来了解图3与图4的方法实施例的实施细节与变化，亦即该些装置实施例的技术特征均可合理应用于该些方法实施例中，因此，在不影响揭露要求与可实施性的前提下，重复及冗余的说明在此予以节略。
综上所述，本发明的资料存取电路与方法能够在不变更既有的处理器核心的架构的前提下，减少该处理器核心的不同运作阶段竞逐同一指令快取记忆体的存取权的状况，从而改善运作效能。
虽然本发明的实施例如上所述，然而该些实施例并非用来限定本发明，本技术领域具有通常知识者可依据本发明的明示或隐含的内容对本发明的技术特征施以变化，凡此种种变化均可能属于本发明所寻求的专利保护范畴，换言之，本发明的专利保护范围须视本说明书的申请专利范围所界定者为准。

Claims (10)

1.一种用于处理器的资料存取装置，包含：
一指令快取记忆体；
一资料快取记忆体；
一处理器核心(Processor Core)，用来于第N次读取一特定资料时，从该指令快取记忆体读取该特定资料，并于第M次读取该特定资料时，从该资料快取记忆体读取该特定资料，其中该N、M为正整数，且该M大于该N；
一复制电路，用来于该处理器核心第N次读取该特定资料时，将该指令快取记忆体中的该特定资料复制至该资料快取记忆体；以及
一判断电路，用来依据该处理器核心的一读取要求判断该读取要求所对应的资料是否储存于该资料快取记忆体。
2.根据权利要求1所述的资料存取装置，其中该指令快取记忆体与该资料快取记忆体均为静态随机存取记忆体(Static Random Access Memory,SRAM)。
3.根据权利要求1所述的资料存取装置，其中该判断电路依据该读取要求判断该读取要求所对应的资料是否储存于该指令快取记忆体，或者该判断电路于判断该读取要求所对应的资料不储存于该资料快取记忆体之后，判断该读取要求所对应的资料是否储存于该指令快取记忆体。
4.根据权利要求1所述的资料存取装置，其中该指令快取记忆体与该处理器核心之间的传输为单埠(single port)传输。
5.根据权利要求1所述的资料存取装置，其中该处理器核心的运作阶段(stages)包含一指令撷取阶段与一资料存取阶段，该指令与资料存取阶段能够同时进行，该处理器核心是于该资料存取阶段发出该读取要求，以在无法从该资料快取记忆体获得该读取要求所要求的资料后读取该指令快取记忆体，且该处理器核心能够于该指令撷取阶段读取该指令快取记忆体。
6.根据权利要求1所述的资料存取装置，其中该指令快取记忆体中的资料于该处理器核心的正常运作期间内不会被更动，该快取记忆体中的资料于该处理器核心的正常运作期间内会或不会被更动，该正常运作期间是指该处理器核心完成启始后与该处理器核心重新启始前之间的期间。
7.根据权利要求1所述的资料存取装置，其中该判断电路包含：
一第一判断与读取单元，用来依据该读取要求判断该读取要求所对应的资料是否储存于该资料快取记忆体，并于判断该读取要求所对应的资料储存于该资料快取记忆体后，将该资料快取记忆体中该读取要求所对应的资料回传至该处理器核心，该第一判断与读取单元另用来于判断该读取要求所对应的资料不储存于该资料快取记忆体后，输出一第一判断结果；
一第二判断单元，用来依据该读取要求或该第一判断结果开始判断该读取要求所对应的资料是否储存于该指令快取记忆体，并输出一第二判断结果；以及
一第三判断与读取单元，用来于该第一判断结果指出该读取要求所对应的资料不储存于该资料快取记忆体以及该第二判断结果指出该读取要求所对应的资料储存于该指令快取记忆体时，将该指令快取记忆体中该读取要求所对应的资料回传至该处理器核心。
8.一种用于处理器的资料存取方法，是由一资料存取装置来执行，该资料存取方法包含下列步骤：
于第N次读取一特定资料时，从一指令快取记忆体读取该特定资料，并于第M次读取该特定资料时，从一资料快取记忆体读取该特定资料，其中该N、M为正整数，且该M大于该N；
于第N次读取该特定资料时，将该指令快取记忆体中的该特定资料复制至该资料快取记忆体；以及
依据一读取要求判断该读取要求所对应的资料是否储存于该资料快取记忆体。
9.根据权利要求8所述的资料存取方法，其中该指令快取记忆体中的资料于该资料存取装置的正常运作期间内不会被更动，该快取记忆体中的资料于该处理器核心的正常运作期间内会被更动，该正常运作期间是指该资料存取装置完成启始后与该资料存取装置重新启始前之间的期间。
10.根据权利要求8所述的资料存取方法，进一步包含：
于判断该读取要求所对应的资料储存于该资料快取记忆体后，输出该资料快取记忆体中该读取要求所对应的资料；
于判断该读取要求所对应的资料不储存于该资料快取记忆体后，输出一第一判断结果；
依据该读取要求或该第一判断结果开始判断该读取要求所对应的资料是否储存于该指令快取记忆体，并输出一第二判断结果；以及
于该第一判断结果指出该读取要求所对应的资料不储存于该资料快取记忆体以及该第二判断结果指出该读取要求所对应的资料是否储存于该指令快取记忆体时，输出该指令快取记忆体中该读取要求所对应的资料。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111831327A (zh) * 2019-04-17 2020-10-27 瑞昱半导体股份有限公司 可执行指令的电子装置以及指令执行方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040044848A1 (en) * 2002-09-03 2004-03-04 Isao Katayama Instruction cache, and microprocessor and method of designing the same
TW200710722A (en) * 2005-06-07 2007-03-16 Advanced Micro Devices Inc Microprocessor including a configurable translation lookaside buffer
US20140195737A1 (en) * 2013-01-04 2014-07-10 Apple Inc. Flush Engine
CN104050092A (zh) * 2013-03-15 2014-09-17 上海芯豪微电子有限公司 一种数据缓存系统及方法
TWI540433B (zh) * 2015-01-21 2016-07-01 晨星半導體股份有限公司 用來存取記憶體的電路及相關的存取方法
TW201706852A (zh) * 2015-08-13 2017-02-16 瑞昱半導體股份有限公司 儲存裝置、加快啟動程序的方法與儲存控制器

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040044848A1 (en) * 2002-09-03 2004-03-04 Isao Katayama Instruction cache, and microprocessor and method of designing the same
TW200710722A (en) * 2005-06-07 2007-03-16 Advanced Micro Devices Inc Microprocessor including a configurable translation lookaside buffer
US20140195737A1 (en) * 2013-01-04 2014-07-10 Apple Inc. Flush Engine
CN104050092A (zh) * 2013-03-15 2014-09-17 上海芯豪微电子有限公司 一种数据缓存系统及方法
TWI540433B (zh) * 2015-01-21 2016-07-01 晨星半導體股份有限公司 用來存取記憶體的電路及相關的存取方法
TW201706852A (zh) * 2015-08-13 2017-02-16 瑞昱半導體股份有限公司 儲存裝置、加快啟動程序的方法與儲存控制器

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111831327A (zh) * 2019-04-17 2020-10-27 瑞昱半导体股份有限公司 可执行指令的电子装置以及指令执行方法

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