CN109244046A - 扇出型天线封装结构及封装方法 - Google Patents

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Abstract

本发明提供一种扇出型天线封装结构及封装方法,所述扇出型天线封装方法中,于重新布线层的第二面上形成堆叠设置的至少两层天线结构,天线结构与重新布线层中的金属布线层电连接,重新布线层凸出于天线结构的侧面;相接的天线结构在水平方向上的投影面积不等,且天线结构在水平方向上的投影覆盖金属布线层;半导体芯片及金属凸块结合于重新布线层的第一面上,与金属布线层电连接,且天线结构在水平方向上的投影覆盖半导体芯片及金属凸块。从而形成堆叠设置的具有多层天线结构、高效率天线性能、高整合性的扇出型天线封装结构,且可节约成本、提高生产效率、灵活控制扇出型天线封装结构的体积,扩大扇出型天线封装结构的适用范围。

Description

扇出型天线封装结构及封装方法
技术领域
本发明属于半导体封装技术领域,涉及一种扇出型天线封装结构及封装方法。
背景技术
更低成本、更可靠、更快及更高密度的电路是集成电路封装追求的目标。在未来,集成电路封装将通过不断减小特征尺寸来提高各种电子元器件的集成密度。目前,常用的封装方法包括:晶圆级芯片规模封装(Wafer Level Chip Scale Packaging,WLCSP),扇出型晶圆级封装(Fan-Out Wafer Level Package,FOWLP),倒装芯片(Flip Chip),叠层封装(Package on Package,POP)等等。其中,FOWLP由于其输入/输出端口(I/O)较多、集成灵活性较好,已成为目前较为常用的封装方法之一。
随着高科技电子产品的普及以及人们需求的增加,特别是为了配合移动的需求,大多高科技电子产品都增加了无线通讯的功能。
一般来说,现有的天线结构通常是将天线直接制作于电路板的表面,这种做法会让天线占据额外的电路板面积,整合性较差。对于各种高科技电子产品而言,若将天线直接制作于电路板的表面,将需要具有较大体积的电路板,从而使得高科技电子产品也占据较大的体积,这与人们对高科技电子产品的小型化、便捷式的需求相违背,因此,如何减小天线封装结构的体积及提高天线封装结构的整合性能,将是这些电子装置所需克服的问题。
鉴于此,有必要设计一种新型的扇出型天线封装结构及封装方法,用于解决由于天线封装结构占据体积大、整合性较差,所引起的上述技术问题。
发明内容
鉴于以上所述现有技术的缺点,本发明的目的在于提供一种扇出型天线封装结构及封装方法,用于解决现有技术中天线封装结构的封装问题。
为实现上述目的及其他相关目的,本发明提供一种扇出型天线封装方法,包括以下步骤:
提供支撑基底,于所述支撑基底上形成分离层;
于所述分离层上形成重新布线层,所述重新布线层包括与所述分离层相接触的第一面及相对的第二面;
于所述重新布线层的第二面上形成堆叠设置的至少两层天线结构,所述天线结构与所述重新布线层中的金属布线层电连接,所述重新布线层凸出于所述天线结构的侧面;相接的所述天线结构在水平方向上的投影面积不等,且所述天线结构在水平方向上的投影覆盖所述金属布线层;
基于所述分离层,显露所述重新布线层的第一面;
提供半导体芯片,将所述半导体芯片接合于所述重新布线层的第一面上;于所述重新布线层的第一面上形成金属凸块;所述半导体芯片及金属凸块与所述金属布线层电连接,且所述天线结构在水平方向上的投影覆盖所述半导体芯片及金属凸块。
可选地,所述重新布线层的第二面上包括堆叠设置的N层所述天线结构,其中N≥3。
可选地,所述天线结构包括金属连接柱、封装层及天线金属层。
可选地,所述封装层覆盖所述金属连接柱且显漏所述金属连接柱的上表面,所述天线金属层位于所述封装层的上表面且与所述金属连接柱电连接。
可选地,所述天线结构包括第一天线结构及包覆所述第一天线结构的第二天线结构。
可选地,所述第二天线结构的上方还包括所述第一天线结构或由所述第一天线结构与所述第二天线结构组合形成的循环结构中的一种。
可选地,所述第二天线结构及第一天线结构的截面形貌包括圆形,且所述第二天线结构的直径大于所述第一天线结构的直径的范围包括3mm~30mm。
可选地,所述天线结构自所述重新布线层的第二面向上呈阶梯式减小堆叠设置。
可选地,所述天线结构的厚度的范围包括50μm~1000μm。
可选地,还包括于所述半导体芯片与所述重新布线层的第一面之间填充底部填充层的步骤。
本发明还提供一种扇出型天线封装结构,所述封装结构包括:
重新布线层,所述重新布线层包括相对的第一面及第二面;
堆叠设置的至少两层天线结构,所述天线结构位于所述重新布线层的第二面上,与所述重新布线层中的金属布线层电连接,所述天线结构的侧面具有同一平面,且所述天线结构在水平方向上的投影覆盖所述金属布线层;
半导体芯片及金属凸块,位于所述重新布线层的第一面上,并与所述金属布线层电连接,且所述天线结构在水平方向上的投影覆盖所述半导体芯片及金属凸块。
可选地,所述重新布线层的第二面上包括堆叠设置的N层所述天线结构,其中N≥3。
可选地,所述天线结构的厚度的范围包括50μm~1000μm。
可选地,所述半导体芯片与所述重新布线层的第一面之间还包括底部填充层。
可选地,所述天线结构包括金属连接柱、封装层及天线金属层。
可选地,所述封装层覆盖所述金属连接柱且显漏所述金属连接柱的上表面,所述天线金属层位于所述封装层的上表面与所述金属连接柱电连接。
可选地,所述金属连接柱的底部还连接有横截面积大于所述金属连接柱的金属连接块。
如上所述,本发明的扇出型天线封装方法,可形成堆叠设置的具有多层天线结构、高效率天线性能、高整合性的扇出型天线封装结构;通过相接的天线结构在水平方向上的投影面积不等及天线结构在水平方向上的投影覆盖金属布线层、半导体芯片及金属凸块的特性,可节约成本、提高生产效率、灵活控制扇出型天线封装结构的体积,扩大扇出型天线封装结构的适用范围。
附图说明
图1显示为本发明中的扇出型天线封装方法的流程示意图。
图2~图16显示为实施例一中的扇出型天线封装方法各步骤所呈现的结构示意图。
图17~图23显示为实施例二中的扇出型天线封装方法各步骤所呈现的结构示意图。
图24显示为实施例三中的扇出型天线封装结构的结构示意图。
元件标号说明
101 支撑基底
102 分离层
103 重新布线层
113 介质层
123 金属布线层
104 第一天线结构
114 第一金属连接块
124 第一金属连接柱
134 第一封装层
144 第一天线金属层
105 第二天线结构
115 第二金属连接块
125 第二金属连接柱
135 第二封装层
145 第二天线金属层
106 第三天线结构
116 第三金属连接块
126 第三金属连接柱
136 第三封装层
146 第三天线金属层
107 半导体芯片
108 金属凸块
109 底部填充层
具体实施方式
以下通过特定的具体实例说明本发明的实施方式,本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用,本说明书中的各项细节也可以基于不同观点与应用,在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1~图24。需要说明的是,本实施例中所提供的图示仅以示意方式说明本发明的基本构想,遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制,其实际实施时各组件的型态、数量及比例可为一种随意的改变,且其组件布局型态也可能更为复杂。
实施例一
如图1,本实施例提供一种扇出型天线封装方法,包括以下步骤:
提供支撑基底,于所述支撑基底上形成分离层;
于所述分离层上形成重新布线层,所述重新布线层包括与所述分离层相接触的第一面及相对的第二面;
于所述重新布线层的第二面上形成堆叠设置的至少两层天线结构,所述天线结构与所述重新布线层中的金属布线层电连接,所述重新布线层凸出于所述天线结构的侧面;相接的所述天线结构在水平方向上的投影面积不等,且所述天线结构在水平方向上的投影覆盖所述金属布线层;
基于所述分离层,显露所述重新布线层的第一面;
提供半导体芯片,将所述半导体芯片接合于所述重新布线层的第一面上;于所述重新布线层的第一面上形成金属凸块;所述半导体芯片及金属凸块与所述金属布线层电连接,且所述天线结构在水平方向上的投影覆盖所述半导体芯片及金属凸块。
本实施例可形成堆叠设置的具有多层天线结构、高效率天线性能、高整合性的扇出型天线封装结构的扇出型天线封装结构;通过相接的天线结构在水平方向上的投影面积不等及天线结构在水平方向上的投影覆盖金属布线层、半导体芯片及金属凸块的特性,可节约成本、提高生产效率、灵活控制扇出型天线封装结构的体积,扩大扇出型天线封装结构的适用范围。
如图2~图16,示意了本实施例中扇出型天线封装方法各步骤所呈现的结构示意图。
如图2,首先提供支撑基底101,于所述支撑基底101上形成分离层102。
具体的,所述支撑基底101包括玻璃衬底、金属衬底、半导体衬底、聚合物衬底及陶瓷衬底中的一种,所述分离层102包括胶带及聚合物层中的一种。
作为该实施例的进一步实施例,所述支撑基底101优选为玻璃衬底,所述分离层102优选为LTHC光热转换层。所述玻璃衬底成本较低,且容易在其表面形成所述LTHC光热转换层,且能降低后续所述LTHC光热转换层的分离工艺的难度,如基于激光对所述LTHC光热转换层进行加热,使得自所述LTHC光热转换层处进行分离。
如图3,于所述分离层102上形成重新布线层103,所述重新布线层103包括与所述分离层102连接的第一面以及相对的第二面。
具体的,制作所述重新布线层103包括以下步骤:采用物理气相沉积工艺或化学气相沉积工艺于所述分离层102表面形成介质层113,并对所述介质层113进行刻蚀形成图形化的介质层113;采用物理气相沉积工艺、化学气相沉积工艺、蒸镀工艺、溅射工艺、电镀工艺或化学镀工艺于所述图形化的介质层113表面形成金属布线层123,并对所述金属布线层123进行刻蚀形成图形化的金属布线层123。其中,所述介质层113的材料包括环氧树脂、硅胶、PI、PBO、BCB、氧化硅、磷硅玻璃,含氟玻璃中的一种或两种以上组合;所述金属布线层123的材料包括铜、铝、镍、金、银、钛中的一种或两种以上组合。所述重新布线层103中的所述金属布线层123的层数及分布形貌,可根据具体需要进行选择,此处不作限制。
如图4~图15,于所述重新布线层103的第二面上形成堆叠设置的N层所述天线结构,本实施例中,所述N为3,即包括堆叠设置的3层所述天线结构,包括第一天线结构104、第二天线结构105及第三天线结构106。在另一实施例中,所述重新布线层103的第二面上也可包括其他N>3层堆叠设置的所述天线结构,如4层、5层等或仅含2层,此处不作限制。
作为该实施例的进一步实施例,所述天线结构包括金属连接柱、封装层及天线金属层。
具体的,如图4~图7,示意了形成所述第一天线结构104的各步骤的结构示意图。所述第一天线结构104包括第一金属连接柱124、第一封装层134及第一天线金属层144,其中所述第一金属连接柱124与所述重新布线层103中的所述金属布线层123电连接;所述第一封装层134覆盖所述第一金属连接柱124且显漏所述第一金属连接柱124的上表面;所述第一天线金属层144位于所述第一封装层134的上表面且与所述第一金属连接柱124电连接;从而形成所述第一天线结构104。
作为该实施例的进一步实施例,形成所述第一金属连接柱124的方法包括焊线工艺,如热压焊线工艺、超声波焊线工艺及热压超声波焊线工艺中的一种。所述第一金属连接柱124的材料包括Au、Ag、Cu、Al中的一种或组合。
作为该实施例的进一步实施例,形成所述第一封装层134的方法包括压缩成型、传递模塑成型、液封成型、真空层压及旋涂中的一种,所述第一封装层134的材料包括聚酰亚胺、硅胶以及环氧树脂中的一种。
具体的,本实施例中,所述支撑基底101的水平截面形貌采用较为常用的直径为300mm的圆形,也可根据需要选择所述支撑基底101的具体尺寸及形貌,此处不作限制。而后以所述重新布线层103为支撑,在所述重新布线层103的第二面上形成所述第一天线结构104。所述重新布线层103凸出于所述第一天线结构104的侧面,即凸出于所述第一封装层134的侧面,所述第一封装层134的水平截面形貌可采用直径小于300mm的圆形,如297mm、294mm及291mm等,优选为直径为294mm,以便于在提供足够大的第一封装层134的水平面积的同时,预留可制备后续堆叠设置的所述第二天线结构105的空间。在形成所述第一封装层134后,可采用研磨或抛光的方法作用于所述第一封装层134的上表面,以提供平整的所述第一封装层134,提高产品质量。所述第一封装层134在水平方向上的投影覆盖所述金属布线层123,以便于保护所述金属布线层123,避免在后续的工艺中对所述金属布线层123的损伤,确保产品质量。
作为该实施例的进一步实施例,形成所述第一天线金属层144的方法包括物理气相沉积工艺、化学气相沉积工艺、蒸镀工艺、溅射工艺、电镀工艺或化学镀工艺中的一种。
具体的,于所述第一封装层134的上表面形成所述第一天线金属层144,然后采用刻蚀工艺形成所需图形化的所述第一天线金属层144,所述第一天线金属层144的边缘优选为距离所述第一封装层134的侧面具有1mm~5mm的距离,以保护所述第一天线金属层144,避免在后续工艺中的损伤。
如图8~图11,示意了所述第二天线结构105的各步骤的结构示意图。所述第二天线结构105包括第二金属连接柱125、第二封装层135及第二天线金属层145,其中所述第二金属连接柱125与所述第一天线结构104中的所述第一天线金属层144电连接;所述第二封装层135覆盖所述第二金属连接柱125且显漏所述第二金属连接柱125的上表面;所述第二天线金属层145位于所述第二封装层135的上表面且与所述第二金属连接柱125电连接;从而形成所述第二天线结构105。具体方法及材料同所述第一天线结构104,此处不再赘述。
作为该实施例的进一步实施例,所述第二天线结构105可包覆所述第一天线结构104,从而在形成堆叠设置的所述天线结构的同时,所述天线结构的有效体积可保持不变。所述第二天线结构105及第一天线结构104的截面形貌包括圆形,且所述第二天线结构105的直径大于所述第一天线结构104的直径的范围包括3mm~30mm。
具体的,在形成所述第二封装层135时,可以所述第一封装层134的侧面与所述重新布线层103预留的所述空间,制备所述第二封装层135。所述第二封装层135的水平截面形貌可采用直径小于300mm的圆形,如297mm、294mm及291mm等,本实施例中,由于所述第一封装层134的直径优选为294mm,因此,所述第二封装层135的直径优选为297mm,从而在形成堆叠的所述天线结构的同时,使得所述第二天线结构105可与所述重新布线层103的第二面相接触,保持所述第二天线结构105内的有效体积较之所述第一天线结构104保持不变。
作为该实施例的进一步实施例,所述第二天线结构105的上方还可包括所述第一天线结构104或由所述第一天线结构104与所述第二天线结构105组合形成的循环结构中的一种,以进一步提高所述扇出型天线封装结构的集成度及整合性能。
如图12~图15,示意了制备所述第三天线结构106的各步骤的结构示意图。所述第三天线结构106包括第三金属连接柱126、第三封装层136及第三天线金属层146,其中所述第三金属连接柱126与所述第二天线结构105中的所述第二天线金属层145电连接;所述第三封装层136覆盖所述第三金属连接柱126且显漏所述第三金属连接柱126的上表面;所述第三天线金属层146位于所述第三封装层136的上表面且与所述第三金属连接柱126电连接;从而形成所述第三天线结构106。具体方法及材料同所述第一天线结构104,此处不再赘述。所述第三天线结构106优选为所述第一天线结构104,以便于节约成本、提高操作的便捷性,如可与所述第一天线结构104使用同一模具制备所述封装层。在另一实施例中,所述第二天线结构105的上方还可包括由所述第一天线结构104与所述第二天线结构105组合形成的循环结构中的一种,以进一步提高所述天线结构的整合性,且确保所述天线结构的有效体积不变。
接着如图16,基于所述分离层102分离所述支撑基底101,以显露所述重新布线层103的第一面。而后提供半导体芯片107,将所述半导体芯片107接合于所述重新布线层103的第一面上;于所述重新布线层103的第一面上形成金属凸块108;所述半导体芯片107及金属凸块108与所述金属布线层123电连接,且所述天线结构在水平方向上的投影覆盖所述半导体芯片107及金属凸块108,以确保后续产品质量。
具体的,可基于激光对所述LTHC光热转换层进行加热,以分离所述重新布线层103及所述LTHC光热转换层。结合所述半导体芯片107与所述金属凸块108的顺序,此处不作过分限制,优选为结合所述金属凸块108在先,以降低对所述半导体芯片107的污染,提高产品质量。所述金属凸块108包括铜金属凸块、镍金属凸块、锡金属凸块及银金属凸块中的一种,所述半导体芯片107的种类、数量及分布,此处不作过分限制。
作为该实施例的进一步实施例,还包括于所述半导体芯片107与所述重新布线层103的第一面之间填充底部填充层109的步骤,以提高所述半导体芯片107与所述重新布线层103的结合强度并保护所述重新布线层103及所述半导体芯片107。
作为该实施例的进一步实施例,所述天线结构的厚度的范围包括50μm~1000μm,如100μm、500μm等,可根据具体需要进行选择,此处不作限制。
作为该实施例的进一步实施例,所述金属连接柱还可包括横截面积大于所述金属连接柱的金属连接块,如位于所述第一金属连接柱124与所述金属布线层123之间的所述第一金属连接块114、位于所述第二金属连接柱125与所述第一天线金属层144之间的第二金属连接块115及位于所述第三金属连接柱126与所述第二天线金属层145之间的第三金属连接块116,从而增大接触面积,提高电性稳定性。
如图24,在制备所述扇出型天线封装结构后,还可包括切割的步骤,其中,可以任意一所述天线结构的侧面进行切割,从而一次性获得侧面具有同一平面的所述天线结构,且由于所述天线结构在水平方向上的投影覆盖所述金属布线层123、所述半导体芯片107及所述金属凸块108,因此可以具有最小水平投影面积的所述天线结构的侧面作为边缘,进行切割,也不会损伤所述金属布线层123、所述半导体芯片107及所述金属凸块108,从而可节约成本、提高生产效率,灵活控制扇出型天线封装结构的体积,扩大扇出型天线封装结构的适用范围。
实施例二
为进一步使本领域技术人员了解本发明的优点与功效,如图17~图23,示意了本发明中的另一种扇出型天线封装方法各步骤所呈现的结构示意图。本实施例与实施例一的主要区别在于形成了不同结构的所述天线结构。其中,所述天线结构自所述重新布线层103的第二面向上呈阶梯式减小堆叠设置,以便于灵活控制扇出型天线封装结构的体积,扩大扇出型天线封装结构的适用范围。
具体的,所述天线结构的具体材料、形成方法及形貌可参阅实施例一,此处不再赘述。如图17,在制备所述第二天线结构105中的所述第二封装层135时,可根据制程需要,以所述第一封装层134的上表面作为支撑,形成水平截面面积小于所述第一封装层134的所述第二封装层135,依次类推,形成自所述重新布线层103的第二面向上形成呈阶梯式减小堆叠设置的所述天线结构,此处不再赘述。
如图24,在制备所述呈阶梯式减小堆叠设置的所述天线结构后,还可包括切割的步骤,其中,可以位于顶部的具有最小水平投影面积的所述天线结构的侧面作为边缘,进行切割,从而一次性获得侧面具有同一平面的所述天线结构,且由于所述天线结构在水平方向上的投影覆盖所述金属布线层123、所述半导体芯片107及所述金属凸块108,因此不会损伤所述金属布线层123、所述半导体芯片107及所述金属凸块108,从而可节约成本、提高生产效率,灵活控制扇出型天线封装结构的体积,扩大扇出型天线封装结构的适用范围。
实施例三
如图24,本实施例示意了本发明中的扇出型天线封装结构的结构示意图,所述封装结构包括:
重新布线层103,所述重新布线层103包括相对的第一面及第二面;
堆叠设置的至少两层天线结构,所述天线结构位于所述重新布线层103的第二面上,与所述重新布线层103中的金属布线层123电连接,所述天线结构的侧面具有同一平面,且所述天线结构在水平方向上的投影覆盖所述金属布线层123;
半导体芯片107及金属凸块108,位于所述重新布线层103的第一面上,并与所述金属布线层123电连接,且所述天线结构在水平方向上的投影覆盖所述半导体芯片107及金属凸块108。
本实施例可形成堆叠设置的具有多层天线结构、高效率天线性能、高整合性的扇出型天线封装结构;通过天线结构在水平方向上的投影覆盖金属布线层、半导体芯片及金属凸块的特性,可提高产品质量。
具体的,如实施例一及二,在制备所述扇出型天线封装结构后,还可包括切割的步骤,其中,可以任意一所述天线结构的侧面进行切割,从而一次性获得侧面具有同一平面的所述天线结构,且由于所述天线结构在水平方向上的投影覆盖所述金属布线层123、所述半导体芯片107及所述金属凸块108,因此可以具有最小水平投影面积的所述天线结构的侧面作为边缘,进行切割,也不会损伤所述金属布线层123、所述半导体芯片107及所述金属凸块108,从而可节约成本、提高生产效率,灵活控制扇出型天线封装结构的体积,扩大扇出型天线封装结构的适用范围。
作为该实施例的进一步实施例,所述重新布线层103的第二面上可包括堆叠设置的N层所述天线结构,其中N≥3,以形成具有多层所述天线结构的扇出型天线封装结构,提高天线的效率,缩小封装结构体积,使得封装结构具有较高的集成度,提高封装结构的整合性能。如4层、5层等或仅含2层,此处不作限制。本实施例中,所述天线结构包括堆叠设置的3层所述天线结构,包括第一天线结构104、第二天线结构105及第三天线结构106。
作为该实施例的进一步实施例,所述天线结构的厚度的范围包括50μm~1000μm,如100μm、500μm等,可根据具体需要进行选择,此处不作限制。
作为该实施例的进一步实施例,所述半导体芯片107与所述重新布线层103的第一面之间还可包括底部填充层109,以提高所述半导体芯片107与所述重新布线层103的结合强度并保护所述重新布线层103及半导体芯片107。
作为该实施例的进一步实施例,所述天线结构包括金属连接柱、封装层及天线金属层,所述封装层覆盖所述金属连接柱且显漏所述金属连接柱的上表面,所述天线金属层位于所述封装层的上表面与所述金属连接柱电连接。
具体的,所述第一天线结构104包括第一金属连接柱124、第一封装层134及第一天线金属层144,其中所述第一金属连接柱124与所述重新布线层103中的所述金属布线层123电连接;所述第一封装层134覆盖所述第一金属连接柱124且显漏所述第一金属连接柱124的上表面;所述第一天线金属层144位于所述第一封装层134的上表面且与所述第一金属连接柱124电连接;从而形成所述第一天线结构104。所述第二天线结构105包括第二金属连接柱125、第二封装层135及第二天线金属层145,其中所述第二金属连接柱125与所述第一天线结构104中的所述第一天线金属层144电连接;所述第二封装层135覆盖所述第二金属连接柱125且显漏所述第二金属连接柱125的上表面;所述第二天线金属层145位于所述第二封装层135的上表面且与所述第二金属连接柱125电连接;从而形成所述第二天线结构105。所述第三天线结构106包括第三金属连接柱126、第三封装层136及第三天线金属层146,其中所述第三金属连接柱126与所述第二天线结构105中的所述第二天线金属层145电连接;所述第三封装层136覆盖所述第三金属连接柱126且显漏所述第三金属连接柱126的上表面;所述第三天线金属层146位于所述第三封装层136的上表面且与所述第三金属连接柱126电连接;从而形成所述第三天线结构106。
作为该实施例的进一步实施例,所述金属连接柱的底部还连接有横截面积大于所述金属连接柱的金属连接块。
具体的,如位于所述第一金属连接柱124与所述金属布线层123之间的所述第一金属连接块114、位于所述第二金属连接柱125与所述第一天线金属层144之间的第二金属连接块115及位于所述第三金属连接柱126与所述第二天线金属层145之间的第三金属连接块116,从而增大接触面积,提高电性稳定性。
作为该实施例的进一步实施例,所述金属连接柱包括金金属连接柱、银金属连接柱、铜金属连接柱及铝金属连接柱中的一种;所述封装层包括环氧树脂层、聚酰亚胺层及硅胶层中的一种;所述金属凸块108包括铜金属凸块、镍金属凸块、锡金属凸块及银金属凸块中的一种;具体种类可根据具体需要进行选择,此处不作限制。
综上所述,本发明的扇出型天线封装结构及封装方法,可形成堆叠设置的具有多层天线结构、高效率天线性能、高整合性的扇出型天线封装结构;通过相接的天线结构在水平方向上的投影面积不等及天线结构在水平方向上的投影覆盖金属布线层、半导体芯片及金属凸块的特性,可节约成本、提高生产效率、灵活控制扇出型天线封装结构的体积,扩大扇出型天线封装结构的适用范围。所以,本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效,而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下,对上述实施例进行修饰或改变。因此,举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变,仍应由本发明的权利要求所涵盖。

Claims (17)

1.一种扇出型天线封装方法,其特征在于,包括以下步骤:
提供支撑基底,于所述支撑基底上形成分离层;
于所述分离层上形成重新布线层,所述重新布线层包括与所述分离层相接触的第一面及相对的第二面;
于所述重新布线层的第二面上形成堆叠设置的至少两层天线结构,所述天线结构与所述重新布线层中的金属布线层电连接,所述重新布线层凸出于所述天线结构的侧面;相接的所述天线结构在水平方向上的投影面积不等,且所述天线结构在水平方向上的投影覆盖所述金属布线层;
基于所述分离层,显露所述重新布线层的第一面;
提供半导体芯片,将所述半导体芯片接合于所述重新布线层的第一面上;于所述重新布线层的第一面上形成金属凸块;所述半导体芯片及金属凸块与所述金属布线层电连接,且所述天线结构在水平方向上的投影覆盖所述半导体芯片及金属凸块。
2.根据权利要求1所述的扇出型天线封装方法,其特征在于:所述重新布线层的第二面上包括堆叠设置的N层所述天线结构,其中N≥3。
3.根据权利要求1所述的扇出型天线封装方法,其特征在于:所述天线结构包括金属连接柱、封装层及天线金属层。
4.根据权利要求3所述的扇出型天线封装方法,其特征在于:所述封装层覆盖所述金属连接柱且显漏所述金属连接柱的上表面,所述天线金属层位于所述封装层的上表面且与所述金属连接柱电连接。
5.根据权利要求1所述的扇出型天线封装方法,其特征在于:所述天线结构包括第一天线结构及包覆所述第一天线结构的第二天线结构。
6.根据权利要求5所述的扇出型天线封装方法,其特征在于:所述第二天线结构的上方还包括所述第一天线结构或由所述第一天线结构与所述第二天线结构组合形成的循环结构中的一种。
7.根据权利要求5所述的扇出型天线封装方法,其特征在于:所述第二天线结构及第一天线结构的截面形貌包括圆形,且所述第二天线结构的直径大于所述第一天线结构的直径的范围包括3mm~30mm。
8.根据权利要求1所述的扇出型天线封装方法,其特征在于:所述天线结构自所述重新布线层的第二面向上呈阶梯式减小堆叠设置。
9.根据权利要求1所述的扇出型天线封装方法,其特征在于:所述天线结构的厚度的范围包括50μm~1000μm。
10.根据权利要求1所述的扇出型天线封装方法,其特征在于:还包括于所述半导体芯片与所述重新布线层的第一面之间填充底部填充层的步骤。
11.一种扇出型天线封装结构,其特征在于,所述封装结构包括:
重新布线层,所述重新布线层包括相对的第一面及第二面;
堆叠设置的至少两层天线结构,所述天线结构位于所述重新布线层的第二面上,与所述重新布线层中的金属布线层电连接,所述天线结构的侧面具有同一平面,且所述天线结构在水平方向上的投影覆盖所述金属布线层;
半导体芯片及金属凸块,位于所述重新布线层的第一面上,并与所述金属布线层电连接,且所述天线结构在水平方向上的投影覆盖所述半导体芯片及金属凸块。
12.根据权利要求11所述的扇出型天线封装结构,其特征在于:所述重新布线层的第二面上包括堆叠设置的N层所述天线结构,其中N≥3。
13.根据权利要求11所述的扇出型天线封装结构,其特征在于:所述天线结构的厚度的范围包括50μm~1000μm。
14.根据权利要求11所述的扇出型天线封装结构,其特征在于:所述半导体芯片与所述重新布线层的第一面之间还包括底部填充层。
15.根据权利要求11所述的扇出型天线封装结构,其特征在于:所述天线结构包括金属连接柱、封装层及天线金属层。
16.根据权利要求15所述的扇出型天线封装结构,其特征在于:所述封装层覆盖所述金属连接柱且显漏所述金属连接柱的上表面,所述天线金属层位于所述封装层的上表面与所述金属连接柱电连接。
17.根据权利要求15所述的扇出型天线封装结构,其特征在于:所述金属连接柱的底部还连接有横截面积大于所述金属连接柱的金属连接块。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113035845A (zh) * 2021-02-05 2021-06-25 珠海越亚半导体股份有限公司 具有天线的封装结构及其制作方法
CN113224500A (zh) * 2020-01-21 2021-08-06 华为技术有限公司 封装天线模组、封装天线模组的制作方法及终端设备
CN114204249A (zh) * 2022-02-18 2022-03-18 威海艾迪科电子科技股份有限公司 一种具有天线的扇出封装及其制备方法
CN114551251A (zh) * 2022-02-23 2022-05-27 威海艾迪科电子科技股份有限公司 一种具有天线结构的多芯片封装及其制备方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101176109A (zh) * 2005-05-13 2008-05-07 3M创新有限公司 用于金属或其它导电物体上的射频识别标签
CN107393883A (zh) * 2017-06-29 2017-11-24 江苏长电科技股份有限公司 埋入预制天线低损耗部件的封装结构
US20180076526A1 (en) * 2013-09-11 2018-03-15 International Business Machines Corporation Antenna-in-package structures with broadside and end-fire radiations
CN108511400A (zh) * 2018-03-16 2018-09-07 中芯长电半导体(江阴)有限公司 天线的封装结构及封装方法
CN208806246U (zh) * 2018-10-26 2019-04-30 中芯长电半导体(江阴)有限公司 扇出型天线封装结构

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101176109A (zh) * 2005-05-13 2008-05-07 3M创新有限公司 用于金属或其它导电物体上的射频识别标签
US20180076526A1 (en) * 2013-09-11 2018-03-15 International Business Machines Corporation Antenna-in-package structures with broadside and end-fire radiations
CN107393883A (zh) * 2017-06-29 2017-11-24 江苏长电科技股份有限公司 埋入预制天线低损耗部件的封装结构
CN108511400A (zh) * 2018-03-16 2018-09-07 中芯长电半导体(江阴)有限公司 天线的封装结构及封装方法
CN208806246U (zh) * 2018-10-26 2019-04-30 中芯长电半导体(江阴)有限公司 扇出型天线封装结构

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113224500A (zh) * 2020-01-21 2021-08-06 华为技术有限公司 封装天线模组、封装天线模组的制作方法及终端设备
CN113035845A (zh) * 2021-02-05 2021-06-25 珠海越亚半导体股份有限公司 具有天线的封装结构及其制作方法
US11984414B2 (en) 2021-02-05 2024-05-14 Zhuhai Access Semiconductor Co., Ltd Packaging structure with antenna and manufacturing method thereof
CN114204249A (zh) * 2022-02-18 2022-03-18 威海艾迪科电子科技股份有限公司 一种具有天线的扇出封装及其制备方法
CN114204249B (zh) * 2022-02-18 2022-05-13 威海艾迪科电子科技股份有限公司 一种具有天线的扇出封装及其制备方法
CN114551251A (zh) * 2022-02-23 2022-05-27 威海艾迪科电子科技股份有限公司 一种具有天线结构的多芯片封装及其制备方法

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