CN109215554A - 显示面板和显示面板驱动方法 - Google Patents
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Abstract
一种显示面板包含多个像素矩阵和多个接收电路。每个像素矩阵包含多个第一像素电路以及多个第二像素电路，其中多个第一像素电路和多个第二像素电路耦接于一第一节点。多个接收电路用于接收多个输入信号，并依据多个输入信号对应输出多个数据信号至多个像素矩阵。其中，多个接收电路的其中一者输出一第一数据信号至第一节点，且第一数据信号具有一高低震荡波型。当第一数据信号小于一预设电压值时，多个第一像素电路的其中一者接收第一数据信号，当第一数据信号大于预设电压值时，多个第二像素电路的其中一者接收第一数据信号。
Description
技术领域
本发明有关一种显示面板和其驱动方法，尤指一种无线传输数据信号的显示面板和其驱动方法。
背景技术
大尺寸显示面板为现今显示面板的设计主流之一。然而，随着面板尺寸增大，面板内部的走线的阻抗也随之增大，进而会造成信号失真的问题。为了克服前述问题，业界将面板的主动区分割成包含若干区域，且在每一区域中置入一个接收线圈。如此一来，面板中的所有线圈可以同时透过无线传输的方式接收数据信号，以同时更新前述若干区域中的显示画面。
然而，接收线圈所感应出的数据信号强度受限于其面积大小。若感应线圈的面积过小，会因为数据信号强度不足而无法将像素电路充电至预期的电压电平。而若将感应线圈的面积增大，又会增加其对应的像素电路数量，反而压缩了每一个像素电路分配到的数据写入时间，进而同样无法将像素电路充电至预期的电压电平。
发明内容
有鉴于此，如何提供能将像素电路充电至预期的电压电平，且采用无线传输的方式传输数据信号的大尺寸显示面板，实为业界有待解决的问题。
本发明提供一种显示面板，显示面板包含多个像素矩阵和多个接收电路。每个像素矩阵包含多个第一像素电路以及多个第二像素电路，其中多个第一像素电路和多个第二像素电路耦接于一第一节点。多个接收电路用于接收多个输入信号，并依据多个输入信号对应输出多个数据信号至多个像素矩阵。其中，多个接收电路的其中一者输出一第一数据信号至第一节点，且第一数据信号具有一高低震荡波型，当第一数据信号小于一预设电压值时，多个第一像素电路的其中一者接收第一数据信号，当第一数据信号大于预设电压值时，多个第二像素电路的其中一者接收第一数据信号。
上述的显示面板能将每个像素电路充电至预期的电压电平。
以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。
附图说明
图1为根据本发明一实施例的显示面板简化后的功能方块图。
图2为图1的像素矩阵的电路示意图。
图3为根据本发明一实施例的显示面板驱动方法简化后的流程图。
图4为显示面板于非极性反转图框中的控制信号的时序变化图。
图5为显示面板于极性反转图框中的控制信号的时序变化图。
图6～9为图1的像素矩阵于运作过程中的等效电路图。
其中，附图标记：
100：显示面板
110：像素矩阵
120：接收电路
210[1]～210[n]：第一像素电路
220[1]～220[n]：第二像素电路
212[1]～212[n]：第一整流电路
214[1]～214[n]：第一灰阶控制电路
216[1]～216[n]：第一重置电路
222[1]～222[n]：第二整流电路
224[1]～224[n]：第二灰阶控制电路
226[1]～226[n]：第二重置电路
T1[1]～T1[n]：第一晶体管
T2[1]～T2[n]：第二晶体管
T3[1]～T3[n]：第三晶体管
T4[1]～T4[n]：第四晶体管
T5[1]～T5[n]：第五晶体管
T6[1]～T6[n]：第六晶体管
T7[1]～T7[n]：第七晶体管
Cs1[1]～Cs1[n]：第一存储电容
Cs2[1]～Cs2[n]：第二存储电容
Cs3[1]～Cs3[n]：第三存储电容
Cs4[1]～Cs4[n]：第四存储电容
Clc1[1]～Clc1[n]：第一液晶电容
Clc2[1]～Clc2[n]：第二液晶电容
Clc3[1]～Clc3[n]：第三液晶电容
Clc4[1]～Clc4[n]：第四液晶电容
GL、GL[1]～GL[M]、GL[2n+2]、GL[2n+3]：栅极信号线
Vdata：数据信号
V1～V3：第一电压电平～第三电压电平
Vp：预设电压值
P1：主要脉冲
P2：次要脉冲
PN1：第一极性反转脉冲
PN2：第二极性反转脉冲
TR1～TR2：第一重置阶段～第二重置阶段
TW1～TW2：第一写入阶段～第二写入阶段
具体实施方式
下面结合附图对本发明的结构原理和工作原理作具体的描述：
图1为根据本发明一实施例的显示面板100简化后的功能方块图。显示面板100包含多个像素矩阵110、多个接收电路120以及多个栅极信号线GL。每个像素矩阵110对应耦接于一个接收电路120，并耦接于多个栅极信号线GL中的部分栅极信号线GL。多个接收电路120用于以无线传输的方式接收多个输入信号，并依据多个输入信号对应输出多个数据信号Vdata至多个像素矩阵110。为使图面简洁而易于说明，显示面板100中的其他元件与连接关系并未绘示于图1中。
图2为图1的像素矩阵110的电路示意图。像素矩阵110包含多个第一像素电路210[1]～210[n]和多个第二像素电路220[1]～220[n]，其中n为正整数。第一像素电路210[1]～210[n]和第二像素电路220[1]～220[n]皆耦接于第一节点N1。像素矩阵110所对应的一个接收电路120也耦接于第一节点N1，且用于提供交流形式的数据信号Vdata至第一节点N1。亦即，数据信号Vdata具有高低震荡的波型。
另外，图2的像素矩阵110还耦接于图1的多条栅极信号线GL中的部分栅极信号线GL。为了方便说明，图2中耦接于像素矩阵110的部分栅极信号线GL，称为栅极信号线GL[1]～GL[M]，其中M为正整数。
本发明说明书和附图中使用的元件编号和装置编号中的索引[1]～[n]以及[1]～[M]，只是为了方便指称个别的元件和装置，并非有意将前述元件和装置的数量局限在特定数目。在本发明说明书和附图中，若使用某一元件编号或装置编号时没有指明该元件编号或装置编号的索引，则代表该元件编号或装置编号是指称所属元件群组或装置群组中不特定的任一元件或装置。例如，元件编号210[2]指称的对象是第一像素电路210[2]，而元件编号210指称的对象则是第一像素电路210[1]～210[n]中不特定的任意第一像素电路210。又例如，元件编号T2[2]指称的对象是第二晶体管T2[2]，而元件编号T2指称的对象则是第二晶体管T2[1]～T2[n]中不特定的任意第二晶体管T2。
以第一像素电路210[1]为例，第一像素电路210[1]包含第一整流电路212[1]、第一灰阶控制电路214[1]和第一重置电路216[1]。第一整流电路212[1]耦接于第一节点N1和第二节点N2[1]之间。当数据信号Vdata小于一预设电压值Vp时，第一整流电路212[1]导通第一节点N1和第二节点N2[1]，以使第一像素电路210[1]接收数据信号Vdata。而当数据信号Vdata大于预设电压值Vp时，第一整流电路212断开第一节点N1和第二节点N2[1]。
第一灰阶控制电路214[1]耦接于第二节点N2[1]，用于自第二节点N2[1]接收数据信号Vdata。第一灰阶控制电路214[1]还用于依据接收到的数据信号Vdata决定第一像素电路210[1]显示的灰阶值。
第一重置电路216[1]耦接于第二节点N2[1]和一接地端之间，用于选择性地导通第二节点N2[1]和接地端，以重置第一灰阶控制电路214[1]所存储的数据信号Vdata。
具体而言，第一整流电路212[1]包含第一晶体管T1[1]。第一晶体管T1[1]包含第一端、第二端和控制端，其中第一晶体管T1[1]的第一端耦接于第一节点N1，第一晶体管T1[1]的控制端和第二端耦接于第二节点N2[1]。亦即，第一晶体管T1[1]为二极管耦接形式(diode-connected)之晶体管。
第一灰阶控制电路214[1]包含第二晶体管T2[1]、第三晶体管T3[1]、第一存储电容Cs1[1]、第二存储电容Cs2[1]、第一液晶电容Clc1[1]以及第二液晶电容Clc2[1]。第二晶体管T2[1]包含第一端、第二端和控制端，其中第二晶体管T2[1]的第一端耦接于第二节点N2[1]，而第二晶体管T2[1]的控制端耦接于栅极信号线GL[1]。第一存储电容Cs1[1]包含第一端和第二端，其中第一存储电容Cs1[1]的第一端耦接于第二晶体管T2[1]的第二端，第一存储电容Cs1[1]的第二端耦接于栅极信号线GL[5]。第一液晶电容Clc1[1]则耦接于第二晶体管T2[1]的第二端。
第三晶体管T3[1]包含第一端、第二端和控制端，第三晶体管T3[1]的第一端耦接于第二节点N2[1]，第三晶体管T3[1]的控制端耦接于栅极信号线GL[2]。第二存储电容Cs2[1]包含第一端和第二端，其中第二存储电容Cs2[1]的第一端耦接于第三晶体管T3[1]的第二端，而第二存储电容Cs2[1]的第二端耦接于栅极信号线GL[5]。第二液晶电容Clc2[1]则耦接于第三晶体管T3[1]的第二端。
另外，第一重置电路216[1]包含第四晶体管T4。第四晶体管T4包含第一端、第二端和控制端，第四晶体管T4的第一端耦接于第二节点N2[1]，第四晶体管T4的控制端耦接于栅极信号线GL[3]，且第四晶体管T4的第二端耦接于接地端。
第一像素电路210[2]～210[n]包含的元件以及连接方式相似于第一像素电路210[1]。然而，要特别说明的是，在第一像素电路210[2]中，的第二晶体管T2[2]的控制端是耦接于栅极信号线GL[3]，第三晶体管T3[2]的控制端是耦接于栅极信号线GL[4]，而第四晶体管T4[2]的控制端是耦接于栅极信号线GL[5]。同样在第一像素电路210[2]中，第一存储电容Cs1[2]的第二端以及第二存储电容Cs2[2]的第二端皆耦接于栅极信号线GL[7]。另外，在第一像素电路210[n]中，第一存储电容Cs1[n]的第二端以及第二存储电容Cs2[n]的第二端皆耦接于栅极信号线GL[2n+3]。
换言之，对第一像素电路210[2]～210[n]中的第i个第一像素电路210[i](未绘示于图2中)而言，第二晶体管T2[i]的控制端耦接于第(2i-1)条栅极信号线GL[2i-1]，第三晶体管T3[i]的控制端耦接于第2i条栅极信号线GL[2i]，而第四晶体管T4[i]的控制端耦则接于第(2i+1)条栅极信号线GL[2i+1]。另外，第一存储电容Cs1[i]的第二端和第二存储电容Cs2[i]的第二端都耦接于第(2i+3)条栅极信号线GL[2i+3]。其中，i为正整数。
另一方面，以第二像素电路220[1]为例，第二像素电路220[1]包含第二整流电路222[1]、第二灰阶控制电路224[1]以及第二重置电路226[1]。第二整流电路222[1]耦接于第一节点N1和第三节点N3[1]之间。当数据信号Vdata大于预设电压值Vp时，第二整流电路222[1]导通第一节点N1和该第三节点N3[1]，以使第二像素电路220[1]接收数据信号Vdata。而当数据信号Vdata小于预设电压值Vp时，第二整流电路222[1]断开第一节点N1和第三节点N3[1]。
第二灰阶控制电路224[1]耦接于第三节点N3[1]，用于自第三节点N3[1]接收数据信号Vdata，并用于依据接收到的数据信号Vdata决定第二像素电路220[1]所显示的灰阶值。
第二重置电路226[1]耦接于第三节点N3[1]和接地端之间，用于选择性地导通第三节点N3[1]和接地端，以重置第二灰阶控制电路224[1]所存储的数据信号Vdata。
具体而言，第二整流电路222[1]包含第五晶体管T5[1]。第五晶体管T5[1]包含第一端、第二端和控制端，其中第五晶体管T5[1]的第一端耦接于第三节点N3[1]，第五晶体管T5[1]的控制端和第二端耦接于第一节点N1。亦即，第五晶体管T5[1]为二极管耦接形式之晶体管。
第二灰阶控制电路224[1]包含第六晶体管T6[1]、第七晶体管T7[1]、第三存储电容Cs3[1]、第四存储电容Cs4[1]、第三液晶电容Clc3[1]以及第四液晶电容Clc4[1]。第六晶体管T6[1]包含第一端、第二端和控制端，其中第六晶体管T6[1]的第一端耦接于第三节点N3[1]，而第六晶体管T6[1]的控制端耦接于栅极信号线GL[1]。第三存储电容Cs3[1]包含第一端和第二端，其中第三存储电容Cs3[1]的第一端耦接于第六晶体管T6[1]的第二端，第三存储电容Cs3[1]的第二端耦接于栅极信号线GL[4]。第一液晶电容Clc1[1]则耦接于第六晶体管T6[1]的第二端。
第七晶体管T7[1]包含第一端、第二端和控制端，第七晶体管T7[1]的第一端耦接于第三节点N3[1]，第七晶体管T7[1]的控制端耦接于栅极信号线GL[2]。第四存储电容Cs4[1]包含第一端和第二端，其中第四存储电容Cs4[1]的第一端耦接于第七晶体管T7[1]的第二端，而第四存储电容Cs4[1]的第二端耦接于栅极信号线GL[4]。第四液晶电容Clc4[1]则耦接于第七晶体管T7[1]的第二端。
另外，第二重置电路226[1]包含第八晶体管T8。第八晶体管T8包含第一端、第二端和控制端，第八晶体管T8的第一端耦接于第三节点N3[1]，第八晶体管T8的控制端耦接于栅极信号线GL[3]，且第八晶体管T8的第二端耦接于接地端。
第二像素电路220[2]～220[n]包含的元件以及连接方式相似于第二像素电路220[1]。然而，要特别说明的是，在第二像素电路220[2]中，第六晶体管T6[2]的控制端是耦接于栅极信号线GL[3]，第七晶体管T7[2]的控制端是耦接于栅极信号线GL[4]，而第八晶体管T4[2]的控制端是耦接于栅极信号线GL[5]。同样在第二像素电路220[2]中，第三存储电容Cs3[2]的第二端以及第四存储电容Cs4[2]的第二端皆耦接于栅极信号线GL[6]。另外，在第二像素电路220[n]中，第三存储电容Cs3[n]的第二端以及第四存储电容Cs4[n]的第二端皆耦接于栅极信号线GL[2n+2]
换言之，对第二像素电路220[2]～220[n]中的第i个第二像素电路220[i](未绘示于图2中)而言，第六晶体管T6[i]的控制端耦接于第(2i-1)条栅极信号线GL[2i-1]，第七晶体管T7[i]的控制端耦接于第2i条栅极信号线GL[2i]，而第八晶体管T8[i]的控制端耦则接于第(2i+1)条栅极信号线GL[2i+1]。另外，第三存储电容Cs3[i]的第二端和第四存储电容Cs4[i]的第二端都耦接于第(2i+2)条栅极信号线GL[2i+2]，其中i为正整数。
实作上，第一晶体管至第八晶体管可以用各种合适的N型晶体管来实现。
以下将配合图3～5进一步说明显示面板100的运作方式。图3为根据本发明一实施例的显示面板驱动方法300简化后的流程图。图4为显示面板100于非极性反转图框中的控制信号的时序变化图。图5为显示面板100于极性反转图框中的控制信号的时序变化图。
请同时参照图2～4，在流程S302中，显示面板100处于非极性反转图框。此时，显示面板100会利用栅极信号线GL[2i-1]和栅极信号线GL[2i]依序提供主要脉冲P1，且栅极信号线GL[2i-1]于提供主要脉冲P1之前，会先提供两个次要脉冲P2。其中主要脉冲P1是用于控制第一灰阶控制电路214[i]和第二灰阶控制电路224[i]接收数据信号Vdata，而次要脉冲P2是用于重置第一灰阶控制电路214[i-1]以及第二灰阶控制电路224[i-1]，且i为正整数。
另外，次要脉冲P2的脉冲时间宽度小于主要脉冲P1的脉冲时间宽度。
举例来说，在i等于2的情况下，显示面板100在利用栅极信号线GL[3]提供主要脉冲P1之前，会先利用栅极信号线GL[3]提供两个次要脉冲P2至第四晶体管T4[1]和第八晶体管T8[1]的控制端。因此，第一灰阶控制电路214[1]所存储的电压值会被重置为接地电压，第二灰阶控制电路224[1]所存储的电压值也会被重置为接地电压。
接着，显示面板100会利用栅极信号线GL[3]提供一个主要脉冲P1至第二晶体管T2[2]和第六晶体管T6[2]的控制端，以导通第二晶体管T2[2]和第六晶体管T6[2]。此时，第四晶体管T4[2]和第八晶体管T8[2]的控制端会接收到来自栅极信号线GL[5]的第一个次要脉冲P2，而使得第四晶体管T4[2]和第八晶体管T8[2]导通。因此，第一像素电路210[2]和第二像素电路220[2]会进入第一重置阶段TR1。
在第一重置阶段TR1中，像素矩阵110等效于图6所示的等效电路。因此，第一液晶电容Clc1[2]和第三液晶电容Clc3[2]的第一端会被重置为接地电压。
而当栅极信号线GL[5]停止提供第一个次要脉冲P2时，栅极信号线GL[3]仍继续提供主要脉冲P1，以导通第二晶体管T2[2]和第六晶体管T6[2]。此时，像素矩阵110会进入第一写入阶段TW1。
在第一写入阶段TW1中，像素矩阵110会等效于图7所示的等效电路。此时，数据信号Vdata可以被写入至第一液晶电容Clc1[2]和第三液晶电容Clc3[2]的第一端。
当栅极信号线GL[3]停止提供主要脉冲P1时，显示面板100会利用栅极信号线GL[4]开始提供另一个主要脉冲P1至第三晶体管T3[2]和第七晶体管T7[2]的控制端，以导通第三晶体管T3[2]和第七晶体管T7[2]。此时，第二晶体管T2[2]和第八晶体管T8[2]的控制端会接收到来自栅极信号线GL[5]的第二个次要脉冲P2，而使得第二晶体管T2[2]和第八晶体管T8[2]导通。因此，第一像素电路210[2]和第二像素电路220[2]会进入第二重置阶段TR2。
在第二重置阶段TR2中，像素矩阵110会等效于图8所示的等效电路。因此，第二液晶电容Clc2[2]和第四液晶电容Clc4[2]的第一端会被重置为接地电压。
而当栅极信号线GL[5]停止提供第二个次要脉冲P2时，栅极信号线GL[4]仍继续提供主要脉冲P1，以导通第三晶体管T3[2]和第七晶体管T7[2]。因此，像素矩阵110会进入第二写入阶段TW2。
在第二写入阶段TW2中，像素矩阵110会等效于图9所示的等效电路。此时，数据信号Vdata可以被写入至第二液晶电容Clc2[2]和第三液晶电容Clc4[2]的第一端。
在流程S304中，显示面板100会利用接收电路120输出具有高低振荡波型的数据信号Vdata至第一节点N1。当数据信号Vdata小于预设电压值Vp时，若多个第一像素电路210[1]～210[n]的其中一者处于第一写入阶段TW1或第二写入阶段TW2，该其中一者便会接收数据信号Vdata。而当数据信号Vdata大于预设电压值Vp时，若多个第二像素电路220[1]～220[n]的其中一者处于第一写入阶段TW1或第二写入阶段TW2，该其中一者便会接收数据信号Vdata。
值得一提的是，于第一写入阶段TW1或第二写入阶段TW2中，藉由设置数据信号Vdata小于预设电压值Vp的时间总和，可以控制第一像素电路210显示的灰阶值。例如，设置数据信号Vdata小于预设电压值Vp的时间总和为第一时间长度，则第一像素电路210显示的灰阶值会正相关于第一时间长度。
另一方面，藉由设置数据信号Vdata大于预设电压值Vp的时间总和，可以控制第二像素电路220显示的灰阶值。例如，设置数据信号Vdata大于预设电压值Vp的时间总和为第二时间长度，则第二像素电路220显示的灰阶值会正相关于第二时间长度。
接着，请同时参照图2～3和图5，在流程S306中，显示面板100会处于极性反转图框。显示面板100于流程S306中的运作，相似于流程S302中的运作。差异在于，显示面板100会利用第(2i+3)条栅极信号线GL[2i+3]依序提供第一极性反转脉冲PN1、二个次要脉冲P2和主要脉冲P1。显示面板100还会利用第(2i+2)条栅极信号线GL[2i+2]依序提供第二极性反转脉冲PN2和主要脉冲P1。其中，栅极信号线GL[2i+3]的第一极性反转脉冲PN1用于使第一像素电路210[i]进行极性反转，栅极信号线GL[2i+2]的第二极性反转脉冲PN2用于使第二像素电路220[i]进行极性反转，且i为正整数。
另外，第一极性反转脉冲PN1的脉冲方向，相反于主要脉冲P1、次要脉冲P2以及第二极性反转脉冲PN2的脉冲方向。
在本实施例中，当栅极信号线GL[2i-1]或GL[2i]提供主要脉冲P1时，栅极信号线GL[2i+3]会提供该第一极性反转脉冲PN1，且栅极信号线GL[2i+2]会提供该第二极性反转脉冲PN2。当栅极信号线GL[2i-1]或GL[2i]停止提供主要脉冲P1后，栅极信号线GL[2i+3]停止提供第一极性反转脉冲PN1，且栅极信号线GL[2i+2]停止提供该第二极性反转脉冲PN2。
举例来说，在i等于2的情况下，当栅极信号线GL[3]或GL[4]提供主要脉冲P1，使得第一像素电路210[2]和第二像素电路220[2]处于第一写入阶段TW1或第二写入阶段TW2时，栅极信号线GL[7]会提供第一极性反转脉冲PN1，且栅极信号线GL[6]会提供第二极性反转脉冲PN2。因此，于第一写入阶段TW1或第二写入阶段TW2中，第一存储电容Cs1[2]和第二存储电容Cs2[2]的第二端会被第一极性反转脉冲PN1设置于一第一电压电平V1，而第三存储电容Cs3[2]和第四存储电容Cs4[2]的第二端会被第二极性反转脉冲PN2设置于一第二电压电平V2。
如图5所示，栅极信号线GL[1]～GL[M]在未提供任何脉冲时，会处于一第三电压电平V3，其中第一电压电平V1低于第三电压电平V3，且第二电压电平V2高于第三电压电平V3。
另一方面，当栅极信号线GL[3]或GL[4]停止提供主要脉冲P1，使得第二晶体管T2[2]、第三晶体管T3[2]、第六晶体管T6[2]以及第七晶体管T7[2]关断时，栅极信号线GL[6]和GL[7]会回复至第三电压电平V3。
因此，第三电压电平V3和第一电压电平V1的电压差值，会藉由电容耦合效应由第一存储电容Cs1[2]的第二端传递至第一存储电容Cs1[2]的第一端，也会由第二存储电容Cs2[2]的第二端传递至第二存储电容Cs2[2]的第一端。如此一来，第一液晶电容Clc1[2]和第二液晶电容Clc2[2]的跨压会被抬升，进而达成灰阶反转。
另外，第三电压电平V3和第二电压电平V2的电压差值，会藉由电容耦合效应由第三存储电容Cs3[2]的第二端传递至第三存储电容Cs3[2]的第一端，也会由第四存储电容Cs4[2]的第二端传递至第四存储电容Cs4[2]的第一端。如此一来，第三液晶电容Clc3[2]和第四液晶电容Clc4[2]的跨压会被拉低，进而达成灰阶反转。
实作上，第一电压电平V1可以设置为低于数据信号Vdata的最低电压电平至少5V，而第二电压电平V2可以设置为高于数据信号Vdata的最高电压电平至少5V。
于流程S308中，显示面板100会执行相似于流程S304的运作，为简洁起见，在此不重复赘述。
请注意，图3中的流程S302～S308仅为示范性的实施例，并非用于限制本发明的实施方式。例如，在某些实施例中，显示面板100可平行执行流程S302和S304。在另外一些实施例中，显示面板100可平行执行流程S306和S308。
在又一些实施例中，第二晶体管T2、第三晶体管T3、第六晶体管T6以及第七晶体管T7是由P型晶体管来实现。在此情况下，主要脉冲P1和次要脉冲P2的脉冲方向和图4～5的实施例中的脉冲方向相反。
综上所述，藉由实施驱动方法300，显示面板100能充分利用正半周期和负半周期的数据信号Vdata来对第一像素电路210和第二像素电路220进行数据写入，所以具有充裕的时间将液晶电容充电至预期的电压电平。
在说明书及申请专利范围中使用了某些词汇来指称特定的元件。然而，所属技术领域中具有通常知识者应可理解，同样的元件可能会用不同的名词来称呼。说明书及申请专利范围并不以名称的差异做为区分元件的方式，而是以元件在功能上的差异来做为区分的基准。在说明书及申请专利范围所提及的「包含」为开放式的用语，故应解释成「包含但不限定于」。另外，「耦接」在此包含任何直接及间接的连接手段。因此，若文中描述第一元件耦接于第二元件，则代表第一元件可通过电性连接或无线传输、光学传输等信号连接方式而直接地连接于第二元件，或者通过其他元件或连接手段间接地电性或信号连接至该第二元件。
另外，除非说明书中特别指明，否则任何单数格的用语都同时包含复数格的涵义。
当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。
Claims (12)
1.一种显示面板，其特征在于，包含：
多个像素矩阵，其中每个像素矩阵包含：
多个第一像素电路；以及
多个第二像素电路；
其中该多个第一像素电路和该多个第二像素电路耦接于一第一节点；以及
多个接收电路，用于接收多个输入信号，并依据该多个输入信号对应输出多个数据信号至该多个像素矩阵；
其中，该多个接收电路的其中一者输出一第一数据信号至该第一节点，且该第一数据信号具有一高低震荡波型，
当该第一数据信号小于一预设电压值时，该多个第一像素电路的其中一者接收该第一数据信号，
当该第一数据信号大于该预设电压值时，该多个第二像素电路的其中一者接收该第一数据信号。
2.如权利要求1所述的显示面板，其特征在于，其中，该多个第一像素电路的每一者包含：
一第一整流电路，耦接于该第一节点和一第二节点之间，其中当该第一数据信号小于该预设电压值时，该第一整流电路导通该第一节点和该第二节点，当该第一数据信号大于该预设电压值时，该第一整流电路断开该第一节点和该第二节点；
一第一灰阶控制电路，耦接于该第二节点，用于自该第二节点接收该第一数据信号，并用于依据该第一数据信号决定该第一像素电路的灰阶值；以及
一第一重置电路，耦接于该第二节点和一接地端之间，用于选择性地导通该第二节点和该接地端。
3.如权利要求2所述的显示面板，其特征在于，其中，该显示面板另包含多条栅极信号线，且该第一整流电路包含：
一第一晶体管，包含一第一端、一第二端和一控制端，其中该第一晶体管的该第一端耦接于该第一节点，该第一晶体管的该控制端和该第二端耦接于该第二节点；
其中，该第一灰阶控制电路包含：
一第二晶体管，包含一第一端、一第二端和一控制端，该第二晶体管的该第一端耦接于该第二节点，该第二晶体管的该控制端耦接于一第一栅极信号线；
一第一存储电容，包含一第一端和一第二端，该第一存储电容的该第一端耦接于该第二晶体管的该第二端；
一第一液晶电容，耦接于该第二晶体管的该第二端；
一第三晶体管，包含一第一端、一第二端和一控制端，该第三晶体管的该第一端耦接于该第二节点，该第三晶体管的该控制端耦接于一第二栅极信号线；
一第二存储电容，包含一第一端和一第二端，该第二存储电容的该第一端耦接于该第三晶体管的该第二端；以及
一第二液晶电容，耦接于该第三晶体管的该第二端；
其中，该第一重置电路包含：
一第四晶体管，包含一第一端、一第二端和一控制端，该第四晶体管的该第一端耦接于该第二节点，该第四晶体管的该控制端耦接于一第三栅极信号线，该第四晶体管的该第二端耦接于该接地端。
4.如权利要求3所述的显示面板，其特征在于，其中，该多个第一像素电路中的第i个第一像素电路的该第二晶体管的该控制端，耦接于该多条栅极信号线中的第(2i-1)条栅极信号线，该第i个第一像素电路的该第三晶体管的该控制端耦接于第2i条栅极信号线，
其中，该第i个第一像素电路的该第一存储电容的该第二端和该第二存储电容的该第二端耦接于第(2i+3)条栅极信号线，
其中，该第i个第一像素电路的该第四晶体管的该控制端耦接于第(2i+1)条栅极信号线，且i为正整数。
5.如权利要求4所述的显示面板，其特征在于，其中，于一极性反转图框中，该第(2i+3)条栅极信号线依序提供一第一极性反转脉冲、二个次要脉冲和一主要脉冲，该第(2i+2)条栅极信号线依序提供一第二极性反转脉冲和该主要脉冲，
其中，该第(2i+3)条栅极信号线的该第一极性反转脉冲传递至该第i个第一像素电路的该第一存储电容的该第二端和该第二存储电容的该第二端，以使该第i个第一像素电路进行极性反转，该第二极性反转脉冲用于使该多个第二像素电路的其中一者进行极性反转。
6.如权利要求5所述的显示面板，其特征在于，其中，该第一极性反转脉冲的脉冲方向，相反于该次要脉冲、该主要脉冲以及该第二极性反转脉冲的脉冲方向，且该次要脉冲的脉冲时间宽度小于该主要脉冲的脉冲时间宽度。
7.如权利要求2所述的显示面板，其特征在于，其中，该多个第二像素电路的每一者包含：
一第二整流电路，耦接于该第一节点和一第三节点之间，其中当该第一数据信号大于该预设电压值时，该第二整流电路导通该第一节点和该第三节点，当该第一数据信号小于该预设电压值时，该第二整流电路断开该第一节点和该第三节点；
一第二灰阶控制电路，耦接于该第三节点，用于自该第三节点接收该第一数据信号，并用于依据该第一数据信号决定该第二像素电路的灰阶值；以及
一第二重置电路，耦接于该第三节点和该接地端之间，用于选择性地导通该第三节点和该接地端。
8.一种显示面板驱动方法，适用于一种显示面板，其中该显示面板包含多条栅极信号线、多个像素矩阵和多个接收电路，该多个像素矩阵耦接于该多个栅极信号线，其中每个像素矩阵包含多个第一像素电路和多个第二像素电路，且该多个第一像素电路和该多个第二像素电路耦接于一第一节点，该多个接收电路用于接收多个输入信号，并依据该多个输入信号对应输出多个数据信号至该多个像素矩阵，其特征在于，该显示面板驱动方法包含：
于一非极性反转图框中，利用该多条栅极信号线中的第(2i-1)条和第2i条栅极信号线依序提供一主要脉冲，且该第(2i-1)条栅极信号线于提供该主要脉冲之前，先提供两个次要脉冲；以及
于一极性反转图框中，利用第(2i+3)条栅极信号线依序提供一第一极性反转脉冲、二个该次要脉冲和该主要脉冲，并利用该第(2i+2)个栅极信号线依序提供一第二极性反转脉冲和该主要脉冲，其中i为正整数；
其中，该第(2i+3)条栅极信号线的该第一极性反转脉冲用于使第i个第一像素电路进行极性反转，该第二极性反转脉冲用于使该多个第二像素电路的其中一者进行极性反转。
9.如权利要求8所述的显示面板驱动方法，其特征在于，其中，该第一极性反转脉冲的脉冲方向相反于该主要脉冲、该次要脉冲以及该第二极性反转脉冲的脉冲方向，且该次要脉冲的脉冲时间宽度小于该主要脉冲的脉冲时间宽度。
10.如权利要求8所述的显示面板驱动方法，其特征在于，其中，于该极性反转图框中，当该第(2i-1)或2i条栅极信号线提供该主要脉冲时，第(2i+3)条栅极信号线会提供该第一极性反转脉冲，且第(2i+2)条栅极信号线会提供该第二极性反转脉冲，
当该第(2i-1)或2N条栅极信号线停止提供该主要脉冲后，该第(2i+3)条栅极信号线不提供该第一极性反转脉冲，且该第(2i+2)条栅极信号线不提供该第二极性反转脉冲。
11.如权利要求8所述的显示面板驱动方法，其特征在于，另包含：
利用该多个接收电路的其中一者输出一第一数据信号至该第一节点，其中该第一数据信号具有一高低震荡波型；
当该第一数据信号小于一预设电压值时，利用该多个第一像素电路的其中一者接收该第一数据信号；以及
当该第一数据信号大于该预设电压值时，利用该多个第二像素电路的其中一者接收该第一数据信号。
12.如权利要求11所述的显示面板驱动方法，其特征在于，其中，利用该多个接收电路的该其中一者输出该第一数据信号至该第一节点的流程包含：
于一写入阶段中，设置该第一数据信号小于该预设电压值的时间总和为一第一时间长度，并设置该第一数据信号大于该预设电压值的时间总和为一第二时间长度；
其中，该多个第一像素电路的该其中一者的灰阶值正相关于该第一时间长度，该多个第二像素电路的该其中一者的灰阶值正相关于该第二时间长度。
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