CN109166843A - 半导体器件及其制作方法、半导体器件测试方法 - Google Patents
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Abstract
本发明提供了半导体器件及其制作方法、半导体器件测试方法，用作探测区的第二导电部巧妙设计于切割道内，不占用功能区，用作探测区的第二导电部与插塞上方的第一导电部位于同一层且相互错开，如此一来,在纵向上用作探测区的第二导电部正下方没有分布插塞，避免测试时因为探针用力过大损伤插塞。采用探针测试后，刻蚀去除探测窗口下方的第二导电部，从而将探针测试引起的凸起一并去除，解决了探针测试引起的凸起导致后续沉积薄膜较厚时引起的穿孔难度和沉积薄膜较薄时引起的凸起污染机台的问题。另外，由于用作探测区的第二导电部正下方没有分布插塞，可防止过刻蚀时损伤插塞。
Description
技术领域
本发明属于集成电路制造技术领域，具体涉及一种半导体器件及其制作方法、半导体器件测试方法。
背景技术
晶圆表面的平坦化处理是影响晶圆键合制程的关键因素。通常采用探针施加一定作用力于晶圆的用作探测区的导电层，以进行电性测试和良率测试。通常该导电层为铝层，且导电层的正下方分布有插塞。实际生产中发现，探针测试时容易损伤插塞，以及，探针接触部位极容易产生凸起，进而影响晶圆的平坦化以及器件的性能，且容易污染机台。
发明内容
本发明的目的在于，避免凸起影响晶圆表面的平坦化。
本发明的另一目的在于，避免测试时探针用力过大损伤插塞。
本发明的又一目的在于，以避免刻蚀去除凸起时损伤插塞。
为解决上述技术问题，本发明提供一种半导体器件，包括：
衬底，所述衬底具有功能区和切割道，
位于所述功能区和切割道上的层间绝缘层和镶嵌在所述层间绝缘层中并用于引出测试信号的插塞；
位于所述层间绝缘层上的导电层，所述导电层包括位于所述插塞上方且与所述插塞电连接的第一导电部、位于所述切割道上方且用作探测区的第二导电部以及连接所述第一导电部和第二导电部的连接部，所述第二导电部与所述第一导电部位于同一层且相互错开；以及
位于所述导电层上的钝化层，所述钝化层中具有暴露所述第二导电部的探测窗口。
根据本发明的另一面，还提供一种半导体器件制作方法，包括：
提供一衬底，所述衬底具有功能区和切割道，所述衬底上形成有层间绝缘层和镶嵌在所述层间绝缘层中并用于引出测试信号的插塞；
在所述层间绝缘层上形成导电层，所述导电层包括位于所述插塞上方且与所述插塞电连接的第一导电部、位于所述切割道上方且用作探测区的第二导电部以及连接所述第一导电部和第二导电部的连接部，所述第二导电部与所述第一导电部位于同一层且相互错开；以及
在所述导电层上形成钝化层，所述钝化层中具有暴露所述第二导电部的探测窗口。
本发明还提供一种半导体器件测试方法，包括：
提供一衬底，所述衬底具有功能区和切割道，所述衬底上形成有层间绝缘层和镶嵌在所述层间绝缘层中并用于引出测试信号的插塞；
在所述层间绝缘层上形成导电层，所述导电层包括位于所述插塞上方且与所述插塞电连接的第一导电部、位于所述切割道上方且用作探测区的第二导电部以及连接所述第一导电部和第二导电部的连接部，所述第二导电部与所述第一导电部位于同一层且相互错开；
在所述导电层上形成钝化层，所述钝化层中具有暴露所述第二导电部的探测窗口；
采用探针接触所述第二导电部以进行测试，所述探针接触处的第二导电部产生凸起；
刻蚀去除所述探测窗口下方的第二导电部；以及，
在所述钝化层上方以及探测窗口中形成平坦层。
本发明的半导体器件中，用作探测区的第二导电部位于切割道内，不占用功能区，并且用作探测区的第二导电部与插塞上方的第一导电部位于同一层且相互错开，如此一来，用作探测区的第二导电部正下方没有分布插塞，避免测试时因为探针用力过大损伤插塞。
本发明的半导体器件测试方法中，采用探针测试后，刻蚀去除探测窗口下方的第二导电部，从而将探针测试引起的凸起一并去除，解决了探针测试引起的凸起导致后续沉积薄膜较厚时引起的穿孔难度和沉积薄膜较薄时引起的凸起污染机台的问题。另外，由于用作探测区的第二导电部正下方没有分布插塞，可防止过刻蚀时损伤插塞。
附图说明
图1为一种半导体器件的俯视图；
图2为一种半导体器件在AA’处的剖面示意图；
图3为一种半导体器件薄膜沉积较厚时剖面示意图；
图4为一种半导体器件化学机械研磨后保留的薄膜较厚时剖面示意图；
图5为一种半导体器件薄膜沉积较薄时剖面示意图；
图6为一种半导体器件化学机械研磨后保留的薄膜较薄时剖面示意图；
图7为本发明实施例的半导体器件俯视图；
图8为本发明实施例的半导体器件在AA’处的剖面示意图；
图9为本发明实施例的半导体器件制作方法流程图；
图10为本发明实施例的半导体器件测试方法流程图；
图11为本发明实施例的形成光刻胶层后的剖面示意图；
图12为本发明实施例的刻蚀去除探测窗口下方的第二导电部后的剖面示意图；
图13为本发明实施例的形成介质层后的剖面示意图；
图14为本发明实施例的形成平坦层后的剖面示意图；
其中，附图标记如下：
10-半导体器件；
101-衬底；101a-切割道；101b-功能区；102-层间绝缘层；103-互连线层；104-插塞；105-导电层；105’-凸起；106-隔离层；107-钝化层；108-薄膜；
20-半导体器件；
201-衬底；201a-切割道；201b-功能区；202-层间绝缘层；203-互连线层；204-插塞；205-导电层；205a-第一导电部；205b-第二导电部；205c-连接部；205b’-凸起；206-钝化层；206a-氧化硅层；206b-氮化硅层；207-光刻胶层；208-刻蚀停止层；209-平坦层。
具体实施方式
如背景技术所述，发明人发现，探针测试时容易损伤插塞，以及，探针接触部位极容易产生凸起，进而影响晶圆的平坦化以及器件的性能，且容易污染机台。
具体的，结合图1至图6所示，详细介绍一种半导体器件及其测试过程凸起处理方法。
如图1和图2所示，半导体器件10包括衬底101，所述衬底101包括功能区101b和切割道101a，所述功能区101b和所述切割道101a上均分布有若干插塞104，每个插塞104表面覆盖有用作探测的导电层105，所述导电层105通常是采用铝。
进一步的，衬底101上形成有层间绝缘层102，层间绝缘层102上形成有导电层105，层间绝缘层102内部嵌设有互连线层103，互连线层103下方分布有若干插塞104与衬底101上的测试点电连接，互连线层103上方也分布有若干插塞104与导电层105电连接，从而实现导电层105与衬底101上的测试点的电连接，以引出测试信号。再进一步的，导电层105之间分布有隔离层106，通过这些隔离层106隔离相邻的导电层105。导电层105和隔离层106上形成有钝化层107，钝化层107中具有暴露所述导电层105的钝化层开口。
晶圆测试过程中，采用探针施加一定作用力于晶圆的导电层105上，以对晶圆进行测试(例如是电性测试和良率测试)。发明人发现，测试过程中探针会引起凸起105’，为了使晶圆表面较为平坦，后续会沉积覆盖导电层105和钝化层107的薄膜108，并进行化学机械研磨以期望使薄膜108表面平坦化。由此，会存在如下问题：
如图3和图4所示，当在导电层105表面沉积的薄膜108较厚时，虽然经过平坦化之后该薄膜108的表面会相对平坦，但是，经过化学机械研磨后保留的薄膜较厚时，会给后续工艺中形成穿过薄膜108的孔时增加难度，进而给之后的穿孔连线工艺带来很大的挑战。
如图5和图6所示，当在导电层105表面沉积的薄膜108较薄时，在化学机械研磨的过程中较难控制研磨终点，导致研磨部件很容易接触到凸起105’，会导致金属的交叉污染，从而影响机台。
基于上述研究，发明人还尝试采用刻蚀工艺去除凸起105’，而且，为了保证刻蚀干净通常会进行一定程度的过刻蚀。这种情况下，如图1和图2所示，由于导电层105正下方分布有插塞104，蚀刻去除扎针引起的凸起105’时，过蚀刻极易破坏插塞104，进而影响晶圆上的器件性能。
另外，由于导电层105正下方分布有插塞104，探针用力过大时，可能会损伤到凸起105’下方的插塞104，进而影响晶圆上的器件性能。
经过深入研究，考虑到上述内容，本发明提出一种半导体器件及其制作方法、半导体器件测试方法。以下结合附图和具体实施例对本发明提出的一种半导体器件及其制作方法、半导体器件测试方法作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
下面结合图7至图8所示，详细介绍本发明实施例提供的半导体器件。
一种半导体器件20，包括：
衬底201，所述衬底201具有功能区201b和切割道201a，
位于所述功能区201b和切割道201a上的层间绝缘层202和镶嵌在所述层间绝缘层202中并用于引出测试信号的插塞204；
位于所述层间绝缘层202上方的导电层205，所述导电层205包括位于所述插塞204上方且与所述插塞204电连接的第一导电部205a、位于所述切割道201a上方且用作探测区的第二导电部205b以及连接所述第一导电部205a和第二导电部205b的连接部205c，所述第二导电部205b与所述第一导电部205a位于同一层且相互错开；以及
位于所述导电层205上的钝化层206，所述钝化层206中具有暴露所述第二导电部205b的探测窗口。
需要强调说明的是，用作探测区的第二导电部205b与第一导电部205a位于同一层且相互错开，第一导电部205a位于插塞204上方，即在纵向上用作探测区的第二导电部205b正下方没有分布插塞204，避免了现有半导体器件采用蚀刻去除凸起时在蚀刻过程中因为过蚀刻导致插塞的破坏，还避免了探针用力过大导致插塞的破坏以及带来的污染机台的风险。
本发明实施方式中，衬底201可以为半导体衬底，其可由适合于半导体器件的任何半导体材料(诸如Si、SiC、SiGe等)制成。在另一些实施方式中，衬底也可以为绝缘体上硅(SOI)、绝缘体上锗硅等各种复合衬底。本领域技术人员均理解衬底不受到任何限制，而是可以根据实际应用进行选择。衬底201中可以形成有各种器件结构(不限于半导体器件结构)，例如栅极结构等等。
本实施例中，所述插塞204和第一导电部205a位于所述功能区201b和切割道201a，功能区201b上的插塞用于电连接功能区201b中的测试点，切割道201a上的插塞用于电连接切割道201a中的测试点。在本发明其它实施例中，如果只需要引出功能区201b中的测试点，也可仅在功能区201b上设置插塞，同理，如果只需要引出切割道201a中的测试点，也可仅在切割道201a上设置插塞。
参考图7所示，第一导电部205a和第二导电部205b可均呈方形，连接部205c呈条状，例如是直条状。
所述导电层205例如为铝层，所述插塞204例如为钨插塞。
所述层间绝缘层202中还嵌设有互连线层203，互连线层203上方和下方各分布有插塞204，这些插塞204与互连线层203电连接，互连线层203下方的插塞204与衬底201上的测试点电连接，从而将衬底201上的测试点信号引出至导电层205。
进一步的，钝化层206可包括形成于导电层205表面的氧化硅层206a和位于氧化硅层206a表面的氮化硅层206b，氧化硅层206a覆盖性较好，很好的保护导电层205的同时还可缓解氮化硅层206b引起的应力，氮化硅层206b致密性好且为硬膜可以很好的保护半导体器件表面。
本发明实施例还提供一种半导体器件制作方法，如图9所示，包括如下步骤：
S1、提供一衬底201，所述衬底201具有功能区201b和切割道201a，所述衬底201上形成有层间绝缘层202和镶嵌在所述层间绝缘层202中并用于引出测试信号的插塞204；
S2、在所述层间绝缘层202上形成导电层205，所述导电层205包括位于所述插塞204上方且与所述插塞204电连接的第一导电部205a、位于所述切割道201a上方且用作探测区的第二导电部205b以及连接所述第一导电部205a和第二导电部205b的连接部205c，所述第二导电部205b与所述第一导电部205a位于同一层且相互错开；以及
S3、在所述导电层205上形成钝化层206，所述钝化层206中具有暴露所述第二导电部205b的探测窗口。
进一步的，在层间绝缘层202上形成导电层205的步骤包括：
在所述层间绝缘层202上形成导电薄膜；
在所述导电薄膜上形成图形化的光刻胶层，以所述图形化的光刻胶层为掩膜，刻蚀所述导电薄膜，以形成所述导电层205；
去除所述图形化的光刻胶层。
本发明实施例还提供一种半导体器件测试方法，如图7至14所示，包括如下步骤：
提供一衬底201，所述衬底201具有功能区201b和切割道201a，所述衬底201上形成有层间绝缘层202和镶嵌在所述层间绝缘层202中并用于引出测试信号的插塞204；
在所述层间绝缘层202上形成导电层205，所述导电层205包括位于所述插塞204上方且与所述插塞204电连接的第一导电部205a、位于所述切割道201a上方且用作探测区的第二导电部205b以及连接所述第一导电部205a和第二导电部205b的连接部205c，所述第二导电部205b与所述第一导电部205a位于同一层且相互错开；
在所述导电层205上形成钝化层206，所述钝化层206中具有暴露所述第二导电部205b的探测窗口；
采用探针接触所述第二导电部205b以进行测试，所述探针接触处的第二导电部205b产生凸起205b’；
刻蚀去除所述探测窗口下方的第二导电部205b；以及，
在所述钝化层206上方以及探测窗口中形成平坦层209。
进一步的，刻蚀去除所述探测窗口下方的第二导电部205b的步骤包括：如图11所示，在所述钝化层206上形成光刻胶层207，所述光刻胶层207对应所述探测窗口处具有光刻胶开口；如图12所示，以所述光刻胶层207为掩膜，刻蚀去除所述探测窗口下方的第二导电部205b；以及，去除所述光刻胶层。
进一步的，在所述钝化层206上方以及探测窗口中形成平坦层209的步骤包括：如图13所示，在所述钝化层206表面和探测窗口中形成刻蚀停止层208，在所述刻蚀停止层208表面形成介质层；以及，如图14所示，执行化学机械研磨工艺以使所述介质层平坦化，从而形成所述平坦层209。
其中，刻蚀停止层208可以为氮化硅层，作为化学机械研磨的终止层和平坦层209与导电层205的隔离层。
本发明中，所述测试例如为电性测试和良率测试，包括WAT(Wafer AcceptanceTest，晶圆允收测试)和/或CP(Chip Probing，芯片探测)。测试完成后，半导体器件进行晶圆键合，键合后的晶圆划片形成独立的芯片个体时，切割道201a随划片过程切割去除。
本发明用作探测区的第二导电部巧妙设计于切割道内，不占用功能区，用作探测区的第二导电部与第一导电部位于同一层且相互错开，第一导电部位于插塞上方，即在纵向上用作探测区的第二导电部正下方没有分布插塞，避免了现有半导体器件采用蚀刻去除凸起时在蚀刻过程中因为过蚀刻导致插塞的破坏或探针用力过大导致插塞的破坏以及带来的污染机台的风险。
探针测试引起的第二导电部的凸起，通过刻蚀去除，之后在所述钝化层上方以及探测窗口中形成平坦层，有效解决了探针测试引起的凸起导致后续沉积膜厚时引起的穿孔难度和沉积膜薄时引起的凸起部位污染机台的问题。另外，由于用作探测区的第二导电部正下方没有分布插塞，可防止过刻蚀时损伤插塞。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。
Claims (10)
1.一种半导体器件，其特征在于，包括：
衬底，所述衬底具有功能区和切割道，
位于所述功能区和切割道上的层间绝缘层和镶嵌在所述层间绝缘层中并用于引出测试信号的插塞；
位于所述层间绝缘层上的导电层，所述导电层包括位于所述插塞上方且与所述插塞电连接的第一导电部、位于所述切割道上方且用作探测区的第二导电部以及连接所述第一导电部和第二导电部的连接部，所述第二导电部与所述第一导电部位于同一层且相互错开；以及
位于所述导电层上的钝化层，所述钝化层中具有暴露所述第二导电部的探测窗口。
2.根据权利要求1所述的一种半导体器件，其特征在于，所述插塞和第一导电部位于所述功能区和/或切割道。
3.根据权利要求1所述的一种半导体器件，其特征在于，所述第一导电部和所述第二导电部均呈方形，所述连接部呈条状。
4.根据权利要求1所述的一种半导体器件，其特征在于，所述导电层为铝层，所述插塞为钨插塞。
5.一种半导体器件制作方法，其特征在于，包括：
提供一衬底，所述衬底具有功能区和切割道，所述衬底上形成有层间绝缘层和镶嵌在所述层间绝缘层中并用于引出测试信号的插塞；
在所述层间绝缘层上形成导电层，所述导电层包括位于所述插塞上方且与所述插塞电连接的第一导电部、位于所述切割道上方且用作探测区的第二导电部以及连接所述第一导电部和第二导电部的连接部，所述第二导电部与所述第一导电部位于同一层且相互错开；以及
在所述导电层上形成钝化层，所述钝化层中具有暴露所述第二导电部的探测窗口。
6.根据权利要求5所述的一种半导体器件制作方法，其特征在于，在所述层间绝缘层上形成导电层的步骤包括：
在所述层间绝缘层上形成导电薄膜；
在所述导电薄膜上形成图形化的光刻胶层，以所述图形化的光刻胶层为掩膜，刻蚀所述导电薄膜，以形成所述导电层；
去除所述图形化的光刻胶层。
7.一种半导体器件测试方法，其特征在于，包括：
提供一衬底，所述衬底具有功能区和切割道，所述衬底上形成有层间绝缘层和镶嵌在所述层间绝缘层中并用于引出测试信号的插塞；
在所述层间绝缘层上形成导电层，所述导电层包括位于所述插塞上方且与所述插塞电连接的第一导电部、位于所述切割道上方且用作探测区的第二导电部以及连接所述第一导电部和第二导电部的连接部，所述第二导电部与所述第一导电部位于同一层且相互错开；
在所述导电层上形成钝化层，所述钝化层中具有暴露所述第二导电部的探测窗口；
采用探针接触所述第二导电部以进行测试，所述探针接触处的第二导电部产生凸起；
刻蚀去除所述探测窗口下方的第二导电部；以及，
在所述钝化层上方以及探测窗口中形成平坦层。
8.根据权利要求7所述的一种半导体器件测试方法，其特征在于，刻蚀去除所述探测窗口下方的第二导电层的步骤包括：
在所述钝化层上形成光刻胶层，所述光刻胶层对应所述探测窗口处具有光刻胶开口；
以所述光刻胶层为掩膜，刻蚀去除所述探测窗口下方的第二导电层；以及，
去除所述光刻胶层。
9.根据权利要求7所述的一种半导体器件测试方法，其特征在于，在所述钝化层上方以及探测窗口中形成平坦层的步骤包括：
在所述钝化层表面和探测窗口中形成刻蚀停止层；
在所述刻蚀停止层表面形成介质层；以及，
执行化学机械研磨工艺以使所述介质层平坦化，从而形成所述平坦层。
10.根据权利要求7所述的一种半导体器件测试方法，其特征在于，所述测试为晶圆允收测试和/或芯片探测。
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