CN109154892A - 用于在计算环境中对数据进行本地处理的寄存器堆扩展 - Google Patents

Abstract

描述了一种用于在计算环境中促进寄存器堆扩展的机制。如本文中所描述的，实施例的一种方法包括在扩展寄存器堆内部促进与指令相关的一个或多个任务的执行，其中，所述一个或多个任务由主控在计算设备的所述扩展寄存器堆内部的扩展机制来执行。

Description

用于在计算环境中对数据进行本地处理的寄存器堆扩展

技术领域

本文所描述的实施例总体上涉及计算机。更具体地，描述了用于促进用于在计算环境中对数据进行本地处理的寄存器堆扩展的实施例。

背景技术

在计算设备中使用寄存器是众所周知的，并且因此多年以来已经开发了若干种技术来继续改进与这类寄存器相关联的数据处理。然而，常规寄存器仍然被视为是复杂且昂贵的，比如在其主控(host)的端口以及其处置的处理任务的数量和类型方面，这些方面通常导致明显的低效率以及高等待时间。

附图说明

在附图中通过示例的方式而不是通过限制的方式来展示了实施例，在附图中，相同附图标记指代类似元件。

图1是根据实施例的处理系统的框图。

图2是处理器的实施例的框图，所述处理器具有一个或多个处理器核、集成存储器控制器以及集成图形处理器。

图3是图形处理器的框图，所述图形处理器可以是分立的图形处理单元，或可以是与多个处理核集成的图形处理器。

图4是根据一些实施例的图形处理器的图形处理引擎的框图。

图5是图形处理器的另一实施例的框图。

图6示出了线程执行逻辑，所述线程执行逻辑包括在图形处理引擎的一些实施例中采用的处理元件的阵列。

图7是示出根据一些实施例的图形处理器指令格式的框图。

图8是图形处理器的另一实施例的框图。

图9A是示出根据实施例的图形处理器命令格式的框图。

图9B是示出根据实施例的图形处理器命令序列的框图。

图10示出了根据一些实施例的用于数据处理系统的示例性图形软件架构。

图11是示出了根据实施例的可用于制造集成电路以执行操作的IP核开发系统的框图。

图12是示出了根据实施例的可以使用一个或多个IP核来制造的示例性芯片上系统集成电路的框图。

图13是框图，展示了根据实施例的可以使用一个或多个IP核来制造的片上系统集成电路的示例性图形处理器。

图14是框图，展示了根据实施例的可以使用一个或多个IP核来制造的附加系统集成电路的示例性图形处理器。

图15展示了根据一个实施例的采用寄存器扩展机制的计算设备。

图16展示了根据一个实施例的寄存器扩展机制。

图17展示了包括常规寄存器堆的架构布局。

图18展示了根据一个实施例的包括扩展寄存器堆的架构布局。

图19展示了根据一个实施例的用于在计算设备处促进和使用扩展寄存器堆的方法。

具体实施方式

在以下描述中，阐述了众多具体细节。然而，如本文中所描述的，可以在不具有这些特定的细节的情况下实践实施例。在其他情况下，未详细示出公知的电路、结构和技术，以避免模糊对本说明书的理解。

实施例提供了一种用于通过向寄存器堆(RF)添加比如硬件逻辑或固件逻辑等逻辑来将寄存器堆扩展为扩展RF(ERF)的新颖技术，其中，所述逻辑可以用于执行所述寄存器之内或内部的操作中的一些操作而不必在所述寄存器堆与其相应执行单元之间往返。例如，写入端口通常比读取端口更加昂贵(例如，通常支持3至4个读取端口)，并且进一步地，寄存器区随着端口数量增长的平方而增长，并且因此，希望减少寄存器堆中的端口数量。这种新颖技术允许在寄存器堆中消除通常可能需要两个或更多个写入端口的某些指令对多于一个写入端口的需要。设想的是，实施例不限于此，因为例如虽然3至4个读取端口是常见的，但在一些情况下，此技术也可以允许使用更少的读取端口，比如寄存器堆中可能仅存在一个读取端口，但是可以简单地通过执行所述寄存器堆内部的指令来模拟两个读取端口。

已知每个执行单元(EU)或流式多处理器(SM)包括能够具有任何数量的寄存器(例如，单指令多数据(SIMD)寄存器)的寄存器堆。例如，在某些架构中，可能存在每个线程128个寄存器，每个EU有7个线程，而每个寄存器可以是SIMD 8×32位，比如每个线程32B×12B等于4kB寄存器，其中，每个EU4kB×7等于28kB寄存器。在一个实施例中，引入了一种新颖技术来提供即使针对通常可能需要两个或更多个写入端口的指令也能够仅仅使用一个写入端口的扩展寄存器堆(ERF)。

设想的是，在一个实施例中，此新颖寄存器扩展逻辑或(多个)组件可以被实施为计算设备的图形处理器的EU的寄存器堆的一部分或由所述寄存器堆主控，而在另一个实施例中，此新颖寄存器扩展逻辑或(多个)组件可以被实施为计算设备的应用处理器的算术逻辑单元(ALU)的寄存器堆的一部分或由所述寄存器堆主控。在又另一个实施例中，图形处理器和应用处理器两者都可以主控寄存器扩展逻辑或(多个)组件，如图15中的寄存器扩展机制1510所展示的。设想的是，实施例不限于任何特定数量或类型的图形处理器、应用处理器、EU、ALU、寄存器堆、寄存器等。

可以构想，贯穿本文档，可以互换地引用诸如“请求”、“查询”、“作业”、“工作”、“工作项”和“工作负荷”之类的术语。类似地，“应用”或“代理”可以指代或包括通过诸如自由渲染API(诸如开放图形库11，12等)之类的应用编程接口(API)提供的计算机程序、软件应用、游戏、工作站应用等，其中“分派”可以互换地称为“工作单位”或“绘制”，并且类似地，“应用”可以互换地称为“工作流”或简单地称为“代理”。例如，诸如三维(3D)游戏的工作负荷之类的工作负荷可以包括并发布任何数量和类型的“帧”，其中，每个帧可以表示图像(例如，帆船、人脸)。此外，每个帧可以包括并提供任何数量和类型的工作单元，其中，每个工作单元可以表示由其相应帧表示的图像(例如，帆船、人脸)的一部分(例如，帆船的桅杆、人脸的前额)。然而，为了一致性，贯穿本文档，每一项可以由单个术语(例如，“分派”、“代理”等)来引用。

在一些实施例中，如“显示屏”和“显示表面”之类的术语可用于互换地指代显示设备的可见部分，而显示设备的其余部分可以被嵌入到诸如智能电话、可穿戴设备等之类的计算设备中。可以构想并且应当注意，各实施例不限于任何特定的计算设备、软件应用、硬件部件、显示设备、显示屏或表面、协议、标准等。例如，实施例可被应用于并且可以与在任何数量和类型的计算机上的任何数量和类型的实时应用一起使用，所述计算机诸如台式机、膝上型计算机、平板计算机、智能电话、头戴式显示器、以及其他可穿戴设备等。进一步地，例如，使用这种新颖技术渲染高效性能的场景可以用在从诸如桌面合成等简单场景到诸如3D游戏、增强现实应用等复杂场景的范围。

系统概述

图1是根据实施例的处理系统100的框图。在各实施例中，系统100包括一个或多个处理器102以及一个或多个图形处理器108，并且可以是单处理器台式系统、多处理器工作站系统或具有大量处理器102或处理器核107的服务器系统。在一个实施例中，系统100是被纳入到用于在移动设备、手持式设备或嵌入式设备中使用的芯片上系统(SoC)集成电路内的处理平台。

系统100的实施例可以包括或并入基于服务器的游戏平台、游戏控制台，包括游戏与媒体控制台、移动游戏控制台、手持式游戏控制台、或在线游戏控制台。在一些实施例中，系统100是移动电话、智能电话、平板计算设备或移动互联网设备。数据处理系统100还可包括可穿戴设备(诸如智能手表可穿戴设备、智能眼镜设备、增强现实设备、或虚拟现实设备)、与所述可穿戴设备耦合、或者集成在所述可穿戴设备中。在一些实施例中，数据处理系统100是电视或机顶盒设备，所述电视或机顶盒设备具有一个或多个处理器102以及由一个或多个图形处理器108生成的图形界面。

在一些实施例中，一个或多个处理器102每个包括用于处理指令的一个或多个处理器核107，所述指令在被执行时执行系统和用户软件的操作。在一些实施例中，一个或多个处理器核107中的每个处理器核被配置成用于处理特定的指令集109。在一些实施例中，指令集109可以促进复杂指令集计算(CISC)、精简指令集计算(RISC)、或经由超长指令字(VLIW)的计算。多个处理器核107可以各自处理不同的指令集109，所述指令集可以包括用于促进对其他指令集进行仿真的指令。处理器核107还可以包括其他处理设备，如数字信号处理器(DSP)。

在一些实施例中，处理器102包括高速缓存存储器104。取决于架构，处理器102可以具有单个内部高速缓存或内部高速缓存的多个级。在一些实施例中，在处理器102的各部件当中共享高速缓存存储器。在一些实施例中，处理器102还使用外部高速缓存(例如，3级(L3)高速缓存或末级高速缓存(LLC))(未示出)，可以使用已知的高速缓存一致性技术来在处理器核107当中共享外部高速缓存。另外地，寄存器堆106包括在处理器102中，所述处理器可以包括用于存储不同类型的数据的不同类型的寄存器(例如，整数寄存器、浮点寄存器、状态寄存器、和指令指针寄存器)。一些寄存器可以是通用寄存器，而其他寄存器可以特定于处理器102的设计。

在一些实施例中，处理器102与处理器总线110耦合，以在处理器102与系统100中的其他部件之间传输通信信号，诸如地址、数据、或控制信号。在一个实施例中，系统100使用示例性“中枢”系统架构，所述示例性“中枢”系统架构包括存储器控制器中枢116和输入输出(I/O)控制器中枢130。存储器控制器中枢116促进存储器设备与系统100的其他部件之间的通信，而I/O控制器中枢(ICH)130提供经由本地I/O总线至I/O设备的连接。在一个实施例中，存储器控制器中枢116的逻辑被集成在处理器内。

存储器设备120可以是动态随机存取存储器(DRAM)设备、静态随机存取存储器(SRAM)设备、闪存设备、相变存储器设备、或具有适当的性能以充当进程存储器的某个其他存储器设备。在一个实施例中，存储器设备120可以作为系统100的系统存储器操作，以存储数据122和指令121，以便在一个或多个处理器102执行应用或进程时使用。存储器控制器中枢116也与任选的外部图形处理器112耦合，所述任选的外部图形处理器112可与处理器102中的一个或多个图形处理器108通信以执行图形和媒体操作。

在一些实施例中，ICH 30启动外围设备以经由高速I/O总线连接到存储器设备120和处理器102。I/O外围设备包括但不限于音频控制器146、固件接口128、无线收发机126(例如，Wi-Fi、蓝牙)、数据存储设备124(例如，硬盘驱动器、闪存等)以及用于将传统(legacy)(例如，个人系统2(PS/2))设备耦合至系统的旧式传统I/O控制器。一个或多个通用串行总线(USB)控制器142连接输入设备(诸如，键盘和鼠标144的组合)。网络控制器134还可与ICH130耦合。在一些实施例中，高性能网络控制器(未示出)与处理器总线110耦合。应当理解，所示的系统100是示例性的而非限制性的，因为也可以使用不同方式配置的其他类型的数据处理系统。例如，I/O控制器总线130可以集成在一个或多个处理器102内，或者存储器控制器中枢116和I/O控制器中枢130可以集成在分立外部图形处理器中，例如外部图形处理器112。

图2是处理器200的实施例的框图，所述处理器具有一个或多个处理器核202A至202N、集成存储器控制器214、以及集成图形处理器208。图2的具有与此处任何其他附图中的元件相同的参考号(或名称)的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。处理器200可包括多达且包括由虚线框表示的附加核202N的附加核。处理器核202A至202N各自包括一个或多个内部高速缓存单元204A至204N。在一些实施例中，每个处理器核还可以访问一个或多个共享的高速缓存单元206。

内部高速缓存单元204A至204N和共享高速缓存单元206表示处理器200内部的高速缓存存储器层级结构。高速缓存存储器层级结构可以包括每个处理器核内的至少一级指令和数据高速缓存以及一级或多级共享中级高速缓存，诸如2级(L2)、3级(L3)、4级(L4)、或其他级的高速缓存，其中，最高级的高速缓存在外部存储器之前被分类为LLC。在一些实施例中，高速缓存一致性逻辑维持各高速缓存单元206与204A至204N之间的一致性。

在一些实施例中，处理器200还可以包括一组一个或多个总线控制器单元216和系统代理核210。一个或多个总线控制器单元216管理一组外围总线，诸如一个或多个外围部件互连总线(例如，PCI、PCI快速)。系统代理核210提供对各处理器部件的管理功能。在一些实施例中，系统代理核210包括一个或多个集成存储器控制器214用于管理对各外部存储器设备(未示出)的访问。

在一些实施例中，处理器核202A至202N中的一个或多个包括对同步多线程的支持。在这种实施例中，系统代理核210包括用于在多线程处理过程中协调和操作核202A至202N的部件。另外，系统代理核210还可以包括功率控制单元(PCU)，所述功率控制单元包括用于调节处理器核202A至202N的功率状态的逻辑和部件以及图形处理器208。

在一些实施例中，另外，处理器200还包括用于执行图形处理操作的图形处理器208。在一些实施例中，图形处理器208耦合至共享高速缓存单元206集以及系统代理核210，所述系统代理核包括一个或多个集成存储器控制器214。在一些实施例中，显示控制器211与图形处理器208耦合以便将图形处理器输出驱动到一个或多个耦合的显示器。在一些实施例中，显示控制器211可以是经由至少一个互连与图形处理器耦合的单独模块，或者可以集成在图形处理器208或系统代理核210内。

在一些实施例中，基于环的互连单元212用于耦合处理器200的内部部件。然而，可以使用替代性互连单元，比如点到点互连、切换式互连、或其他技术，包括本领域众所周知的技术。在一些实施例中，图形处理器208经由I/O链路213与环形互连212耦合。

示例性I/O链路213表示多个I/O互连中的多个品种中的至少一种，包括促进各处理器部件与高性能嵌入式存储器模块218(比如eDRAM模块)之间的通信的封装体I/O互连。在一些实施例中，处理器核202A至202N中的每个处理器核以及图形处理器208将嵌入式存储器模块218用作共享末级高速缓存。

在一些实施例中，处理器核202A至202N是执行相同指令集架构的同构核。在另一实施例中，处理器核202A至202N在指令集架构(ISA)方面是异构的，其中，处理器核202A至202N中的一者或多者执行第一指令集，而其他核中的至少一者执行所述第一指令集的子集或不同的指令集。在一个实施例中，处理器核202A至202N就微架构而言是同质的，其中，具有相对较高功耗的一个或多个核与具有较低功耗的一个或多个功率核耦合。另外，处理器200可以实现在一个或多个芯片上或者被实现为具有除其他部件之外的所展示的部件的SoC集成电路。

图3是图形处理器300的框图，所述图形处理器可以是分立式图形处理单元、或者可以是与多个处理核集成的图形处理器。在一些实施例中，图形处理器经由到图形处理器上的寄存器的映射I/O接口并且利用被放置在处理器存储器中的命令与存储器进行通信。在一些实施例中，图形处理器300包括用于访问存储器的存储器接口314。存储器接口314可以是到本地存储器、一个或多个内部高速缓存、一个或多个共享外部高速缓存、和/或到系统存储器的接口。

在一些实施例中，图形处理器300还包括显示控制器302，所述显示控制器用于将显示输出数据驱动到显示设备320。显示控制器302包括用于显示器的一个或多个重叠平面的硬件以及多层视频或用户接口元件的组成。在一些实施例中，图形处理器300包括用于编码、解码、或者向、从或在一个或多个媒体编码格式之间进行媒体代码转换的视频编解码器引擎306，包括但不限于：运动图像专家组(MPEG)格式(比如MPEG-2)、高级视频译码(AVC)格式(比如H.264/MPEG-4AVC)、以及电影&电视工程师协会(SMPTE)421M/VC-1、和联合图像专家组(JPEG)格式(比如JPEG、以及运动JPEG(MJPEG)格式)。

在一些实施例中，图形处理器300包括用于执行二维(2D)光栅化器操作包括例如位边界块传递的块图像传递(BLIT)引擎304。然而，在一个实施例中，使用图形处理引擎(GPE)310的一个或多个部件执行2D图形操作。在一些实施例中，GPE 310是用于执行图形操作的计算引擎，所述图形操作包括三维(3D)图形操作和媒体操作。

在一些实施例中，GPE 310包括用于执行3D操作的3D流水线312，比如使用作用于3D图元形状(例如，矩形、三角形等)的处理功能来渲染三维图像和场景。3D流水线312包括可编程且固定的功能元件，所述可编程且固定的功能元件在到3D/媒体子系统315的元件和/或生成的执行线程内执行各种任务。虽然3D流水线312可以用于执行媒体操作，但是GPE310的实施例还包括媒体流水线316，所述媒体流水线具体地用于执行媒体操作，诸如视频后处理和图像增强。

在一些实施例中，媒体流水线316包括固定功能或可编程逻辑单元以便代替、或代表视频编解码器引擎306来执行一种或多种专门的媒体操作，比如视频解码加速、视频解交织、以及视频编码加速。在一些实施例中，另外，媒体流水线316还包括线程生成单元以便生成用于在3D/媒体子系统315上执行的线程。所生成的线程对3D/媒体子系统315中所包括的一个或多个图形执行单元执行对媒体操作的计算。

在一些实施例中，3D/媒体子系统315包括用于执行3D流水线312和媒体流水线316生成的线程的逻辑。在一个实施例中，流水线向3D/媒体子系统315发送线程执行请求，所述3D/媒体子系统包括用于仲裁并将各请求分派到可用的线程执行资源的线程分派逻辑。执行资源包括用于处理3D和媒体线程的图形执行单元阵列。在一些实施例中，3D/媒体子系统315包括用于线程指令和数据的一个或多个内部高速缓存。在一些实施例中，所述子系统还包括共享存储器(包括寄存器和可寻址存储器)以便在线程之间共享数据并用于存储输出数据。

图形处理引擎

图4是根据一些实施例的图形处理器的图形处理引擎410的框图。在一个实施例中，图形处理引擎(GPE)410是图3所示的GPE 310的一个版本。图4的具有与此处任何其他附图中的元件相同的参考号(或名称)的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。例如，展示了图3的3D流水线312和媒体流水线316。媒体流水线316在GPE 410的一些实施例中是可选的，并且可以不显式地地包括在GPE 410内。例如以及在至少一个实施例中，单独的媒体和/或图像处理器被耦合至GPE410。

在一些实施例中，GPE 410与命令流转化器403耦合或包括所述命令流转化器，所述命令流转化器向3D流水线312和/或媒体流水线316提供命令流。在一些实施例中，命令流转化器403与存储器耦合，所述存储器可以是系统存储器、或者是内部高速缓存存储器和共享高速缓存存储器中的一个或多个。在一些实施例中，命令流转化器403从存储器接收命令并将这些命令发送至3D流水线312和/或媒体流水线316。所述命令是从存储用于3D流水线312和媒体流水线316的环形缓冲器获取的指示。在一个实施例中，环形缓冲器可以另外包括存储多批多命令的批命令缓冲器。用于3D流水线312的命令还可以包括对在存储器中存储的数据的引用，诸如但不限于用于3D流水线312的顶点数据和几何数据和/或用于媒体流水线316的图像数据和存储器对象。3D流水线312和媒体流水线316通过经由各自流水线内的逻辑执行操作或者通过将一个或多个执行线程分派至执行图形核阵列414来处理所述命令和数据。

在各个实施例中，3D流水线312可以通过处理指令并将执行线程分派给图形核阵列414来执行一个或多个着色器程序，诸如顶点着色器、几何着色器、像素着色器、片段着色器、计算着色器或其他着色器程序。图形核阵列414提供了统一的执行资源块。图形核阵列414内的多用途执行逻辑(例如，执行单元)包括对各种3D API着色器语言的支持，并且可以执行与多个着色器相关联的多个同步执行线程。

在一些实施例中，图形核阵列414还包括用于执行诸如视频和/或图像处理的媒体功能的执行逻辑。在一个实施例中，除了图形处理操作之外，执行单元还包括可编程以执行并行通用计算操作的通用逻辑。通用逻辑可以与图1的(多个)处理器核107或图2中的核202A至202N内的通用逻辑并行地或结合地执行处理操作。

由在图形核阵列414上执行的线程生成的输出数据可以将数据输出到统一返回缓冲器(URB)418中的存储器。URB 418可以存储多个线程的数据。在一些实施例中，URB 418可以用于在图形核阵列414上执行的不同线程之间发送数据。在一些实施例中，URB 418可以另外用于图形核阵列上的线程与共享功能逻辑420内的固定功能逻辑之间的同步。

在一些实施例中，图形核阵列414是可缩放的，使得所述阵列包括可变数量的图形核，这些图形核各自具有基于GPE 410的目标功率和性能等级的可变数量的执行单元。在一个实施例中，执行资源是动态可缩放的，从而可以根据需要启用或禁用执行资源。

图形核阵列414与共享功能逻辑420耦合，所述共享功能逻辑包括在图形核阵列中的图形核之间共享的多个资源。共享功能逻辑420内的共享功能是向图形核阵列414提供专用补充功能的硬件逻辑单元。在各种实施例中，共享功能逻辑420包括但不限于采样器421、数学422和线程间通信(ITC)423逻辑。另外，一些实施例实现共享功能逻辑420内的一个或多个高速缓存425。在给定的专用功能的需求不足以包含在图形核阵列414中的情况下实施共享功能。相反，所述专用功能的单个实例被实施为共享功能逻辑420中的独立实体并且在图形核阵列414内的执行资源之间共享。在图形核阵列414之间共享并包括在图形核阵列414内的精确的一组功能在各实施例之间变化。

图5是图形处理器500的另一实施例的框图。图5的具有与本文中的任意其他附图的元件相同的附图标记(或名称)的元件能以类似于本文中其他地方描述的任何方式操作或运行，但不限于此。

在一些实施例中，图形处理器500包括环形互连502、流水线前端504、媒体引擎537和图形核580A-580N。在一些实施例中，环形互连502将图形处理器耦合至其他处理单元(包括其他图形处理器或一个或多个通用处理器核)。在一些实施例中，图形处理器是集成在多核处理系统内的许多处理器中的一个。

在一些实施例中，图形处理器500经由环形互连502接收批量的命令。传入的命令由流水线前端504中的命令流转化器503解释。在一些实施例中，图形处理器500包括用于经由(多个)图形核580A-580N来执行3D几何处理和媒体处理的可缩放执行逻辑。对于3D几何处理命令，命令流转化器503将命令供应至几何流水线536。对于至少一些媒体处理命令，命令流转化器503将命令供应至视频前端534，所述视频前端534与媒体引擎537耦合。在一些实施例中，媒体引擎537包括用于视频和图像后处理的视频质量引擎(VQE)530以及用于提供硬件加速的媒体数据编码和解码的多格式编码/解码(MFX)533引擎。在一些实施例中，几何流水线536和媒体引擎537各自都生成用于由至少一个图形核580A提供的线程执行资源的执行线程。

在一些实施例中，图形处理器500包括可缩放线程执行资源，所述可缩放线程执行单元特征为模块化核580A-580N(有时称为核片(core slice))，每一个模块化核都具有多个子核550A-550N、560A-560N(有时称为核子片(core sub-slice))。在一些实施例中，图形处理器500可具有任何数量的图形核580A至580N。在一些实施例中，图形处理器500包括图形核580A，所述图形核580A至少具有第一子核550A和第二子核560A。在其他实施例中，图形处理器是具有单个子核(例如，550A)的低功率处理器。在一些实施例中，图形处理器500包括多个图形核580A-580N，每一个图形核都包括第一子核的集合550A-550N以及第二子核的集合560A-560N。第一子核的集合550A-550N中的每一个子核都至少包括执行单元552A-552N和媒体/纹理采样器554A-554N的第一集合。第二子核的集合560A-560N中的每一个子核都至少包括执行单元562A-562N和采样器564A-564N的第二集合。在一些实施例中，每一个子核550A-550N、560A-560N都共享一组共享资源570A-570N。在一些实施例中，共享资源包括共享高速缓存存储器和像素操作逻辑。其他共享资源也可包括在图形处理器的各种实施例中。

执行单元

图6示出线程执行逻辑600，所述线程执行逻辑600包括在GPE的一些实施例中采用的处理元件的阵列。图6的具有与本文中的任意其他附图的元件相同的附图标记(或名称)的元件能以类似于本文中其他地方描述的任何方式操作或运行，但不限于此。

在一些实施例中，线程执行逻辑600包括着色器处理器602、线程分派器604、指令高速缓存606、包括多个执行单元608A-608N的可缩放执行单元阵列、采样器610、数据高速缓存612和数据端口614。在一个实施例中，可缩放执行单元阵列可通过基于工作负荷的计算要求启用或禁用一个或多个执行单元(例如，执行单元608A、608B、608C、608D、至608N-1和608N中的任一个)来动态地缩放。在一个实施例中，所包括的部件经由互连结构被互连，所述互连结构链接至部件中的每一个。在一些实施例中，线程执行逻辑600包括通过指令高速缓存606、数据端口614、采样器610和执行单元608A-608N中的一者或多者而至存储器(诸如，系统存储器或高速缓存存储器)的一个或多个连接。在一些实施例中，每个执行单元(例如，608A)是能够为每一个线程并行地执行多个同时硬件线程同时处理多个数据元素的独立的可编程通用计算单元。在各种实施例中，执行单元608A-608N的阵列是可缩放的以包括任何数量的单独的执行单元。

在一些实施例中，执行单元608A至608N主要用于执行着色器程序。着色器处理器602可以处理各种着色器程序并且经由线程分派器604分派与着色器程序相关联的执行线程。在一个实施例中，线程分派器包括用于对来自图形和媒体流水线的线程发起请求进行仲裁并且在一个或多个执行单元608A至608N上实例化所请求的线程的逻辑。例如，几何流水线(例如，图5的536)可以将顶点处理、曲面细分或几何着色器分派至线程执行逻辑600(图6)进行处理。在一些实施例中，线程分派器604还可处理来自执行着色器程序的运行时间线程生成请求。

在一些实施例中，执行单元608A至608N支持指令集(所述指令集包括对许多标准3D图形着色器指令的原生支持)，从而使得以最小的转换执行来自图形库(例如，Direct 3D和OpenGL)的着色器程序。这些执行单元支持顶点和几何处理(例如，顶点程序、几何程序、顶点着色器)、像素处理(例如，像素着色器、片段着色器)以及通用处理(例如，计算和媒体着色器)。执行单元608A至608N中的每一个都能够执行多发布单指令多数据(SIMD)，并且多线程操作能够在面对较高等待时间的存储器访问时实现高效的执行环境。每个执行单元内的每个硬件线程都具有专用的高带宽寄存器堆和相关的独立线程状态。对于具有整数、单精度浮点运算和双精度浮点运算、SIMD分支功能、逻辑运算、超越运算和其他混杂运算的流水线，执行是每个时钟的多发布。在等待来自存储器或共享功能之一的数据时，执行单元608A至608N内的依赖性逻辑使等待线程休眠，直到所请求的数据已返回。当等待线程正在休眠时，硬件资源可能会专门用于处理其他线程。例如，在与顶点着色器操作相关联的延迟期间，执行单元可以执行像素着色器、片段着色器或包括不同顶点着色器的另一种类型的着色器程序的操作。

执行单元608A至608N中的每个执行单元在数据元素阵列上进行操作。数据元素的数量是“执行大小”、或指令的信道数。执行通道是执行数据元素访问、掩蔽、和指令内的流控制的逻辑单元。通道的数量可以与针对特定图形处理器的物理算术逻辑单元(ALU)或浮点单元(FPU)的数量无关。在一些实施例中，执行单元608A至608N支持整数和浮点数据类型。

执行单元指令集包括SIMD指令。各种数据元素可作为压缩数据类型存储在寄存器中，并且执行单元将基于元素的数据大小来处理各种元素。例如，当在256位宽的向量上进行操作时，所述256位的向量存储在寄存器中，并且所述执行单元作为四个单独64位压缩数据元素(四倍字长(QW)大小的数据元素)、八个单独32位压缩数据元素(双倍字长(DW)大小的数据元素)、十六个单独16位压缩数据元素(字长(W)大小的数据元素)、或三十二个单独8位数据元素(字节(B)大小的数据元素)在所述向量上进行操作。然而，不同的向量宽度和寄存器大小是可能的。

一个或多个内部指令高速缓存(例如，606)包括在所述线程执行逻辑600中以便高速缓存所述执行单元的线程指令。在一些实施例中，一个或多个数据高速缓存(例如，612)被包括用于高速缓存在线程执行过程中的线程数据。在一些实施例中，采样器610被包括用于为3D操作提供纹理采样并且为媒体操作提供媒体采样。在一些实施例中，采样器610包括专门的纹理或媒体采样功能，以便在向执行单元提供采样数据之前在采样过程中处理纹理或媒体数据。

在执行过程中，图形和媒体流水线经由线程生成和分派逻辑向线程执行逻辑600发送线程发起请求。一旦一组几何对象已经被处理并被光栅化成像素数据，则着色器处理器602内的像素处理器逻辑(例如，像素着色器逻辑、片段着色器逻辑等)被调用以便进一步计算输出信息并且使得结果被写入到输出表面(例如，色彩缓冲器、深度缓冲器、模板印刷(stencil)缓冲器等)。在一些实施例中，像素着色器或片段着色器计算各顶点属性的值，所述各顶点属性跨光栅化对象被内插。在一些实施例中，着色器处理器602内的像素处理器逻辑然后执行应用编程接口(API)供应的像素或片段着色器程序。为了执行着色器程序，着色器处理器602经由线程分派器604将线程分派至执行单元(例如，608A)。在一些实施例中，像素着色器602使用采样器610中的纹理采样逻辑来访问存储器中所存储的纹理图中的纹理数据。对纹理数据和输入几何数据的算术运算计算每个几何片段的像素颜色数据，或丢弃一个或多个像素而不进行进一步处理。

在一些实施例中，数据端口614提供存储器访问机制，供线程执行逻辑600将经处理的数据输出至存储器以便在图形处理器输出流水线上进行处理。在一些实施例中，数据端口614包括或耦合至一个或多个高速缓存存储器(例如，数据高速缓存612)从而经由数据端口来高速缓存数据以供存储器访问。

图7是展示了根据一些实施例的图形处理器指令格式700的框图。在一个或多个实施例中，图形处理器执行单元支持具有多种格式的指令的指令集。实线框展示了通常包括在执行单元指令中的部件，而虚线包括可选的部件或仅包括在指令子集中的部件。在一些实施例中，所描述和展示的指令格式700是宏指令，因为它们是供应至执行单元的指令，这与从指令解码产生的微操作相反(一旦所述指令被处理)。

在一些实施例中，图形处理器执行单元原生地支持采用128位指令格式710的指令。64位紧凑指令格式730可用于基于所选指令、多个指令选项和操作数数量的一些指令。原生128位指令格式710提供对所有指令选项的访问，而一些选项和操作限制在64位格式730中。64位格式730中可用的原生指令根据实施例而不同。在一些实施例中，使用索引字段713中的一组索引值将指令部分地压缩。执行单元硬件基于索引值来参考一组压缩表，并使用压缩表输出来重构采用128位指令格式710的原生指令。

针对每种格式，指令操作码712限定执行单元要执行的操作。执行单元跨每个操作数的多个数据元素来并行地执行每条指令。例如，响应于添加指令，执行单元跨每个颜色通道执行同步添加操作，所述颜色通道表示纹理元素或图片元素。默认地，执行单元跨操作数的所有数据通道执行每条指令。在一些实施例中，指令控制字段714使能控制某些执行选项，诸如通道选择(例如，预测)以及数据通道排序(例如，混合)。针对采用128位指令格式710的指令，执行大小字段716限制了将并行执行的数据通道的数量。在一些实施例中，执行大小字段716不可用于64位紧凑指令格式730。

一些执行单元指令具有多达三个操作数，包括两个源操作数(src0 720、src1722)和一个目的地718。在一些实施例中，执行单元支持双目的地指令，其中这些目的地之一是隐式的。数据操作指令可以具有第三源操作数(例如，SRC2 724)，其中，指令操作码712确定源操作数的数量。指令的最后的源操作数可以是利用所述指令传递的即时(例如，硬编码)值。

在一些实施例中，128位指令格式710包括访问/地址模式字段726，所述访问/地址模式信息例如指定了是使用直接寄存器寻址模式还是间接寄存器寻址模式。当使用直接寄存器寻址模式时，直接由指令中的位来提供一个或多个操作数的寄存器地址。

在一些实施例中，128位指令格式710包括访问/地址模式字段726，所述访问/地址模式字段指定指令的地址模式和/或访问模式。在一个实施例中，访问模式用于限定针对指令的数据访问对齐。一些实施例支持访问模式，包括16字节对齐访问模式和1字节对齐访问模式，其中，访问模式的字节对齐确定了指令操作数的访问对齐。例如，当在第一模式中时，指令可以使用字节对齐寻址以用于源操作数和目的地操作数，并且当在第二模式中时，指令可以使用16字节对齐寻址以用于所有的源操作数和目的地操作数。

在一个实施例中，访问/地址模式字段726的地址模式部分确定指令是使用直接寻址还是间接寻址。当使用直接寄存器寻址模式时，指令中的位直接提供一个或多个操作数的寄存器地址。当使用间接寄存器寻址模式时，可以基于指令中的地址寄存器值和地址立即数字段来计算一个或多个操作数的寄存器地址。

在一些实施例中，基于操作码712位字段对指令进行分组从而简化操作码解码740。针对8位的操作码，第4、5、和6位允许执行单元确定操作码的类型。所示出的精确操作码分组仅是示例性的。在一些实施例中，移动和逻辑操作码组742包括数据移动和逻辑指令(例如，移动(mov)、比较(cmp))。在一些实施例中，移动和逻辑组742共享五个最高有效位(MSB)，其中移动(mov)指令采用0000xxxxb的形式，而逻辑指令采用0001xxxxb的形式。流控制指令组744(例如，调用(call)、跳(jmp))包括采用0010xxxxb形式(例如，0x20)的指令。混杂指令组746包括指令的混合，包括采用0011xxxxb形式(例如，0x30)的同步指令(例如，等待(wait)、发送(send))。并行数学指令组748包括采用0100xxxxb形式(例如，0x40)的按分量的算术指令(例如，加(add)、乘(mul))。并行数学组748跨数据通道并行地执行算术运算。向量数学组750包括采用0101xxxxb形式(例如，0x50)的算术指令(例如，dp4)。向量数学组对向量操作数执行算术运算，诸如点积运算。

图形流水线

图8是图形处理器800的另一个实施例的框图。图8的具有与此处任何其他附图中的元件相同的参考号(或名称)的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。

在一些实施例中，图形处理器800包括图形流水线820、媒体流水线830、显示引擎840、线程执行逻辑850、以及渲染输出流水线870。在一些实施例中，图形处理器800是包括一个或多个通用处理核的多核处理系统内的图形处理器。图形处理器受到至一个或多个控制寄存器(未示出)的寄存器写入的控制或者经由环形互连802经由发布至图形处理器800的命令被控制。在一些实施例中，环形互连802将图形处理器800耦合至其他处理部件，比如其他图形处理器或通用处理器。来自环形互连802的命令通过命令流转化器803被解译，所述命令流转化器将指令供应至图形流水线820或媒体流水线830的单独部件。

在一些实施例中，命令流转化器803引导顶点获取器805的操作，所述顶点获取器从存储器读取顶点数据并执行由命令流转化器803所提供的顶点处理命令。在一些实施例中，顶点获取器805将顶点数据提供给顶点着色器807，所述顶点着色器对每个顶点执行坐标空间变换和照明操作。在一些实施例中，顶点获取器805和顶点着色器807通过经由线程分派器831向执行单元852A、852B分派执行线程来执行顶点处理指令。

在一些实施例中，执行单元852A、852B是具有用于执行图形和媒体操作的指令集的向量处理器阵列。在一些实施例中，执行单元852A、852B具有附接的L1高速缓存851，所述高速缓存专用于每个阵列或在阵列之间共享。高速缓存可以被配置为数据高速缓存、指令高速缓存、或单个高速缓存，所述单个高速缓存被分区为包含不同分区中的数据和指令。

在一些实施例中，图形流水线820包括用于执行3D对象的硬件加速曲面细分的曲面细分部件。在一些实施例中，可编程的外壳着色器811配置曲面细分操作。可编程域着色器817提供对曲面细分输出的后端评估，其中曲面细分器813在外壳着色器811的方向上进行操作并且包含专用逻辑，所述专用逻辑用于基于粗糙几何模型来生成详细的几何对象集合，所述粗糙几何模型作为输入被提供至图形流水线820。在一些实施例中，如果未使用曲面细分，则可以对曲面细分部件(例如，外壳着色器811、曲面细分器813、域着色器817)进行旁路。

在一些实施例中，完整的几何对象可以由几何着色器819经由被分派至所述执行单元852A、852B的一个或多个线程来处理、或者可以直接行进至剪辑器829。在一些实施例中，几何着色器在整个几何对象(而非顶点或者如图形流水线的先前级中的顶点补片(patch))上进行操作。如果禁用曲面细分，则几何着色器819从顶点着色器807接收输入。在一些实施例中，几何着色器819可由几何着色器程序编程以便在曲面细分单元被禁用时执行几何曲面细分。

在光栅化之前，剪辑器829处理顶点数据。剪辑器829可以是固定功能的剪辑器或者具有剪辑和几何着色器功能的可编程剪辑器。在一些实施例中，渲染输出流水线870中的光栅化器和深度测试部件873分派像素着色器以将几何对象转换成它们的每像素表示。在一些实施例中，像素着色器逻辑包括在线程执行逻辑850中。在一些实施例中，应用可对光栅化器和深度测试部件873进行旁路并且经由流出单元823访问未光栅化的顶点数据。

图形处理器800具有互连总线、互连结构、或某个其他的互连机制，所述互连机制允许数据和消息在所述图形处理器的主要部件之中传递。在一些实施例中，执行单元852A、852B和相关联的(多个)高速缓存851、纹理和媒体采样器854、以及纹理/采样器高速缓存858经由数据端口856进行互连，以便执行存储器访问并且与处理器的渲染输出流水线部件进行通信。在一些实施例中，采样器854、高速缓存851、858以及执行单元852A、852B各自具有单独的存储器访问路径。

在一些实施例中，渲染输出流水线870包含光栅化器和深度测试部件873，所述光栅化器和深度测试部件将基于顶点的对象转换为相关联的基于像素的表示。在一些实施例中，光栅化器逻辑包括用于执行固定功能三角形和线光栅化的窗口器/掩蔽器单元。相关联的渲染高速缓存878和深度高速缓存879在一些实施例中也是可用的。像素操作部件877对数据进行基于像素的操作，然而在一些实例中，与2D操作(例如，利用混合的位块图像传递)相关联的像素操作由2D引擎841执行、或者在显示时间由显示控制器843使用重叠显示平面来代替。在一些实施例中，共享的L3高速缓存875可用于所有的图形部件，从而允许在无需使用主系统存储器的情况下共享数据。

在一些实施例中，图形处理器媒体流水线830包括媒体引擎837和视频前端834。在一些实施例中，视频前端834从命令流转化器803接收流水线命令。在一些实施例中，媒体流水线830包括单独的命令流转化器。在一些实施例中，视频前端834在将所述命令发送至媒体引擎837之前处理媒体命令。在一些实施例中，媒体引擎837包括用于生成线程以用于经由线程分派器831分派至线程执行逻辑850的线程生成功能。

在一些实施例中，图形处理器800包括显示引擎840。在一些实施例中，显示引擎840在处理器800外部并且经由环形互连802、或某个其他互连总线或机构与图形处理器耦合。在一些实施例中，显示引擎840包括2D引擎841和显示控制器843。在一些实施例中，显示引擎840包含能够独立于3D流水线而操作的专用逻辑。在一些实施例中，显示控制器843与显示设备(未示出)耦合，所述显示设备可以是系统集成显示设备(如在膝上型计算机中)、或者经由显示设备连接器附接的外部显示设备。

在一些实施例中，图形流水线820和媒体流水线830可被配置成用于基于多个图形和媒体编程接口执行操作并且并非专用于任何一种应用编程接口(API)。在一些实施例中，图形处理器的驱动器软件将专用于特定图形或媒体库的API调度转换成可由图形处理器处理的命令。在一些实施例中，为全部来自Khronos Group的开放图形库(OpenGL)、开放计算语言(OpenCL)和/或Vulkan图形和计算API提供了支持。在一些实施例中，也可以为微软公司的Direct3D库提供支持。在一些实施例中，可以支持这些库的组合。还可以为开源计算机视觉库(OpenCV)提供支持。如果可做出从未来API的流水线到图形处理器的流水线的映射，则具有兼容3D流水线的未来API也将受到支持。

图形流水线编程

图9A是展示了根据一些实施例的图形处理器命令格式900的框图。图9B是展示了根据实施例的图形处理器命令序列910的框图。图9A中的实线框展示了通常包括在图形命令中的部件，而虚线包括是可选的或者仅包括在所述图形命令的子集中的部件。图9A的示例性图形处理器命令格式900包括用于标识命令的目标客户端902、命令操作代码(操作码)904、以及用于命令的有关数据906的数据字段。一些命令中还包括子操作码905和命令大小908。

在一些实施例中，客户端902指定了处理命令数据的图形设备的客户端单元。在一些实施例中，图形处理器命令解析器检查每个命令的客户端字段以便调整对命令的进一步处理并将命令数据路由至合适的客户端单元。在一些实施例中，图形处理器客户端单元包括存储器接口单元、渲染单元、2D单元、3D单元、和媒体单元。每个客户端单元具有对命令进行处理的相应处理流水线。一旦命令被客户端单元接收到，客户端单元就读取操作码904以及子操作码905(如果存在的话)从而确定要执行的操作。客户端单元使用数据字段906内的信息来执行命令。针对一些命令，期望显式的命令大小908来指定命令的大小。在一些实施例中，命令解析器基于命令操作码自动地确定命令中的至少一些命令的大小。在一些实施例中，经由双倍字长的倍数对命令进行对齐。

图9B中的流程图示出了示例性图形处理器命令序列910。在一些实施例中，以图形处理器的实施例为特征的数据处理系统的软件或固件使用所示出的命令序列的版本来启动、执行并终止图形操作集合。仅出于示例性目的示出并描述了样本命令序列，如实施例并不限于这些特定命令或者此命令序列。而且，所述命令可以作为一批命令以命令序列被发布，从而使得图形处理器将以至少部分同时的方式处理命令序列。

在一些实施例中，图形处理器命令序列910可以以流水线转储清除命令912开始以便使得任一活跃图形流水线完成针对所述流水线的当前未决命令。在一些实施例中，3D流水线922和媒体流水线924不同时进行操作。执行流水线转储清除以使得活动图形流水线完成任何未决命令。响应于流水线转储清除，用于图形处理器的命令解析器将停止命令处理直到活跃绘画引擎完成未决操作并且使得相关的读高速缓存失效。可选地，渲染高速缓存中被标记为‘脏’的任何数据可以被转储清除到存储器中。在一些实施例中，流水线转储清除命令912可以用于流水线同步或者用在将图形处理器置于低功率状态之前。

在一些实施例中，当命令序列需要图形处理器在流水线之间显式地地切换时，使用流水线选择命令913。在一些实施例中，在发布流水线命令之前在执行情境中仅需要一次流水线选择命令913，除非所述情境要发布针对两条流水线的命令。在一些实施例中，在经由流水线选择命令913的流水线切换之前正好需要流水线转储清除命令912。

在一些实施例中，流水线控制命令914配置用于操作的图形流水线并且用于对3D流水线922和媒体流水线924进行编程。在一些实施例中，流水线控制命令914配置活跃流水线的流水线状态。在一个实施例中，流水线控制命令914用于流水线同步并且用于在处理一批命令之前清除来自活跃流水线内的一个或多个高速缓存存储器中的数据。

在一些实施例中，返回缓冲器状态命令916用于配置返回缓冲器的集合以供相应的流水线写入数据。一些流水线操作需要分配、选择、或配置一个或多个返回缓冲器，在处理过程中所述操作将中间数据写入所述一个或多个返回缓冲器中。在一些实施例中，图形处理器还使用一个或多个返回缓冲器以便存储输出数据并且执行跨线程通信。在一些实施例中，返回缓冲器状态916包括选择返回缓冲器的大小和数量以用于流水线操作集合。

命令序列中的剩余命令基于用于操作的活跃流水线而不同。基于流水线判定920，所述命令序列被定制用于以3D流水线状态930开始的3D流水线922、或者在媒体流水线状态940处开始的媒体流水线924。

用于配置3D流水线状态930的命令包括用于顶点缓冲器状态、顶点元素状态、常量颜色状态、深度缓冲器状态、以及有待在处理3D图元命令之前配置的其他状态变量的3D状态设置命令。这些命令的值至少部分地基于使用中的特定3D API来确定。在一些实施例中，3D流水线状态930命令还能够选择性地禁用或旁路掉特定流水线元件(如果将不使用那些元件的话)。

在一些实施例中，3D图元932命令用于提交待由3D流水线处理的3D图元。经由3D图元932命令传递给图形处理器的命令和相关联参数将被转发到所述图形流水线中的顶点获取功能。顶点获取功能使用3D图元932命令数据来生成多个顶点数据结构。所述顶点数据结构被存储在一个或多个返回缓冲器中。在一些实施例中，3D图元932命令用于经由顶点着色器对3D图元执行顶点操作。为了处理顶点着色器，3D流水线922将着色器执行线程分派至图形处理器执行单元。

在一些实施例中，经由执行934命令或事件触发3D流水线922。在一些实施例中，寄存器写入触发命令执行。在一些实施例中，经由命令序列中的‘前进’(‘go’)或‘拣选’(‘kick’)命令来触发执行。在一个实施例中，使用流水线同步命令来触发命令执行以便通过图形流水线转储清除命令序列。3D流水线将针对3D图元来执行几何处理。一旦完成操作，则对所产生的几何对象进行光栅化，并且像素引擎对所产生的像素进行着色。对于这些操作，还可以包括用于控制像素着色和像素后端操作的附加命令。

在一些实施例中，当执行媒体操作时，图形处理器命令序列910跟随在媒体流水线924路径之后。一般地，针对媒体流水线924进行编程的具体用途和方式取决于待执行的媒体或计算操作。在媒体解码过程中，特定的媒体解码操作可以被卸载到所述媒体流水线。在一些实施例中，还可对媒体流水线进行旁路，并且可使用由一个或多个通用处理核提供的资源来整体地或部分地执行媒体解码。在一个实施例中，媒体流水线还包括用于通用图形处理器单元(GPGPU)操作的元件，其中，所述图形处理器用于使用计算着色器程序来执行SIMD向量运算，所述计算着色器程序与渲染图形图元不是显式地相关的。

在一些实施例中，以与3D流水线922相似的方式对媒体流水线924进行配置。将用于配置媒体流水线状态940的一组命令分派或放置到命令队列中，在媒体对象命令942之前。在一些实施例中，媒体流水线状态命令940包括用于配置媒体流水线元件的数据，所述媒体流水线元件将用于处理媒体对象。这包括用于在媒体流水线内配置视频解码和视频编码逻辑的数据，诸如编码或解码格式。在一些实施例中，媒体流水线状态命令940还支持将一个或多个指针用于包含一批状态设置的“间接”状态元件。

在一些实施例中，媒体对象命令942将指针供应至媒体对象以用于由媒体流水线进行处理。媒体对象包括存储器缓冲器，所述存储器缓冲器包含待处理的视频数据。在一些实施例中，在发布媒体对象命令942之前，所有的媒体流水线状态必须是有效的。一旦流水线状态被配置并且媒体对象命令942被排队，则经由执行944命令或等效的执行事件(例如，寄存器写入)来触发媒体流水线924。然后可以通过由3D流水线922或媒体流水线924提供的操作对来自媒体流水线924的输出进行后处理。在一些实施例中，以与媒体操作类似的方式来配置和执行GPGPU操作。

图形软件架构

图10展示了根据一些实施例的数据处理系统1000的示例性图形软件架构。在一些实施例中，软件架构包括3D图形应用1010、操作系统1020、以及至少一个处理器1030。在一些实施例中，处理器1030包括图形处理器1032以及一个或多个通用处理器核1034。图形应用1010和操作系统1020各自在数据处理系统的系统存储器1050中执行。

在一些实施例中，3D图形应用1010包含一个或多个着色器程序，所述一个或多个着色器程序包括着色器指令1012。着色器语言指令可以采用高级着色器语言，诸如高级着色器语言(HLSL)或OpenGL着色器语言(GLSL)。所述应用还包括可执行指令1014，所述可执行指令采用适合用于由通用处理器核1034执行的机器语言。所述应用还包括由顶点数据限定的图形对象1016。

在一些实施例中，操作系统1020是来自微软公司的 操作系统、专用UNIX式操作系统、或使用Linux内核变体的开源UNIX式操作系统。操作系统1020可以支持图形API 1022，诸如Direct3D API、OpenGL API或Vulkan API。当Direct3D API正在使用时，操作系统1020使用前端着色器编译器1024以将HLSL中的任何着色器指令1012编译成较低级的着色器语言。所述编译可以是即时(JIT)编译，或者所述应用可执行着色器预编译。在一些实施例中，在对3D图形应用1010进行编译的过程中，将高级着色器编译成低级着色器。在一些实施例中，着色器指令1012以中间形式提供，诸如由Vulkan API使用的标准便携式中间表示(SPIR)的版本。

在一些实施例中，用户模式图形驱动器1026包含后端着色器编译器1027，所述后端着色器编译器用于将着色器指令1012转换成硬件专用的表示。当在使用OpenGL API时，将采用GLSL高级语言的着色器指令1012传递至用户模式图形驱动器1026以用于编译。在一些实施例中，用户模式图形驱动器1026使用操作系统内核模式功能1028来与内核模式图形驱动器1029进行通信。在一些实施例中，内核模式图形驱动器1029与图形处理器1032进行通信以便分派命令和指令。

IP核实现

至少一个实施例的一个或多个方面可以由存储在机器可读介质上的代表性代码实现，所述机器可读介质表示和/或限定集成电路诸如处理器内的逻辑。例如，机器可读介质可以包括表示处理器内的各个逻辑的指令。当由机器读取时，所述指令可以使机器制造用于执行本文所述的技术的逻辑。这类表示(称为“IP核”)是集成电路的逻辑的可重复使用单元，所述可重复使用单元可以作为对集成电路的结构进行描述的硬件模型而存储在有形、机器可读介质上。可以将硬件模型供应至在制造集成电路的制造机器上加载硬件模型的各消费者或制造设施。可以制造集成电路，从而使得电路执行与本文所述的实施例中的任一实施例相关联地描述的操作。

图11是展示了根据实施例的可以用于制造集成电路以执行操作的IP核开发系统1100的框图。IP核开发系统1100可以用于生成可并入到更大的设计中或用于构建整个集成电路(例如，SOC集成电路)的模块化、可重复使用设计。设计设施1130可采用高级编程语言(例如，C/C++)生成对IP核设计的软件仿真1110。软件仿真1110可用于使用仿真模型1112来设计、测试并验证IP核的行为。仿真模型1112可以包括功能、行为和/或时序仿真。然后可由仿真模型1112来创建或合成寄存器传输级(RTL)设计1115。RTL设计1115是对硬件寄存器之间的数字信号的流动进行建模的集成电路(包括使用建模的数字信号执行的相关联逻辑)的行为的抽象。除了RTL设计1115之外，还可以创建、设计或合成逻辑电平或晶体管电平处的较低层次设计。由此，初始设计和仿真的具体细节可以发生变化。

可以由设计设施将RTL设计1115或等效方案进一步合成为硬件模型1120，所述硬件模型可以采用硬件描述语言(HDL)或物理设计数据的某种其他表示。可以进一步仿真或测试HDL以验证IP核设计。可使用非易失性存储器1140(例如，硬盘、闪存、或任何非易失性存储介质)来存储IP核设计以用于递送至第3方制造设施1165。可替代地，可以通过有线连接1150或无线连接1160来传输(例如，经由互联网)IP核设计。制造设施1165然后可以制造至少部分地基于IP核设计的集成电路。所制造的集成电路可被配置用于执行根据本文所述的至少一个实施例的操作。

示例性芯片上系统集成电路

图12至图14展示了根据本文所述的各种实施例的可以使用一个或多个IP核来制造的示例性集成电路和相关图形处理器。除了所展示的之外，还可以包括其他逻辑和电路，包括附加的图形处理器/核、外围接口控制器或通用处理器核。

图12是展示了根据实施例的可以使用一个或多个IP核来制造的示例性芯片上系统集成电路1200的框图。示例性集成电路1200包括一个或多个应用处理器1205(例如，CPU)、至少一个图形处理器1210，并且另外还可以包括图像处理器1215和/或视频处理器1220，其中的任一项都可以是来自相同或多个不同设计设施的模块化IP核。集成电路1200包括外围或总线逻辑，包括USB控制器1225、UART控制器1230、SPI/SDIO控制器1235和I²S/I²C控制器1240。另外，集成电路还可以包括显示设备1245，所述显示设备耦合至高清晰度多媒体接口(HDMI)控制器1250和移动行业处理器接口(MIPI)显示界面1255中的一项或多项。可以由闪存子系统1260(包括闪存和闪存控制器)来提供存储。可以经由存储器控制器1265来提供存储器接口以访问SDRAM或SRAM存储器设备。另外，一些集成电路还包括嵌入式安全引擎1270。

图13是示出了根据实施例的可以使用一个或多个IP核来制造的芯片上系统集成电路的示例性图形处理器1310的框图。图形处理器1310可以是图12的图形处理器1210的变体。图形处理器1310包括顶点处理器1305和一个或多个片段处理器1315A-1315N(例如，1315A、1315B、1315C、1315D、到1315N-1、以及1315N)。图形处理器1310可以经由分开的逻辑执行不同的着色器程序，使得顶点处理器1305被优化成执行用于顶点着色器程序的操作，而一个或多个片段处理器1315A-1315N执行用于片段或像素着色器程序的片段(例如，像素)着色操作。顶点处理器1305执行3D图形流水线的顶点处理阶段，并生成图元和顶点数据。片段处理器1315A-1315N使用由顶点处理器1305生成的图元和顶点数据来产生显示在显示设备上的帧缓冲器。在一个实施例中，片段处理器1315A-1315N被优化成执行如提供用于OpenGL API中的片段着色器程序，片段处理器1315A-1315N可用于执行与如提供用于Direct 3D API中的像素着色器程序类似的操作。

图形处理器1310附加地包括一个或多个存储器管理单元(MMU)1320A-1320B、高速缓存1325A-1325B和电路互连1330A-1330B。一个或多个MMU 1320A-1320B提供用于集成电路1310的虚拟到物理地址映射，包括用于顶点处理器1305和/或片段处理器1315A-1315N的虚拟到物理地址映射，除了存储在一个或多个高速缓存1325A-1325B中的顶点或图像/纹理数据之外，顶点处理器1305和/或片段处理器1315A-1315N还可以引用存储在存储器中的顶点或图像/纹理数据。在一个实施例中，一个或多个MMU 1325A-1325B可以与系统内的其他MMU同步，使得每个处理器1205-1220可以参与共享或统一虚拟存储器系统，其他MMU包括与图12的一个或多个应用处理器1205、图像处理器1215和/或视频处理器1220相关联的一个或多个MMU。根据实施例，一个或多个电路互连1330A-1330B使得图形处理器1310能够经由SoC的内部总线或经由直接连接与SoC内的其他IP核接口连接。

图14是示出了根据实施例的可以使用一个或多个IP核来制造的芯片上系统集成电路的附加示例性图形处理器1410的框图。图形处理器1410可以是图12的图形处理器1210的变体。图形处理器1410包括图13的集成电路1300的一个或多个MMU 1320A-1320B、高速缓存1325A-1325B和电路互连1330A-1330B。

图形处理器1410包括一个或多个着色器核1415A-1415N(例如，1415A、1415B、1415C、1415D、1415E、1415F、到1315N-1，以及1315N)，该一个或多个着色器核1415A-1415N提供统一着色器核架构，其中单个核或单类型的核可以执行所有类型的可编程着色器代码，包括用于实现顶点着色器、片段着色器和/或计算着色器的着色器程序代码。存在的着色器核的确切数量可以在各实施例和各实现方式之间变化。此外，图形处理器1410包括核间任务管理器1405和分块单元(tiling unit)1418，该核间任务管理器1405充当线程分派器以将执行线程分派给一个或多个着色器核1415A-1415N，该分块单元1418用于加速用于基于图块的渲染的分块操作，在用于基于图块的渲染的分块操作中，对场景的渲染操作被细分在图像空间中，例如，以此来利用场景内的局部空间一致性，或以此来优化内部高速缓存的使用。

图15展示了根据一个实施例的采用寄存器扩展机制(“扩展机制”)1510的计算设备1500。计算设备1500(例如，智能可穿戴设备、虚拟现实(VR)设备、头戴式显示器(HMD)、移动计算机、物联网(IoT)设备、膝上型计算机、台式计算机、服务器计算机等)可以与图1的数据处理系统100相同，并且因此，为了简洁、清晰和易于理解，下文不再进一步讨论或重复上文参照图1至图14陈述的许多细节。如所展示的，在一个实施例中，计算设备1500被示出为主控扩展机制1510。

如所展示的，在一个实施例中，扩展机制1510可以由图形处理单元(“GPU”或“图形处理器”)1514的固件主控或者可以是所述固件的一部分。例如，如关于图16进一步展示的，可以在作为GPU 1514的EU的一部分的寄存器堆之内或内部主控扩展机制1510，其中，对扩展机制1510的这种主控将这种基于GPU的寄存器堆转换为扩展寄存器堆，比如图16的扩展寄存器堆1613。

类似地，在一个实施例中，扩展机制1510可以由中央处理单元(“CPU”或“应用处理器”)1512的固件主控或者可以是所述固件的一部分。例如，可以在为CPU 1512的ALU的一部分的寄存器堆之内或内部主控扩展机制1510，其中，对扩展机制1510的这种主控将这种基于CPU的寄存器堆转换为扩展寄存器堆。为了简明、清晰和易于理解，贯穿本文档的其余部分，将扩展机制1510作为GPU 1514的一部分进行示出和讨论；然而，实施例不限于此。

例如，在另一个实施例中，扩展机制1510可以作为软件逻辑或固件逻辑而由操作系统1506主控。类似地，在又另一个实施例中，扩展机制1510可以由图形驱动器1516主控。在又另一个实施例中，扩展机制1510可以由计算设备1500的多个组件部分地且同时地主控，所述多个组件比如图形驱动器1516、GPU 1514、GPU固件、CPU 1512、CPU固件、操作系统1506等中的一个或多个。设想的是，扩展机制1510或其组件中的一个或多个可以被实施为硬件、软件和/或固件。

贯穿本文档，术语“用户”可以被互换地称为“观看者”、“观察者”、“人”、“个人”、“终端用户”等。应当注意，贯穿本文档，如“图形域”等术语可以与“图形处理单元”、“图形处理器”或简单地与“GPU”互换地引用，并且类似地，“CPU域”或“主机域”可以与“计算机处理单元”、“应用处理器”或简单地与“CPU”互换地引用。

计算设备1500可以包括任何数量和类型的通信设备，诸如大型计算系统，诸如服务器计算机、台式计算机等，并且可进一步包括机顶盒(例如，基于互联网的有线电视机顶盒等)、基于全球定位系统(GPS)的设备等。计算设备1500可以包括用作通信设备的移动计算设备，诸如包括智能手机的蜂窝电话、个人数字助理(PDA)、平板计算机、膝上型计算机、电子阅读器、智能电视、电视平台、可穿戴设备(例如，眼镜、手表、手环、智能卡、珠宝、衣物等)、媒体播放器等。例如，在一个实施例中，计算设备1500可以包括采用计算机平台的移动计算设备，所述计算机平台主控将计算设备1500的各种硬件和/或软件部件集成在单个芯片上的诸如芯片上系统(“SoC”或“SOC”)之类的集成电路(“IC”)。

如所示，在一个实施例中，计算设备1500可以包括任何数量和类型的硬件和/或软件部件，诸如(但不限于)GPU 1514、图形驱动器(也称为“GPU驱动器”、“图形驱动器逻辑”、“驱动器逻辑”、用户模式驱动器(UMD)、UMD、用户模式驱动器框架(UMDF)、UMDF或简称为“驱动器”)1516，CPU1512、存储器1508、网络设备、驱动器等，以及诸如触摸屏、触摸面板、触摸板、虚拟或常规键盘、虚拟或常规鼠标、端口、连接器等之类的输入/输出(I/O)源1504。计算设备1500可以包括用作计算设备1500的硬件和/或物理资源与用户之间的接口的操作系统(OS)1506。可以预见，CPU 1512可包括一个或多个处理器，诸如图1的处理器102，而GPU1514可包括一个或多个图形处理器，诸如图1的图形处理器108。

应当注意，贯穿本文档，可以互换地使用如“节点”、“计算节点”、“服务器”、“服务器设备”、“云计算机”、“云服务器”、“云服务器计算机”、“机器”、“主机”、“设备”、“计算设备”、“计算机”、“计算系统”等术语。应当进一步注意，贯穿本文档，可以互换地使用如“应用”、“软件应用”、“程序”、“软件程序”、“包”、“软件包”等术语。并且，贯穿本文档，可以互换地使用如“作业”、“输入”、“请求”、“消息”等术语。

可以预见并且如参考图1-12进一步描述的，如上描述的图形流水线的某些进程在软件中实现，而其余则在硬件中实现。图形流水线可以以图形协处理器设计来实现，其中，CPU 1512被设计为用于与GPU 1514一起工作，所述GPU 1514可以被包括在CPU 1512中或与其共同定位。在一个实施例中，GPU 1514可采用用于执行与图形渲染有关的常规功能的任何数量与类型的常规软件与硬件逻辑，以及用于执行任何数量与类型的指令(诸如图1的指令121)以执行贯穿本文档所公开的混合机制1510的各种新奇功能的新型软件与硬件逻辑。

如上所述，存储器1508可以包括随机存取存储器(RAM)，所述RAM包括具有对象信息的应用数据库。存储器控制器中枢(诸如，图1的存储器控制器中枢116)可访问RAM中的数据并将其转发到GPU 1514以用于图形流水线处理。RAM可以包括双数据速率RAM(DDR RAM)、扩展数据输出RAM(EDO RAM)等。如参照图3所示，CPU 1512与硬件图形流水线交互以共享图形流水线功能。经处理的数据被存储在硬件图形流水线的缓冲器中，并且状态信息被存储在存储器1508中。然后将所得图像传送到诸如显示部件(诸如图3的显示设备320)之类的I/O源1504，以用于图像的显示。可以预见，显示设备可以是用于向用户显示信息的各种类型的显示设备，诸如阴极光线管(CRT)、薄膜晶体管(TFT)、液晶显示器(LCD)、有机发光二极管(OLED)阵列等。

存储器1508可以包括缓冲器(例如，帧缓冲器)的预分配区域；然而，本领域普通技术人员应当理解，各实施例不限于此，并且可以使用较低级图形流水线可访问的任何存储器。计算设备1500可进一步包括如图1所引用的输入/输出(I/O)控制中枢(ICH)150、一个或多个I/O源1504等。

CPU 1512可以包括用于执行指令的一个或多个处理器，以便执行计算系统实现的任何软件例程。指令经常涉及对数据执行的某种操作。数据和指令两者都可以存储在系统存储器1508和任何相关联的高速缓存中。高速缓存通常被设计成具有比系统存储器1508短的等待时间；例如，高速缓存可以被集成到与(多个)处理器相同的(多个)硅芯片上和/或用较快的静态RAM(SRAM)单元进行构造，而系统存储器1508可以用较慢的动态RAM(DRAM)单元进行构造。与系统存储器1508相反，通过倾向于将更频繁使用的指令和数据存储在高速缓存中，改善了计算设备1500的整体性能效率。可以预见，在一些实施例中，GPU 1514可以作为CPU 1512的一部分(诸如物理CPU封装的一部分)存在，在这种情况下，存储器1508可以由CPU 1512和GPU 1514共享或保持分开。

系统存储器1508可以对计算设备1500内的其他部件可用。例如，从至计算设备1500的各种接口(例如键盘和鼠标、打印机端口、局域网(LAN)端口、调制解调器端口等)接收到的或从计算机设备1500的内部存储元件(例如，硬盘驱动器)检索到的任何数据(例如，输入图形数据)通常在它们由软件程序的实现中的一个或多个处理器操作之前临时排队进入系统存储器1508。类似地，软件程序确定应通过计算系统接口中的一个从计算设备1500发送到外部实体或存储到内部存储元件中的数据在其被传输或存储之前经常在系统存储器1508中临时排队。

进一步地，例如，诸如图1的ICH 130之类的ICH可以用于确保这样的数据在系统存储器1508与其适当对应的计算系统接口(和内部存储设备，如果计算系统是如此设计的话)之间被适当地传递，并且可以在其自身与所观察到的I/O源/设备1504之间具有双向点对点链路。类似地，MCH(诸如图1的MCH 116)可用于管理CPU 1512与GPU 1514、接口与内部存储元件之间对于系统存储器1508访问的多种竞争请求，这些请求可能在时间上相对于彼此紧接地出现。

I/O源1504可以包括一个或多个I/O设备，所述一个或多个I/O设备实现为用于向计算设备1500(例如，网络适配器)传送数据和/或传送来自所述计算设备的数据；或者用于计算设备设备1500(例如，硬盘驱动器)内的大规模非易失性存储。包括字母数字及其他键的用户输入设备可用于将信息和命令选择通信至GPU 1514。另一类型的用户输入设备是用于将方向信息和命令选择通信至GPU 1514并控制显示设备上的光标移动的光标控制，诸如鼠标、轨迹球、触摸屏、触摸板或光标方向键。可以采用计算机设备1500的相机和麦克风阵列来观察手势、记录音频和视频并接收和发射视觉命令和音频命令。

计算设备1500可进一步包括(多个)网络接口，以提供对网络的访问，网络诸如，LAN、广域网(WAN)、城域网(MAN)、个域网(PAN)、蓝牙、云网络、移动网络(例如，第3代(3G)、第4代(4G)等)、内联网、互联网等。(多个)网络接口可以包括例如具有天线的无线网络接口，所述天线可以表示一个或多个天线。(多个)网络接口还可以包括，例如，经由网络电缆与远程设备通信的有线网络接口，所述网络电缆可以是例如以太网电缆、同轴电缆、光缆、串行电缆或并行电缆。

(多个)网络接口可例如通过符合IEEE 802.11b和/或IEEE 802.11g标准来提供对LAN的访问，并且/或者无线网络接口可以例如通过符合蓝牙标准来提供对个域网的访问。还可以支持其他无线网络接口和/或协议(包括所述标准的先前的以及后续的版本)。除了经由无线LAN标准的通信或作为其替代，(多个)网络接口可以使用例如以下协议来提供无线通信：时分多址(TDMA)协议、全球移动通信系统(GSM)协议、码分多址(CDMA)协议和/或任何其他类型的无线通信协议。

(多个)网络接口可以包括一个或多个通信接口，诸如，调制解调器、网络接口卡或其他众所周知的接口设备，诸如，用于为了提供通信链路以支持例如LAN或WAN而耦合至以太网、令牌环或其他类型的物理有线或无线附连的那些通信接口。以此方式，计算机系统还可以经由常规的网络基础设施(例如，包括内联网或互联网)耦合至一定数量的外围设备、客户端、控制表面、控制台或服务器。

应当理解，对于某些实施方式，比在上文中所描述的示例更少或更多地配备的系统可以是优选的。因此，取决于众多因素，如价格约束、性能要求、技术改进或其他情况，计算设备1500的配置可以随着实施方式而改变。电子设备或计算机系统1500的示例可以包括(但不限于)：移动设备、个人数字助理、移动计算设备、智能电话、蜂窝电话、手持设备、单向寻呼机、双向寻呼机、消息收发设备、计算机、个人计算机(PC)、台式计算机、膝上型计算机、笔记本计算机、手持式计算机、平板计算机、服务器、服务器阵列或服务器场、web服务器、网络服务器、因特网服务器、工作站、小型计算机、大型计算机、超级计算机、网络装置、web装置、分布式计算系统、多处理器系统、基于处理器的系统、消费电子产品、可编程消费电子产品、电视、数字电视、机顶盒、无线接入点、基站、用户站、移动用户中心、无线电网络控制器、路由器、中枢、网关、桥接器、交换机、机器或上述各项的组合。

实施例可以被实施为以下各项中的任何一项或其组合：使用母板互连的一个或多个微芯片或集成电路、硬连线逻辑、由存储器设备存储且由微处理器执行的软件、固件、专用集成电路(ASIC)和/或现场可编程门阵列(FPGA)。作为示例，术语“逻辑”可以包括软件或硬件和/或软件和硬件的组合。

实施例可以被提供为例如计算机程序产品，所述计算机程序产品可以包括其上存储有机器可执行指令的一个或多个机器可读介质，所述机器可执行指令在由一个或多个机器(诸如计算机、计算机网络或其他电子设备)执行时可导致所述一个或多个机器执行根据在本文中所描述的实施例的操作。机器可读介质可以包括但不限于：软盘、光盘、CD-ROM(紧致盘只读存储器)以及磁光盘、ROM、RAM、EPROM(可擦除可编程只读存储器)、EEPROM(电可擦除可编程只读存储器)、磁卡或光卡、闪存、或者适用于存储机器可执行指令的其他类型的介质/机器可读介质。

此外，实施例可以作为计算机程序产品被下载，其中，可以经由通信链路(例如，调制解调器和/或网络连接)，借助于在载波或其他传播介质中具体化和/或由载波或其他传播介质调制的一个或多个数据信号来将程序从远程计算机(例如，服务器)传输至请求计算机(例如，客户机)。

图16展示了根据一个实施例的图15的扩展机制1510。为了简明起见，此后不再重复或讨论已经参照图1至图15讨论的细节中的许多细节。在一个实施例中，扩展机制1510可以包括任何数量和类型的组件，比如(但不限于)：检测/读取逻辑1601；处理/决策单元1603；执行/转发逻辑1605；以及通信/兼容性逻辑1607。

如之前所讨论的，扩展机制1510可以被实施为CPU 1512的一部分，比如作为CPU1512的ALU内的寄存器堆的一部分。然而，出于简洁性和清晰性，在所展示的实施例中，扩展机制1510被示出为实施为GPU 1514的一部分以便促进EU 1611的扩展寄存器堆1613，其中，GPU 1514被示出为与CPU 1512和/或图形驱动器1516进行通信。如之前所提及的，在一个实施例中，正是对寄存器堆之内或内部的扩展机制1510的主控或实施使得所述寄存器堆成为扩展寄存器堆，比如扩展寄存器堆或简单地ERF 1613。

计算设备1500进一步被示出为与一个或多个储存库、数据集和/或比如(多个)数据库1630等数据库(例如，云存储装置、非云存储装置等)进行通信，其中，(多个)数据库1630可以通过比如一个或多个网络(例如，云网络、接近度网络、移动网络、内联网、互联网等)等(多个)通信介质1625驻留在本地存储装置或远程存储装置处。

设想的是，在计算设备1500处运行的软件应用可以负责使用计算设备1500的一个或多个组件(例如，GPU 1514、图形驱动器1516、CPU 1512等)来执行或促进执行任何数量和类型的任务。当执行这类任务时，如由软件应用所限定的，比如GPU 1514、图形驱动器1516、CPU 1512等一个或多个组件可以与彼此通信以确保准确且及时的处理和完成那些任务。

在对扩展机制1510的工作进行讨论之前，让我们对之前的讨论中的一些进行详细说明，比如为了使寄存器堆更简单，多个写入端口可以被限制为仅一个，而读取端口的数量保持在3个或甚至4个。例如，乘加(MAD)指令，比如可以导致dest_reg＝src1_reg*src2_reg+src3_reg的MAD dest_reg,src1_reg,src2_reg,src3_reg，其中，“*_reg”指代寄存器。然而，当指令导致多于一个结果、比如需要至少两个写入端口时，这些指令会遇到问题或难题。例如，比如SORT dest1_reg,dest2_reg,src1_reg,src2_reg等排序指令可能导致多于一个结果，其中，src1_reg和src2_reg中的最小者可能被写回到dest1_reg并且较大者被写回到dest2_reg。这在EU、比如EU 1611中可以被表示为：1)使用RF中的读取端口来读取src1_reg和src2_reg；2)在EU中关于是否src1_reg>src2_reg进行比较；3)如果是，a)使用现有写入端口将src2_reg写回到RF中的dest1_reg，并且b)使用现有写入端口将src1_reg写回到RF中的dest2_reg；否则c)使用现有写入端口将src1_reg写回到RF中的dest1_reg，并且d)使用现有写入端口将src2_reg写回到RF中的dest2_reg；并且5)完成。

现在，例如，一个选项可以是实施具有至少两个写入端口(比如用于同时处置3a和3b(或3c和3d))的RF，但是这会使RF在门的数量方面实施起来更加昂贵。另一个选项可以是让3a和3b(或3c和3d)在不同的时钟周期上完成，但是这可能使指令的等待时间更长，同时故障的风险变得更大(由于更长的等待时间)，然后这可能需要进一步逻辑支持。

继续上述排序指令，比如SORT dest1_reg,dest2_reg,src1_reg,src2_reg，可以在指令可以简单地为SORT src_dest1_reg,src_dest2_reg的位置执行排序，其中，这两个寄存器现在既用作源寄存器也用作目的地寄存器。

例如，在排序指令完成、比如在原地对这两个寄存器进行排序(例如，无需额外的目的地寄存器)之后，所述指令可以查看src_dest1_reg<＝src_dest2_reg。然而，这种技术不允许消除对这两个寄存器的写入。如果src_dest1_reg<＝src_dest2_reg，则所述指令可能不需要做任何事；然而，如果不是这种情况，则将交换寄存器的内容，这进而需要两个写入端口。

因为预期几乎每执行两次排序指令(基于随机输入数据的可能性)就会发生交换，因此与额外时钟周期相关联的成本可以是可接受的，并且可以将这两个寄存器写入到单个现有写入端口，比如将第一个写入到寄存器1并且将第二个在下一个周期写入到寄存器2。尽管平均而言，这可以被视为可接受的解决方案，但其仍然可能使流水线复杂化，并且此外，需要多于一个写入端口的其他指令可能不太适合于此解决方案。

现在参照在将寄存器堆转换成ERF 1613的寄存器堆内部实施的扩展机制1510，提供了一种新颖的技术，其中，可以在ERF 1613内部的合适位置执行任何类型和数量的处理，比如在上述排序指令的情况下的排序或交换，使得所述寄存器均不必从其相应或相关联EU、比如EU 1611的基于EU的处理引擎(“EU引擎”)进行读取或写回到所述处理引擎。例如，返回参照排序指令，在执行所述指令之后，SORT r0,r1可能导致r0<＝r1，因此相应EU、比如正在请求两个寄存器r0和r1的EU 1611的EU引擎可以简单地向RF发送短消息，即：指令：SORT//比如说2位用于处置4条不同的指令；Register0:7bits(寄存器0：7位)//用于处置128个寄存器；Register1:7bits(寄存器1：7位)，因此所述消息可以是16位。设想的是，此排序指令仅用作示例，比如在SIMD RF的情况下，可以添加掩码使得仅对某些SIMD通道进行排序等。这可以以任何数量的方式来扩展。同样，可以利用任何现有读取端口来发送大部分消息，同时需要一些位来将这些操作与正常读取操作进行区分。

在一个实施例中，在寄存器堆内部具有扩展机制1510允许将寄存器堆扩展为ERF1613，其中，使用扩展机制1510的某些逻辑或组件，此ERF 1613能够执行和处理ERF 1613之内或内部的任何数量和类型的指令，而不必在ERF 1613的一个或多个寄存器与EU 1611的EU引擎之间往返，如参照图18进一步展示的。

继续所述排序指令，比如在SORT的情况下，在一个实施例中，检测/读取逻辑1601可以用于检测SORT指令并且然后读出这两个寄存器——寄存器0和寄存器1，使得它们可以在ERF 1613的内部使用。在一个实施例中，执行/转发逻辑1605然后可以被触发以将这两个寄存器的内容转发或发送至处理/决策单元1603，比如具有比较单元，以执行对这两个寄存器的内容的比较并且允许所述比较的结果来判定是否应该交换所述寄存器。如果所述寄存器不进行交换，则它们保持不进行任何改变。然而，如果要执行交换，则在一个实施例中，执行/转发逻辑1605被再次触发以将寄存器0(其已经被读取)写回至寄存器1，并且类似地，将寄存器1(其已经被读取)写回至寄存器0。如此，对于这条指令，没有任何寄存器的内容曾经离开ERF 1613，从而使得所述处理比必须在寄存器与EU 1611之间进行往返更加高效、更加快速且更加资源友好。

通常，正是EU、比如EU 1611的算术/逻辑引擎主控了必要的处理能力，这就是为什么常规寄存器堆中的寄存器必须与其相应EU进行通信和往返以执行与指令相关的各种任务，比如上述与排序指令相关的比较任务和决策任务。实施例提供了一种用于通过将RF扩展成ERF 1613来本地地采用处理能力中的全部或大部分或至少一些的新颖技术，使得与任何数量和类型的指令相关的任何数量和类型的处理或任务可以在ERF 1613之内或内部由扩展机制1510的各种组件或如由所述组件所促进的本地地执行或处理。

在任何数量和类型的指令的情况下，检测/读取逻辑1601可以被触发以检测指令并且从其ERF 1613的任何寄存器中进一步进行读取，因为内容由执行/转发逻辑1605发送至处理/决策单元1603。一旦内容被处理并且被决定，然后执行/转发逻辑1603就可以被触发以执行或应用如由处理/决策单元1603确定的决策或后续处理，比如当需要时的交换、转发内容或结果以便进行进一步处理等。

关于处理/决策单元1603，其可以包括任何数量和类型的处理单元，比如一个或多个比较单元(能够对寄存器的内容和/或数学表达或例程进行比较或匹配，比如检测等于、大于、小于等)、一个或多个算术单元(能够执行加法、乘法、减法、除法以及其他算术例程等)、一个或多个功能单元(能够执行OR功能、AND功能等)、一个或多个决策单元(能够确定和决定指令或与将要进行的指令相关的下一个过程，比如在排序指令的情况下是否需要进行交换等)等。

在一些实施例中，处理/决策单元1603可以进一步用于判定比如SORT指令等指令或其相关数据是否还有资格由扩展机制1510来本地地处理。例如，在一些实施例中，选择性计算或决策任务可以继续被发送至作为EU 1611的一部分并且在ERF 1613外部的EU引擎。例如，在由检测/读取逻辑1601接收到或检测到传入指令时，然后可以由处理/决策单元1603在本地且在运行时来评估所述指令，以便判定和决定所述指令是否有资格(比如，由于简单性、复杂性、某些计算、已知因素、效率、速度、减少等待时间等)由ERF 1613内部的扩展机制1510来处理。如果是，则由扩展机制1510对所述指令进行处理，但如果否(比如，由于某些复杂性、未知因素、依赖关系等)，则可以与EU 1611的EU引擎往返传达所述指令或与所述指令相关的内容。

在一些实施例中，可以预先确定所述指令的限制，比如可以使用关于所述指令是否将在ERF 1613内部由扩展机制1510处理还是由EU 1611的EU引擎远程地处理的限制状态或注释来标记所述指令。在这种情况下，处理/决策单元1603可以用于确认所述指令的状态并且允许相应地进行处理。

换言之，处理/决策单元1603不限于任何特定类型或数量的处理任务或决策任务，因为实施例不限于任何特定数量或类型的指令。因此，设想的是，出于简洁性和清晰性，上述SORT指令仅用作示例，但是实施例不限于此。

例如，也可以使用ERF 1613内部的扩展机制1510来实施具有多于一个目的地寄存器的其他指令。一个示例是32位乘以32位的乘法，其中，任何溢出都被存储在第二目的地寄存器中。在这种情况下，例如，乘法单元可以是处理/决策单元1603的一部分，使得其可以成为ERF 1613的如与ERF 1613外部的EU 1611相反的一部分。类似地，处理/决策单元1603以及扩展机制1510的其余组件可以被进一步利用并用于任何数量的其他类型的指令，比如MAD、DOT、PLANE等。

能够与扩展机制1510一起使用的另一类型的指令可以涉及创建SIMD通道的预测，比如setp.lt.s32p|q,a,b；//p＝(a<b)；q＝！(a<b)；其中，p和q为目的地寄存器。注意的是，这些是SIMD指令并且每个SIMD通道的每个p和每个q仅生成一位，其中，“lt”意味着小于，其可以由任何其他比较或其他函数(OR和AND)来代替，并且s32意味着所述输入是带符号的32位数。这些是能够使用扩展机制1510在ERF 1613内部执行的操作的示例中的一些示例。此外，例如，可以使用以下标号中的一个或多个利用cmp指令来生成这类预测：e(等于)、n(不等于)、g(大于)、ge(大于或等于)、l(小于)以及lt(小于或等于)。

类似地，这类指令可能对使用EU、比如EU 1611的光线跟踪有用，其中，例如，光线盒相交测试可能涉及以下三个实例：MIN r2,r0,r1和MAX r3,r0,r1等，当仅仅排序r0和r1可以由扩展机制1510排序时，使得r0<＝r1。例如，对于每条光线，可以执行45与82之间的光线对盒子相交测试，并且因此，使用扩展机制1501可以帮助加速光线跟踪过程，因为其可以帮助将指令数量(最小/最大)减少50％或减少为2比1(使用排序)。

通信/兼容性逻辑1607可以用于促进计算设备1500与任何数量和类型的以下各项之间的动态通信和兼容性，同时确保与不断变化的技术、参数、协议、标准等的兼容性：其他计算设备(比如，移动计算设备、台式计算机、服务器计算设备等)；处理设备或组件(比如CPU、GPU等)；采集/感测/检测设备(如包括相机、深度感测相机、相机传感器、红绿蓝(RGB)传感器、麦克风等采集/感测组件)；显示设备(比如输出组件，包括显示屏、显示区域、显示投影仪等)；用户/情境感知组件和/或标识/验证传感器/设备(比如生物特征传感器/检测器、扫描仪等)；(多个)数据库1630，比如存储器或存储设备、数据库和/或数据源(比如数据存储设备、硬盘驱动器、固态驱动器、硬盘、存储器卡或设备、存储器电路等)；(多个)通信介质1625，比如一个或多个通信信道或网络(例如，云网络、互联网、内联网、蜂窝网络、接近度网络，比如蓝牙、低功耗蓝牙(BLE)、智能蓝牙、Wi-Fi接近度、射频识别(RFID)、近场通信(NFC)、体域网(BAN)等)；无线或有线通信和相关协议(例如，WiMAX、以太网等)；连接性和位置管理技术；软件应用/网站(例如，社交和/或商业网络网站等、商业应用、游戏和其他娱乐应用等)；以及编程语言等。

贯穿本文档，如“逻辑”、“组件”、“模块”、“框架”、“引擎”、“机制”等术语可以互换地引用，并且例如包括软件、硬件、和/或软件与硬件的任何组合(比如固件)。在一个示例中，“逻辑”可以指代或包括能够与诸如计算设备1500等计算设备等操作系统(例如，操作系统1506)、图形驱动器(例如，图形驱动器1516)等中的一个或多个一起工作的软件组件。在另一个示例中，“逻辑”可以指代或包括能够与如计算设备1500等计算设备的一个或多个系统硬件元件——如应用处理器(例如，CPU 1512)、图形处理器(例如，GPU 1514)等——一起或作为其一部分物理地安装的硬件组件。在又另一个实施例中，“逻辑”可以指代或包括能够作为如计算设备1500等计算设备的系统固件——如应用处理器(例如，CPU 1512)或图形处理器(例如，GPU 1514)等的固件——的一部分的固件组件。

进一步地，对特定商标、词语、术语、短语、名称和/或首字母缩略词——如“GPU”、“GPU域”、“GPGPU”、“CPU”、“CPU域”、“图形驱动器”、“工作负荷”、“应用”“图形流水线”、“流水线过程”、“寄存器”、“寄存器堆”、“RF”、“扩展寄存器堆”、“ERF”、“执行单元”“EU”、“指令”、“API”、“3D API”、“片段着色器”、“YUV纹理”、“着色器执行”、“现有UAV能力”、“现有后端”、“硬件”、“软件”、“代理”、“图形驱动器”、“内核模式图形驱动器”、“用户模式驱动器”、“用户模式驱动器框架”、“缓冲器”、“图形缓冲器”、“任务”、“过程”、“操作”、“软件应用”、“游戏”等——的任何使用不应被解读为将实施例限制于在产品中或在本文档之外的文献中携带所述标签的软件或设备。

设想的是，任何数量和类型的组件都可以被添加到扩展机制1510中和/或从其中移除以促进各个实施例，包括添加、移除、和/或增强某些特征。为了扩展机制1510的简洁、清楚和易于理解起见，此处未示出或讨论许多标准和/或已知组件，比如计算设备的组件。设想的是，如本文所述的实施例不限于任何特定技术、拓扑、系统、架构、和/或标准，并且动态到足以采用和适应任何未来变化。

图17展示了具有采用常规寄存器堆1711的执行单元1701的架构设置。为了简洁起见，此后可以不讨论或重复之前参照图1至图16讨论的细节中的许多细节。如所展示的，EU1701包括包含寄存器0 1713和寄存器1 1715的RF 1711。EU 1701被进一步示出为具有与寄存器0 1713和寄存器1 1715通信的处理引擎1703(例如，算术/逻辑引擎)，以便基于在RF1711处接收的指令来执行与寄存器0 1713和/或寄存器1 1713的内容相关的任何数量和类型的处理。换言之，针对每个指令相关的过程或任务，寄存器1713、1715预期与处理引擎1703进行往返通信，这浪费了有价值的处理资源，导致时钟周期的等待时间等。

图18展示了根据一个实施例的具有采用扩展寄存器堆1613的执行单元1611的架构布局。为了简洁起见，此后可以不讨论或重复之前参照图1至图17讨论的细节中的许多细节。应当注意的是，实施例不限于任何特定数量或类型的用例场景、组件设置、架构布局等，比如，此展示的EU 1611的架构布局。此外，设想并且应当注意的是，出于简洁和简单起见，EU 1611被示出为图形处理器、比如图15的GPU 1514的一部分并且在所述GPU处被采用，但是实施例不限于此，因为EU 1611很可能是作为应用处理器、比如图15的CPU 1512的一部分并且在所述CPU处被采用的ALU。

在所展示的实施例中，EU 1611被示出为具有与寄存器0 1813和寄存器1 1815进行通信的处理引擎1803(例如，算术/逻辑引擎)，以便执行与寄存器0 1813和/或寄存器11813处的各种指令和/或基于指令的内容相关的任何数量和类型的处理。在所展示的实施例中，ERF 1613不是比如图17的RF 1711等常规RF，而是此ERF 1613是通过已经采用扩展机制1510来扩展或修改的。进一步展示和如之前参照图15至图16所讨论的，在一个实施例中，寄存器0 1813和寄存器1 1815被示出为与扩展机制1510进行通信，其中，扩展机制1510被用于执行任何数量和类型的指令相关的处理和任务(比如，比较、乘法、加法、决策等)，而不必涉及或依赖于处理引擎1803。

在一个实施例中，使用如在比如ERF 1613等寄存器堆内部的扩展机制1510等本地化逻辑的这种新颖技术允许对指令相关任务的更快且高效的处理，同时进一步允许甚至针对通常需要两个或更多个端口的那些指令在ERF 1613中仅使用一个写入端口。设想的是，实施例不限于这些展示中的任何一个，比如图15、图16和图18的架构布局、逻辑组件设置等。例如，应当注意的是，在一些实施例中，RF和/或ERF 1613可以位于EU 1611外部附近，与图16和图18中示出的位于EU 1611内部相反，使得EU 1611可以连接至RF和/或ERF 1611的读取端口和写入端口。

图19展示了根据一个实施例的用于在计算设备处促进和使用扩展寄存器堆的方法1900。方法1900可以由处理逻辑执行，所述处理逻辑可以包括如由图15的扩展机制1510促进的硬件(例如，电路系统、专用逻辑、可编程逻辑等)、软件(比如，在处理设备上运行的指令)或其组合。为了简洁和清晰的呈现，方法1900的过程以线性顺序来展示；然而，设想的是，可以并行地、异步地、或以不同顺序执行任何数量的过程。为了简洁起见，此后可以不讨论或重复参照图1至图18讨论的细节中的许多细节。

方法1900在框1901处开始，如由图16的检测/读取逻辑1601所促进的，检测或接收计算设备处的图形处理器的执行单元的扩展寄存器堆处的指令。在另一个实施例中，扩展寄存器堆可以是计算设备的应用处理器的算术逻辑单元的一部分。在框1903处，可以由EU判定指令是否有资格在ERF内部由图15的扩展机制1510来处理，其中，所述指令的这种资格确定可以基于ERF是否可以执行与ERF内部的指令相关的相关工作，并且如果是，则由EU向ERF发送任务以执行框1905处的相关工作。

一旦接收到任务，在框1907处，可以如由图16的执行/转发逻辑1605执行所述任务以执行相关工作，比如执行算术计算、交换寄存器的内容、执行或应用任何决策、转发内容以便进行进一步处理等。

如果所述指令不具有资格或不能够在ERF内部被处理，则其然后可以由EU、比如EU的算术/逻辑引擎来处理。一旦所述指令被处理，无论其是由EU或是在ERF内部进行，然后方法1900都在框1911处结束。

对“一个实施例”、“实施例”、“示例实施例”、“各实施例”等的引用指示：如此描述的(多个)实施例可以包括特定特征、结构或特性，但并非每一个实施例必定包括这些特定的特征、结构或特性。此外，一些实施例可具有针对其他实施例所描述的特征的一些、全部、或不具有任何所述特征。

在以上说明书中，已经参照其特定示例性实施例描述了各实施例。然而，在不偏离所附权利要求中阐述的实施例的更广泛精神和范围的情况下，将显然的是可对其进行各种修改和改变。因此，说明书和附图将以说明性而非限制性的含义来看待。

在以下说明书和权利要求书中，可以使用术语“耦合”及其衍生词。“耦合”用于指示两个或更多个元件彼此协作或相互作用，但是它们之间可以具有或可不具有中间物理或电学部件。

如权利要求书中所使用的，除非另有说明，否则使用序数形容词“第一”、“第二”、“第三”等来描述公共元件仅指示类似元件的不同实例被提及，并不旨在暗示如此描述的元素必须在给定的序列中，无论是时间上、空间上、等级上或以任何其他方式。

以下条款和/或示例涉及进一步实施例或示例。可以在一个或多个实施例中的任何地方使用示例中的细节。可以以各种方式将不同的实施例或示例的各种特征与所包括的一些特征以及被排除的其他特征组合，以适应各种不同的应用。示例可以包括主题，诸如：方法；用于执行所述方法的动作的装置；至少一种包括指令的机器可读介质，所述指令当由机器执行时使所述机器执行所述方法的动作；或用于根据本文中所描述的实施例和示例促进混合通信的设备或系统。

一些实施例涉及示例1，本示例包括一种用于在计算环境中促进寄存器堆扩展的设备，所述设备包括：扩展寄存器堆，具有寄存器和扩展机制，其中，所述扩展机制用于在所述扩展寄存器堆内部促进与指令相关的一个或多个任务的执行。

示例2包括如示例1所述的主题，进一步包括具有执行单元的图形处理器，其中，所述执行单元用于主控所述扩展寄存器堆。

示例3包括如示例1所述的主题，进一步包括具有算术逻辑单元的应用处理器，其中，所述算术逻辑单元用于主控所述扩展寄存器堆。

示例4包括如示例1所述的主题，进一步包括：检测/读取逻辑，用于检测所述指令；以及处理/决策单元，用于处理所述一个或多个任务，其中，对所述一个或多个任务的处理包括管理与所述寄存器中的一个或多个的内容相关的一个或多个操作，其中，所述一个或多个操作包括比较操作、交换操作、算术操作和决策操作中的一个或多个。

示例5包括如示例4所述的主题，进一步包括执行/转发逻辑，所述执行/转发逻辑用于执行与所述一个或多个操作相关联的结果从而完成与所述指令相关的所述一个或多个任务的所述执行，其中，所述执行/转发逻辑进一步用于促进在所述扩展机制、所述扩展寄存器堆、所述执行单元和所述算术逻辑单元中的一个或多个之内或之间进行对所述结果、所述内容以及其他相关数据中的至少一者的通信。

示例6包括如示例2所述的主题，其中，所述执行单元用于判定所述指令是否有资格由所述扩展寄存器堆内部的扩展机制来处理，其中，如果所述指令有资格，则与所述指令相关的所述一个或多个任务由所述扩展寄存器堆内部的所述扩展机制来执行。

示例7包括如示例6所述的主题，其中，如果所述指令没有资格，则与所述指令相关的所述一个或多个任务由所述执行单元的处理引擎来执行，其中，所述基于执行单元的处理引擎包括位于所述扩展寄存器堆外部的算术/逻辑单元。

示例8包括如示例3所述的主题，其中，所述算术逻辑单元用于判定所述指令是否有资格由所述扩展寄存器堆内部的扩展机制来处理，其中，如果所述指令有资格，则与所述指令相关的所述一个或多个任务由所述扩展寄存器堆内部的所述扩展机制来执行，并且其中，如果所述指令没有资格，则与所述指令相关的所述一个或多个任务由所述算术逻辑单元的处理引擎来执行，其中，所述基于算术逻辑单元的处理引擎包括位于所述扩展寄存器堆外部的算术/逻辑引擎。

一些实施例涉及示例9，本示例包括一种用于在计算环境中促进寄存器堆扩展的方法，所述方法包括：在扩展寄存器堆内部促进与指令相关的一个或多个任务的执行，其中，所述一个或多个任务由主控在计算设备的所述扩展寄存器堆内部的扩展机制来执行。

示例10包括如示例9所述的主题，进一步包括：促进图形处理器的执行单元以主控所述扩展寄存器。

示例11包括如示例9所述的主题，进一步包括：促进应用处理器的算术逻辑单元以主控所述扩展寄存器堆。

示例12包括如示例9所述的主题，进一步包括：检测所述指令；以及处理所述一个或多个任务，其中，对所述一个或多个任务的处理包括管理与所述寄存器中的一个或多个寄存器的内容相关的一个或多个操作，其中，所述一个或多个操作包括比较操作、交换操作、算术操作和决策操作中的一个或多个。

示例13包括如示例12所述的主题，进一步包括：执行与所述一个或多个操作相关联的结果以完成与所述指令相关的所述一个或多个任务的所述执行；以及促进在所述扩展机制、所述扩展寄存器堆、所述执行单元和所述算术逻辑单元中的一个或多个之内或之间进行对所述结果、所述内容以及其他相关数据中的至少一者的通信。

示例14包括如示例10所述的主题，进一步包括：由所述执行单元来判定所述指令是否有资格由所述扩展寄存器堆内部的扩展机制来处理，其中，如果所述指令有资格，则与所述指令相关的所述一个或多个任务由所述扩展寄存器堆内部的所述扩展机制来执行。

示例15包括如示例14所述的主题，其中，如果所述指令没有资格，则与所述指令相关的所述一个或多个任务由所述执行单元的处理引擎来执行，其中，所述基于执行单元的处理引擎包括位于所述扩展寄存器堆外部的算术/逻辑单元。

示例16包括如示例11所述的主题，进一步包括：由所述算术逻辑单元来判定所述指令是否有资格由所述扩展寄存器堆内部的扩展机制来处理，其中，如果所述指令有资格，则与所述指令相关的所述一个或多个任务由所述扩展寄存器堆内部的所述扩展机制来执行，并且其中，如果所述指令没有资格，则与所述指令相关的所述一个或多个任务由所述算术逻辑单元的处理引擎来执行，其中，所述基于算术逻辑单元的处理引擎包括位于所述扩展寄存器堆外部的算术/逻辑引擎。

一些实施例涉及示例17，本示例包括包含计算设备的系统，所述计算设备包括具有指令的存储设备以及用于执行所述指令的处理器，其中，所述系统包括：扩展寄存器堆，具有寄存器和扩展机制，其中，所述扩展机制用于在所述扩展寄存器堆内部促进与指令相关的一个或多个任务的执行。

示例18包括如示例17所述的主题，进一步包括具有执行单元的图形处理器，其中，所述执行单元用于主控所述扩展寄存器堆。

示例19包括如示例17所述的主题，进一步包括具有算术逻辑单元的应用处理器，其中，所述算术逻辑单元用于主控所述扩展寄存器堆。

示例20包括如示例17所述的主题，其中，所述扩展机制用于：检测所述指令；并且处理所述一个或多个任务，其中，对所述一个或多个任务的处理包括管理与所述寄存器中的一个或多个寄存器的内容相关的一个或多个操作，其中，所述一个或多个操作包括比较操作、交换操作、算术操作和决策操作中的一个或多个。

示例21包括如示例20所述的主题，其中，所述扩展机制用于：执行与所述一个或多个操作相关联的结果以完成与所述指令相关的所述一个或多个任务的所述执行；并且促进在所述扩展机制、所述扩展寄存器堆、所述执行单元和所述算术逻辑单元中的一个或多个之内或之间进行对所述结果、所述内容以及其他相关数据中的至少一者的通信。

示例22包括如示例18所述的主题，其中，所述执行单元用于判定所述指令是否有资格由所述扩展寄存器堆内部的扩展机制来处理，其中，如果所述指令有资格，则与所述指令相关的所述一个或多个任务由所述扩展寄存器堆内部的所述扩展机制来执行。

示例23包括如示例22所述的主题，其中，如果所述指令没有资格，则与所述指令相关的所述一个或多个任务由所述执行单元的处理引擎来执行，其中，所述基于执行单元的处理引擎包括位于所述扩展寄存器堆外部的算术/逻辑单元。

示例24包括如示例19所述的主题，其中，所述算术逻辑单元用于判定所述指令是否有资格由所述扩展寄存器堆内部的扩展机制来处理，其中，如果所述指令有资格，则与所述指令相关的所述一个或多个任务由所述扩展寄存器堆内部的所述扩展机制来执行，并且其中，如果所述指令没有资格，则与所述指令相关的所述一个或多个任务由所述算术逻辑单元的处理引擎来执行，其中，所述基于算术逻辑单元的处理引擎包括位于所述扩展寄存器堆外部的算术/逻辑引擎。

一些实施例涉及示例25，本示例包括一种设备，所述设备包括：

用于在扩展寄存器堆内部促进与指令相关的一个或多个任务的执行的装置，其中，所述一个或多个任务由主控在计算设备的所述扩展寄存器堆内部的扩展机制来执行。

示例26包括如示例25所述的主题，进一步包括：用于促进图形处理器的执行单元以主控所述扩展寄存器的装置。

示例27包括如示例25所述的主题，进一步包括：用于促进应用处理器的算术逻辑单元以主控所述扩展寄存器堆的装置。

示例28包括如示例25所述的主题，进一步包括：用于检测所述指令的装置；以及用于处理所述一个或多个任务的装置，其中，对所述一个或多个任务的处理包括管理与所述寄存器中的一个或多个的内容相关的一个或多个操作，其中，所述一个或多个操作包括比较操作、交换操作、算术操作和决策操作中的一个或多个。

示例29包括如示例28所述的主题，进一步包括：用于执行与所述一个或多个操作相关联的结果以完成与所述指令相关的所述一个或多个任务的所述执行的装置；以及用于促进在所述扩展机制、所述扩展寄存器堆、所述执行单元和所述算术逻辑单元中的一个或多个之内或之间进行对所述结果、所述内容以及其他相关数据中的至少一者的通信的装置。

示例30包括如示例26所述的主题，进一步包括：用于由所述执行单元来判定所述指令是否有资格由所述扩展寄存器堆内部的扩展机制来处理的装置，其中，如果所述指令有资格，则与所述指令相关的所述一个或多个任务由所述扩展寄存器堆内部的所述扩展机制来执行。

示例31包括如示例30所述的主题，其中，如果所述指令没有资格，则与所述指令相关的所述一个或多个任务由所述执行单元的处理引擎来执行，其中，所述基于执行单元的处理引擎包括位于所述扩展寄存器堆外部的算术/逻辑单元。

示例32包括如示例27所述的主题，进一步包括：用于由所述算术逻辑单元来判定所述指令是否有资格由所述扩展寄存器堆内部的扩展机制来处理的装置，其中，如果所述指令有资格，则与所述指令相关的所述一个或多个任务由所述扩展寄存器堆内部的所述扩展机制来执行，并且其中，如果所述指令没有资格，则与所述指令相关的所述一个或多个任务由所述算术逻辑单元的处理引擎来执行，其中，所述基于算术逻辑单元的处理引擎包括位于所述扩展寄存器堆外部的算术/逻辑引擎。

示例33包括至少一种非暂态或有形机器可读介质，所述至少一种非暂态或有形机器可读介质包括多条指令，所述指令当在计算设备上执行时用于实施或执行如权利要求或示例9-16中任一项所述的方法。

示例34包括至少一种机器可读介质，所述至少一种机器可读介质包括多条指令，所述指令当在计算设备上执行时用于实施或执行如权利要求或示例9-16中任一项所述的方法。

示例35包括一种系统，所述系统包括用于实施或执行如权利要求或示例9-16中任一项所述的方法的机制。

示例36包括一种设备，所述设备包括用于执行如权利要求或示例9-16中任一项所述的方法的装置。

示例37包括一种计算设备，所述计算设备被安排成用于实施或执行如权利要求或示例9-16中任一项所述的方法。

示例38包括一种通信设备，所述通信设备被安排成用于实施或执行如权利要求或示例9-16中任一项所述的方法。

示例39包括至少一种机器可读介质，所述至少一种机器可读介质包括多条指令，所述指令当在计算装置上执行时用于实施或执行如任一前述权利要求所述的方法或实现如任一前述权利要求所述的设备。

示例40包括至少一种非暂态或有形机器可读介质，所述至少一种非暂态或有形机器可读介质包括多条指令，所述指令当在计算装置上执行时用于实施或执行如任一前述权利要求所述的方法或实现如任一前述权利要求所述的设备。

示例41包括一种系统，所述系统包括被安排成用于实施或执行如任一前述权利要求所述的方法或实现如任一前述权利要求所述的装置的机制。

示例42包括一种设备，所述设备包括用于执行如任一前述权利要求所述的方法的装置。

示例43包括一种计算装置，所述计算装置被安排成用于实施或执行如任一前述权利要求所述的方法或实现如任一前述权利要求所述的设备。

示例44包括一种通信装置，所述通信装置被安排成用于实施或执行如任一前述权利要求所述的方法或实现如任一前述权利要求所述的设备。

附图以及前述描述给出了实施例的示例。本领域技术人员将理解，所描述的元件中的一个或多个可以被良好地组合成单个功能元件。可替代地，某些元件可以分成多个功能元件。来自一个实施例的元件可以被添加到另一实施例中。例如，本文中所描述的过程的顺序可以改变并且不限于本文中所描述的方式。而且，任何流程图的动作无需以所示出的顺序实施；也不一定必须执行所有所述动作。而且，可以与其他动作并行地执行不依赖于其他动作的那些动作。实施例的范围决不限于这些特定示例。无论是否在说明书中显式地给出，如材料的结构、尺寸和用途上的差异等许多变化都是可能的。实施例的范围至少与以下权利要求书给出的范围一样宽。

Claims (21)

1.一种用于在计算环境中促进寄存器堆扩展的设备，所述设备包括：

扩展寄存器堆，具有寄存器和扩展机制，其中，所述扩展机制用于在所述扩展寄存器堆内部促进与指令相关的一个或多个任务的执行。

2.如权利要求1所述的设备，进一步包括具有执行单元的图形处理器，其中，所述执行单元用于主控所述扩展寄存器堆。

3.如权利要求1所述的设备，进一步包括具有算术逻辑单元的应用处理器，其中，所述算术逻辑单元用于主控所述扩展寄存器堆。

4.如权利要求1所述的设备，进一步包括：

检测/读取逻辑，用于检测所述指令；以及

处理/决策单元，用于处理所述一个或多个任务，其中，对所述一个或多个任务的处理包括管理与所述寄存器中的一个或多个寄存器的内容相关的一个或多个操作，其中，所述一个或多个操作包括比较操作、交换操作、算术操作和决策操作中的一个或多个。

5.如权利要求4所述的设备，进一步包括执行/转发逻辑，所述执行/转发逻辑用于执行与所述一个或多个操作相关联的结果以完成对与所述指令相关的所述一个或多个任务的所述执行，其中，所述执行/转发逻辑进一步用于促进在所述扩展机制、所述扩展寄存器堆、所述执行单元和所述算术逻辑单元中的一个或多个之内或之间进行对所述结果、所述内容以及其他相关数据中的至少一者的通信。

6.如权利要求2所述的设备，其中，所述执行单元用于判定所述指令是否有资格由所述扩展寄存器堆内部的所述扩展机制来处理，

其中，如果所述指令有资格，则与所述指令相关的所述一个或多个任务由所述扩展寄存器堆内部的所述扩展机制来执行。

7.如权利要求6所述的设备，其中，如果所述指令没有资格，则与所述指令相关的所述一个或多个任务由所述执行单元的处理引擎来执行，其中，基于执行单元的所述处理引擎包括位于所述扩展寄存器堆外部的算术/逻辑单元。

8.如权利要求3所述的设备，其中，所述算术逻辑单元用于判定所述指令是否有资格由所述扩展寄存器堆内部的所述扩展机制来处理，

其中，如果所述指令有资格，则与所述指令相关的所述一个或多个任务由所述扩展寄存器堆内部的所述扩展机制来执行，并且

其中，如果所述指令没有资格，则与所述指令相关的所述一个或多个任务由所述算术逻辑单元的处理引擎来执行，其中，基于算术逻辑单元的所述处理引擎包括位于所述扩展寄存器堆外部的算术/逻辑引擎。

9.一种用于在计算环境中促进寄存器堆扩展的方法，所述方法包括：

在扩展寄存器堆内部促进与指令相关的一个或多个任务的执行，其中，所述一个或多个任务由主控在计算设备的所述扩展寄存器堆内部的扩展机制来执行。

10.如权利要求9所述的方法，进一步包括：促进图形处理器的执行单元以主控所述扩展寄存器。

11.如权利要求9所述的方法，进一步包括：促进应用处理器的算术逻辑单元以主控所述扩展寄存器堆。

12.如权利要求9所述的方法，进一步包括：

检测所述指令；以及

处理所述一个或多个任务，其中，对所述一个或多个任务的处理包括管理与所述寄存器中的一个或多个寄存器的内容相关的一个或多个操作，其中，所述一个或多个操作包括比较操作、交换操作、算术操作和决策操作中的一个或多个。

13.如权利要求12所述的方法，进一步包括：

执行与所述一个或多个操作相关联的结果以完成与所述指令相关的所述一个或多个任务的所述执行；以及

促进在所述扩展机制、所述扩展寄存器堆、所述执行单元和所述算术逻辑单元中的一个或多个之内或之间进行对所述结果、所述内容以及其他相关数据中的至少一者的通信。

14.如权利要求10所述的方法，进一步包括：由所述执行单元来判定所述指令是否有资格由所述扩展寄存器堆内部的所述扩展机制来处理，

其中，如果所述指令有资格，则与所述指令相关的所述一个或多个任务由所述扩展寄存器堆内部的所述扩展机制来执行。

15.如权利要求14所述的方法，其中，如果所述指令没有资格，则与所述指令相关的所述一个或多个任务由所述执行单元的处理引擎来执行，其中，基于执行单元的所述处理引擎包括位于所述扩展寄存器堆外部的算术/逻辑单元。

16.如权利要求11所述的方法，进一步包括：由所述算术逻辑单元来判定所述指令是否有资格由所述扩展寄存器堆内部的所述扩展机制来处理，

其中，如果所述指令有资格，则与所述指令相关的所述一个或多个任务由所述扩展寄存器堆内部的所述扩展机制来执行，并且

其中，如果所述指令没有资格，则与所述指令相关的所述一个或多个任务由所述算术逻辑单元的处理引擎来执行，其中，基于算术逻辑单元的所述处理引擎包括位于所述扩展寄存器堆外部的算术/逻辑引擎。

17.至少一种机器可读介质，包括多条指令，所述指令当在计算设备上执行时用于实施或执行如权利要求9至16中任一项所述的方法。

18.一种系统，包括用于实施或执行如权利要求9至16中任一项所述的方法的机制。

19.一种设备，包括用于执行如权利要求9至16中任一项所述的方法的装置。

20.一种计算设备，被安排成实施或执行如权利要求9至16中任一项所述的方法。

21.一种通信设备，被安排成实施或执行如权利要求9至16中任一项所述的方法。