CN109313550A - 在光线遍历期间减少存储器访问等待时间 - Google Patents

在光线遍历期间减少存储器访问等待时间 Download PDF

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Abstract

当预取第二光纤的数据时，在推迟针对第二光纤的遍历之后，使用第一光纤来遍历分层数据结构。随后上下文被切换到第二光纤，并且当预取另一光纤的数据时使用第二光纤遍历分层数据结构。

Description

在光线遍历期间减少存储器访问等待时间
背景技术
本公开涉及减少光线遍历期间来自存储器访问的等待时间。
例如，在电影制作和专业渲染中，以及在诸如可视化和基于光线的模拟(弹道学、雷达、无线电等)之类的无关技术中使用光线跟踪。光线跟踪找到与给定光线相交的最近(或任何)三角形。光线跟踪通常通过遍历加速结构(诸如包围体层级结构(BVH))来进行工作。已经开发了几种技术来使这种遍历更有效，并将这种遍历映射到现代中央处理单元(CPU)和图形处理单元(GPU)架构(特别是其中找到的向量单指令多数据(SIMD)单元)。
包围体可以是围绕底层几何结构的边界图元(例如边界框)的树。围绕每个三角形构建立方体，构成对对象的描绘。各组框可以被封装在较大的框内，封装在较大框内等。在光线跟踪中，光线以深度优先或宽度优先的方式被遍历通过BVH，并且对光线遇到的框执行光线框测试(如果光线不与框相交，则光线可以跳过该子树；否则光线需要遍历它)。如果与光线相交的节点是内部BVH节点，则光线必须调度子节点以进行遍历；如果它是叶节点，则它与存储在该节点中的基元相交(以寻找光线基元交叉点)。
在使用SIMD单元时，一种方法是将多条光线与每个框相交(称为包跟踪或流跟踪)，或者一条光线可以与同一母节点的多个子框相交。一种常用的变型是使用分支因子为4的BVH(即，每个内部节点有四个子节点，即所谓的“四体BVH”)，并以SIMD并行地执行四次框测试(所谓的“四节点”测试)。
对于具有数百万个多边形的大型模型，通过BVH的光线遍历会导致大量存储器访问(这常常导致高速缓存未命中)。这些算法的深度优先性质使得用于减少来自这种存储器访问的等待时间的任何类型的预取变得困难(如果不是不可能的话)。包跟踪和流跟踪两者都允许分摊跨多条光线的存储器存访问成本；但不能避免这种成本。在加载BVH节点(或三角形)时，大量成本与源自高速缓存未命中的停顿相关联。硬件-超线程(每个CPU核有多个硬件线程)当然有助于减少这些等待时间中的一些，但由于每个CPU核的硬件线程数量较少，这本身并不足够。
附图说明
参照以下附图描述一些实施例：
图1是一个实施例的流程图；
图2是另一实施例的流程图；
图3是根据一个实施例的向量寄存器架构的描绘。
图4是根据一个实施例的处理系统的框图；
图5是根据一个实施例的处理器的框图；
图6是根据一个实施例的图形处理器的框图；
图7是根据一个实施例的图形处理引擎的框图；
图8是图形处理器的另一实施例的框图；
图9是根据一个实施例的线程执行逻辑的描绘；
图10是根据一些实施例的图形处理器指令格式的框图；
图11是图形处理器的另一实施例的框图；
图12A是根据一些实施例的图形处理器命令格式的框图；
图12B是示出了根据一些实施例的图形处理器命令序列的框图；
图13是根据一些实施例的示例性图形软件架构的描绘；
图14是示出了根据一些实施例的IP核开发系统的框图；
图15是示出了根据一些实施例的示例性芯片上系统集成电路的框图；
图16是根据一个实施例的芯片上系统中的图形处理器的框图；并且
图17是根据一个实施例的另一图形处理器的框图。
具体实施方式
光纤化(fibering)或软件-超线程化(software-hyperthreading)通过在同一硬件线程中的不同遍历之间切换来隐藏更多等待时间。在超线程化中，可以由同一处理器一次执行多个线程。
使用多个光纤在同一逻辑软件线程中执行多个独立的光线遍历。特别地，当两个光纤中的一个想要进行存储器访问时，可以推迟该存储器访问，替代地，当切换到另一光纤时，在需要该存储器访问的结果之前，发出对必要数据的预取。
在一个实施例中，两条不同的光线使用相同场景的相同基础数据结构(BVH)遍历通过相同BVH的路径，但是光线位于该BVH内的不同位置处。在另一实施例中，每根光纤遍历不同的BVH。
使用光纤(“光纤化”)进行从光线到光线而不是线程的上下文切换是有利的，因为一根光纤不会中断另一根光纤。光纤协同操作，并在明确定义的点处停止和启动。
在光线跟踪的场景中，使用两个(或更多个)完全独立的光线，并且管理两个(或更多个)完全独立的遍历上下文(每条光线一个)。然后，每次当一条光线想要访问BVH节点(或BVH的叶中的一个叶中的三角形)时，就会发布对必要数据的预取，但不会立即处理该访问(因为数据尚未可用)。相反，流程经由光纤开关临时切换到执行针对另一条光线(其数据先前被预取)的下一个遍历步骤。一旦另一条光线想要进行其下一次存储器访问，流程就返回到被暂停(suspend)的光线。
可以以循环(round robin)方式发生从一条光线到另一条光线的切换。如果光线终止，则它可以被来自输入光线包或输入光线流的另一“新”光线替换，从而最大化每硬件线程两个“活的”软件线程处于活动状态的时间。
一种方法在“光纤切换”期间完全切换出两条光线的状态。另一种方法将两条光线的状态都存储在同一组向量寄存器的下半部分或上半部分中，并使用掩码在下一步骤中在活动的半部之间快速“切换”。
这些方法不需要旨在分摊存储器停顿，而是可以在正预取当前光纤的数据时通过来自相应另一光纤的交错计算来避免存储器停顿。
不是遍历一条光线，而是并行地遍历多条(例如，两条光线)，以通过在两条光线之间交替来跨过加载等待时间。从堆栈中弹出BVH中的节点之后，下一步的数据是预先确定的，但是不是执行该下一步，而是流程切换到另一条光线的下一步，并且仅在一旦另一条光线发布其预取时才返回到当前光线的下一步。
图1中所示的序列10可以如下：
1.启动针对N条光线的遍历(框12)：初始化N个遍历堆栈(每条光线一个)，从堆栈的根开始；
2.选择光线中的一条作为活动光线，并且选择一条作为被暂停的光线(框14)；
3.当未完成时：
a.从活动光线的节点堆栈中弹出活动光线的下一遍历节点(框16)；
b.为当前节点的遍历步骤预取所有数据(框18)；
c.切换活动光线和背景光线(框20)；以及
d.加载新的活动光线的子节点(先前预取的)(框22)。
该序列的一个问题是，当一条光线终止时，另一条光线不再具有隐藏等待时间的手段。这可以通过对整个光线包或光线流进行操作来解决，并且一旦任何光线终止，就总是用来自该流的下一条未经处理的光线来回填这个“光纤”的光线槽，从而保持每硬件线程有多个活动的“光纤”。
在其不成熟的实例中，该序列执行“完全切换”(在软件-光纤的意义上而言，而不是在操作系统上下文切换的意义上而言)。这在概念上很简单，但成本很高。如果没有“线程”切换的硬件支持，则会为每次遍历重新加载完整的光线。这意味着不止一条光线的状态不能恰好装入寄存器，并且每次切换上下文时都会重新加载光线的数据。
在图3中所示的一个实施例中，向量寄存器的不同通道被分配给不同的光线/光纤，如图2中的序列30中的框32所指示的。可以使用完全的换出换入(swap-out-swap-in)来完成光纤化，其中一条光线从寄存器写入存储器，而另一条光线被加载。在静态方法中，在两条光线状态处于同一组寄存器中的情况下完成光纤化，其中一些寄存器保留用于第一光线，而另一些寄存器保留用于第二光线。这是甚至编译器都能做到的事。还可以通过手动将两条(或更多)光线的状态分配给相同寄存器的下半部分或上半部分来完成光纤化。
不是在R个N宽度寄存器的所有N个通道上复制一条光线(并使用它们与N个框相交)，而是将这些R个寄存器中的每一个划分为上半部分和下半部分(框36)，在上半部分中存储一个光纤的光线，在下半部分中存储另一个光纤的光线(框38)。然后，在一个实施例中，可以使用N/2宽度的BVH(框40)，而不是N宽度的BVH。使用掩码，在寄存器的活动光线的相应有效半部分中执行活动光线的N/2次(例如4次)框测试(框42)。
序列10和30可用硬件、软件和/或固件来实现。在软件和固件实施例中，计算机执行的指令可被存储在诸如磁、光或半导体存储之类的一个或多个非瞬态计算机可读介质中。
在一个实施例中，两条不同光线的四框测试不并行地交叉。四框只是可以在SIMD通道中并行处理的一组四个框。在一个实施例中，其中一条光线始终处于非活动状态(在背景中加载其节点)，并且该光线的SIMD通道始终被掩码遮蔽。这意味着为了存储器等待时间而舍弃了SIMD效率。在一些实施例中，框测试是在半SIMD利用率上执行的(一半的通道总是被掩码遮蔽，因为光线的框甚至尚未被加载)，但可以轻松地将两条不同的光线的状态存储在相同的寄存器中，并且具有几乎为零的成本来切换状态。
总是掩码遮蔽一半的寄存器似乎是违反直觉的，因为它提示需要更多的指令。然而，在实践中，这意味着具有大量存储器停顿(几乎每个节点测试一个提顿)的8宽度BVH被交换为具有显著更少存储器停顿的4宽度BVH。由于4宽度BVH每光线仅需要比8宽度BVH多一点的框测试，因此为了显著的存储器等待时间降低仅导致稍微更多的操作。
还可以使用混合(swizzle)或广播来跨多个通道复制光线。每个寄存器可以被分割成四个光线状态，并且利用混合执行快速上下文切换，以跨所有通道复制这四条光线中的任一个。在其他方面，概念是一样的：具有(多达)四个并行的光线状态，所有光线状态都预加载在预分区的向量寄存器中，四个不同的遍历堆栈，以及任何给定预取之后的“上下文切换”。
相同的上下文可用于光线/基元交叉。预取光线-基元交叉所需的基元数据，然后对另一条光线(其可以正进行遍历或交叉)进行上下文切换。
一半向量总是被掩码遮蔽的事实当然可以被硬件利用以节省功率，或者以更少的周期执行向量运算。
拓展到不止两条的光线以隐藏更多等待时间是简单的。
相同的技术还可以用于涉及通过分层数据结构的深度优先遍历指针追踪(例如拣选、最近邻查询、或搜索)的各种其他工作负载。
图4是根据实施例的处理系统100的框图。在各实施例中，系统100包括一个或多个处理器102以及一个或多个图形处理器108，并且可以是单处理器台式机系统、多处理器工作站系统或具有大量处理器102或处理器核107的服务器系统。在一个实施例中，系统100是被纳入到用于在移动设备、手持式设备或嵌入式设备中使用的芯片上系统(SoC)集成电路内的处理平台。
系统100的实施例可以包括或并入基于服务器的游戏平台、游戏控制台，包括游戏与媒体控制台、移动游戏控制台、手持式游戏控制台、或在线游戏控制台。在一些实施例中，系统100是移动电话、智能电话、平板计算设备或移动互联网设备。数据处理系统100还可包括可穿戴设备(诸如智能手表可穿戴设备、智能眼镜设备、增强现实设备、或虚拟现实设备)、与所述可穿戴设备耦合、或者集成在所述可穿戴设备中。在一些实施例中，数据处理系统100是电视或机顶盒设备，所述电视或机顶盒设备具有一个或多个处理器102以及由一个或多个图形处理器108生成的图形界面。
在一些实施例中，一个或多个处理器102每个包括用于处理指令的一个或多个处理器核107，所述指令在被执行时执行系统和用户软件的操作。在一些实施例中，一个或多个处理器核107中的每个处理器核被配置成用于处理特定的指令集109。在一些实施例中，指令集109可以促进复杂指令集计算(CISC)、精简指令集计算(RISC)、或经由超长指令字(VLIW)的计算。多个处理器核107可以各自处理不同的指令集109，所述指令集可以包括用于促进对其他指令集进行仿真的指令。处理器核107还可以包括其他处理设备，如数字信号处理器(DSP)。
在一些实施例中，处理器102包括高速缓存存储器104。取决于架构，处理器102可以具有单个内部高速缓存或内部高速缓存的多个级。在一些实施例中，在处理器102的各部件当中共享高速缓存存储器。在一些实施例中，处理器102还使用外部高速缓存(例如，3级(L3)高速缓存或末级高速缓存(LLC))(未示出)，可以使用已知的高速缓存一致性技术来在处理器核107当中共享外部高速缓存。另外地，寄存器堆106包括在处理器102中，所述处理器可以包括用于存储不同类型的数据的不同类型的寄存器(例如，整数寄存器、浮点寄存器、状态寄存器、和指令指针寄存器)。一些寄存器可以是通用寄存器，而其他寄存器可以特定于处理器102的设计。
在一些实施例中，处理器102与处理器总线110耦合，所述处理器总线用于在处理器102与系统100内的其他部件之间传输通信信号，例如地址、数据、或控制信号。在一个实施例中，系统100使用示例性‘中枢’系统架构，包括存储器控制器中枢116和输入输出(I/O)控制器中枢130。存储器控制器中枢116促进存储器设备与系统100的其他部件之间的通信，而I/O控制器中枢(ICH)130经由本地I/O总线提供与I/O设备的连接。在一个实施例中，存储器控制器中枢116的逻辑集成在处理器内。
存储器设备120可以是动态随机存取存储器(DRAM)设备、静态随机存取存储器(SRAM)设备、闪存设备、相变存储器设备、或具有合适的性能用作处理存储器的某个其他存储器设备。在一个实施例中，存储器设备120可作为系统100的系统存储器进行操作，以存储数据122和指令121，以供在一个或多个处理器102执行应用或进程时使用。存储器控制器中枢116还与可选的外部图形处理器112耦合，所述可选的外部图形处理器可以与处理器102中的一个或多个图形处理器108通信，从而执行图形和媒体操作。
在一些实施例中，ICH 130使得外围部件经由高速I/O总线连接至存储器设备120和处理器102。I/O外围装置包括但不限于：音频控制器146、固件接口128、无线收发机126(例如，Wi-Fi、蓝牙)、数据存储设备124(例如，硬盘驱动器、闪存等)、以及用于将传统(例如，个人系统2(PS/2))设备耦合至所述系统的传统I/O控制器140。一个或多个通用串行总线(USB)控制器142连接多个输入设备，例如键盘和鼠标144组合。网络控制器134还可以与ICH 130耦合。在一些实施例中，高性能网络控制器(未示出)与处理器总线110耦合。应当理解，所示出的系统100是示例性的而非限制性的，因为还可以使用以不同方式配置的其他类型的数据处理系统。例如，I/O控制器中枢130可以集成在一个或多个处理器102内，或者存储器控制器中枢116和I/O控制器中枢130可以集成在分立式外部图形处理器(诸如外部图形处理器112)内。
图5是处理器200的实施例的框图，所述处理器具有一个或多个处理器核202A至202N、集成存储器控制器214、以及集成图形处理器208。图5的具有与此处任何其他附图中的元件相同的参考号(或名称)的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。处理器200可包括多达且包括由虚线框表示的附加核202N的附加核。处理器核202A至202N各自包括一个或多个内部高速缓存单元204A至204N。在一些实施例中，每个处理器核还可以访问一个或多个共享的高速缓存单元206。
内部高速缓存单元204A至204N和共享高速缓存单元206表示处理器200内部的高速缓存存储器层级结构。高速缓存存储器层级结构可以包括每个处理器核内的至少一级指令和数据高速缓存以及一级或多级共享中级高速缓存，诸如2级(L2)、3级(L3)、4级(L4)、或其他级的高速缓存，其中，最高级的高速缓存在外部存储器之前被分类为LLC。在一些实施例中，高速缓存一致性逻辑维持各高速缓存单元206与204A至204N之间的一致性。
在一些实施例中，处理器200还可以包括一组一个或多个总线控制器单元216和系统代理核210。一个或多个总线控制器单元216管理一组外围总线，诸如一个或多个外围部件互连总线(例如，PCI、PCI Express)。系统代理核210提供对各处理器部件的管理功能。在一些实施例中，系统代理核210包括一个或多个集成存储器控制器214用于管理对各外部存储器设备(未示出)的访问。
在一些实施例中，处理器核202A至202N中的一个或多个包括对同步多线程的支持。在这种实施例中，系统代理核210包括用于在多线程处理过程中协调和操作核202A至202N的部件。另外，系统代理核210还可以包括功率控制单元(PCU)，所述功率控制单元包括用于调节处理器核202A至202N的功率状态的逻辑和部件以及图形处理器208。
在一些实施例中，另外，处理器200还包括用于执行图形处理操作的图形处理器208。在一些实施例中，图形处理器208耦合至共享高速缓存单元206集以及系统代理核210，所述系统代理核包括一个或多个集成存储器控制器214。在一些实施例中，显示控制器211与图形处理器208耦合以便将图形处理器输出驱动到一个或多个耦合的显示器。在一些实施例中，显示控制器211可以是经由至少一个互连与图形处理器耦合的单独模块，或者可以集成在图形处理器208或系统代理核210内。
在一些实施例中，基于环的互连单元212用于耦合处理器200的内部部件。然而，可以使用替代性互连单元，比如点到点互连、切换式互连、或其他技术，包括本领域众所周知的技术。在一些实施例中，图形处理器208经由I/O链路213与环形互连212耦合。
示例性I/O链路213表示多个I/O互连中的多个品种中的至少一种，包括促进各处理器部件与高性能嵌入式存储器模块218(比如eDRAM模块)之间的通信的封装体I/O互连。在一些实施例中，处理器核202A至202N中的每个处理器核以及图形处理器208将嵌入式存储器模块218用作共享末级高速缓存。
在一些实施例中，处理器核202A至202N是执行相同指令集架构的同构核。在另一实施例中，处理器核202A至202N在指令集架构(ISA)方面是异构的，其中，处理器核202A-202N中的一者或多者执行第一指令集，而其他核中的至少一者执行所述第一指令集的子集或不同的指令集。在一个实施例中，处理器核202A至202N就微架构而言是同质的，其中，具有相对较高功耗的一个或多个核与具有较低功耗的一个或多个功率核耦合。另外，处理器200可以实现在一个或多个芯片上或者被实现为具有除其他部件之外的所展示的部件的SoC集成电路。
图6是图形处理器300的框图，所述图形处理器可以是分立式图形处理单元、或者可以是与多个处理核集成的图形处理器。在一些实施例中，图形处理器经由到图形处理器上的寄存器的映射I/O接口并且利用被放置在处理器存储器中的命令与存储器进行通信。在一些实施例中，图形处理器300包括用于访问存储器的存储器接口314。存储器接口314可以是到本地存储器、一个或多个内部高速缓存、一个或多个共享外部高速缓存、和/或到系统存储器的接口。
在一些实施例中，图形处理器300还包括显示控制器302，所述显示控制器用于将显示输出数据驱动到显示设备320。显示控制器302包括用于显示器的一个或多个重叠平面的硬件以及多层视频或用户接口元件的组成。在一些实施例中，图形处理器300包括用于编码、解码、或者向、从或在一个或多个媒体编码格式之间进行媒体代码转换的视频编解码器引擎306，包括但不限于：运动图像专家组(MPEG)(诸如MPEG-2)、高级视频编码(AVC)格式(诸如H.264/MPEG-4AVC)、以及电影&电视工程师协会(SMPTE)421M/VC-1、和联合图像专家组(JPEG)格式(诸如JPEG、以及运动JPEG(MJPEG)格式)。
在一些实施例中，图形处理器300包括用于执行二维(2D)光栅化器操作包括例如位边界块传递的块图像传递(BLIT)引擎304。然而，在一个实施例中，使用图形处理引擎(GPE)310的一个或多个部件执行2D图形操作。在一些实施例中，GPE 310是用于执行图形操作的计算引擎，所述图形操作包括三维(3D)图形操作和媒体操作。
在一些实施例中，GPE 310包括用于执行3D操作的3D流水线312，比如使用作用于3D图元形状(例如，矩形、三角形等)的处理功能来渲染三维图像和场景。3D流水线312包括可编程且固定的功能元件，所述可编程且固定的功能元件在到3D/媒体子系统315的元件和/或生成的执行线程内执行各种任务。虽然3D流水线312可以用于执行媒体操作，但是GPE310的实施例还包括媒体流水线316，所述媒体流水线具体地用于执行媒体操作，诸如视频后处理和图像增强。
在一些实施例中，媒体流水线316包括固定功能或可编程逻辑单元以便代替、或代表视频编解码器引擎306来执行一种或多种专门的媒体操作，比如视频解码加速、视频解交织、以及视频编码加速。在一些实施例中，另外，媒体流水线316还包括线程生成单元以便生成用于在3D/媒体子系统315上执行的线程。所生成的线程对3D/媒体子系统315中所包括的一个或多个图形执行单元执行对媒体操作的计算。
在一些实施例中，3D/媒体子系统315包括用于执行3D流水线312和媒体流水线316生成的线程的逻辑。在一个实施例中，流水线向3D/媒体子系统315发送线程执行请求，所述3D/媒体子系统包括用于仲裁并将各请求分派到可用的线程执行资源的线程分派逻辑。执行资源包括用于处理3D和媒体线程的图形执行单元阵列。在一些实施例中，3D/媒体子系统315包括用于线程指令和数据的一个或多个内部高速缓存。在一些实施例中，所述子系统还包括共享存储器(包括寄存器和可寻址存储器)以便在线程之间共享数据并用于存储输出数据。
图7是根据一些实施例的图形处理器的图形处理引擎410的框图。在一个实施例中，图形处理引擎(GPE)410是图6中示出的GPE 310的某个版本。图8中的具有与本文中的任何其他附图的元件相同的附图标记(或名称)的元件能以类似于本文中其他地方描述的任何方式来操作或运行，但不限于此。例如，示出了图6的3D流水线312和媒体流水线316。媒体流水线316在GPE 410的一些实施例中是可选的，并且可以不明确地被包括在GPE 410内。例如并且在至少一个实施例中，分开的媒体和/或图像处理器被耦合到GPE 410。
在一些实施例中，GPE 410与命令流转化器(command streamer)403耦合，所述命令流转化器403将命令流提供给GPE 3D流水线312和/或媒体流水线316。在一些实施例中，命令流转化器403被耦合至存储器，所述存储器可以是系统存储器、或者内部高速缓存存储器和共享高速缓存存储器中的一个或多个。在一些实施例中，命令流转化器403从存储器接收命令，并且将这些命令发送至3D流水线312和/或媒体流水线316。这些命令是从环形缓冲器中取出的指示，该环形缓冲器存储用于3D流水线312和媒体流水线316的命令。在一个实施例中，环形缓冲器可以附加地包括存储批量的多个命令的批量命令缓冲器。用于3D流水线312的命令还可以包括对存储在存储器中的数据的引用，这些数据诸如但不限于用于3D流水线312的顶点和几何数据和/或用于媒体流水线316的图像数据和存储器对象。3D流水线312和媒体流水线316通过以下方式来处理命令：经由相应流水线内的逻辑来执行操作；或将一个或多个执行线程分派至图形核阵列414。
在各种实施例中，3D流水线312可以通过处理指令并将执行线程分派到图形核阵列414来执行一个或多个着色器程序，诸如顶点着色器、几何着色器、像素着色器、片段着色器、计算着色器或其他着色器程序。图形核阵列414提供统一的执行资源块。图形核阵列414内的多用途执行逻辑(例如，执行单元)包括对各种3D API着色器语言的支持，并且可以执行与多个着色器相关联的多个同时执行线程。
在一些实施例中，图形核阵列414还包括用于执行媒体功能(诸如视频和/或图像处理)的执行逻辑。在一个实施例中，除了图形处理操作之外，执行单元附加地包括可编程以执行并行的通用计算操作的通用逻辑。通用逻辑可以并行地或结合图5的(多个)处理器核107或如图5中的核202A-202N内的通用逻辑来执行处理操作。
由图形核阵列414上执行的线程生成的输出数据可以将数据输出到在统一返回缓冲器(URB)418中的存储器。URB 418可以存储用于多个线程的数据。在一些实施例中，URB418可用于在图形核阵列414上执行的不同线程之间发送数据。在一些实施例中，URB 418可另外用于图形核阵列上的线程与共享功能逻辑420内的固定功能逻辑之间的同步。
在一些实施例中，图形核阵列414是可缩放的，使得该阵列包括可变数量的图形核，每个图形核具有基于GPE 410的目标功率和性能水平的可变数量的执行单元。在一个实施例中，执行资源是动态可缩放的，使得可以根据需要启用或禁用执行资源。
图形核阵列414与共享功能逻辑420耦合，共享功能逻辑420包括在图形核阵列中的图形核之间共享的多个资源。共享功能逻辑420内的共享功能是为图形核阵列414提供专用补充功能的硬件逻辑单元。在各种实施例中，共享功能逻辑420包括但不限于采样器421、数学422和线程间通信(ITC)423逻辑。另外，一些实施例在共享功能逻辑420内实现一个或多个高速缓存425。在对给定的专用功能的需求不足以包括在图形核阵列414内的情况下实现共享功能。相反，该专用功能的单个实例化被实现为共享功能逻辑420中的独立实体，并且在图形核阵列414内的执行资源之间共享。在图形核阵列414之间被共享并且被包括在图形核阵列414内的精确的功能集在实施例之间变化。
图8是图形处理器500的另一个实施例的框图。图8的具有与此处任何其他附图中的元件相同的参考号(或名称)的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。
在一些实施例中，图形处理器500包括环形互连502、流水线前端504、媒体引擎537、以及图形核580A至580N。在一些实施例中，环形互连502将图形处理器耦合至其他处理单元，包括其他图形处理器或者一个或多个通用处理器核。在一些实施例中，图形处理器是集成在多核处理系统内的多个处理器之一。
在一些实施例中，图形处理器500经由环形互连502接收多批命令。传入命令由流水线前端504中的命令流转化器503来解译。在一些实施例中，图形处理器500包括用于经由(多个)图形核580A至580N执行3D几何处理和媒体处理的可缩放执行逻辑。对于3D几何处理命令，命令流转化器503将命令供应至几何流水线536。针对至少一些媒体处理命令，命令流转化器503将命令供应至视频前端534，所述视频前端与媒体引擎537耦合。在一些实施例中，媒体引擎537包括用于视频和图像后处理的视频质量引擎(VQE)530以及用于提供硬件加速的媒体数据编码和解码的多格式编码/解码(MFX)533引擎。在一些实施例中，几何流水线536和媒体引擎537各自生成执行线程，所述执行线程用于由至少一个图形核580A提供的线程执行资源。
在一些实施例中，图形处理器500包括可缩放线程执行资源表征模块核580A至580N(有时被称为核分片)，各个可缩放线程执行资源表征模块核具有多个子核550A至550N、560A至560N(有时被称为核子分片)。在一些实施例中，图形处理器500可以具有任意数量的图形核580A至580N。在一些实施例中，图形处理器500包括图形核580A，所述图形核至少具有第一子核550A和第二核子核560A。在其他实施例中，图形处理器是具有单个子核(例如，550A)的低功率处理器。在一些实施例中，图形处理器500包括多个图形核580A至580N，所述图形核各自包括一组第一子核550A至550N和一组第二子核560A至560N。所述一组第一子核550A至550N中的每个子核至少包括第一组执行单元552A至552N和媒体/纹理采样器554A至554N。所述一组第二子核560A至560N中的每个子核至少包括第二组执行单元562A至562N和采样器564A至564N。在一些实施例中，每个子核550A至550N、560A至560N共享一组共享资源570A至570N。在一些实施例中，所述共享资源包括共享高速缓存存储器和像素操作逻辑。其他共享资源也可以包括在图形处理器的各实施例中。
图9示出线程执行逻辑600，所述线程执行逻辑600包括在GPE的一些实施例中采用的处理元件的阵列。图9的具有与本文中的任意其他附图的元件相同的附图标记(或名称)的元件能以类似于本文中其他地方描述的任何方式操作或运行，但不限于此。
在一些实施例中，线程执行逻辑600包括着色器处理器602、线程分派器604、指令高速缓存606、包括多个执行单元608A-608N的可缩放执行单元阵列、采样器610、数据高速缓存612和数据端口614。在一个实施例中，可缩放执行单元阵列可以通过基于工作负荷的计算要求启用或禁用一个或多个执行单元(例如，执行单元608A、608B、608C、608D、至608N-1和608N中的任一个)来动态地缩放。在一个实施例中，所包括的部件经由互连结构被互连，所述互连结构链接至部件中的每一个。在一些实施例中，线程执行逻辑600包括通过指令高速缓存606、数据端口614、采样器610和执行单元608A-608N中的一者或多者而至存储器(诸如，系统存储器或高速缓存存储器)的一个或多个连接。在一些实施例中，每个执行单元(例如，608A)是能够为每一个线程并行地执行多个同时硬件线程同时处理多个数据元素的独立的可编程通用计算单元。在各种实施例中，执行单元608A-608N的阵列是可缩放的以包括任何数量的单独的执行单元。
在一些实施例中，执行单元608A-608N主要用于执行着色器程序。着色器处理器602可以处理各种着色器程序，并且可以经由线程分派604来分派与着色器程序相关联的执行线程。在一个实施例中，线程分派器包括用于仲裁来自图形和媒体流水线的线程发起请求并在执行单元608A-608N中的一个或多个执行单元上实例化所请求的线程的逻辑。例如，几何流水线(例如，图9的536)可将顶点、曲面细分(tessellation)或几何着色器分派给线程执行逻辑600(图10)以进行处理。在一些实施例中，线程分派器604还可处理来自执行的着色器程序的运行时线程繁衍请求。
在一些实施例中，执行单元608A-608N支持包括对许多标准的3D图形着色器指令的原生支持的指令集，使得以最少的转换来执行来自图形库(例如，Direct 3D和OpenGL)的着色器程序。执行单元支持顶点和几何处理(例如，顶点程序、几何程序、顶点着色器)、像素处理(例如，像素着色器、片段着色器)和通用处理(例如，计算和媒体着色器)。执行单元608A-608N中的每一个能够进行多发布单指令多数据(SIMD)执行，并且多线程操作在面对更高等待时间的存储器访问时实现高效的执行环境。每个执行单元内的每个硬件线程具有专用高带宽寄存器堆和相关的独立线程状态。执行是对能够进行整数、单精度和双精度浮点运算、SIMD分支能力、逻辑运算、超越运算和其他混合的运算的流水线的每时钟的多发布。在等待来自存储器或共享功能之一的数据时，执行单元608A-608N内的依赖性逻辑使等待线程休眠，直到已返回所请求的数据。当等待线程处于休眠时，硬件资源可致力于处理其他线程。例如，在与顶点着色器操作相关联的延迟期间，执行单元可以执行用于像素着色器、片段着色器或另一类型的着色器程序(包括不同的顶点着色器)的操作。
执行单元608A至608N中的每个执行单元在数据元素阵列上进行操作。数据元素的数量是“执行大小”、或指令的信道数。执行通道是执行数据元素访问、掩蔽、和指令内的流控制的逻辑单元。通道的数量可以与针对特定图形处理器的物理算术逻辑单元(ALU)或浮点单元(FPU)的数量无关。在一些实施例中，执行单元608A至608N支持整数和浮点数据类型。
执行单元指令集包括SIMD指令。各种数据元素可作为压缩数据类型存储在寄存器中，并且执行单元将基于元素的数据大小来处理各种元素。例如，当在256位宽的向量上进行操作时，所述256位的向量存储在寄存器中，并且所述执行单元作为四个单独64位压缩数据元素(四倍字长(QW)大小的数据元素)、八个单独32位压缩数据元素(双倍字长(DW)大小的数据元素)、十六个单独16位压缩数据元素(字长(W)大小的数据元素)、或三十二个单独8位数据元素(字节(B)大小的数据元素)在所述向量上进行操作。然而，不同的向量宽度和寄存器大小是可能的。
一个或多个内部指令高速缓存(例如，606)包括在所述线程执行逻辑600中以便高速缓存所述执行单元的线程指令。在一些实施例中，一个或多个数据高速缓存(例如，612)被包括用于高速缓存在线程执行过程中的线程数据。在一些实施例中，采样器610被包括用于为3D操作提供纹理采样并且为媒体操作提供媒体采样。在一些实施例中，采样器610包括专门的纹理或媒体采样功能，以便在向执行单元提供采样数据之前在采样过程中处理纹理或媒体数据。
在执行期间，图形和媒体流水线经由线程繁衍和分派逻辑将线程发起请求发送至线程执行逻辑600。一旦处理了一组几何对象并将其光栅化为像素数据，就调用着色器处理器602内的像素处理器逻辑(例如，像素着色器逻辑、片段着色器逻辑等)，以进一步计算输出信息并使得结果被写入到输出表面(例如，颜色缓冲区、深度缓冲区、模板缓冲区等)。在一些实施例中，像素着色器或片段着色器计算将跨经光栅化的对象而被内插的各种顶点属性的值。在一些实施例中，着色器处理器602内的像素处理器逻辑随后执行应用编程接口(API)供应的像素或片段着色器程序。为了执行着色器程序，着色器处理器602经由线程分派器604将线程分派给执行单元(例如，608A)。在一些实施例中，像素着色器602使用采样器610中的纹理采样逻辑来访问存储在存储器中的纹理映射中的纹理数据。对纹理数据和输入几何数据的算术操作计算用于每个几何片段的像素颜色数据，或丢弃一个或多个像素而不进行进一步处理。
在一些实施例中，数据端口614提供存储器访问机制，供线程执行逻辑600将经处理的数据输出至存储器以便在图形处理器输出流水线上进行处理。在一些实施例中，数据端口614包括或耦合至一个或多个高速缓存存储器(例如，数据高速缓存612)从而经由数据端口高速缓存数据以供存储器访问。
图10是展示了根据一些实施例的图形处理器指令格式700的框图。在一个或多个实施例中，图形处理器执行单元支持具有多种格式的指令的指令集。实线框展示了通常包括在执行单元指令中的部件，而虚线包括可选的部件或仅包括在指令子集中的部件。在一些实施例中，所描述和展示的指令格式700是宏指令，因为它们是供应至执行单元的指令，这与从指令解码产生的微操作相反(一旦所述指令被处理)。
在一些实施例中，图形处理器执行单元原生地支持采用128位指令格式710的指令。64位紧凑指令格式730可用于基于所选指令、多个指令选项和操作数数量的一些指令。原生128位指令格式710提供对所有指令选项的访问，而一些选项和操作限制在64位格式730中。64位格式730中可用的原生指令根据实施例而不同。在一些实施例中，使用索引字段713中的一组索引值将指令部分地压缩。执行单元硬件基于索引值来参考一组压缩表，并使用压缩表输出来重构采用128位指令格式710的原生指令。
针对每种格式，指令操作码712限定执行单元要执行的操作。执行单元跨每个操作数的多个数据元素来并行地执行每条指令。例如，响应于添加指令，执行单元跨每个颜色通道执行同步添加操作，所述颜色通道表示纹理元素或图片元素。默认地，执行单元跨操作数的所有数据通道执行每条指令。在一些实施例中，指令控制字段714使能控制某些执行选项，诸如通道选择(例如，预测)以及数据通道排序(例如，混合)。针对128位指令格式710中的指令，执行大小字段716限制了将并行执行的数据通道的数量。在一些实施例中，执行大小字段716不可用于64位紧凑指令格式730。
一些执行单元指令具有多达三个操作数，包括两个源操作数(src0 720、src1722)和一个目的地718。在一些实施例中，执行单元支持双目的地指令，其中这些目的地之一是隐式的。数据操作指令可以具有第三源操作数(例如，SRC2 724)，其中，指令操作码712确定源操作数的数量。指令的最后的源操作数可以是利用所述指令传递的即时(例如，硬编码)值。
在一些实施例中，128位指令格式710包括访问/地址模式信息726，所述访问/地址模式字段例如限定了是使用直接寄存器寻址模式还是间接寄存器寻址模式。当使用直接寄存器寻址模式时，直接由指令中的位来提供一个或多个操作数的寄存器地址。
在一些实施例中，128位指令格式710包括访问/地址模式字段726，所述访问/地址模式字段指定指令的地址模式和/或访问模式。在一个实施例中，访问模式用于限定针对指令的数据访问对齐。一些实施例支持访问模式，包括16字节对齐访问模式和1字节对齐访问模式，其中，访问模式的字节对齐确定了指令操作数的访问对齐。例如，当在第一模式中时，指令可以使用字节对齐寻址以用于源操作数和目的地操作数，并且当在第二模式中时，指令可以使用16字节对齐寻址以用于所有的源操作数和目的地操作数。
在一个实施例中，访问/地址模式字段726的地址模式部分确定指令是使用直接寻址还是间接寻址。当使用直接寄存器寻址模式时，指令710中的位直接提供一个或多个操作数的寄存器地址。当使用间接寄存器寻址模式时，可以基于指令中的地址寄存器值和地址立即数字段来计算一个或多个操作数的寄存器地址。
在一些实施例中，基于操作码712位字段对指令进行分组从而简化操作码解码740。针对8位的操作码，第4、5、和6位允许执行单元确定操作码的类型。所示出的精确操作码分组仅是示例性的。在一些实施例中，移动和逻辑操作码组742包括数据移动和逻辑指令(例如，移动(mov)、比较(cmp))。在一些实施例中，移动和逻辑组742共享五个最高有效位(MSB)，其中移动(mov)指令采用0000xxxxb的形式，而逻辑指令采用0001xxxxb的形式。流控制指令组744(例如，调用(call)、跳(jmp))包括采用0010xxxxb形式(例如，0x20)的指令。混杂指令组746包括指令的混合，包括采用0011xxxxb形式(例如，0x30)的同步指令(例如，等待(wait)、发送(send))。并行数学指令组748包括采用0100xxxxb形式(例如，0x40)的按分量的算术指令(例如，加(add)、乘(mul))。并行数学组748跨数据通道并行地执行算术运算。向量数学组750包括采用0101xxxxb形式(例如，0x50)的算术指令(例如，dp4)。向量数学组对向量操作数执行算术运算，诸如点积运算。
图11是图形处理器800的另一个实施例的框图。图11的具有与此处任何其他附图中的元件相同的参考号(或名称)的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。
在一些实施例中，图形处理器800包括图形流水线820、媒体流水线830、显示引擎840、线程执行逻辑850、以及渲染输出流水线870。在一些实施例中，图形处理器800是包括一个或多个通用处理核的多核处理系统内的图形处理器。图形处理器受到至一个或多个控制寄存器(未示出)的寄存器写入的控制或者经由环形互连802经由发布至图形处理器800的命令被控制。在一些实施例中，环形互连802将图形处理器800耦合至其他处理部件，比如其他图形处理器或通用处理器。来自环形互连802的命令通过命令流转化器803被解译，所述命令流转化器将指令供应至图形流水线820或媒体流水线830的单独部件。
在一些实施例中，命令流转化器803引导顶点获取器805的操作，所述顶点获取器从存储器读取顶点数据并执行由命令流转化器803所提供的顶点处理命令。在一些实施例中，顶点获取器805将顶点数据提供给顶点着色器807，所述顶点着色器对每个顶点执行坐标空间变换和照明操作。在一些实施例中，顶点获取器805和顶点着色器807通过经由线程分派器831向执行单元852A至852B分派执行线程来执行顶点处理指令。
在一些实施例中，执行单元852A至852B是具有用于执行图形和媒体操作的指令集的向量处理器阵列。在一些实施例中，执行单元852A至852B具有附接的L1高速缓存851，所述高速缓存专用于每个阵列或在阵列之间共享。高速缓存可以被配置为数据高速缓存、指令高速缓存、或单个高速缓存，所述单个高速缓存被分区为包含不同分区中的数据和指令。
在一些实施例中，图形流水线820包括用于执行3D对象的硬件加速曲面细分的曲面细分部件。在一些实施例中，可编程的外壳着色器811配置曲面细分操作。可编程域着色器817提供对曲面细分输出的后端评估。曲面细分器813在外壳着色器811的方向上进行操作并且包含专用逻辑，所述专用逻辑用于基于粗糙几何模型来生成详细的几何对象集合，所述粗糙几何模型作为输入被提供至图形流水线820。在一些实施例中，如果未使用曲面细分，则可以对曲面细分部件(例如，外壳着色器811、曲面细分器813、和域着色器817)进行旁路。
在一些实施例中，完整的几何对象可以由几何着色器819经由被分派至所述执行单元852A至852B的一个或多个线程来处理、或者可以直接行进至剪辑器829。在一些实施例中，几何着色器在整个几何对象(而非顶点或者如图形流水线的先前级中的顶点补片)上进行操作。如果禁用曲面细分，则几何着色器819从顶点着色器807接收输入。在一些实施例中，几何着色器819可由几何着色器程序编程以便在曲面细分单元被禁用时执行几何曲面细分。
在光栅化之前，剪辑器829处理顶点数据。剪辑器829可以是固定功能的剪辑器或者具有剪辑和几何着色器功能的可编程剪辑器。在一些实施例中，渲染输出流水线870中的光栅化器和深度测试部件873分派像素着色器以将几何对象转换成其每像素表示。在一些实施例中，像素着色器逻辑包括在线程执行逻辑850中。在一些实施例中，应用可对光栅化器和深度测试部件873进行旁路并且经由流出单元823访问未光栅化的顶点数据。
图形处理器800具有互连总线、互连结构、或某个其他的互连机制，所述互连机制允许数据和消息在所述图形处理器的主要部件之中传递。在一些实施例中，执行单元852A至852B和(多个)相关联的高速缓存851、纹理和媒体采样器854、以及纹理/采样器高速缓存858经由数据端口856进行互连，以便执行存储器访问并且与处理器的渲染输出流水线部件进行通信。在一些实施例中，采样器854、高速缓存851、858以及执行单元852A至852B各自具有单独的存储器访问路径。
在一些实施例中，渲染输出流水线870包含光栅化器和深度测试部件873，所述光栅化器和深度测试部件将基于顶点的对象转换为相关联的基于像素的表示。在一些实施例中，光栅化器逻辑包括用于执行固定功能三角形和线光栅化的窗口器/掩蔽器单元。相关联的渲染高速缓存878和深度高速缓存879在一些实施例中也是可用的。像素操作部件877对数据进行基于像素的操作，然而在一些实例中，与2D操作(例如，利用混合的位块图像传递)相关联的像素操作由2D引擎841执行、或者在显示时间由显示控制器843使用重叠显示平面来代替。在一些实施例中，共享的L3高速缓存875可用于所有的图形部件，从而允许在无需使用主系统存储器的情况下共享数据。
在一些实施例中，图形处理器媒体流水线830包括媒体引擎837和视频前端834。在一些实施例中，视频前端834从命令流转化器803接收流水线命令。在一些实施例中，媒体流水线830包括单独的命令流转化器。在一些实施例中，视频前端834在将所述命令发送至媒体引擎837之前处理媒体命令。在一些实施例中，媒体引擎837包括用于生成线程以用于经由线程分派器831分派至线程执行逻辑850的线程生成功能。
在一些实施例中，图形处理器800包括显示引擎840。在一些实施例中，显示引擎840在处理器800外部并且经由环形互连802、或某个其他互连总线或机构与图形处理器耦合。在一些实施例中，显示引擎840包括2D引擎841和显示控制器843。在一些实施例中，显示引擎840包含能够独立于3D流水线而操作的专用逻辑。在一些实施例中，显示控制器843与显示设备(未示出)耦合，所述显示设备可以是系统集成显示设备(如在膝上型计算机中)、或者经由显示设备连接器附接的外部显示设备。
在一些实施例中，图形流水线820和媒体流水线830可配置以基于多个图形和媒体编程接口来执行操作，并且不专用于任何一个应用编程接口(API)。在一些实施例中，用于图形处理器的驱动器软件将专用于特定的图形或媒体库的API调用转化为可由图形处理器处理的命令。在一些实施例中，为开放图形库(OpenGL)、开放计算语言(OpenCL)和/或Vulkan图形和计算API(所有这些来自科纳斯组织(Khronos Group))提供支持。在一些实施例中，还可以为来自微软公司的Direct3D库提供支持。在一些实施例中，可以支持这些库的组合。还可为开放源计算机视觉库(OpenCV)提供支持。如果可完成从未来API的流水线至图形处理器的流水线的映射，则也将支持具有兼容的3D流水线的未来API。
图12A是展示了根据一些实施例的图形处理器命令格式900的框图。图12B是展示了根据实施例的图形处理器命令序列910的框图。图12A中的实线框展示了通常包括在图形命令中的部件，而虚线包括是可选的或者仅包括在所述图形命令的子集中的部件。图12A的示例性图形处理器命令格式900包括用于标识命令的目标客户端902、命令操作代码(操作码)904、以及用于命令的相关数据906的数据字段。一些命令中还包括子操作码905和命令大小908。
在一些实施例中，客户端902指定了处理命令数据的图形设备的客户端单元。在一些实施例中，图形处理器命令解析器检查每个命令的客户端字段以便调整对命令的进一步处理并将命令数据路由至合适的客户端单元。在一些实施例中，图形处理器客户端单元包括存储器接口单元、渲染单元、2D单元、3D单元、和媒体单元。每个客户端单元具有对命令进行处理的相应处理流水线。一旦命令被客户端单元接收到，客户端单元就读取操作码904以及子操作码905(如果存在的话)从而确定要执行的操作。客户端单元使用数据字段906内的信息来执行命令。针对一些命令，期望显式的命令大小908来指定命令的大小。在一些实施例中，命令解析器基于命令操作码自动地确定命令中的至少一些命令的大小。在一些实施例中，经由双倍字长的倍数对命令进行对齐。
图12B中的流程图示出了示例性图形处理器命令序列910。在一些实施例中，以图形处理器的实施例为特征的数据处理系统的软件或固件使用所示出的命令序列的版本来启动、执行并终止图形操作集合。仅出于示例性目的示出并描述了样本命令序列，如实施例并不限于这些特定命令或者此命令序列。而且，所述命令可以作为一批命令以命令序列被发布，从而使得图形处理器将以至少部分同时的方式处理命令序列。
在一些实施例中，图形处理器命令序列910可以以流水线转储清除命令912开始以便使得任一活跃图形流水线完成针对所述流水线的当前未决命令。在一些实施例中，3D流水线922和媒体流水线924不同时进行操作。执行流水线转储清除以使得活动图形流水线完成任何未决命令。响应于流水线转储清除，用于图形处理器的命令解析器将停止命令处理直到活跃绘画引擎完成未决操作并且使得相关的读高速缓存失效。可选地，渲染高速缓存中被标记为‘脏’的任何数据可以被转储清除到存储器中。在一些实施例中，流水线转储清除命令912可以用于流水线同步或者用在将图形处理器置于低功率状态之前。
在一些实施例中，当命令序列需要图形处理器在流水线之间显式地地切换时，使用流水线选择命令913。在一些实施例中，在发布流水线命令之前在执行情境中仅需要一次流水线选择命令913，除非所述情境要发布针对两条流水线的命令。在一些实施例中，在经由流水线选择命令913的流水线切换之前正好需要流水线转储清除命令912。
在一些实施例中，流水线控制命令914配置用于操作的图形流水线并且用于对3D流水线922和媒体流水线924进行编程。在一些实施例中，流水线控制命令914配置活跃流水线的流水线状态。在一个实施例中，流水线控制命令914用于流水线同步并且用于在处理一批命令之前清除来自活跃流水线内的一个或多个高速缓存存储器中的数据。
在一些实施例中，返回缓冲器状态命令916用于配置返回缓冲器的集合以供相应的流水线写入数据。一些流水线操作需要分配、选择、或配置一个或多个返回缓冲器，在处理过程中所述操作将中间数据写入所述一个或多个返回缓冲器中。在一些实施例中，图形处理器还使用一个或多个返回缓冲器以便存储输出数据并且执行跨线程通信。在一些实施例中，返回缓冲器状态916包括选择返回缓冲器的大小和数量以用于流水线操作集合。
命令序列中的剩余命令基于用于操作的活跃流水线而不同。基于流水线判定920，所述命令序列被定制用于以3D流水线状态930开始的3D流水线922、或者在媒体流水线状态940处开始的媒体流水线924。
用于配置3D流水线状态930的命令包括用于顶点缓冲器状态、顶点元素状态、常量颜色状态、深度缓冲器状态、以及有待在处理3D图元命令之前配置的其他状态变量的3D状态设置命令。这些命令的值至少部分地基于使用中的特定3D API来确定。在一些实施例中，3D流水线状态930命令还能够选择性地禁用或旁路掉特定流水线元件(如果将不使用那些元件的话)。
在一些实施例中，3D图元932命令用于提交待由3D流水线处理的3D图元。经由3D图元932命令传递给图形处理器的命令和相关联参数将被转发到所述图形流水线中的顶点获取功能。顶点获取功能使用3D图元932命令数据来生成多个顶点数据结构。所述顶点数据结构被存储在一个或多个返回缓冲器中。在一些实施例中，3D图元932命令用于经由顶点着色器对3D图元执行顶点操作。为了处理顶点着色器，3D流水线922将着色器执行线程分派至图形处理器执行单元。
在一些实施例中，经由执行934命令或事件触发3D流水线922。在一些实施例中，寄存器写入触发命令执行。在一些实施例中，经由命令序列中的‘前进’(‘go’)或‘拣选’(‘kick’)命令来触发执行。在一个实施例中，使用流水线同步命令来触发命令执行以便通过图形流水线转储清除命令序列。3D流水线将针对3D图元来执行几何处理。一旦完成操作，则对所产生的几何对象进行光栅化，并且像素引擎对所产生的像素进行着色。对于这些操作，还可以包括用于控制像素着色和像素后端操作的附加命令。
在一些实施例中，当执行媒体操作时，图形处理器命令序列910跟随在媒体流水线924路径之后。一般地，针对媒体流水线924进行编程的具体用途和方式取决于待执行的媒体或计算操作。在媒体解码过程中，特定的媒体解码操作可以被卸载到所述媒体流水线。在一些实施例中，还可对媒体流水线进行旁路，并且可使用由一个或多个通用处理核提供的资源来整体地或部分地执行媒体解码。在一个实施例中，媒体流水线还包括用于通用图形处理器单元(GPGPU)操作的元件，其中，所述图形处理器用于使用计算着色器程序来执行SIMD向量运算，所述计算着色器程序与渲染图形图元不是显式地相关的。
在一些实施例中，以与3D流水线922相似的方式对媒体流水线924进行配置。将用于配置媒体流水线状态940的一组命令分派或放置到命令队列中，在媒体对象命令942之前。在一些实施例中，媒体流水线状态命令940包括用于配置媒体流水线元件的数据，所述媒体流水线元件将用于处理媒体对象。这包括用于在媒体流水线内配置视频解码和视频编码逻辑的数据，诸如编码或解码格式。在一些实施例中，媒体流水线状态命令940还支持将一个或多个指针用于包含一批状态设置的“间接”状态元件。
在一些实施例中，媒体对象命令942将指针供应至媒体对象以用于由媒体流水线进行处理。媒体对象包括存储器缓冲器，所述存储器缓冲器包含待处理的视频数据。在一些实施例中，在发布媒体对象命令942之前，所有的媒体流水线状态必须是有效的。一旦流水线状态被配置并且媒体对象命令942被排队，则经由执行944命令或等效的执行事件(例如，寄存器写入)来触发媒体流水线924。然后可以通过由3D流水线922或媒体流水线924提供的操作对来自媒体流水线924的输出进行后处理。在一些实施例中，以与媒体操作类似的方式来配置和执行GPGPU操作。
图13展示了根据一些实施例的数据处理系统1000的示例性图形软件架构。在一些实施例中，软件架构包括3D图形应用1010、操作系统1020、以及至少一个处理器1030。在一些实施例中，处理器1030包括图形处理器1032以及一个或多个通用处理器核1034。图形应用1010和操作系统1020各自在数据处理系统的系统存储器1050中执行。
在一些实施例中，3D图形应用1010包含一个或多个着色器程序，所述一个或多个着色器程序包括着色器指令1012。着色器语言指令可以采用高级着色器语言，诸如高级着色器语言(HLSL)或OpenGL着色器语言(GLSL)。所述应用还包括可执行指令1014，所述可执行指令采用适合用于由通用处理器核1034执行的机器语言。所述应用还包括由顶点数据限定的图形对象1016。
在一些实施例中，操作系统1020是来自微软公司的 操作系统、专属的类UNIX操作系统、或使用Linux内核的变体的开放源类UNIX操作系统。操作系统1020可以支持图形API 1022，诸如Direct3D API、OpenGL API或Vulkan API。当Direct3D API在使用中时，操作系统1020使用前端着色器编译器1024以将HLSL中的任何着色器指令1012编译为低级着色器语言。编译可以是即时(just-in-time)(JIT)编译，或者应用可执行着色器预编译。在一些实施例中，在3D图形应用1010的编译期间，高级着色器被编译为低级着色器。在一些实施例中，着色器指令1012以中间形式被提供，诸如，由Vulkan API使用的标准可移植中间表示(SPIR)的某个版本。
在一些实施例中，用户模式图形驱动器1026包含后端着色器编译器1027，所述后端着色器编译器用于将着色器指令1012转换成硬件专用的表示。当在使用OpenGL API时，将采用GLSL高级语言的着色器指令1012传递至用户模式图形驱动器1026以用于编译。在一些实施例中，用户模式图形驱动器1026使用操作系统内核模式功能1028来与内核模式图形驱动器1029进行通信。在一些实施例中，内核模式图形驱动器1029与图形处理器1032进行通信以便分派命令和指令。
至少一个实施例的一个或多个方面可以由存储在机器可读介质上的代表性代码实现，所述机器可读介质表示和/或限定集成电路诸如处理器内的逻辑。例如，机器可读介质可以包括表示处理器内的各个逻辑的指令。当由机器读取时，所述指令可以使机器制造用于执行本文所述的技术的逻辑。这类表示(称为“IP核”)是集成电路的逻辑的可重复使用单元，所述可重复使用单元可以作为对集成电路的结构进行描述的硬件模型而存储在有形、机器可读介质上。可以将硬件模型供应至在制造集成电路的制造机器上加载硬件模型的各消费者或制造设施。可以制造集成电路，从而使得电路执行与本文所述的实施例中的任一实施例相关联地描述的操作。
图14是展示了根据实施例的可以用于制造集成电路以执行操作的IP核开发系统1100的框图。IP核开发系统1100可以用于生成可并入到更大的设计中或用于构建整个集成电路(例如，SOC集成电路)的模块化、可重复使用设计。设计设施1130可采用高级编程语言(例如，C/C++)生成对IP核设计的软件仿真1110。软件仿真1110可用于使用仿真模型1112来设计、测试并验证IP核的行为。然后可由仿真模型1112来创建或合成寄存器传输级(RTL)设计。仿真模型1112可包括功能仿真、行为仿真和/或时序仿真。RTL设计1115是对硬件寄存器之间的数字信号的流动进行建模的集成电路(包括使用建模的数字信号执行的相关联逻辑)的行为的抽象。除了RTL设计1115之外，还可以创建、设计或合成逻辑电平或晶体管电平处的较低层次设计。由此，初始设计和仿真的具体细节可以发生变化。
可以由设计设施将RTL设计1115或等效方案进一步合成为硬件模型1120，所述硬件模型可以采用硬件描述语言(HDL)或物理设计数据的某种其他表示。可以进一步仿真或测试HDL以验证IP核设计。可使用非易失性存储器1140(例如，硬盘、闪存、或任何非易失性存储介质)来存储IP核设计以用于递送至第3方制造设施1165。可替代地，可以通过有线连接1150或无线连接1160来传输(例如，经由互联网)IP核设计。制造设施1165然后可以制造至少部分地基于IP核设计的集成电路。所制造的集成电路可被配置用于执行根据本文所述的至少一个实施例的操作。
图15-17示出了根据本文描述的各种实施例的可以使用一个或多个IP核制造的示例性集成电路和相关联的图形处理器。除了所示的内容之外，还可以包括其他逻辑和电路，其他逻辑和电路包括附加的图形处理器/核，外围接口控制器或通用处理器核。
图15是展示了根据实施例的可以使用一个或多个IP核来制造的示例性芯片上系统集成电路1200的框图。示例性集成电路1200包括一个或多个应用处理器1205(例如，CPU)、至少一个图形处理器1210，并且另外还可以包括图像处理器1215和/或视频处理器1220，其中的任一项都可以是来自相同或多个不同设计设施的模块化IP核。集成电路1200包括外围或总线逻辑，包括USB控制器1225、UART控制器1230、SPI/SDIO控制器1235和I2S/I2C控制器1240。另外，集成电路还可以包括显示设备1245，所述显示设备耦合至高清晰度多媒体接口(HDMI)控制器1250和移动行业处理器接口(MIPI)显示界面1255中的一项或多项。可以由闪存子系统1260(包括闪存和闪存控制器)来提供存储。可以经由存储器控制器1265来提供存储器接口以访问SDRAM或SRAM存储器设备。另外，一些集成电路还包括嵌入式安全引擎1270。
图16是示出了根据实施例的可以使用一个或多个IP核来制造的芯片上系统集成电路的示例性图形处理器1310的框图。图形处理器1310可以是图15的图形处理器1210的变体。图形处理器1310包括顶点处理器1305和一个或多个片段处理器1315A-1315N(例如，1315A、1315B、1315C、1315D到1315N-1和1315N)。图形处理器1310可以经由分开的逻辑执行不同的着色器程序，使得顶点处理器1305被优化成执行用于顶点着色器程序的操作，而一个或多个片段处理器1315A-1315N执行用于片段或像素着色器程序的片段(例如，像素)着色操作。顶点处理器1305执行3D图形流水线的顶点处理阶段，并生成图元和顶点数据。片段处理器1315A-1315N使用由顶点处理器1305生成的图元和顶点数据来产生显示在显示设备上的帧缓冲器。在一个实施例中，片段处理器1315A-1315N被优化成执行如提供用于OpenGLAPI中的片段着色器程序，片段处理器1315A-1315N可用于执行与如提供用于Direct 3DAPI中的像素着色器程序类似的操作。
图形处理器1310附加地包括一个或多个存储器管理单元(MMU)1320A-1320B、高速缓存1325A-1325B和电路互连1330A-1330B。一个或多个MMU 1320A-1320B提供用于集成电路1310的虚拟到物理地址映射，包括用于顶点处理器1305和/或片段处理器1315A-1315N的虚拟到物理地址映射，除了存储在一个或多个高速缓存1325A-1325B中的顶点或图像/纹理数据之外，顶点处理器1305和/或片段处理器1315A-1315N还可以引用存储在存储器中的顶点或图像/纹理数据。在一个实施例中，一个或多个MMU 1325A-1325B可以与系统内的其他MMU同步，使得每个处理器1205-1220可以参与共享或统一虚拟存储器系统，其他MMU包括与图16的一个或多个应用处理器1205、图像处理器1215和/或视频处理器1220相关联的一个或多个MMU。根据实施例，一个或多个电路互连1330A-1330B使得图形处理器1310能够经由SoC的内部总线或经由直接连接与SoC内的其他IP核接口连接。
图17是示出了根据实施例的可以使用一个或多个IP核来制造的芯片上系统集成电路的附加示例性图形处理器1410的框图。图形处理器1410可以是图15的图形处理器1210的变体。图形处理器1410包括图16的集成电路1300的一个或多个MMU 1320A-1320B、高速缓存1325A-1325B和电路互连1330A-1330B。
图形处理器1410包括一个或多个着色器核1415A-1415N(例如，1415A、1415B、1415C、1415D、1415E、1415F到1315N-1和1315N)，其提供统一的着色器核架构，其中，单核或类型或核可以执行所有类型的可编程着色器代码，包括用于实现顶点着色器、片段着色器和/或计算着色器的着色器程序代码。存在的着色器核的确切数量可以在各实施例和各实现方式之间变化。此外，图形处理器1410包括核间任务管理器1405和分块单元1418，该核间任务管理器1405充当线程分派器以将执行线程分派给一个或多个着色器核1415A-1415N，该分块单元1418用于加速用于基于图块的渲染的分块操作，在用于基于图块的渲染的分块操作中，对场景的渲染操作被细分在图像空间中，例如以利用场景内的局部空间一致性或优化内部高速缓存的使用。
以下条款和/或示例涉及进一步的实施例：
一个示例实施例可以是一种方法，该方法包括：预取第一光纤的数据，使用第一光纤启动对分层数据结构的遍历，同时预取第二光纤的数据并推迟针对第二光纤的遍历，将上下文切换到第二光纤，以及使用第二光纤来遍历分层数据结构，同时预取另一光纤的数据。该方法还可以包括提供光纤流，并且一旦第二光纤终止，就用另一光纤来回填。该方法还可以包括利用每个光纤执行包围体层级结构的光线遍历。该方法还可以包括将向量寄存器的不同通道分配给不同的光纤。该方法还可以包括将向量寄存器的不同通道分配给不同的光线。该方法还可以包括将一个向量寄存器分成上半部和下半部，并且将一条光线存储在一个半部中，并将另一条光线存储在另一个半部中。该方法还可以包括使用N/2宽度的包围体层级结构。该方法还可以包括在活动光线的寄存器的半部中对活动光线执行框测试。该方法还可以包括广播以跨通道复制光线。该方法还可以包括利用所述第一和第二光纤遍历不同分层数据结构。
在另一示例实施例中可以是一种或多种非瞬态计算机可读介质，该非瞬态计算机可读介质存储用于执行包括以下操作的序列的指令：预取第一超线程的数据，使用第一超线程启动对分层数据结构的遍历，同时预取第二超线程的数据并推迟针对第二超线程的遍历，将上下文切换到第二超线程，以及使用第二超线程来遍历分层数据结构，同时预取另一超线程的数据。该介质可进一步存储用于执行包括以下操作的序列的指令：提供光纤流，并且一旦第二光纤终止，就用另一超线程来回填。该介质可进一步存储用于执行包括以下操作的序列的指令：利用每个超线程执行包围体层级结构的光线遍历。该介质可进一步存储用于执行包括以下操作的序列的指令：将向量寄存器的不同通道分配给不同的超线程。该介质可进一步存储用于执行包括以下操作的序列的指令：将向量寄存器的不同通道分配给不同的光线。该介质可进一步存储用于执行包括以下操作的序列的指令：将一个向量寄存器分成上半部分和下半部分，并且将一条光线存储在一个半部中，将并另一条光线存储在另一个半部中。该介质可进一步存储用于执行包括以下操作的序列的指令：使用N/2宽度的包围体层级结构。该介质可进一步存储用于执行包括以下操作的序列的指令：在活动光线的寄存器的半部中对活动光线执行框测试。该介质可进一步存储用于执行包括以下操作的序列的指令：广播以跨通道复制光线。该介质可进一步存储用于执行包括以下操作的序列的指令：利用所述第一和第二超线程遍历不同分层数据结构。
在另一示例实施例中可以是一种装置，该装置包括：处理器，该处理器用于：预取第一光纤的数据，使用第一光纤启动对分层数据结构的遍历同时预取第二光纤的数据并推迟针对第二光纤的遍历，将上下文切换到第二光纤，使用第二光纤来遍历分层数据结构同时预取另一光纤的数据；以及存储器，该存储器耦合到所述处理器。该装置还可包括所述处理器，所述处理器用于提供光纤流，并且一旦第二光纤终止，就用另一光纤来回填。该装置还可以包括所述处理器，所述处理器用于利用每个光纤执行包围体层级结构的光线遍历。该装置还可以包括所述处理器，所述处理器用于将向量寄存器的不同通道分配给不同的光纤。该装置还可以包括所述处理器，所述处理器用于将向量寄存器的不同通道分配给不同的光线。该装置还可以包括所述处理器，所述处理器用于将一个向量寄存器分成上半部分和下半部分，并且将一条光线存储在一个半部中，并将另一条光线存储在另一个半部中。该装置还可以包括所述处理器，所述处理器用于使用N/2宽度的包围体层级结构。该装置还可以包括所述处理器，所述处理器用于在活动光线的寄存器中的半部中对活动光线执行框测试。
所述装置可包括用于广播以跨通道复制光线的所述处理器。所述装置可包括用于利用所述第一和第二光纤遍历不同的分层数据结构的所述处理器。
本文中所描述的图形处理技术可在各种硬件架构中实现。例如，图形功能可被集成在芯片组内。替代地，可使用分立的图形处理器。作为又一实施例，图形功能可由包括多核处理器的通用处理器来实现。
在本说明书通篇中对一个“实施例”或“一实施例”的引用意味着结合该实施例描述的特定特征、结构或特性被包括在本公开包含的至少一个实现内。因此，短语“一个实施例”或“在实施例中”的出现不一定指代同一实施例。此外，特定的特征、结构或特性可按照与所示特定实施例不同的其他适当形式来创立，而且所有此类形式可涵盖在本申请的权利要求中。
尽管已经描述了有限数量的实施例，但是本领域技术人员将认识到从其得出的许多修改和变型。所附权利要求书旨在涵盖落入本公开的真实精神和范围内的所有此类修改和变型。

Claims (25)

1.一种方法，包括：
预取第一光纤的数据；
使用所述第一光纤启动对分层数据结构的遍历，同时预取第二光纤的数据并推迟针对所述第二光纤的遍历；
将上下文切换到所述第二光纤；以及
使用所述第二光纤来遍历分层数据结构，同时预取另一光纤的数据。
2.如权利要求1所述的方法，包括提供光纤流，并且一旦所述第二光纤终止，就用所述另一光线来回填。
3.如权利要求1所述的方法，包括利用每个光纤执行包围体层级结构的光线遍历。
4.如权利要求1所述的方法，包括将向量寄存器的不同通道分配给不同的光纤。
5.如权利要求3所述的方法，包括将向量寄存器的不同通道分配给不同的光线。
6.如权利要求5所述的方法，包括将一个向量寄存器分成上半部和下半部，并且将一条光线存储在一个半部中，并将另一条光线存储在另一个半部中。
7.如权利要求6所述的方法，包括使用N/2宽度的包围体层级结构。
8.如权利要求7所述的方法，包括在活动光线的寄存器的半部中，对活动光线执行框测试。
9.如权利要求8所述的方法，包括广播以跨通道复制光线。
10.如权利要求1所述的方法，包括利用所述第一和第二光纤遍历不同的分层数据结构。
11.一种或多种非瞬态计算机可读介质，存储用于执行包括以下步骤的序列的指令：
预取第一光纤的数据；
使用所述第一光纤启动对分层数据结构的遍历，同时预取第二光纤的数据并推迟针对所述第二光纤的遍历；
将上下文切换到所述第二光纤；以及
使用所述第二光纤来遍历分层数据结构，同时预取另一光纤的数据。
12.如权利要求11所述的介质，所述介质进一步存储用于执行包括以下操作的序列的指令：提供光纤流，并且一旦所述第二光纤终止，就用所述另一光纤来回填。
13.如权利要求11所述的介质，所述介质进一步存储用于执行包括以下操作的序列的指令：利用每根光纤执行对包围体层级结构的光线遍历。
14.如权利要求11所述的介质，所述介质进一步存储用于执行包括以下操作的序列的指令：将向量寄存器的不同通道分配给不同的光纤。
15.如权利要求13所述的介质，所述介质进一步存储用于执行包括以下操作的序列的指令：将向量寄存器的不同通道分配给不同的光线。
16.如权利要求15所述的介质，所述介质进一步存储用于执行包括以下操作的序列的指令：将一个向量寄存器分成上半部和下半部，并且将一条光线存储在一个半部中，并将并另一条光线存储在另一个半部中。
17.如权利要求16所述的介质，所述介质进一步存储用于执行包括以下操作的序列的指令：使用N/2宽度的包围体层级结构。
18.如权利要求17所述的介质，所述介质进一步存储用于执行包括以下操作的序列的指令：在活动光线的寄存器的半部中对活动光线执行框测试。
19.如权利要求18所述的介质，所述介质进一步存储用于执行包括以下操作的序列的指令：广播以跨通道复制光线。
20.如权利要求1所述的介质，所述介质进一步存储用于执行包括以下操作的序列的指令：利用所述第一和第二光纤来遍历不同的分层数据结构。
21.一种装置，包括：
处理器，所述处理器用于：预取第一光纤的数据，使用所述第一光纤启动对分层数据结构的遍历同时预取第二光纤的数据并推迟针对所述第二光纤的遍历，将上下文切换到所述第二光纤，以及使用所述第二光纤来遍历分层数据结构同时预取另一光纤的数据；以及
存储器，所述存储器被耦合至所述处理器。
22.如权利要求21所述的装置，所述处理器用于提供光纤流，并且一旦所述第二光纤终止，就用所述另一光纤来回填。
23.如权利要求21所述的装置，所述处理器用于利用每个光纤执行包围体层级结构的光线遍历。
24.如权利要求21所述的装置，所述处理器用于将向量寄存器的不同通道分配给不同的光纤。
25.如权利要求23所述的装置，所述处理器用于将向量寄存器的不同通道分配给不同的光线。
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