CN109643277A - 用于中介传递和共享存储器页合并的装置和方法 - Google Patents

Abstract

描述了一种用于中介传递和共享存储器页合并的装置和方法。例如，一种方法的一个实施例包括：生成客户机存储器页组中的每一个客户机存储器页的页标识符(PI)，其中，相等的PI指示相应存储器页相同；在检测到第一客户机存储器页和第二客户机存储器页具有相等的PI时，将所述第一客户机存储器页和所述第二客户机存储器页合并成单个存储器页；检测所述第一客户机存储器页将用于直接存储器访问(DMA)操作；以及响应性地拆分所述第一客户机存储器页和所述第二客户机存储器页。

Description

用于中介传递和共享存储器页合并的装置和方法

背景技术

技术领域

本发明总体上涉及计算机处理器领域。更具体地，本发明涉及一种用于在图形系统内进行中介传递和共享存储器页合并的装置和方法。

背景技术

最近在图形处理器单元(GPU)虚拟化方面取得了快速的进展。虚拟化图形处理环境被用于例如媒体云、远程工作站/桌面、可互换虚拟仪器(IVI)、富客户端虚拟化等等。某些架构通过俘获和仿真来执行全GPU虚拟化，以对全功能虚拟GPU(vGPU)进行仿真，同时通过传递对性能关键的图形存储器资源来提供接近本机的性能。

随着GPU在服务器中支持3D、媒体和GPGPU工作负荷的重要性日益增加，GPU虚拟化正变得越来越普遍。如何虚拟化来自虚拟机(VM)的GPU存储器访问是关键设计因素之一。GPU具有其自己的图形存储器：专用视频存储器或共享系统存储器。当系统存储器用于图形时，客户机物理地址(GPA)需要在被硬件访问之前转换为主机物理地址(HPA)。

为GPU执行转换有多种方法。一些实施方式通过硬件支持来执行转换，但是可以仅向一个VM传递GPU。另一解决方案是针对转换构建阴影结构的软件方法。例如，阴影页表采用某些架构来实施，诸如在上文提及的全GPU虚拟化解决方案中，所述架构可以支持多个VM以共享物理GPU。

在一些实施方式中，客户机/VM存储器页由主机存储器页支持。虚拟机监视器(VMM)(有时称为“管理程序”)使用例如扩展页表(EPT)从客户机物理地址(PA)映射到主机PA。可以使用多种存储器共享技术，诸如内核同页合并(KSM)技术。

KSM将来自具有相同内容的多个VM的页合并成带有写入保护的单个页。也就是说，如果VM1中的存储器页(从客户机PA1映射到主机PA1)具有与VM2中的另一个存储器页(从客户机PA2映射到主机PA2)相同的内容，则可以仅使用一个主机页(如HPA_SH)来支持客户机存储器。也就是说，VM1的客户机PA1和VM2的PA2都映射到带有写入保护的HPA_SH。这节省了用于系统的存储器，并且对于客户机的只读存储器页(诸如代码页和零页)特别有用。利用KSM，一旦VM修改了页内容，就可以使用写入时复制(COW)技术来移除共享。

中介传递(mediate pass through)在虚拟化系统中用于设备性能和共享，其中，单个物理GPU作为多个虚拟GPU呈现给具有直接DMA的多个客户机，而客户机访问的特权资源仍然是被俘获和仿真的。在某些实施方式中，每个客户机可以运行本机GPU驱动程序，并且设备DMA直接进入存储器，而无需管理程序的干预。

附图说明

可以结合以下附图根据以下详细说明获得对本发明的更好理解，在附图中：

图1是具有处理器的计算机系统的实施例的框图，所述处理器具有一个或多个处理器核以及图形处理器；

图2是处理器的一个实施例的框图，所述处理器具有一个或多个处理器核、集成存储器控制器、以及集成图形处理器；

图3是图形处理器的一个实施例的框图，所述图形处理器可以是分立的图形处理单元、或者可以是集成有多个处理核的图形处理器；

图4是用于图形处理器的图形处理引擎的实施例的框图；

图5是图形处理器的另一实施例的框图；

图6是包括处理元件阵列的线程执行逻辑的框图；

图7展示了根据实施例的图形处理器执行单元指令格式；

图8是图形处理器的另一实施例的框图，所述图形处理器包括图形流水线、媒体流水线、显示引擎、线程执行逻辑、以及渲染输出流水线；

图9A是框图，展示了根据实施例的图形处理器命令格式；

图9B是框图，展示了根据实施例的图形处理器命令序列；

图10展示了根据实施例的数据处理系统的示例性图形软件架构；

图11展示了根据实施例的可以用于制造集成电路以执行操作的示例性IP核开发系统；

图12展示了根据实施例的可以使用一个或多个IP核来制造的示例性片上系统集成电路；

图13展示了可以使用一个或多个IP核来制造的片上系统集成电路的示例性图形处理器；

图14展示了可以使用一个或多个IP核来制造的片上系统集成电路的附加示例性图形处理器；

图15展示了示例性图形处理系统；

图16展示了全图形虚拟化的示例性架构；

图17展示了系统存储器空间的示例性客户机视图和主机视图；

图18展示了利用膨胀的系统存储器空间的示例性客户机视图和主机视图；

图19展示了示例性客户机页表和阴影全局页表组；

图20展示了示例性客户机PDE和PTE以及阴影PDE和PTE组；

图21展示了包括虚拟图形处理单元(vGPU)的示例性虚拟化图形处理架构；

图22展示了根据本发明的一个实施例的系统架构；

图23展示了根据本发明的一个实施例的系统架构的附加细节；以及

图24展示了根据本发明的一个实施例的方法。

具体实施方式

在以下描述中，出于解释的目的，阐述了许多具体的细节以便提供对以下所述的本发明的实施例的透彻理解。然而，对于本领域技术人员而言，可以在不具有这些具体细节中的一些具体细节的情况下实践本发明的实施例将是明显的。在其他实例中，以框图的形式示出了公知的结构和装置以避免模糊本发明的实施例的基本原理。

示例性图形处理器架构和数据类型

系统概述

图1是根据实施例的处理系统100的框图。在各实施例中，系统100包括一个或多个处理器102以及一个或多个图形处理器108，并且可以是单处理器台式系统、多处理器工作站系统或具有大量处理器102或处理器核107的服务器系统。在一个实施例中，系统100是被纳入到用于在移动设备、手持式设备或嵌入式设备中使用的芯片上系统(SoC)集成电路内的处理平台。

系统100的实施例可以包括或并入基于服务器的游戏平台、游戏控制台，包括游戏与媒体控制台、移动游戏控制台、手持式游戏控制台、或在线游戏控制台。在一些实施例中，系统100是移动电话、智能电话、平板计算设备或移动互联网设备。数据处理系统100还可包括可穿戴设备(诸如智能手表可穿戴设备、智能眼镜设备、增强现实设备、或虚拟现实设备)、与所述可穿戴设备耦合、或者集成在所述可穿戴设备中。在一些实施例中，数据处理系统100是电视或机顶盒设备，所述电视或机顶盒设备具有一个或多个处理器102以及由一个或多个图形处理器108生成的图形界面。

在一些实施例中，一个或多个处理器102每个包括用于处理指令的一个或多个处理器核107，所述指令在被执行时执行系统和用户软件的操作。在一些实施例中，一个或多个处理器核107中的每个处理器核被配置成用于处理特定的指令集109。在一些实施例中，指令集109可以促进复杂指令集计算(CISC)、精简指令集计算(RISC)、或经由超长指令字(VLIW)的计算。多个处理器核107可以各自处理不同的指令集109，所述指令集可以包括用于促进对其他指令集进行仿真的指令。处理器核107还可以包括其他处理设备，如数字信号处理器(DSP)。

在一些实施例中，处理器102包括高速缓存存储器104。取决于架构，处理器102可以具有单个内部高速缓存或内部高速缓存的多个级。在一些实施例中，在处理器102的各部件当中共享高速缓存存储器。在一些实施例中，处理器102还使用外部高速缓存(例如，3级(L3)高速缓存或末级高速缓存(LLC))(未示出)，可以使用已知的高速缓存一致性技术来在处理器核107当中共享外部高速缓存。另外地，寄存器堆106包括在处理器102中，所述处理器可以包括用于存储不同类型的数据的不同类型的寄存器(例如，整数寄存器、浮点寄存器、状态寄存器、和指令指针寄存器)。一些寄存器可以是通用寄存器，而其他寄存器可以特定于处理器102的设计。

在一些实施例中，处理器102耦合至处理器总线110，所述处理器总线用于在处理器102与系统100内的其他部件之间传输通信信号，例如地址、数据、或控制信号。在一个实施例中，系统100使用示例性‘中枢’系统架构，包括存储器控制器中枢116和输入输出(I/O)控制器中枢130。存储器控制器中枢116促进存储器设备与系统100的其他部件之间的通信，而I/O控制器中枢(ICH)130经由本地I/O总线提供与I/O设备的连接。在一个实施例中，存储器控制器中枢116的逻辑集成在处理器内。

存储器设备120可以是动态随机存取存储器(DRAM)设备、静态随机存取存储器(SRAM)设备、闪存设备、相变存储器设备、或具有合适的性能用作处理存储器的某个其他存储器设备。在一个实施例中，存储器设备120可作为系统100的系统存储器进行操作，以存储数据122和指令121，以供在一个或多个处理器102执行应用或进程时使用。存储器控制器中枢116还与可选的外部图形处理器112耦合，所述可选的外部图形处理器可以与处理器102中的一个或多个图形处理器108通信，从而执行图形和媒体操作。

在一些实施例中，ICH 130使得外围部件经由高速I/O总线连接至存储器设备120和处理器102。I/O外围装置包括但不限于：音频控制器146、固件接口128、无线收发机126(例如，Wi-Fi、蓝牙)、数据存储设备124(例如，硬盘驱动器、闪存等)、以及用于将传统(例如，个人系统2(PS/2))设备耦合至所述系统的传统I/O控制器140。一个或多个通用串行总线(USB)控制器142连接多个输入设备，例如键盘和鼠标144组合。网络控制器134还可以耦合至ICH 130。在一些实施例中，高性能网络控制器(未示出)耦合至处理器总线110。应当理解，所示出的系统100是示例性的而非限制性的，因为还可以使用以不同方式配置的其他类型的数据处理系统。例如，I/O控制器中枢130可以集成在一个或多个处理器102内，或者存储器控制器中枢116和I/O控制器中枢130可以集成在分立式外部图形处理器(诸如外部图形处理器112)内。

图2是处理器200的实施例的框图，所述处理器具有一个或多个处理器核202A至202N、集成存储器控制器214、以及集成图形处理器208。图2的具有与此处任何其他附图中的元件相同的参考号(或名称)的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。处理器200可包括多达且包括由虚线框表示的附加核202N的附加核。处理器核202A至202N各自包括一个或多个内部高速缓存单元204A至204N。在一些实施例中，每个处理器核还可以访问一个或多个共享的高速缓存单元206。

内部高速缓存单元204A至204N和共享高速缓存单元206表示处理器200内部的高速缓存存储器层级结构。高速缓存存储器层级结构可以包括每个处理器核内的至少一级指令和数据高速缓存以及一级或多级共享中级高速缓存，诸如2级(L2)、3级(L3)、4级(L4)、或其他级的高速缓存，其中，最高级的高速缓存在外部存储器之前被分类为LLC。在一些实施例中，高速缓存一致性逻辑维持各高速缓存单元206与204A至204N之间的一致性。

在一些实施例中，处理器200还可以包括一组一个或多个总线控制器单元216和系统代理核210。一个或多个总线控制器单元216管理一组外围总线，诸如一个或多个外围部件互连总线(例如，PCI、PCI Express)。系统代理核210提供对各处理器部件的管理功能。在一些实施例中，系统代理核210包括一个或多个集成存储器控制器214用于管理对各外部存储器设备(未示出)的访问。

在一些实施例中，处理器核202A至202N中的一个或多个包括对同步多线程的支持。在这种实施例中，系统代理核210包括用于在多线程处理过程中协调和操作核202A至202N的部件。另外，系统代理核210还可以包括功率控制单元(PCU)，所述功率控制单元包括用于调节处理器核202A至202N的功率状态的逻辑和部件以及图形处理器208。

在一些实施例中，另外，处理器200还包括用于执行图形处理操作的图形处理器208。在一些实施例中，图形处理器208耦合至共享高速缓存单元206集以及系统代理核210，所述系统代理核包括一个或多个集成存储器控制器214。在一些实施例中，显示控制器211与图形处理器208耦合以便将图形处理器输出驱动到一个或多个耦合的显示器。在一些实施例中，显示控制器211可以是经由至少一个互连与图形处理器耦合的单独模块，或者可以集成在图形处理器208或系统代理核210内。

在一些实施例中，基于环的互连单元212用于耦合处理器200的内部部件。然而，可以使用替代性互连单元，比如点到点互连、切换式互连、或其他技术，包括本领域众所周知的技术。在一些实施例中，图形处理器208经由I/O链路213与环形互连212耦合。

示例性I/O链路213表示多个I/O互连中的多个品种中的至少一种，包括促进各处理器部件与高性能嵌入式存储器模块218(比如eDRAM模块)之间的通信的封装体I/O互连。在一些实施例中，处理器核202A至202N中的每个处理器核以及图形处理器208将嵌入式存储器模块218用作共享末级高速缓存。

在一些实施例中，处理器核202A至202N是执行相同指令集架构的均质核。在另一实施例中，处理器核202A至202N在指令集架构(ISA)方面是异构的，其中，处理器核202A至202N中的一者或多者执行第一指令集，而其他核中的至少一者执行所述第一指令集的子集或不同的指令集。在一个实施例中，处理器核202A至202N就微架构而言是同质的，其中，具有相对较高功耗的一个或多个核与具有较低功耗的一个或多个功率核耦合。另外，处理器200可以实现在一个或多个芯片上或者被实现为具有除其他部件之外的所展示的部件的SoC集成电路。

图3是图形处理器300的框图，所述图形处理器可以是分立式图形处理单元、或者可以是与多个处理核集成的图形处理器。在一些实施例中，图形处理器经由到图形处理器上的寄存器的映射I/O接口并且利用被放置在处理器存储器中的命令与存储器进行通信。在一些实施例中，图形处理器300包括用于访问存储器的存储器接口314。存储器接口314可以是到本地存储器、一个或多个内部高速缓存、一个或多个共享外部高速缓存、和/或到系统存储器的接口。

在一些实施例中，图形处理器300还包括显示控制器302，所述显示控制器用于将显示输出数据驱动到显示设备320。显示控制器302包括用于显示器的一个或多个重叠平面的硬件以及多层视频或用户接口元件的组成。在一些实施例中，图形处理器300包括用于编码、解码、或者向、从或在一个或多个媒体编码格式之间进行媒体代码转换的视频编解码器引擎306，包括但不限于：运动图像专家组(MPEG)(诸如MPEG-2)、高级视频编码(AVC)格式(诸如H.264/MPEG-4AVC)、以及电影&电视工程师协会(SMPTE)421M/VC-1、和联合图像专家组(JPEG)格式(诸如JPEG、以及运动JPEG(MJPEG)格式)。

在一些实施例中，图形处理器300包括用于执行二维(2D)光栅化器操作包括例如位边界块传递的块图像传递(BLIT)引擎304。然而，在一个实施例中，使用图形处理引擎(GPE)310的一个或多个部件执行2D图形操作。在一些实施例中，GPE 310是用于执行图形操作的计算引擎，所述图形操作包括三维(3D)图形操作和媒体操作。

在一些实施例中，GPE 310包括用于执行3D操作的3D流水线312，比如使用作用于3D图元形状(例如，矩形、三角形等)的处理功能来渲染三维图像和场景。3D流水线312包括可编程且固定的功能元件，所述可编程且固定的功能元件在到3D/媒体子系统315的元件和/或生成的执行线程内执行各种任务。虽然3D流水线312可以用于执行媒体操作，但是GPE310的实施例还包括媒体流水线316，所述媒体流水线具体地用于执行媒体操作，诸如视频后处理和图像增强。

在一些实施例中，媒体流水线316包括固定功能或可编程逻辑单元以便代替、或代表视频编解码器引擎306来执行一种或多种专门的媒体操作，比如视频解码加速、视频解交织、以及视频编码加速。在一些实施例中，另外，媒体流水线316还包括线程生成单元以便生成用于在3D/媒体子系统315上执行的线程。所生成的线程对3D/媒体子系统315中所包括的一个或多个图形执行单元执行对媒体操作的计算。

在一些实施例中，3D/媒体子系统315包括用于执行3D流水线312和媒体流水线316生成的线程的逻辑。在一个实施例中，流水线向3D/媒体子系统315发送线程执行请求，所述3D/媒体子系统包括用于仲裁并将各请求分派到可用的线程执行资源的线程分派逻辑。执行资源包括用于处理3D和媒体线程的图形执行单元阵列。在一些实施例中，3D/媒体子系统315包括用于线程指令和数据的一个或多个内部高速缓存。在一些实施例中，所述子系统还包括共享存储器(包括寄存器和可寻址存储器)以便在线程之间共享数据并用于存储输出数据。

图形处理引擎

图4是根据一些实施例的图形处理器的图形处理引擎410的框图。在一个实施例中，图形处理引擎(GPE)410是图3所示的GPE 310的一个版本。图4的具有与此处任何其他附图中的元件相同的参考号(或名称)的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。例如，展示了图3的3D流水线312和媒体流水线316。媒体流水线316在GPE 410的一些实施例中是可选的，并且可以不显式地地包括在GPE 410内。例如以及在至少一个实施例中，单独的媒体和/或图像处理器被耦合至GPE410。

在一些实施例中，GPE 410与命令流转化器403耦合或包括所述命令流转化器，所述命令流转化器向3D流水线312和/或媒体流水线316提供命令流。在一些实施例中，命令流转化器403与存储器耦合，所述存储器可以是系统存储器、或内部高速缓存存储器和共享高速缓存存储器中的一个或多个高速缓存存储器。在一些实施例中，命令流转化器403从存储器接收命令并将这些命令发送至3D流水线312和/或媒体流水线316。所述命令是从存储用于3D流水线312和媒体流水线316的环形缓冲器获取的指示。在一个实施例中，另外，环形缓冲器还可以包括存储多批多命令的批命令缓冲器。用于3D流水线312的命令还可以包括对在存储器中存储的数据的引用，诸如但不限于用于3D流水线312的顶点和几何数据和/或用于媒体流水线316的图像数据和存储器对象。3D流水线312和媒体流水线316通过经由各自流水线内的逻辑执行操作或者通过将一个或多个执行线程分派至执行单元阵列414来处理所述命令。

在各种实施例中，3D流水线312可以通过处理指令并将执行线程分派给图形核阵列414来执行一个或多个着色器程序，诸如顶点着色器、几何着色器、像素着色器、片段着色器、计算着色器或其他着色器程序。图形核阵列414提供统一的执行资源块。图形核阵列414内的多用途执行逻辑(例如，执行单元)包括对各种3D API着色器语言的支持，并且可以执行与多个着色器相关联的多个同时执行线程。

在一些实施例中，图形核阵列414还包括用于执行诸如视频和/或图像处理的媒体功能的执行逻辑。在一个实施例中，除了图形处理操作之外，执行单元还包括可编程以执行并行通用计算操作的通用逻辑。通用逻辑可以与图1的(多个)处理器核107或图2中的核202A至202N内的通用逻辑并行地或结合地执行处理操作。

由在图形核阵列414上执行的线程生成的输出数据可以将数据输出到统一返回缓冲器(URB)418中的存储器。URB 418可以存储多个线程的数据。在一些实施例中，URB 418可以用于在图形核阵列414上执行的不同线程之间发送数据。在一些实施例中，URB 418可以另外用于图形核阵列上的线程与共享功能逻辑420内的固定功能逻辑之间的同步。

在一些实施例中，图形核阵列414是可缩放的，使得所述阵列包括可变数量的图形核，这些图形核各自具有基于GPE 410的目标功率和性能等级的可变数量的执行单元。在一个实施例中，执行资源是动态可缩放的，从而可以根据需要启用或禁用执行资源。

图形核阵列414与共享功能逻辑420耦合，所述共享功能逻辑包括在图形核阵列中的图形核之间共享的多个资源。共享功能逻辑420内的共享功能是向图形核阵列414提供专用补充功能的硬件逻辑单元。在各种实施例中，共享功能逻辑420包括但不限于采样器421、数学422和线程间通信(ITC)423逻辑。另外，一些实施例实现共享功能逻辑420内的一个或多个高速缓存425。在给定的专用功能的需求不足以包含在图形核阵列414中的情况下实现共享功能。相反，所述专用功能的单个实例被实现为共享功能逻辑420中的独立实体并且在图形核阵列414内的执行资源之间共享。在图形核阵列414之间共享并包括在图形核阵列414内的精确的一组功能在各实施例之间变化。

图5是图形处理器500的另一个实施例的框图。图5的具有与此处任何其他附图中的元件相同的参考号(或名称)的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。

在一些实施例中，图形处理器500包括环形互连502、流水线前端504、媒体引擎537、以及图形核580A至580N。在一些实施例中，环形互连502将图形处理器耦合至其他处理单元，包括其他图形处理器或者一个或多个通用处理器核。在一些实施例中，图形处理器是集成在多核处理系统内的多个处理器之一。

在一些实施例中，图形处理器500经由环形互连502接收多批命令。传入命令由流水线前端504中的命令流转化器503来解译。在一些实施例中，图形处理器500包括用于经由(多个)图形核580A至580N执行3D几何处理和媒体处理的可缩放执行逻辑。对于3D几何处理命令，命令流转化器503将命令供应至几何流水线536。针对至少一些媒体处理命令，命令流转化器503将命令供应至视频前端534，所述视频前端与媒体引擎537耦合。在一些实施例中，媒体引擎537包括用于视频和图像后处理的视频质量引擎(VQE)530以及用于提供硬件加速的媒体数据编码和解码的多格式编码/解码(MFX)533引擎。在一些实施例中，几何流水线536和媒体引擎537各自生成执行线程，所述执行线程用于由至少一个图形核580A提供的线程执行资源。

在一些实施例中，图形处理器500包括可扩展线程执行资源表征模块核580A至580N(有时被称为核分片)，各个可扩展线程执行资源表征模块核具有多个子核550A至550N、560A至560N(有时被称为核子分片)。在一些实施例中，图形处理器500可以具有任意数量的图形核580A至580N。在一些实施例中，图形处理器500包括图形核580A，所述图形核至少具有第一子核550A和第二子核560A。在其他实施例中，图形处理器是具有单个子核(例如，550A)的低功率处理器。在一些实施例中，图形处理器500包括多个图形核580A至580N，所述图形核各自包括一组第一子核550A至550N和一组第二子核560A至560N。所述一组第一子核550A至550N中的每个子核至少包括第一组执行单元552A至552N和媒体/纹理采样器554A至554N。所述一组第二子核560A至560N中的每个子核至少包括第二组执行单元562A至562N和采样器564A至564N。在一些实施例中，每个子核550A至550N、560A至560N共享一组共享资源570A至570N。在一些实施例中，所述共享资源包括共享高速缓存存储器和像素操作逻辑。其他共享资源也可以包括在图形处理器的各实施例中。

执行单元

图6展示了线程执行逻辑600，所述线程执行逻辑包括在GPE的一些实施例中采用的处理元件阵列。图6的具有与此处任何其他附图中的元件相同的参考号(或名称)的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。

在一些实施例中，线程执行逻辑600包括着色器处理器602、线程分派器604、指令高速缓存606、包括多个执行单元608A至608N的可扩展执行单元阵列、采样器610、数据高速缓存612、以及数据端口614。在一个实施例中，可缩放执行单元阵列可以通过基于工作负荷的计算需求来启用或禁用一个或多个执行单元(例如，执行单元608A，608B，608C，608D，一直到608N-1和608N中的任一个)来动态地缩放。在一个实施例中，所包括的部件经由互连结构而互连，所述互连结构链接到部件中的每个部件。在一些实施例中，线程执行逻辑600包括通过指令高速缓存606、数据端口614、采样器610、以及执行单元阵列608A至608N中的一者或多者到存储器(如系统存储器或高速缓存存储器)的一个或多个连接件。在一些实施例中，每个执行单元(例如，608A)是能够执行多个同步硬件线程同时针对每个线程并行地处理多个数据元素的独立可编程通用计算单元。在各种实施例中，执行单元608A至608N的阵列是可缩放的以包括任意数量的单独执行单元。

在一些实施例中，执行单元608A至608N主要用于执行着色器程序。着色器处理器602可以处理各种着色器程序并且经由线程分派器604分派与着色器程序相关联的执行线程。在一个实施例中，线程分派器包括用于对来自图形和媒体流水线的线程发起请求进行仲裁并且在一个或多个执行单元608A至608N上实例化所请求的线程的逻辑。例如，几何流水线(例如，图5的536)可以将顶点处理、曲面细分或几何处理线程分派至线程执行逻辑600(图6)进行处理。在一些实施例中，线程分派器604还可处理来自执行着色器程序的运行时间线程生成请求。

在一些实施例中，执行单元608A至608N支持指令集(所述指令集包括对许多标准3D图形着色器指令的原生支持)，从而使得以最小的转换执行来自图形库(例如，Direct 3D和OpenGL)的着色器程序。这些执行单元支持顶点和几何处理(例如，顶点程序、几何程序、顶点着色器)、像素处理(例如，像素着色器、片段着色器)以及通用处理(例如，计算和媒体着色器)。执行单元608A至608N中的每一个都能够执行多发布单指令多数据(SIMD)，并且多线程操作能够在面对较高等待时间的存储器访问时实现高效的执行环境。每个执行单元内的每个硬件线程都具有专用的高带宽寄存器堆和相关的独立线程状态。对于具有整数、单精度浮点运算和双精度浮点运算、SIMD分支功能、逻辑运算、超越运算和其他混杂的运算的流水线，执行是每个时钟的多发布。在等待来自存储器或共享功能之一的数据时，执行单元608A至608N内的依赖性逻辑使等待线程休眠，直到所请求的数据已返回。当等待线程正在休眠时，硬件资源可能会专门用于处理其他线程。例如，在与顶点着色器操作相关联的延迟期间，执行单元可以执行像素着色器、片段着色器或包括不同顶点着色器的另一种类型的着色器程序的操作。

执行单元608A至608N中的每个执行单元在数据元素阵列上进行操作。数据元素的数量是“执行尺寸”、或指令的信道数。执行通道是执行数据元素访问、掩蔽、和指令内的流控制的逻辑单元。通道的数量可以与针对特定图形处理器的物理算术逻辑单元(ALU)或浮点单元(FPU)的数量无关。在一些实施例中，执行单元608A至608N支持整数和浮点数据类型。

执行单元指令集包括SIMD指令。各种数据元素可作为压缩数据类型存储在寄存器中，并且执行单元将基于元素的数据尺寸来处理各种元素。例如，当在256位宽的向量上进行操作时，所述256位的向量存储在寄存器中，并且所述执行单元作为四个单独64位压缩数据元素(四倍字长(QW)尺寸的数据元素)、八个单独32位压缩数据元素(双倍字长(DW)尺寸的数据元素)、十六个单独16位压缩数据元素(字长(W)尺寸的数据元素)、或三十二个单独8位数据元素(字节(B)尺寸的数据元素)在所述向量上进行操作。然而，不同的向量宽度和寄存器尺寸是可能的。

一个或多个内部指令高速缓存(例如，606)包括在所述线程执行逻辑600中以便高速缓存所述执行单元的线程指令。在一些实施例中，一个或多个数据高速缓存(例如，612)被包括用于高速缓存在线程执行过程中的线程数据。在一些实施例中，采样器610被包括用于为3D操作提供纹理采样并且为媒体操作提供媒体采样。在一些实施例中，采样器610包括专门的纹理或媒体采样功能，以便在向执行单元提供采样数据之前在采样过程中处理纹理或媒体数据。

在执行过程中，图形和媒体流水线经由线程生成和分派逻辑向线程执行逻辑600发送线程发起请求。一旦一组几何对象已经被处理并被光栅化成像素数据，则着色器处理器602内的像素处理器逻辑(例如，像素着色器逻辑、片段着色器逻辑等)被调用以便进一步计算输出信息并且使得结果被写入到输出表面(例如，色彩缓冲器、深度缓冲器、模板印刷缓冲器等)。在一些实施例中，像素着色器或片段着色器计算各顶点属性的值，所述各顶点属性跨光栅化对象被内插。在一些实施例中，着色器处理器602内的像素处理器逻辑然后执行应用编程接口(API)供应的像素或片段着色器程序。为了执行着色器程序，着色器处理器602经由线程分派器604将线程分派至执行单元(例如，608A)。在一些实施例中，像素着色器602使用采样器610中的纹理采样逻辑来访问存储器中所存储的纹理图中的纹理数据。对纹理数据和输入几何数据的算术运算计算每个几何片段的像素颜色数据，或丢弃一个或多个像素而不进行进一步处理。

在一些实施例中，数据端口614提供存储器访问机制，供线程执行逻辑600将经处理的数据输出至存储器以便在图形处理器输出流水线上进行处理。在一些实施例中，数据端口614包括或耦合至一个或多个高速缓存存储器(例如，数据高速缓存612)从而经由数据端口高速缓存数据以供存储器访问。

图7是展示了根据一些实施例的图形处理器指令格式700的框图。在一个或多个实施例中，图形处理器执行单元支持具有多种格式的指令的指令集。实线框展示了通常包括在执行单元指令中的部件，而虚线包括可选的部件或仅包括在指令子集中的部件。在一些实施例中，所描述和展示的指令格式700是宏指令，因为它们是供应至执行单元的指令，这与从指令解码产生的微操作相反(一旦所述指令被处理)。

在一些实施例中，图形处理器执行单元原生地支持采用128位指令格式710的指令。64位紧凑指令格式730可用于基于所选指令、多个指令选项和操作数数量的一些指令。原生128位指令格式710提供对所有指令选项的访问，而一些选项和操作限制在64位指令格式730中。64位指令格式730中可用的原生指令根据实施例而不同。在一些实施例中，使用索引字段713中的一组索引值将指令部分地压缩。执行单元硬件基于索引值来参考一组压缩表，并使用压缩表输出来重构采用128位指令格式710的原生指令。

针对每种格式，指令操作码712限定执行单元要执行的操作。执行单元跨每个操作数的多个数据元素来并行地执行每条指令。例如，响应于添加指令，执行单元跨每个颜色通道执行同步添加操作，所述颜色通道表示纹理元素或图片元素。默认地，执行单元跨操作数的所有数据通道执行每条指令。在一些实施例中，指令控制字段714使能控制某些执行选项，诸如通道选择(例如，预测)以及数据通道排序(例如，混合)。针对采用128位指令格式710的指令，执行尺寸字段716限制了将并行执行的数据通道的数量。在一些实施例中，执行尺寸字段716不可用于64位紧凑指令格式730。

一些执行单元指令具有多达三个操作数，包括两个源操作数(src0 720、src1722)和一个目的地718。在一些实施例中，执行单元支持双目的地指令，其中这些目的地之一是隐式的。数据操作指令可以具有第三源操作数(例如，SRC2 724)，其中，指令操作码712确定源操作数的数量。指令的最后的源操作数可以是利用所述指令传递的即时(例如，硬编码)值。

在一些实施例中，128位指令格式710包括访问/地址模式字段726，所述访问/地址模式信息例如限定了是使用直接寄存器寻址模式还是间接寄存器寻址模式。当使用直接寄存器寻址模式时，直接由指令中的位来提供一个或多个操作数的寄存器地址。

在一些实施例中，128位指令格式710包括访问/地址模式字段726，所述访问/地址模式字段指定指令的地址模式和/或访问模式。在一个实施例中，访问模式用于限定针对指令的数据访问对齐。一些实施例支持访问模式，包括16字节对齐访问模式和1字节对齐访问模式，其中，访问模式的字节对齐确定了指令操作数的访问对齐。例如，当在第一模式中时，指令可以使用字节对齐寻址以用于源操作数和目的地操作数，并且当在第二模式中时，指令可以使用16字节对齐寻址以用于所有的源操作数和目的地操作数。

在一个实施例中，访问/地址模式字段726的地址模式部分确定指令是使用直接寻址还是间接寻址。当使用直接寄存器寻址模式时，指令中的位直接提供一个或多个操作数的寄存器地址。当使用间接寄存器寻址模式时，可以基于指令中的地址寄存器值和地址立即数字段来计算一个或多个操作数的寄存器地址。

在一些实施例中，基于操作码712位字段对指令进行分组从而简化操作码解码740。针对8位的操作码，第4、5、和6位允许执行单元确定操作码的类型。所示出的精确操作码分组仅是示例性的。在一些实施例中，移动和逻辑操作码组742包括数据移动和逻辑指令(例如，移动(mov)、比较(cmp))。在一些实施例中，移动和逻辑组742共享五个最高有效位(MSB)，其中移动(mov)指令采用0000xxxxb的形式，而逻辑指令采用0001xxxxb的形式。流控制指令组744(例如，调用(call)、跳(jmp))包括采用0010xxxxb形式(例如，0x20)的指令。混杂的指令组746包括指令的混合，包括采用0011xxxxb形式(例如，0x30)的同步指令(例如，等待(wait)、发送(send))。并行数学指令组748包括采用0100xxxxb形式(例如，0x40)的按分量的算术指令(例如，加(add)、乘(mul))。并行数学组748跨数据通道并行地执行算术运算。向量数学组750包括采用0101xxxxb形式(例如，0x50)的算术指令(例如，dp4)。向量数学组对向量操作数执行算术运算，诸如点积运算。

图形流水线

图8是图形处理器800的另一个实施例的框图。图8的具有与此处任何其他附图中的元件相同的参考号(或名称)的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。

在一些实施例中，图形处理器800包括图形流水线820、媒体流水线830、显示引擎840、线程执行逻辑850、以及渲染输出流水线870。在一些实施例中，图形处理器800是包括一个或多个通用处理核的多核处理系统内的图形处理器。图形处理器受到至一个或多个控制寄存器(未示出)的寄存器写入的控制或者经由环形互连802经由发布至图形处理器800的命令被控制。在一些实施例中，环形互连802将图形处理器800耦合至其他处理部件，比如其他图形处理器或通用处理器。来自环形互连802的命令通过命令流转化器803被解译，所述命令流转化器将指令供应至图形流水线820或媒体流水线830的单独部件。

在一些实施例中，命令流转化器803引导顶点获取器805的操作，所述顶点获取器从存储器读取顶点数据并执行由命令流转化器803所提供的顶点处理命令。在一些实施例中，顶点获取器805将顶点数据提供给顶点着色器807，所述顶点着色器对每个顶点执行坐标空间变换和照明操作。在一些实施例中，顶点获取器805和顶点着色器807通过经由线程分派器831向执行单元852A至852B分派执行线程来执行顶点处理指令。

在一些实施例中，执行单元852A至852B是具有用于执行图形和媒体操作的指令集的向量处理器阵列。在一些实施例中，执行单元852A至852B具有附接的L1高速缓存851，所述高速缓存专用于每个阵列或在阵列之间共享。高速缓存可以被配置为数据高速缓存、指令高速缓存、或单个高速缓存，所述单个高速缓存被分区为包含不同分区中的数据和指令。

在一些实施例中，图形流水线820包括用于执行3D对象的硬件加速曲面细分的曲面细分部件。在一些实施例中，可编程的外壳着色器811配置曲面细分操作。可编程域着色器817提供对曲面细分输出的后端评估。曲面细分器813在外壳着色器811的方向上进行操作并且包含专用逻辑，所述专用逻辑用于基于粗糙几何模型来生成详细的几何对象集合，所述粗糙几何模型作为输入被提供至图形流水线820。在一些实施例中，如果未使用曲面细分，则可以对曲面细分部件(例如，外壳着色器811、曲面细分器813、域着色器817)进行旁路。

在一些实施例中，完整的几何对象可以由几何着色器819经由被分派至所述执行单元852A至852B的一个或多个线程来处理、或者可以直接行进至剪辑器829。在一些实施例中，几何着色器在整个几何对象(而非顶点或者如图形流水线的先前级中的顶点补片)上进行操作。如果禁用曲面细分，则几何着色器819从顶点着色器807接收输入。在一些实施例中，几何着色器819可由几何着色器程序编程以便在曲面细分单元被禁用时执行几何曲面细分。

在光栅化之前，剪辑器829处理顶点数据。剪辑器829可以是固定功能的剪辑器或者具有剪辑和几何着色器功能的可编程剪辑器。在一些实施例中，渲染输出流水线870中的光栅和深度测试部件873分派像素着色器以将几何对象转换成其每像素表示。在一些实施例中，像素着色器逻辑包括在线程执行逻辑850中。在一些实施例中，应用可对光栅和深度测试部件873进行旁路并且经由流出单元823访问未光栅化的顶点数据。

图形处理器800具有互连总线、互连结构、或某个其他的互连机制，所述互连机制允许数据和消息在所述图形处理器的主要部件之中传递。在一些实施例中，执行单元852A至852B和(多个)相关联的高速缓存851、纹理和媒体采样器854、以及纹理/采样器高速缓存858经由数据端口856进行互连，以便执行存储器访问并且与处理器的渲染输出流水线部件进行通信。在一些实施例中，采样器854、高速缓存851、858以及执行单元852A至852B各自具有单独的存储器访问路径。

在一些实施例中，渲染输出流水线870包含光栅和深度测试部件873，所述光栅和深度测试部件将基于顶点的对象转换为相关联的基于像素的表示。在一些实施例中，光栅化器逻辑包括用于执行固定功能三角形和线光栅化的窗口器/掩蔽器单元。相关联的渲染高速缓存878和深度高速缓存879在一些实施例中也是可用的。像素操作部件877对数据进行基于像素的操作，然而在一些实例中，与2D操作(例如，利用混合的位块图像传递)相关联的像素操作由2D引擎841执行、或者在显示时间由显示控制器843使用重叠显示平面来代替。在一些实施例中，共享的L3高速缓存875可用于所有的图形部件，从而允许在无需使用主系统存储器的情况下共享数据。

在一些实施例中，图形处理器媒体流水线830包括媒体引擎837和视频前端834。在一些实施例中，视频前端834从命令流转化器803接收流水线命令。在一些实施例中，媒体流水线830包括单独的命令流转化器。在一些实施例中，视频前端834在将所述命令发送至媒体引擎837之前处理媒体命令。在一些实施例中，媒体引擎837包括用于生成线程以用于经由线程分派器831分派至线程执行逻辑850的线程生成功能。

在一些实施例中，图形处理器800包括显示引擎840。在一些实施例中，显示引擎840在处理器800外部并且经由环形互连802、或某个其他互连总线或机构与图形处理器耦合。在一些实施例中，显示引擎840包括2D引擎841和显示控制器843。在一些实施例中，显示引擎840包含能够独立于3D流水线而操作的专用逻辑。在一些实施例中，显示控制器843与显示设备(未示出)耦合，所述显示设备可以是系统集成显示设备(如在膝上型计算机中)、或者经由显示设备连接器附接的外部显示设备。

在一些实施例中，图形流水线820和媒体流水线830可被配置成用于基于多个图形和媒体编程接口执行操作并且并非专用于任何一种应用编程接口(API)。在一些实施例中，图形处理器的驱动器软件将专用于特定图形或媒体库的API调度转换成可由图形处理器处理的命令。在一些实施例中，为全部来自Khronos Group的开放图形库(OpenGL)、开放计算语言(OpenCL)和/或Vulkan图形和计算API提供了支持。在一些实施例中，也可以为微软公司的Direct3D库提供支持。在一些实施例中，可以支持这些库的组合。还可以为开源计算机视觉库(OpenCV)提供支持。如果可做出从未来API的流水线到图形处理器的流水线的映射，则具有兼容3D流水线的未来API也将受到支持。

图形流水线编程

图9A是展示了根据一些实施例的图形处理器命令格式900的框图。图9B是展示了根据实施例的图形处理器命令序列910的框图。图9A中的实线框展示了通常包括在图形命令中的部件，而虚线包括是可选的或者仅包括在所述图形命令的子集中的部件。图9A的示例性图形处理器命令格式900包括用于标识命令的目标客户端902、命令操作代码(操作码)904、以及用于命令的相关数据906的数据字段。一些命令中还包括子操作码905和命令尺寸908。

在一些实施例中，客户端902限定了处理命令数据的图形设备的客户端单元。在一些实施例中，图形处理器命令解析器检查每个命令的客户端字段以便调整对命令的进一步处理并将命令数据路由至合适的客户端单元。在一些实施例中，图形处理器客户端单元包括存储器接口单元、渲染单元、2D单元、3D单元、和媒体单元。每个客户端单元具有对命令进行处理的相应处理流水线。一旦命令被客户端单元接收到，客户端单元就读取操作码904以及子操作码905(如果存在的话)从而确定要执行的操作。客户端单元使用数据字段906内的信息来执行命令。针对一些命令，期望显式地的命令尺寸908来限定命令的尺寸。在一些实施例中，命令解析器基于命令操作码自动地确定命令中的至少一些命令的尺寸。在一些实施例中，经由双倍字长的倍数对命令进行对齐。

图9B中的流程图示出了示例性图形处理器命令序列910。在一些实施例中，以图形处理器的实施例为特征的数据处理系统的软件或固件使用所示出的命令序列的版本来启动、执行并终止图形操作集合。仅出于示例性目的示出并描述了样本命令序列，如实施例并不限于这些特定命令或者此命令序列。而且，所述命令可以作为一批命令以命令序列被发布，从而使得图形处理器将以至少部分同时的方式处理命令序列。

在一些实施例中，图形处理器命令序列910可以以流水线转储清除命令912开始以便使得任一活跃图形流水线完成针对所述流水线的当前未决命令。在一些实施例中，3D流水线922和媒体流水线924不同时进行操作。执行流水线转储清除以使得活动图形流水线完成任何未决命令。响应于流水线转储清除，用于图形处理器的命令解析器将停止命令处理直到活跃绘画引擎完成未决操作并且使得相关的读高速缓存失效。可选地，渲染高速缓存中被标记为‘脏’的任何数据可以被转储清除到存储器中。在一些实施例中，流水线转储清除命令912可以用于流水线同步或者用在将图形处理器置于低功率状态之前。

在一些实施例中，当命令序列需要图形处理器在流水线之间显式地地切换时，使用流水线选择命令913。在一些实施例中，在发布流水线命令之前在执行情境中仅需要一次流水线选择命令913，除非所述情境要发布针对两条流水线的命令。在一些实施例中，在经由流水线选择命令913的流水线切换之前正好需要流水线转储清除命令912。

在一些实施例中，流水线控制命令914配置用于操作的图形流水线并且用于对3D流水线922和媒体流水线924进行编程。在一些实施例中，流水线控制命令914配置活跃流水线的流水线状态。在一个实施例中，流水线控制命令914用于流水线同步并且用于在处理一批命令之前清除来自活跃流水线内的一个或多个高速缓存存储器中的数据。

在一些实施例中，用于返回缓冲器状态916的命令用于配置返回缓冲器的集合以供相应的流水线写入数据。一些流水线操作需要分配、选择、或配置一个或多个返回缓冲器，在处理过程中所述操作将中间数据写入所述一个或多个返回缓冲器中。在一些实施例中，图形处理器还使用一个或多个返回缓冲器以便存储输出数据并且执行跨线程通信。在一些实施例中，配置返回缓冲器状态916包括选择返回缓冲器的尺寸和数量以用于流水线操作集合。

命令序列中的剩余命令基于用于操作的活跃流水线而不同。基于流水线判定920，所述命令序列被定制用于以3D流水线状态930开始的3D流水线922、或者在媒体流水线状态940处开始的媒体流水线924。

用于3D流水线状态930的命令包括用于顶点缓冲器状态、顶点元素状态、常量颜色状态、深度缓冲器状态、以及有待在处理3D图元命令之前配置的其他状态变量的3D状态设置命令。这些命令的值至少部分地基于使用中的特定3D API来确定。在一些实施例中，3D流水线状态930命令还能够选择性地禁用或旁路掉特定流水线元件(如果将不使用那些元件的话)。

在一些实施例中，3D图元932命令用于提交待由3D流水线处理的3D图元。经由3D图元932命令传递给图形处理器的命令和相关联参数将被转发到所述图形流水线中的顶点获取功能。顶点获取功能使用3D图元932命令数据来生成多个顶点数据结构。所述顶点数据结构被存储在一个或多个返回缓冲器中。在一些实施例中，3D图元932命令用于经由顶点着色器对3D图元执行顶点操作。为了处理顶点着色器，3D流水线922将着色器执行线程分派至图形处理器执行单元。

在一些实施例中，经由执行934命令或事件触发3D流水线922。在一些实施例中，寄存器写入触发命令执行。在一些实施例中，经由命令序列中的‘前进’(‘go’)或‘拣选’(‘kick’)命令来触发执行。在一个实施例中，使用流水线同步命令来触发命令执行以便通过图形流水线转储清除命令序列。3D流水线将针对3D图元来执行几何处理。一旦完成操作，则对所产生的几何对象进行光栅化，并且像素引擎对所产生的像素进行着色。对于这些操作，还可以包括用于控制像素着色和像素后端操作的附加命令。

在一些实施例中，当执行媒体操作时，图形处理器命令序列910跟随在媒体流水线924路径之后。一般地，针对媒体流水线924进行编程的具体用途和方式取决于待执行的媒体或计算操作。在媒体解码过程中，特定的媒体解码操作可以被卸载到所述媒体流水线。在一些实施例中，还可对媒体流水线进行旁路，并且可使用由一个或多个通用处理核提供的资源来整体地或部分地执行媒体解码。在一个实施例中，媒体流水线还包括用于通用图形处理器单元(GPGPU)操作的元件，其中，所述图形处理器用于使用计算着色器程序来执行SIMD向量运算，所述计算着色器程序与渲染图形图元不是显式地相关的。

在一些实施例中，以与3D流水线922相似的方式对媒体流水线924进行配置。将用于配置媒体流水线状态940的一组命令分派或放置到命令队列中，在媒体对象命令942之前。在一些实施例中，用于媒体流水线状态940的命令包括用于配置媒体流水线元件的数据，所述媒体流水线元件将用于处理媒体对象。这包括用于在媒体流水线内配置视频解码和视频编码逻辑的数据，诸如编码或解码格式。在一些实施例中，用于媒体流水线状态940的命令还支持将一个或多个指针用于包含一批状态设置的“间接”状态元件。

在一些实施例中，媒体对象命令942将指针供应至媒体对象以用于由媒体流水线进行处理。媒体对象包括存储器缓冲器，所述存储器缓冲器包含待处理的视频数据。在一些实施例中，在发布媒体对象命令942之前，所有的媒体流水线状态必须是有效的。一旦流水线状态被配置并且媒体对象命令942被排队，则经由执行944命令或等效的执行事件(例如，寄存器写入)来触发媒体流水线924。然后可以通过由3D流水线922或媒体流水线924提供的操作对来自媒体流水线924的输出进行后处理。在一些实施例中，以与媒体操作类似的方式来配置和执行GPGPU操作。

图形软件架构

图10展示了根据一些实施例的数据处理系统1000的示例性图形软件架构。在一些实施例中，软件架构包括3D图形应用1010、操作系统1020、以及至少一个处理器1030。在一些实施例中，处理器1030包括图形处理器1032以及一个或多个通用处理器核1034。图形应用1010和操作系统1020各自在数据处理系统的系统存储器1050中执行。

在一些实施例中，3D图形应用1010包含一个或多个着色器程序，所述一个或多个着色器程序包括着色器指令1012。着色器语言指令可以采用高级着色器语言，诸如高级着色器语言(HLSL)或OpenGL着色器语言(GLSL)。所述应用还包括可执行指令1014，所述可执行指令采用适合用于由通用处理器核1034执行的机器语言。所述应用还包括由顶点数据限定的图形对象1016。

在一些实施例中，操作系统1020是来自微软公司的 操作系统、专用UNIX式操作系统、或使用Linux内核变体的开源UNIX式操作系统。操作系统1020可以支持图形API 1022，诸如Direct3D API、OpenGL API或Vulkan API。当Direct3D API正在使用时，操作系统1020使用前端着色器编译器1024以将HLSL中的任何着色器指令1012编译成较低级的着色器语言。所述编译可以是即时(JIT)编译，或者所述应用可执行着色器预编译。在一些实施例中，在对3D图形应用1010进行编译的过程中，将高级着色器编译成低级着色器。在一些实施例中，着色器指令1012以中间形式提供，诸如由Vulkan API使用的标准便携式中间表示(SPIR)的版本。

在一些实施例中，用户模式图形驱动器1026包含后端着色器编译器1027，所述后端着色器编译器用于将着色器指令1012转换成硬件专用的表示。当在使用OpenGL API时，将采用GLSL高级语言的着色器指令1012传递至用户模式图形驱动器1026以用于编译。在一些实施例中，用户模式图形驱动器1026使用操作系统内核模式功能1028来与内核模式图形驱动器1029进行通信。在一些实施例中，内核模式图形驱动器1029与图形处理器1032进行通信以便分派命令和指令。

IP核实现

至少一个实施例的一个或多个方面可以由存储在机器可读介质上的代表性代码实现，所述机器可读介质表示和/或限定集成电路诸如处理器内的逻辑。例如，机器可读介质可以包括表示处理器内的各个逻辑的指令。当由机器读取时，所述指令可以使机器制造用于执行本文所述的技术的逻辑。这类表示(称为“IP核”)是集成电路的逻辑的可重复使用单元，所述可重复使用单元可以作为对集成电路的结构进行描述的硬件模型而存储在有形、机器可读介质上。可以将硬件模型供应至在制造集成电路的制造机器上加载硬件模型的各消费者或制造设施。可以制造集成电路，从而使得电路执行与本文所述的实施例中的任一实施例相关联地描述的操作。

图11是展示了根据实施例的可以用于制造集成电路以执行操作的IP核开发系统1100的框图。IP核开发系统1100可以用于生成可并入到更大的设计中或用于构建整个集成电路(例如，SOC集成电路)的模块化、可重复使用设计。设计设施1130可采用高级编程语言(例如，C/C++)生成对IP核设计的软件仿真1110。软件仿真1110可用于使用仿真模型1112来设计、测试并验证IP核的行为。仿真模型1112可以包括功能、行为和/或时序仿真。然后可由仿真模型1112来创建或合成寄存器传输级(RTL)设计1115。RTL设计1115是对硬件寄存器之间的数字信号的流动进行建模的集成电路(包括使用建模的数字信号执行的相关联逻辑)的行为的抽象。除了RTL设计1115之外，还可以创建、设计或合成逻辑电平或晶体管电平处的较低层次设计。由此，初始设计和仿真的具体细节可以发生变化。

可以由设计设施将RTL设计1115或等效方案进一步合成为硬件模型1120，所述硬件模型可以采用硬件描述语言(HDL)或物理设计数据的某种其他表示。可以进一步仿真或测试HDL以验证IP核设计。可使用非易失性存储器1140(例如，硬盘、闪存、或任何非易失性存储介质)来存储IP核设计以用于递送至第3方制造设施1165。可替代地，可以通过有线连接1150或无线连接1160来传输(例如，经由互联网)IP核设计。制造设施1165然后可以制造至少部分地基于IP核设计的集成电路。所制造的集成电路可被配置用于执行根据本文所述的至少一个实施例的操作。

示例性芯片上系统集成电路

图12至图14展示了根据本文所述的各种实施例的可以使用一个或多个IP核来制造的示例性集成电路和相关图形处理器。除了所展示的之外，还可以包括其他逻辑和电路，包括附加的图形处理器/核、外围接口控制器或通用处理器核。

图12是展示了根据实施例的可以使用一个或多个IP核来制造的示例性芯片上系统集成电路1200的框图。示例性集成电路1200包括一个或多个应用处理器1205(例如，CPU)、至少一个图形处理器1210，并且另外还可以包括图像处理器1215和/或视频处理器1220，其中的任一项都可以是来自相同或多个不同设计设施的模块化IP核。集成电路1200包括外围或总线逻辑，包括USB控制器1225、UART控制器1230、SPI/SDIO控制器1235和I²S/I²C控制器1240。另外，集成电路还可以包括显示设备1245，所述显示设备耦合至高清晰度多媒体接口(HDMI)控制器1250和移动行业处理器接口(MIPI)显示界面1255中的一项或多项。可以由闪存子系统1260(包括闪存和闪存控制器)来提供存储。可以经由存储器控制器1265来提供存储器接口以访问SDRAM或SRAM存储器设备。另外，一些集成电路还包括嵌入式安全引擎1270。

图13是展示了根据实施例的可以使用一个或多个IP核来制造的芯片上系统集成电路的示例性图形处理器1310的框图。图形处理器1310可以是图12的图形处理器1210的变体。图形处理器1310包括顶点处理器1305和一个或多个片段处理器1315A至1315N(例如，1315A，1315B，1315C，1315D，一直到1315N-1和1315N)。图形处理器1310可以经由单独的逻辑执行不同的着色器程序，使得顶点处理器1305被优化以执行顶点着色器程序的操作，而一个或多个片段处理器1315A至1315N执行片段(例如，像素)着色操作以用于片段或像素着色器程序。顶点处理器1305执行3D图形流水线的顶点处理阶段并生成图元和顶点数据。(多个)片段处理器1315A至1315N使用由顶点处理器1305生成的图元和顶点数据来产生显示在显示设备上的帧缓冲器。在一个实施例中，(多个)片段处理器1315A至1315N被优化以执行OpenGL API中提供的片段着色器程序，这些片段着色器程序可以用于执行与Direct 3DAPI中提供的像素着色器程序相似的操作。

另外，图形处理器1310还包括一个或多个存储器管理单元(MMU)1320A至1320B、一个或多个高速缓存1325A至1325B和(多个)电路互连1330A至1330B。一个或多个MMU 1320A至1320B为图形处理器1310包括为顶点处理器1305和/或一个或多个片段处理器1315A至1315N提供虚拟到物理地址映射，除了存储在一个或多个高速缓存1325A至1325B中的顶点或图像/纹理数据之外，所述虚拟到物理地址映射还可以引用存储在存储器中的顶点或图像/纹理数据。在一个实施例中，一个或多个MMU 1320A至1320B可以与系统内的其他MMU包括与图12的一个或多个应用处理器1205、图像处理器1215和/或视频处理器1220相关联的一个或多个MMU同步，使得每个处理器1205至1220可以参与共享或统一的虚拟存储器系统。根据实施例，一个或多个电路互连1330A至1330B使得图形处理器1310能够经由SoC的内部总线或经由直接连接来与SoC内的其他IP核交互。

图14是展示了根据实施例的可以使用一个或多个IP核来制造的芯片上系统集成电路的附加示例性图形处理器1410的框图。图形处理器1410可以是图12的图形处理器1210的变体。图形处理器1410包括图13的集成电路1300的一个或多个MMU 1320A至1320B、高速缓存1325A至1325B和电路互连1330A至1330B。

图形处理器1410包括一个或多个着色器核1415A至1415N(例如，1415A、1415B、1415C、1415D、1415E、1415F、一直到1415N-1和1415N)，所述一个或多个着色器核提供统一的着色器核架构，其中单个核或类型或核可以执行所有类型的可编程着色器代码包括着色器程序代码以实现顶点着色器、片段着色器和/或计算着色器。存在的着色器核的确切数量可以在实施例和实现中变化。另外，图形处理器1410还包括核间任务管理器1405，所述核间任务管理器充当用于将执行线程分派给一个或多个着色器核1415A至1415N的线程分派器和用于加快分块操作以进行基于图块的渲染的分块单元1418，其中场景的渲染操作在图像空间中被细分，例如以利用场景内的本地空间一致性或优化内部高速缓存的使用。

示例性图形虚拟化架构

本发明的一些实施例在利用全图形处理器单元(GPU)虚拟化的平台上实施。如此，下面提供本发明的一个实施例中采用的GPU虚拟化技术的概述，随后详细描述用于模式驱动的页表遮蔽的装置和方法。

本发明的一个实施例采用在客户机中运行本机图形驱动程序的全GPU虚拟化环境，以及实现客户机之间的良好性能、可扩缩性和安全隔离的中介传递。本实施例向每个虚拟机(VM)提供虚拟全功能GPU，所述虚拟全功能GPU可以在大多数情况下直接访问性能关键型资源而不需要来自管理程序的干预，同时以最低的成本对来自客户机的特权操作进行俘获和仿真。在一个实施例中，具有全GPU特征的虚拟GPU(vGPU)被呈现给每个VM。在大多数情况下，VM可以直接访问性能关键型资源，而不需要虚拟机管理程序的干预，同时对来自客户机的特权操作进行俘获和仿真，以提供VM之间的安全隔离。每个量子切换vGPU上下文，以在多个VM之间共享物理GPU。

图15展示了可以在其上实施本发明的实施例的高级系统架构，所述高级系统架构包括图形处理单元(GPU)1500、中央处理单元(CPU)1520、以及在GPU 1500与CPU 1520之间共享的系统存储器1510。渲染引擎1502从系统存储器1510中的命令缓冲器1512获取GPU命令，以使用各种不同的特征来加速图形渲染。渲染引擎1504从帧缓冲器1514获取像素数据，然后将所述像素数据发送至外部监视器以进行显示。

所展示的架构抽象概念适用于大多数现代GPU但是在图形存储器如何实施方面可能不同。某些架构使用系统存储器1510作为图形存储器，而其他GPU可以使用管芯上存储器。可以通过GPU页表1506将系统存储器1510映射到多个虚拟地址空间中。

称为全局图形存储器的可以从GPU 1500和CPU 1520访问的2GB全局虚拟地址空间通过全局页表映射。本地图形存储器空间以多个2GB本地虚拟地址空间的形式被支持，但仅限于通过本地页表从渲染引擎1502进行访问。全局图形存储器大部分是帧缓冲器1514，但也用作命令缓冲器1512。在进行硬件加速时，对本地图形存储器进行大量的数据访问。具有管芯上存储器的GPU采用类似的页表机制。

在一个实施例中，CPU 1520通过生产者-消费者模型中的GPU特定命令来对GPU1500进行编程，如图15所示。根据如OpenGL和DirectX等高级编程API，图形驱动程序将GPU命令编程到命令缓冲器1512中，所述命令缓冲器包括主缓冲器和批处理缓冲器。GPU 1500然后获取并执行命令。主缓冲器(环形缓冲器)可以将其他批处理缓冲器链接在一起。术语“主缓冲器”和“环形缓冲器”在下文中可互换使用。批处理缓冲器用于传送每个编程模型的大部分命令(多达约98％)。寄存器元组(头部、尾部)用于控制环形缓冲器。在一个实施例中，CPU 1520通过更新尾部来向GPU 1500提交命令，而GPU 1500从头部获取命令，然后在命令已经完成执行之后通过更新头部来通知CPU 1520。

如所提及的，本发明的一个实施例在具有中介传递的全GPU虚拟化平台中实施。因此，每个VM都配备有全功能GPU，以在VM内部运行本机图形驱动程序。然而，在以下三方面具有重大挑战：(1)虚拟化整个复杂的现代GPU的复杂性，(2)由于多个VM共享GPU而导致的性能，以及(3)在不需要任何让步的情况下，VM之间的安全隔离。

图16展示了根据本发明的一个实施例的GPU虚拟化架构，所述GPU虚拟化架构包括在GPU 1600上运行的管理程序1610、特权虚拟机(VM)1620以及一个或多个用户VM 1631至1632。在管理程序1610中运行的虚拟化存根模块1611扩展存储器管理以包括用于用户VM1631至1632的扩展页表(EPT)1614，以及用于特权VM 1620的特权虚拟存储器管理单元(PVMMU)1612，以实施俘获和传递策略。在一个实施例中，每个VM 1620、1631至1632运行本机图形驱动程序1628，所述本机图形驱动程序可以如下所述利用资源分区直接访问帧缓冲器和命令缓冲器的性能关键型资源。为了保护特权资源，即I/O寄存器和PTE，来自用户VM1631至1632和特权VM 1620中的图形驱动程序1628的相应访问被俘获并且被转发至特权VM1620中的虚拟化中介器1622用于仿真。在一个实施例中，如所展示的，虚拟化中介器1622使用超级调用来访问物理GPU 1600。

另外，在一个实施例中，虚拟化中介器1622实施与管理程序1610中的CPU调度器1616同时运行的GPU调度器1626，以在VM 1631至1632之间共享物理GPU 1600。一个实施例使用物理GPU 1600来直接执行从VM提交的所有命令，因此避免了对渲染引擎进行仿真的复杂性，所述渲染引擎是GPU内最复杂的部分。同时，帧缓冲器和命令缓冲器的资源传递使管理程序1610对CPU访问的干预最小化，而GPU调度器1626保证每个VM量子都用于直接GPU执行。因此，所展示的实施例在多个VM之间共享GPU时实现良好的性能。

在一个实施例中，虚拟化存根1611选择性地俘获或传递某些GPU资源的客户机访问。虚拟化存根1611操纵EPT 1614条目以选择性地向用户VM 1631至1632呈现或隐藏特定地址范围，同时对于特权VM 1620使用PVMMU 1612中的PTE的预留位，以将客户机访问选择性地俘获或传递至特定的地址范围。在这两种情况下，俘获外围输入/输出(PIO)访问。所有被俘获的访问都被转发至虚拟化中介器1622进行仿真，而虚拟化中介器1611使用超级调用来访问物理GPU 1600。

如上所述，在一个实施例中，虚拟化中介器1622对用于特权资源访问的虚拟GPU(vGPU)1624进行仿真，并且在vGPU 1624之间进行上下文切换。同时，特权VM 1620图形驱动程序1628用于初始化物理设备并管理功率。一个实施例采用灵活发布模型，通过将虚拟化中介器1622实施为特权VM 1620中的内核模块，以简化虚拟化中介器1622与管理程序1610之间的绑定。

分离的CPU/GPU调度机制经由CPU调度器1616和GPU调度器1626来实施。这是因为GPU上下文切换的成本可能是CPU上下文切换的成本的1000倍以上(例如，约700us对约300ns)。另外，在计算机系统中CPU核的数量可能不同于GPU核的数量。因此，在一个实施例中，GPU调度器1626与现有CPU调度器1616分开实施。分离调度机制导致需要并发访问来自CPU和GPU的资源。例如，当CPU正在访问VM1 1631的图形存储器时，GPU可能同时访问VM21632的图形存储器。

如上所讨论的，在一个实施例中，在每个VM 1620、1631至1632内部执行本机图形驱动程序1628，所述本机图形驱动程序通过由虚拟化中介器1622进行仿真的特权操作直接访问性能关键型资源的一部分。分离调度机制导致下面描述的资源分区设计。为了更好地支持资源分区，一个实施例保留存储器映射I/O(MMIO)寄存器窗口(有时称为“virt_info”)以将资源分区信息传送给VM。

在一个实施例中，virt_info的位置和定义已经作为虚拟化扩展纳入硬件规范，因此图形驱动程序1628在本机处理扩展，并且未来的GPU生成遵循所述规范以实现向后兼容性。

虽然在图16中被展示为单独的部件，但是在一个实施例中，包括虚拟化中介器1622(及其vGPU实例1624和GPU调度器1626)的特权VM 1620被实施为管理程序1610内的模块。

在一个实施例中，虚拟化中介器1622通过对特权操作进行俘获和仿真来管理所有VM的vGPU 1624。虚拟化中介器1622处理物理GPU中断，并且可以向指定的VM 1631至1632生成虚拟中断。例如，命令执行的物理完成中断可能会触发虚拟完成中断，并且被传递给渲染拥有者。对每个语义的vGPU实例进行仿真的想法很简单；然而，实施方式却需要大量的工程工作和对GPU 1600的深入理解。例如，某些图形驱动程序可以访问约700个I/O寄存器。

在一个实施例中，GPU调度器1626实施粗粒度服务质量(QoS)策略。可以选择特定的时间量作为每个VM 1631至1632共享GPU 1600资源的时间分片。例如，在一个实施例中，选择16ms的时间量作为调度时间分片，因为所述值导致人类对图像变化的低感知度。还选择这种相对较大的量子，因为GPU上下文切换的成本是CPU上下文切换成本的1000倍以上，因此所述量子不能像CPU调度器1616中的时间分片那么小。来自VM 1631至1632的命令被连续地提交给GPU 1600，直到客户机/VM耗尽其时间分片。在一个实施例中，GPU调度器1626在切换之前等待客户机环形缓冲器变为空闲，因为当今的大多数GPU是非抢占的，因此这可能影响公平。为了使等待开销最小化，可以通过跟踪命令提交以保证堆积命令在任何时间处于一定限度内来实施粗粒度流量控制机制。因此，相比于大量子，所分配的时间分片与执行时间之间的时间漂移相对较小，因此实现了粗粒度QoS策略。

在一个实施例中，在渲染上下文切换时，在切换vGPU 1624之间的渲染引擎时，保存并恢复内部流水线状态和I/O寄存器状态，并且执行高速缓存/TLB转储清除。内部流水线状态对CPU不可见，但可以通过GPU命令进行保存和恢复。通过读取/写入渲染上下文中的寄存器列表可以实现保存/恢复I/O寄存器状态。现代GPU中包括的用于加速数据访问和地址转换的内部高速缓存和转换后备缓冲器(TLB)必须使用渲染上下文切换处的命令转储清除，以保证隔离性和正确性。在一个实施例中用于切换上下文的步骤是：1)保存当前I/O状态，2)转储清除当前上下文，3)使用附加命令来保存当前上下文，4)使用附加命令来恢复新的上下文，以及5)恢复新的上下文的I/O状态。

如上所提及的，一个实施例使用专用的环形缓冲器来承载附加GPU命令。(被审计的)客户机环形缓冲器可以被重新用于提高性能，但是直接将命令插入到客户机环形缓冲器是不安全的，因为CPU可能会继续使更多命令排队，从而导致被重写的内容。为了避免争用情况，一个实施例从客户机环形缓冲器切换到其自己的专用环形缓冲器。在上下文切换结束时，本实施例从专用环形缓冲器切换到新VM的客户机环形缓冲器。

一个实施例重新使用特权VM 1620图形驱动程序来初始化显示引擎，然后管理显示引擎以显示不同的VM帧缓冲器。

当两个vGPU 1624具有相同的分辨率时，仅切换帧缓冲器位置。对于不同的分辨率，特权VM可以使用硬件缩放器，现代GPU中的一项常见功能，以自动地对分辨率进行缩放。两种技术都只需几毫秒。在许多情况下，可能不需要显示管理，如当VM未显示在物理显示器上时(例如，当所述VM在远程服务器上托管时)。

如图16中所展示的,一个实施例传递对帧缓冲器和命令缓冲器的访问以加速来自VM 1631至1632的性能关键型操作。对于2GB大小的全局图形存储器空间，可以采用图形存储器资源分区和地址空间膨胀技术。对于本地图形存储器空间，每个图形存储器空间也都具有2GB的大小，由于本地图形存储器仅可由GPU 1600访问，所以可以通过渲染上下文切换来实施每个VM本地图形存储器。

如上所提及的，一个实施例在VM 1631至1632之间对全局图形存储器进行分区。如上所述，分离的CPU/GPU调度机制要求CPU和GPU可以同时访问不同VM的全局图形存储器，因此每个VM必须随时使用其自己的资源来呈现，从而导致全局图形存储器的资源分区方法，如图17中所展示的。具体地，图17示出了VM1和VM2的图形存储器的客户机视图1701以及相应主机视图1702。

资源分区揭示了有趣的问题：客户机和主机现在具有全局图形存储器的不一致视图。客户机图形驱动程序1628没有意识到分区，假设独占所有权：全局图形存储器是连续的，从地址零开始。对于任何图形地址，一个实施例在被CPU和GPU访问之前在主机视图1702与客户机视图1701之间转换。因此，其导致更大的复杂度和附加开销，如对命令缓冲器的附加访问(通常被映射为不可缓存并且因此访问缓慢)。

一个实施例使用被称为“地址空间膨胀”的技术来消除地址转换开销。图18中展示了示例，所述示例示出了用于存储器分区的VM1和VM2的客户机视图1801和主机视图1802。一个实施例通过virt_info MMIO窗口向VM图形驱动程序1628暴露了分区信息。图形驱动程序1628的一个实施例将其他VM的区域标记为“膨胀的”，并且从其图形存储器分配中预留所述区域。使用这一设计，如所展示的，全局图形存储器空间的客户机视图1801与主机视图1802完全一样，并且驱动程序编程的地址可以使用客户机物理地址直接被硬件使用。地址空间膨胀不同于传统存储器膨胀技术。存储器膨胀用于存储器使用率控制，关注膨胀的页数量，而地址空间膨胀用于膨胀特殊存储器地址范围。

地址空间膨胀的另一个好处是，可以直接使用客户机命令缓冲器进行直接GPU执行，而没有任何地址转换开销。除了提供性能保证之外，这通过消除对阴影命令缓冲器的需要显著简化了实施方式。然而，这种方案可能易受安全隐患的影响。在一个实施例中，用智能遮蔽通过审计和保护命令缓冲器免受恶意攻击来解决这一问题，如下文所讨论的。

在一个实施例中，允许每个VM使用与CPU上的虚拟地址空间类似的其自身上的完整本地图形存储器空间。本地图形存储器空间仅对GPU 1600中的渲染引擎可见。因此，由VM1631至1632编程的任何有效本地图形存储器地址可以直接被GPU 1600使用。虚拟化中介器1620在切换渲染所有权时在VM 1631至1632之间切换本地图形存储器空间。

如图19中所展示的，在一个实施例中，用共享阴影全局页表1903和每VM阴影本地页表1901至1902来虚拟化GPU页表。具体地，为了实现资源分区和地址空间膨胀，一个实施例实施所有VM 1631至1632的共享阴影全局页表1903。每个VM具有从图形存储器页号转换成客户机存储器页号(GPN)的其自己的客户机全局页表1901(VM1)和1902(VM2)。然后将阴影全局页表1903从图形存储器页号转换成主机存储器页号(HPN)。共享阴影全局页表1903保持所有VM的所述转换，以便支持同时从CPU和GPU进行的同时访问。因此，本实施例通过俘获客户机PTE更新来实施单个共享阴影全局页表1903，如图19中所展示的。在一个实施例中，MMIO空间中的全局页表1903具有512K PTE条目，每个条目指向4KB系统存储器1910空间，产生2GB全局图形存储器空间。一个实施例在更新阴影PTE条目之前根据地址空间膨胀信息审计客户机PTE值。

在一个实施例中，为了支持本地图形存储器访问的传递，实施每VM阴影本地页表。本地图形存储器仅可从渲染引擎访问。如图20中所展示的，本地页表是包括页目录表2001和页表2002的两级分页结构。在系统存储器中，位于全局页表中的第一级页目录条目(PDE)2001指向第二级页表条目(PTE)2002。因此，客户机对PDE的访问通过实施包括阴影页目录条目表2003和阴影页表2004的共享阴影全局页表被俘获和仿真。对于每个VM，一个实施例写入保护客户机PTE页的列表，传统阴影页表方法亦如此。在一个实施例中，虚拟化中介器1622在写入保护页失败时将阴影页表2003至2004与客户机页表2001至2002同步，并且在渲染上下文切换时切换阴影本地页表2003至2004。

传递对性能有益，但是其在一个实施例中必须满足以下标准以实现安全隔离。首先，必须禁止VM映射未授权的图形存储器页。其次，必须确认由VM编程的所有GPU寄存器和命令仅包含授权的图形存储器地址。最后，本实施例需要解决拒绝服务攻击，例如，VM可以故意触发许多GPU挂起。

在一个实施例中，在虚拟化中介器1622的控制下，CPU对特权I/O寄存器和PTE的访问被俘获和仿真。因此，恶意VM既不能直接改变物理GPU上下文，也不能映射未授权的图形存储器。在一个实施例中，CPU对帧缓冲器和命令缓冲器的访问也受EPT的保护。

另一方面，一个实施例重新使用客户机命令缓冲器，以使GPU为了性能而直接执行，如以上提及的，但是其可能违反隔离。例如，恶意命令可能包含未授权的图形存储器地址。如以下详细描述的，可以利用智能遮蔽来解决此问题。

一个实施例执行GPU访问的隔离。具体地，在GPU使用地址之前，本实施例审计寄存器和命令中的图形存储器地址。这可以在俘获和仿真寄存器访问时以及命令提交时实施。

一个实施例使用在现代GPU中广泛支持的设备重置特征来缓解拒绝服务攻击。GPU非常复杂使得应用可以出于许多原因使GPU挂起。因此，现代GPU支持设备重置来动态地恢复GPU，而不需要重启整个系统。一个实施例使用这种能力从由来自VM 1631至1632的有问题命令引起的各种GPU挂起中恢复。同时，在检测物理GPU挂起时，本实施例还通过从运行队列中移除所有VM来仿真GPU挂起事件，因此允许每个VM检测和恢复。对每个VM 1631至1632可以保持阈值，并且如果GPU挂起的数量超过阈值，则VM被破坏。

平衡性能和安全性对全GPU虚拟化来说是挑战。为了保证没有从GPU引用未授权的地址，一个实施例在命令提交时审计客户机命令缓冲器。然而，因为命令被提交的时间与所述命令实际上被执行的时间之间存在窗口，所以恶意VM可以通过修改此窗口内的命令来破坏隔离。在一个实施例中，可以应用如阴影页表等遮蔽机制。然而，所述遮蔽机制被初始地设计用于客户机内容被频繁修改并且可能导致极大的性能开销和附加复杂度的情况。

命令缓冲器的编程模型实际上与页表的编程模型不同。首先，被构造成环形缓冲器的主缓冲器静态分配有有限的页号(例如，32页或16页)，并且在一个实施例中不允许对提交的环形命令(从头部到尾部)进行修改。仅将提交的命令复制到阴影缓冲器可能足够高效。其次，按需分配批处理缓冲器页并将其链接到环形缓冲器中。一旦批处理缓冲器页被提交，其将不可能被访问，直到所述页被引退。这种一次性使用可以避免阴影缓冲器。

一个实施例实施具有针对不同缓冲器的不同保护方案的智能遮蔽机制，这通过利用其特定编程模型来实现。例如，写入保护可以应用于不可能被修改(因此写入仿真成本非常有限)的批处理缓冲器，并且惰性遮蔽(Lazy-Shadowing)可以应用于环形缓冲器，所述环形缓冲器大小很小并且可以以最小成本从客户机缓冲器复制到阴影缓冲器。

一个实施例使用惰性遮蔽方案来关闭环形缓冲器上的攻击窗口。本实施例可以创建单独的环形缓冲器，也被称为阴影环形缓冲器，以传送提交给GPU的实际命令。在命令被审计之后，按需将客户机提交的命令从客户机环形缓冲器复制到阴影环形缓冲器。

应注意，在此，仅提交给GPU的命令被遮蔽。客户机访问仍然传递至客户机环形缓冲器，而无需管理程序1610干预。当客户机提交新命令时，阴影缓冲器与客户机缓冲器惰性地同步。因为阴影缓冲器对VM可见，因此恶意VM没有机会攻击。

在一个实施例中，批处理缓冲器页被写入保护，并且命令在提交给GPU执行之前被审计以关闭攻击窗口。写入保护按需被每页地应用并且在GPU完成对此页中的命令的执行之后所述写入保护被移除，这可以通过跟踪环形头部的前进来检测。因为对提交的命令的修改按照规范违反了图形编程模型，所以对提交的命令的任何客户机修改被视作导致VM终止的攻击。同时，命令缓冲器的使用率可能不是页对齐的，并且客户机可以使用空闲子页空间用于新命令。

一个实施例跟踪每个批处理缓冲器页的已使用和未使用空间，并且仿真对受保护页的未使用空间的客户机写入以实现正确性。惰性遮蔽对环形缓冲器非常有效。其引起每秒9K命令副本的平均数量，这对现代多GHz CPU来说是小成本。同时，写入保护对批处理缓冲器非常有效，在一个实施例中，其以平均每秒仅约560俘获和仿真来保护约1700页。

在一个实施例中，引入附加优化以便以对本机图形驱动程序的小修改减小俘获频率。根据硬件规范，图形驱动程序在访问某些MMIO寄存器时必须使用特殊编程模式，即具有多达7次附加MMIO寄存器访问以防止GPU进入节电模式。所述特殊编程模式不会导致本机世界的明显成本，但是在本文描述的实施例中，由于降低的中介开销，其可能变成巨大的性能挑战。GPU功率管理设计的一个实施例提供了优化机会。具体地，一个实施例依赖特权VM1620来管理物理GPU功率，而客户机功率管理被禁用。基于此，本机图形驱动程序1628可以被优化为当其在虚拟化环境中运行时跳过附加MMIO寄存器访问。在一个实施例中，此优化使俘获频率平均减小60％。

在一个实施例中，图形驱动程序1628通过virt_info MMIO窗口中的信息(以上讨论的)识别其处于本机环境还是虚拟化环境。对virt_info的定义可以被纳入GPU硬件规范中，因此未来本机图形驱动程序和未来GPU生成可以遵循向后兼容性。

本文描述的基本原理和架构可以在各种不同GPU上实施。帧缓冲器、命令缓冲器、I/O寄存器和页表的概念在现代GPU中都被很好地抽象。一些GPU可以使用管芯上图形存储器；然而，本文描述的图形存储器资源分区和地址空间膨胀机制也适于那些GPU。另外，对于页表和命令缓冲器，遮蔽机制被一般化成用于不同GPU。GPU调度器1626是通用的，而指定上下文切换顺序可以不同。

此外，本文描述的核心部件是管理程序不可知的。尽管一种实施方式位于类型1管理程序上，但是这些技术可以容易地扩展到类型2管理程序，如基于内核的虚拟机(KVM)，所述类型2管理程序具有对主机MMIO访问的钩子(例如，使用Linux图形驱动程序)。例如，在主机图形驱动程序中，可以在I/O访问接口上注册回调函数，因此虚拟化中介器1624可以拦截并仿真对特权GPU资源的主机驱动程序访问。

尽管分区图形存储器资源可以限制可扩展性，但是可以用两种正交方法来解决此问题。一种方法是通过实施动态资源膨胀机制与附加驱动程序协作来更好地使用现有图形存储器以便在vGPU之间共享图形存储器。另一种方法是通过将更多图形存储器添加到下一代GPU中来增加可用图形存储器资源。

全GPU虚拟化的一个附加挑战是不同图形引擎(如3D、位块传送器和媒体)的依赖性。图形驱动程序可以使用信号量命令在引擎之间同步共享数据结构，而信号量命令可以不被抢占。然后，这带来引擎间依赖性问题，并且导致组调度策略经常一起调度所有引擎；然而，这影响共享效率。当命令缓冲器被审计时，可以用结合每引擎调度和组调度两者的混合方案通过构造引擎间依赖图来解决此限制。GPU调度器1626然后可以根据依赖图动态地选择每引擎调度和组调度策略。

图21展示了图形虚拟化架构2100的一个实施例的附加细节，所述图形虚拟化架构包括由管理程序2110管理的多个VM(例如,VM 2130和VM 2140)，包括对GPU 2120中的GPU特征全阵列的访问。在各实施例中，管理程序2110可以使得VM 2130或VM 2140能够将图形存储器和其他GPU资源用于GPU虚拟化。基于GPU虚拟化技术，一个或多个虚拟GPU(vGPU)(例如vGPU 2160A和2160B)可以访问由GPU 2120硬件提供的全部功能。在各实施例中，管理程序2110可以跟踪、管理如本文所述的vGPU 2160A和2160B的资源和生命周期。

在一些实施例中，vGPU 2160A至2160B可以包括呈现给VM 2130、2140的虚拟GPU设备，并且可以用于与本机GPU驱动程序交互(例如，如上文相对于图16所描述的)。然后，VM2130或VM 2140可以访问GPU特征全阵列并且使用vGPU 2160A至2160B中的虚拟GPU设备来访问虚拟图形处理器。例如，一旦VM 2130被俘获在管理程序2110中，则管理程序2110可以操纵vGPU实例(例如，vGPU 2160A)并且判定VM 2130是否可以访问vGPU 2160A中的虚拟GPU设备。可以每个量子或事件切换vGPU上下文。在一些实施例中，可以每GPU渲染引擎(如3D渲染引擎2122或位块传送器渲染引擎2124)发生上下文切换。定期切换允许多个VM以对VM的工作负荷透明的方式来共享物理GPU。

GPU虚拟化可以采取各种形式。在一些实施例中，可以利用设备传递来启用VM2130，其中，整个GPU 2120被呈现给VM 2130，如同它们是直接相连的。很像可以指定单个中央处理单元(CPU)核专供VM 2130使用，也可以指定GPU 2120专供VM 2130使用(例如，甚至在有限时间内)。另一个虚拟化模型是分时模型，其中，GPU 2120或其一部分可以以多路复用的方式由多个VM(例如，VM 2130和VM 2140)共享。在其他实施例中，装置2100还可以使用其他GPU虚拟化模型。在各实施例中，可以对与GPU 2120相关联的图形存储器进行分区，并且将其分配给管理程序2110中的各vGPU 2160A至2160B。

在各实施例中，图形转换表(GTT)可以被VM或GPU 2120用于将图形处理器存储器映射到系统存储器或者用于将GPU虚拟地址转换为物理地址。在一些实施例中，管理程序2110可以经由阴影GTT来管理图形存储器映射，并且所述阴影GTT可以保持在vGPU实例(例如，vGPU 2160A)中。在各实施例中，每个VM可以具有相应阴影GTT以保持图形存储器地址与物理存储器地址(例如，虚拟化环境下的机器存储器地址)之间的映射。在一些实施例中，阴影GTT可以被共享并且维持多个VM的映射。在一些实施例中，每个VM 2130或VM 2140可以包括每进程GTT和全局GTT两者。

在一些实施例中，装置2100可以将系统存储器用作图形存储器。可以通过GPU页表将系统存储器映射到多个虚拟地址空间中。装置2100可以支持全局图形存储器空间和每进程图形存储器地址空间。全局图形存储器空间可以是通过全局图形转换表(GGTT)进行映射的虚拟地址空间(例如，2GB)。此地址空间的下部部分有时被称为可从GPU 2120和CPU(未示出)访问的开口。此地址空间的上部部分被称为仅可以被GPU 2120使用的高位图形存储器空间或隐藏图形存储器空间。在各实施例中，阴影全局图形转换表(SGGTT)可以被VM 2130、VM 2140、管理程序2110或GPU 2120用于基于全局存储器地址空间将图形存储器地址转换为对应的系统存储器地址。

在全GPU虚拟化时，静态全局图形存储器空间分区方案可能面临可扩缩性问题。例如，对于2GB的全局图形存储器空间，可以为开口预留第一512兆字节(MB)虚拟地址空间，并且其剩余部分(1536MB)可以变成高位(隐藏)图形存储器空间。利用静态全局图形存储器空间分区方案，启用全GPU虚拟化的每个VM可以分配有128MB开口和384MB高位图形存储器空间。因此，2GB全局图形存储器空间仅可以容置最多四个VM。

除了可扩缩性问题，具有有限图形存储器空间的VM还可能经受性能退化。有时，当媒介应用广泛地使用GPU媒介硬件加速时，可以在所述媒介应用的一些媒介繁重工作负荷中观察到严重的性能降级。作为示例，为了对一个信道的1080p H.264/高级视频编码(AVC)位流进行解码，可能需要至少40MB的图形存储器。因此，对10个信道的1080p H264/AVC位流进行解码，可能需要至少400MB的图形存储器空间。同时，可能需要留出一些图形存储器空间来进行表面合成/颜色转换，在解码过程中切换显示帧缓冲器等。在这种情况下，每个VM的512MB的图形存储器空间可能不足以让VM运行多视频编码或解码。

在各实施例中，装置100可以利用按需式SGGTT来实现GPU图形存储器过量使用。在一些实施例中，管理程序2110可以按需构建SGGTT，所述SGGTT可以包括对来自不同GPU部件的所有者VM的图形存储器虚拟地址的所有待使用转换。

在各实施例中，管理程序2110所管理的至少一个VM可以分配有多于静态分区的全局图形存储器地址空间以及存储器。在一些实施例中，管理程序2110所管理的至少一个VM可以分配有或者能够访问整个高位图形存储器地址空间。在一些实施例中，管理程序2110所管理的至少一个VM可以分配有或者能够访问整个图形存储器地址空间。

管理程序2110可以用命令解析器2118来检测VM 2130或VM 2140所提交的命令的GPU渲染引擎的潜在存储器工作集。在各实施例中，VM 2130可以具有对应的命令缓冲器(未示出)以保持来自3D工作负荷2132或媒介工作负荷2134的命令。类似地，VM 2140可以具有对应的命令缓冲器(未示出)以保持来自3D工作负荷2142或媒介工作负荷2144的命令。在其他实施例中，VM 2130或VM 2140可以有其他类型的图形工作负荷。

在各实施例中，命令解析器2118可以扫描来自VM的命令并且判定所述命令是否包含存储器操作数。如果是，则命令解析器可以例如从VM的GTT中读取有关的图形存储器空间映射，并且然后将其写入SGGTT的特定于工作负荷的部分中。在对工作负荷的整个命令缓冲器进行扫描之后，可以生成或更新保持了与此工作负荷相关联的存储器地址空间映射的SGGTT。另外，通过扫描来自VM 2130或VM 2140的待执行命令，命令解析器2118还可以提高GPU操作的安全性(比如通过减轻恶意操作)。

在一些实施例中，可以生成一个SGGTT来保持来自所有VM的所有工作负荷的转换。在一些实施例中，可以生成一个SGGTT来保持例如来自仅一个VM的所有工作负荷的转换。特定于工作负荷的SGGTT部分可以由命令解析器2118按需构建以保持特定工作负荷(例如，来自VM 2130的3D工作负荷2132或来自VM 2140的媒介工作负荷2144)的转换。在一些实施例中，命令解析器2118可以将SGGTT插入到SGGTT队列2114中并且将相应工作负荷插入到工作负荷队列2116中。

在一些实施例中，GPU调度器2112可以在执行时构建这种按需式SGGTT。特定硬件引擎可以仅使用在执行时分配给VM 2130的图形存储器地址空间的一小部分，并且GPU上下文切换很少发生。为了利用这种GPU特征，管理程序2110可以使用VM 2130的SGGTT来仅保持对各个GPU部件(而非分配给VM 2130的全局图形存储器地址空间的整个部分)的执行和待执行转换。

GPU 2120的GPU调度器2112可以与装置2100中的CPU的调度器分离开。在一些实施例中，为了利用硬件并行性，GPU调度器2112可以分别对不同GPU引擎(例如，3D渲染引擎2122、位块传送器渲染引擎2124、视频命令流转化器(VCS)渲染引擎2126、以及视频增强型命令流转化器(VECS)渲染引擎2128)的工作负荷进行调度。例如，VM 2130可以是3D加强的，并且3D工作负荷2132在某个时刻可能需要被调度到3D渲染引擎2122。同时，VM 2140可以是媒介加强的，并且媒介工作负荷2144可能需要被调度到VCS渲染引擎2126和/或VECS渲染引擎2128。在这种情况下，GPU调度器2112可以分别调度来自VM 2130的3D工作负荷2132和来自VM 2140的媒介工作负荷2144。

在各实施例中，GPU调度器2112可以跟踪GPU 2120中的对应渲染引擎所使用的执行中的SGGTT。在这种情况下，管理程序2110可以为每个渲染引擎保留SGGTT以用于跟踪对应渲染引擎中的所有执行中的图形存储器工作集。在一些实施例中，管理程序2110可以保留单个SGGTT以用于跟踪所有渲染引擎的所有执行中的图形存储器工作集。在一些实施例中，这种跟踪可以基于单独的执行中SGGTT队列(未示出)。在一些实施例中，这种跟踪可以基于SGGTT队列2114上的标记(例如，使用注册表)。在一些实施例中，这种跟踪可以基于工作负荷队列2116上的标记(例如，使用注册表)。

在调度过程期间，GPU调度器2112可以针对来自工作负荷队列2116的待调度工作负荷来检查来自SGGTT队列2114的SGGTT。在一些实施例中，为了调度特定渲染引擎的下一个VM，GPU调度器2112可以检查由此渲染引擎的VM使用的特定工作负荷的图形存储器工作集是否与由此渲染引擎执行的或待执行的图形存储器工作集冲突。在其他实施例中，这种冲突检查可以延伸至由所有其他渲染引擎利用执行中或待执行图形存储器工作集进行检查。在各实施例中，这种冲突检查可以基于SGGTT队列2114中的相应SGGTT或者基于管理程序2110所保留的SGGTT以便跟踪如在上文中所讨论的对应渲染引擎中的所有执行中图形存储器工作集。

如果不存在冲突，则GPU调度器2112可以将执行中和待执行图形存储器工作集集成在一起。在一些实施例中，也可以生成特定渲染引擎的执行中和待执行图形存储器工作集的所产生的SGGTT并且将其存储在例如SGGTT队列2114中或其他数据存储装置中。在一些实施例中，还可以生成并存储与一个VM相关联的所有渲染引擎的执行中和待执行图形存储器工作集的所产生的SGGTT，如果所有这些工作负荷的图形存储器地址不与彼此冲突的话。

在将所选VM工作负荷提交到GPU 2120之前，管理程序2110可以将相应SGGTT页写入GPU 2120中(例如，到图形转换表2150)。因此，管理程序2110可以使得此工作负荷能够利用全局图形存储器空间中的正确映射来执行。在各实施例中，所有这些转换条目均可以写入图形转换表2150中，到下部存储器空间2154或上部存储器空间2152。在一些实施例中，图形转换表2150可以每VM包含单独的表以保持这些转换条目。在其他实施例中，图形转换表2150还可以每渲染引擎包含单独的表以保持这些转换条目。在各实施例中，图形转换表2150可以至少包含待执行图形存储器地址。

然而，如果存在GPU调度器2112所确定的冲突，则然后，GPU调度器2112可以延迟此VM的调度，并且反而尝试着调度相同或不同VM的另一个工作负荷。在一些实施例中，如果两个或更多个VM可以尝试着使用同一图形存储器地址(例如，针对同一渲染引擎或两个不同的渲染引擎)，则可以检测到这种冲突。在一些实施例中，GPU调度器2112可以改变调度器策略以避免选择有可能与彼此冲突的渲染引擎中的一个或多个渲染引擎。在一些实施例中，GPU调度器2112可以悬置执行硬件引擎以减轻冲突。

在一些实施例中，如本文中所讨论的GPU虚拟化时的存储器过量使用方案可以与静态全局图形存储器空间分区方案共存。作为示例，下部存储器空间2154的开口仍可以用于所有VM的静态分区。上部存储器空间2152中的高位图形存储器空间可以用于存储器过量使用方案。与静态全局图形存储器空间分区方案相比，GPU虚拟化时的存储器过量使用方案可以使得每个VM能够使用上部存储器空间2152中的整个高位图形存储器空间，这可以允许每个VM内的一些应用使用更大的图形存储器空间以获得改进的性能。

在静态全局图形存储器空间分区方案的情况下，最初要求保护存储器的大部分的VM在运行时仅可以使用一小部分，而其他VM可能处于缺乏存储器的状态。在存储器过量使用的情况下，管理程序可以按需为VM分配存储器，并且所节省的存储器可以用于支持更多VM。在基于SGGTT的存储器过量使用的情况下，在运行时仅可以分配待执行工作负荷所使用的图形存储器空间，这节省了图形存储器空间并且支持更多VM访问GPU 2120。

用于中介传递和共享存储器页合并的装置和方法

本发明的实施例利用具有中介传递设备(有时称为“MPT_VM”)结合页共享机制(如Linux中的内核同页合并(KSM))以及中介传递一起(本文中有时称为“SM_MPT_VM”)的VM的共享存储器。在一个实施例中，SM_MPT_VM使用中介机制检测客户机的DMA页和非DMA页并且使用此信息将页共享机制(例如，KSM)选择性地应用于非DMA存储器页，同时保留具有对DMA页的直接DMA的最高设备性能。

一个实施例对客户机中的存储器页的使用情况进行分类以便在非DMA页与潜在DMA页之间进行区分。非DMA页是将不通过直接DMA操作访问的客户机存储器页。这在一个实施例中实现，如果传递设备(包括中介传递)具有用于将设备地址转换成系统地址的内部页表，如GPU页表，则所述方法可以拦截对GPU页表(包括全局图形转换表(GGTT)和每进程图形转换表(PPGTT))的客户机操纵，以便知道哪个客户机页可以被GPU直接使用(即，经由DMA操作)。因此，非DMA页以及潜在DMA页可以被确定。

一个实施例选择性地将页共享机制(如KSM)应用于非DMA页(其表示大多数页)以节省存储器页，但是将专用存储器用于可能是DMA页的页。一旦在GPU页表中使用共享页(与KSM共享)(例如，通过对拦截GPU页表的客户机修改)，对页的共享就被消除(即，映射时复制)，即其复制和钉扎(pinned)的页。一旦从GPU页表的PTE中移除页并且所述页不再被其他PTE映射，此页就可以再次被视作可以对其应用页共享机制的非DMA页。

A.页共享

尽管本发明的以下描述的一些实施例集中于KSM，在Linux中使用的特定页共享机制，但是本发明的基本原理不限于任何特定的页共享机制。管理从客户机页帧号(GPN)到主机页帧号(HPN)的映射是虚拟化的基本技术。在一个实施例中，EPT直接使用此映射与硬件支持的第二维度页表，阴影页表也可以隐含地使用所述硬件支持的第二维度页表从客户机虚拟地址映射到主机物理地址。出于一些原因(如页交换和页共享(例如，如本文描述的KSM))映射可以动态地改变。这连同OS存储器管理一起完成，所述OS存储器管理可以例如将页的内容交换到磁盘。

图22展示了当在VMM 2210上运行VM 2200至2202时(包括服务VM 2200)，根据一个实施例的页共享机制(例如，KSM)。VMM 2210可以是任何类型的VMM，包括例如类型I或类型II VMM(例如，如Xen、KVM、Vmware ESX/GSX和HyperV)。此后，术语VMM可以指裸机(baremetal)管理程序(其可以是具有设备驱动程序的胖VMM(fat VMM)或瘦VMM(thin VMM)加胖服务OS/VM)和/或基于主机OS的管理程序(与主机OS一起实施)。

在图22中展示的实施例中，页共享管理器2213在VMM 2210内部运行，所述VMM可以运行单独的线程以消耗(digest)客户机存储器页2203至2204(如通过使用散列算法)并且针对每个VM生成页标识符(PI)2211至2212的列表(例如，使用散列值)。在一个实施例中，对页的内容执行散列。这样，如果两个PI相等，则其合理地指两个页相同。

在一个实施例中，页共享管理器2213比较来自不同的VM的PI(例如，将PI 2211与PI 2212进行比较)和/或比较来自同一VM的PI。当页共享管理器2213识别来自不同客户机(基于相等的PI)和/或甚至来自同一客户机的相同存储器页时，页共享管理器2213可以将其合并到一页中，在图22中展示为主机共享页2213。未合并的页被展示为主机存储器页2221和2222。也就是说，如果VM1中的GPN1和VM2中的GPN2映射到主机HPN1和HPN2：

VM1的GPN1→HPN1

VM2的GPN2→HPN2

并且HPN1和HPN2的内容相同，则页共享管理器2213可以使用一个共享主机页2213，即HPN3(可以是HPN1或HPN2或具有来自HPN1或HPN2的复制的内容的新页)，并且映射：

VM1的GPN1→HPN3，加写入保护

VM2的GPN2→HPN3，加写入保护

同时，页共享管理器2213的一个实施例将写入保护应用于这些映射(例如，通过EPT或阴影页表)。以此方式，页共享管理器节省了用于支持客户机存储器页的物理存储器。

在一个实施例中，一旦客户机修改共享页的内容(即GPN1)，由于对共享页的写入保护，VM退出发生。在一个实施例中，VMM检测此情形，并且使用以下操作消除共享：

a)分配新页，HPN4

b)将HPN3的内容复制到HPN4

c)将VM1的GPN1映射到HPN3并且去除写入保护

d)将VM2的GPN2映射到HPN4并且去除写入保护

e)仿真指令或使客户机重新开始再执行指令

将描述另一个示例，假设3个VM，VM1：GPN1->HPN3；VM2：GPN2->HPN3；VM3：GPN3->HPN3。在此示例中，如果VM1写入GPN1，则对所有3个VM写入保护可以被去除，或者对VM2和VM3保留页共享。也就是说，此实施例的最终结果是VM1：GPN1->HPN4带有读取-写入；VM2:GPN2->HPN3带有写入保护；VM3:GPN3->HPN3带有写入保护)。

B.具有中介传递的页共享(例如，KSM)

图23展示了本发明的在页共享机制(例如，KSM)上使用中介传递的一个实施例。在中介传递解决方案中，客户机具有直接DMA的能力，而来自客户机的特权资源访问被俘获和仿真。换言之，客户机对DMA交易(GPU中的命令)和其他特权操作(如MMIO访问)的提交可以被VMM 2310拦截并且结合图23中的GPU中介驱动程序2304(通常称为“中介”)仿真。

图23中展示的示例包括具有GPU中介模块2304和GPU驱动程序2303的服务VM 2300以及两个VM 2301至2301，每个VM分别具有其自己的GPU驱动程序2305至2306和客户机存储器页组2307至2308。使用中介，VMM 2310可以获知页是否可以用作DMA目的地。在GPU 2300的情况下，当对GPU页表的客户机修改被中介模块2304俘获时，这可以通过GPU页表(例如，GGTT和PPGTT)很容易检测到。在一个实施例中，所有客户机存储器页被初始地认为是可以被页共享管理器2313消耗的非DMA页。如以上描述的，这可能涉及比较来自不同存储器页的PI以便识别相同页并将这些页合并为主机共享存储器页2314(如以上描述的)。一旦GPU页表的新PTE或经修改的PTE被客户机OS生成，对客户机GPU PTE的修改就触发VM退出(根据中介的性质)，并且VMM跟踪对PTE的写入。如果新PTE安装针对某个页(GPNx)的转换(即，如果PTE的当前位被置位)，则VMM 2310将GPNx分别添加到此客户机2301至2302的DMA页列表2311至2315中。

VMM 2310可以保持从GPN到图形存储器地址(GMADDR)的反向映射以便在可适用时跟踪别名映射。在一个实施例中，多个GMADDR映射到同一GPN。如果先前PTE(从GMADDR Y映射到GPNy)被移除(通过清除当前位)或被新PTE重写，则这意味着GMADDR Y不再映射到GPNy，并且GPNy可能不再是DMA页。在一个实施例中，这通过查找反向映射表来确认(可能存在多个GMADDR Z1、Z2映射到同一GPNy)。一旦GPNy不再是DMA页(没有反向映射)，VMM 2310就可以从DMA页中移除所述页，并且将所述页添加到非DMA页列表。

在另一个实施例中，VMM 2310可以拦截客户机发出的命令并更新到MMIO。VMM可以解析所述命令和/或MMIO访问以便确定DMA目的地，并且响应性地将所述页添加到DMA页列表中(例如，在实际上向硬件发出命令之前)。同时，一旦命令被执行(完成)，VMM 2310就可以从DMA页列表中移除所述页，并且将那些页添加到非DMA页列表。

如之前描述的，页共享管理器2313可以消耗非DMA页并且共享存储器页(例如，如所讨论的合并具有相同内容的页)。在一个实施例中，此过程仅适用于非DMA页。当然，如果客户机自己修改了共享页的内容，则页移除过程在正常页共享/KSM情况下实施。

此外，在SM_MPT_VM操作中，由于与客户机的相互作用和/或VMM内部策略，页的角色(DMA或非DMA)可能改变。以下三个示例展示了示例性GPN的这些改变

从DMA页到非DMA页：在这种情况下，示例性GPN先前在DMA页列表中。一旦VMM 2310检测到角色改变，其就将GPN置于非DMA页组中。可以使用任何类型的基于列表的数据结构(例如，链表、内容可寻址存储器等)来形成这些“列表”。页共享管理器2313可以消耗和合并相同页，形成如上述共享存储器页2314。

从非DMA(不共享)页到DMA页：在这种情况下，示例性GPN初始地是非DMA页并且不共享(即，其是专用的)。VMM 2310可以在任何时间将VM1 2301的GPN放入VM1的DMA页组2311中。

从非DMA共享页到DMA页：在这种情况下，HPN1(GPN1映射到VM1中的HPN1，并且VM2的GPN2映射到HPN1，带有写入保护)是先前共享页(例如，映射到HPN1)。VMM 2310可以进行移除共享页的过程：将页HPN1复制到HPN2(例如)，将VM1的GPN1重新映射到HPN1，去除写入保护，并且将VM2的GPN2重新映射到HPN2，去除写入保护。同时，VMM可以将VM1 2311的GPN1放入VM1 2311的DMA页组2312中，并将VM2 2302的GPN2放入VM2 2302的DMA页组2315中。基于其他策略，其还可以不将GPN1/GPN2放入这些DMA页组中。

图24中展示了根据一个实施例的方法。所述方法可以在以上所述的系统架构的上下文中实施，但不限于任何特定的系统架构。

在2401处，将所有客户机存储器页初始地指定为非DMA页。在一个实施例中，页被初始地分类成DMA页和非DMA页。如所提及的，非DMA页可以经历如本文所描述的页合并。在2402处，针对非DMA页中的每一个生成页标识符(PI)。如所提及的，这可以通过对每一页的内容执行散列操作来完成。具有相同PI的页然后可以被认为是相同的并如以上所述合并到单个页中。在2403处如果确定特定页(例如，页N)被用作DMA目的地，则在2404处将所述页添加到DMA页列表。在2405处，执行与DMA页相关联的命令，并且一旦完成，就在2406处作出页N是否仍然被用作DMA目的地的判定(例如，其他命令仍然可以指页N)。如果否，则在2405处执行命令，直到将页N用作DMA目的地完成。在2407处，可以从DMA页列表中移除所述页并将其返回至非DMA页列表。

在实施例中，术语“引擎”或“模块”或“逻辑”可以指以下各项、是以下各项的一部分或者包括以下各项：执行一个或多个软件或固件程序的应用专用集成电路(ASIC)、电子电路、处理器(共享处理器、专用处理器或组处理器)和/或存储器(共享存储器、专用存储器或组存储器)、组合逻辑电路、和/或提供所描述功能的其他合适部件。在实施例中，引擎或模块可以以固件、硬件、软件、或者固件、硬件和软件的任何组合来实施。

本发明的实施例可以包括以上已经描述的各步骤。这些步骤可以被具体化为机器可执行指令，所述机器可执行指令可以用于使通用或专用处理器执行这些步骤。可替代地，这些步骤可以由包含用于执行这些步骤的硬接线逻辑的特定硬件部件来执行，或者由程序化计算机部件和自定义硬件部件的任意组合来执行。

如在此描述的，指令可以指硬件(诸如专用集成电路(ASIC))的特定配置，所述专用集成电路被配置用于执行某些操作或者具有预定功能或存储在被具体化为非暂态计算机可读介质的存储器中的软件指令。因此，可以使用在一个或多个电子设备(例如，端站、网络元件等)上存储并执行的代码和数据来实施附图中示出的技术。这样的电子设备使用计算机机器可读介质(比如，非暂态计算机机器可读存储介质(例如，磁盘；光盘；随机存取存储器；只读存储器；闪速存储器设备；相变存储器)以及暂态计算机机器可读通信介质(例如，电、光、声或其他形式的传播信号—比如载波、红外信号、数字信号等))来(在内部和/或通过网络与其他电子设备)存储和传达代码和数据。

此外，这样的电子设备典型地包括耦合到一个或多个其他部件(比如，一个或多个存储设备(非暂态机器可读存储介质)、用户输入/输出设备(例如键盘、触摸屏和/或显示器)、以及网络连接件)的一组一个或多个处理器。所述一组处理器和其他部件的耦合通常通过一个或多个总线和桥接器(也被称为总线控制器)进行。承载网络业务量的存储设备和信号分别表示一个或多个机器可读存储介质和机器可读通信介质。因此，给定电子设备的存储设备典型地存储用于在该电子设备的所述一组一个或多个处理器上执行的代码和/或数据。当然，可以使用软件、固件、和/或硬件的不同组合来实施本发明的实施例的一个或多个部分。贯穿本详细说明，出于解释的目的，阐述了大量的具体细节以便提供对本发明的透彻理解。然而，对于本领域的技术人员而言将明显的是，可以在没有这些具体细节中的一些的情况下实践本发明。在某些实例中，未详细描述公知结构和功能以避免模糊本发明的主题。因此，本发明的范围和精神应根据以下权利要求来判定。

Claims (21)

1.一种方法，包括：

生成客户机存储器页组中的每一个客户机存储器页的页标识符(PI)，其中，相等的PI指示相应存储器页相同；

在检测到第一客户机存储器页和第二客户机存储器页具有相等的PI时，将所述第一客户机存储器页和所述第二客户机存储器页合并成单个存储器页；

检测所述第一客户机存储器页将用于直接存储器访问(DMA)操作；以及

响应性地拆分所述第一客户机存储器页和所述第二客户机存储器页。

2.如权利要求1所述的方法，其特征在于，进一步包括：

将所述第一客户机存储器页添加到DMA页列表。

3.如权利要求2所述的方法，其特征在于，进一步包括：

初始地将所述第一客户机存储器页和所述第二客户机存储器页指定为非DMA页。

4.如权利要求3所述的方法，其特征在于，进一步包括：

执行与所述第一客户机存储器页有关的命令；以及

将所述第一客户机存储器页重新指定为非DMA页。

5.如权利要求4所述的方法，其特征在于，进一步包括：

在再次检测到所述第一客户机存储器页和所述第二客户机存储器页具有相等的PI时，将所述第一客户机存储器页和所述第二客户机存储器页重新合并成单个存储器页。

6.如权利要求5所述的方法，其特征在于，所述第一客户机存储器页包括第一虚拟机(VM)的存储器页。

7.如权利要求6所述的方法，其特征在于，所述第二客户机存储器页包括第二虚拟机的存储器页。

8.一种装置，包括：

第一电路，用于生成客户机存储器页组中的每一个客户机存储器页的页标识符(PI)，其中，相等的PI指示相应存储器页相同；

第二电路，用于在检测到第一客户机存储器页和第二客户机存储器页具有相等的PI时将所述第一客户机存储器页和所述第二客户机存储器页合并成单个存储器页；

第三电路，用于检测所述第一客户机存储器页将用于直接存储器访问(DMA)操作；以及

第四电路，用于响应性地拆分所述第一客户机存储器页和所述第二客户机存储器页。

9.如权利要求8所述的装置，其特征在于，进一步包括：

第五电路，用于将所述第一客户机存储器页添加到DMA页列表。

10.如权利要求9所述的装置，其特征在于，进一步包括：

第六电路，用于初始地将所述第一客户机存储器页和所述第二客户机存储器页指定为非DMA页。

11.如权利要求10所述的装置，其特征在于，进一步包括：

第七电路，用于执行与所述第一客户机存储器页有关的命令；以及

所述第六电路，用于将所述第一客户机存储器页重新指定为非DMA页。

12.如权利要求11所述的装置，其特征在于，进一步包括：

所述第二电路用于在再次检测到所述第一客户机存储器页和所述第二客户机存储器页具有相等的PI时将所述第一客户机存储器页和所述第二客户机存储器页重新合并成单个存储器页。

13.如权利要求12所述的装置，其特征在于，所述第一客户机存储器页包括第一虚拟机(VM)的存储器页。

14.如权利要求13所述的装置，其特征在于，所述第二客户机存储器页包括第二虚拟机的存储器页。

15.一种机器可读介质，其上存储有程序代码，所述程序代码在由机器执行时使所述机器执行以下操作：

生成客户机存储器页组中的每一个客户机存储器页的页标识符(PI)，其中，相等的PI指示相应存储器页相同；

在检测到第一客户机存储器页和第二客户机存储器页具有相等的PI时，将所述第一客户机存储器页和所述第二客户机存储器页合并成单个存储器页；

检测所述第一客户机存储器页将用于直接存储器访问(DMA)操作；以及

响应性地拆分所述第一客户机存储器页和所述第二客户机存储器页。

16.如权利要求15所述的机器可读介质，其特征在于，包括用于使所述机器执行以下附加操作的程序代码：

将所述第一客户机存储器页添加到DMA页列表。

17.如权利要求16所述的机器可读介质，其特征在于，包括用于使所述机器执行以下附加操作的程序代码：

初始地将所述第一客户机存储器页和所述第二客户机存储器页指定为非DMA页。

18.如权利要求17所述的机器可读介质，其特征在于，包括用于使所述机器执行以下附加操作的程序代码：

执行与所述第一客户机存储器页有关的命令；以及

将所述第一客户机存储器页重新指定为非DMA页。

19.如权利要求18所述的机器可读介质，其特征在于，包括用于使所述机器执行以下附加操作的程序代码：

在再次检测到所述第一客户机存储器页和所述第二客户机存储器页具有相等的PI时，将所述第一客户机存储器页和所述第二客户机存储器页重新合并成单个存储器页。

20.如权利要求19所述的机器可读介质，其特征在于，所述第一客户机存储器页包括第一虚拟机(VM)的存储器页。

21.如权利要求20所述的机器可读介质，其特征在于，所述第二客户机存储器页包括第二虚拟机的存储器页。