CN109564695A

CN109564695A - 用于高效3d图形流水线的装置和方法

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Publication number: CN109564695A
Application number: CN201780050326.7A
Authority: CN
Inventors: T·G·阿凯奈-莫勒; R·M·托特; B·E·英斯科; P·L·道尔; P·萨蒂; S·马余兰; C·J·穆克伯格; F·P·克莱伯格; J·N·哈塞尔格林
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 2016-09-16
Filing date: 2017-08-15
Publication date: 2019-04-02
Anticipated expiration: 2037-08-15
Also published as: US20180082464A1; WO2018052610A1; CN109564695B

Abstract

描述了一种图形处理装置和方法。例如，图形处理装置的一个实施例包括：图形流水线的输入装配器，用于基于由应用提供的参数来确定要绘制的第一组三角形；深度缓冲器，用于存储与所述第一组三角形有关的深度数据；顶点着色器，用于响应于关于所述图形流水线最初在仅深度模式下操作的指示来对所述第一组三角形执行仅位置顶点着色操作；剔除和剪裁模块，用于从所述深度缓冲器中读取深度值以标识所述第一组三角形中被当前帧中的其他对象完全遮挡的那些三角形，并且用于生成可用于剔除被遮挡三角形的剔除数据，所述剔除和剪裁模块用于将所述剔除数据与重放令牌相关联，所述重放令牌有待用于标识通过所述图形流水线的后一渲染过程；在所述后一渲染过程中检测到所述重放令牌时，所述输入装配器用于访问与所述重放令牌相关联的所述剔除数据，以便从所述第一组三角形中去除被剔除三角形，从而生成第二组三角形；所述顶点着色器用于在所述后一渲染过程期间对所述第二组三角形执行全顶点着色操作，所述重放令牌在所述后一渲染过程期间或之后被销毁。

Description

用于高效3D图形流水线的装置和方法

发明背景

技术领域

本发明总体上涉及计算机处理器领域。更具体地，本发明涉及一种高效3D图形流水线的装置和方法。

背景技术

3D应用经常在利用启用的颜色计算来渲染整个场景之前将场景的不透明部分渲染到深度缓冲器中。这两个步骤分别称为“Z形预过程(Z-prepass)”和“渲染过程(renderpass)”。在Z形预过程期间渲染的所有几何形状将在渲染过程期间再次被渲染，并且因此需要被GPU处理两次。

图形处理器通过绘制三角形并为屏幕上的每个像素执行像素着色来渲染3D图形。像素着色通常涉及每像素数百或数千次操作，并且涉及昂贵的存储器访问。因此，减少像素着色操作的次数以提高性能和/或降低功耗是至关重要的。先前的技术涉及粗糙像素着色(CPS)和纹理空间着色(TSS)。在这两种情况下，较少的像素被着色，并且结果在屏幕上的多个像素上被重用，从而减少了总工作量。

自适应多频着色是一种用于纹理空间着色的技术，在这种技术中，着色值被暂时高速缓存并重用于附近的像素。这在后来被扩展为用于异步纹素着色的技术，在这些技术中，着色值被存储在纹理图中，称为“程序纹理(Procedural Texture)”(PT)。贯穿本申请，这些技术被统称为“AMFS”。在这两种情况下，通常为每一帧重新计算着色值。

附图说明

可以结合以下附图根据以下详细说明获得对本发明的更好理解，在附图中：

图1是具有处理器的计算机系统的实施例的框图，所述处理器具有一个或多个处理器核以及图形处理器；

图2是处理器的一个实施例的框图，所述处理器具有一个或多个处理器核、集成存储器控制器、以及集成图形处理器；

图3是图形处理器的一个实施例的框图，所述图形处理器可以是分立的图形处理单元、或者可以是集成有多个处理核的图形处理器；

图4是用于图形处理器的图形处理引擎的实施例的框图；

图5是图形处理器的另一实施例的框图；

图6是包括处理元件阵列的线程执行逻辑的框图；

图7展示了根据实施例的图形处理器执行单元指令格式；

图8是图形处理器的另一实施例的框图，所述图形处理器包括图形流水线、媒体流水线、显示引擎、线程执行逻辑、以及渲染输出流水线；

图9A是框图，展示了根据实施例的图形处理器命令格式；

图9B是框图，展示了根据实施例的图形处理器命令序列；

图10展示了根据实施例的数据处理系统的示例性图形软件架构；

图11展示了根据实施例的可以用于制造集成电路以执行操作的示例性IP核开发系统；

图12展示了根据实施例的可以使用一个或多个IP核来制造的示例性片上系统集成电路；

图13展示了可以使用一个或多个IP核来制造的片上系统集成电路的示例性图形处理器；

图14展示了可以使用一个或多个IP核来制造的片上系统集成电路的附加示例性图形处理器；

图15展示了用于通过首先将状态设置为仅深度来渲染场景的方法；

图16展示了根据本发明的一个实施例的方法；

图17展示了示例性图形处理单元(GPU)渲染流水线；

图18展示了收集剔除数据并将其提供给输入装配器的一个实施例；

图19展示了包括具有仅位置顶点着色器的剔除管道的一个实施例；

图20展示了根据本发明的一个实施例的包括几何处理模块和像素处理模块的架构；

图21展示了根据本发明的一个实施例的方法；

图22展示了使用程序纹理来执行自适应多频着色的示例性流水线；

图23展示了根据本发明的一个实施例的方法；以及

图24展示了示例性的中央凹化区域和周围区域。

具体实施方式

在以下描述中，出于解释的目的，阐述了许多具体的细节以便提供对以下所述的本发明的实施例的透彻理解。然而，对于本领域技术人员而言，可以在不具有这些具体细节中的一些具体细节的情况下实践本发明的实施例将是明显的。在其他实例中，以框图的形式示出了公知的结构和装置以避免模糊本发明的实施例的基本原理。

示例性图形处理器架构和数据类型

系统概述

图1是根据实施例的处理系统100的框图。在各实施例中，系统100包括一个或多个处理器102以及一个或多个图形处理器108，并且可以是单处理器台式系统、多处理器工作站系统或具有大量处理器102或处理器核107的服务器系统。在一个实施例中，系统100是被纳入到用于在移动设备、手持式设备或嵌入式设备中使用的芯片上系统(SoC)集成电路内的处理平台。

系统100的实施例可以包括或并入基于服务器的游戏平台、游戏控制台，包括游戏与媒体控制台、移动游戏控制台、手持式游戏控制台、或在线游戏控制台。在一些实施例中，系统100是移动电话、智能电话、平板计算设备或移动互联网设备。数据处理系统100还可包括可穿戴设备(诸如智能手表可穿戴设备、智能眼镜设备、增强现实设备、或虚拟现实设备)、与所述可穿戴设备耦合、或者集成在所述可穿戴设备中。在一些实施例中，数据处理系统100是电视或机顶盒设备，所述电视或机顶盒设备具有一个或多个处理器102以及由一个或多个图形处理器108生成的图形界面。

在一些实施例中，一个或多个处理器102每个包括用于处理指令的一个或多个处理器核107，所述指令在被执行时执行系统和用户软件的操作。在一些实施例中，一个或多个处理器核107中的每个处理器核被配置成用于处理特定的指令集109。在一些实施例中，指令集109可以促进复杂指令集计算(CISC)、精简指令集计算(RISC)、或经由超长指令字(VLIW)的计算。多个处理器核107可以各自处理不同的指令集109，所述指令集可以包括用于促进对其他指令集进行仿真的指令。处理器核107还可以包括其他处理设备，如数字信号处理器(DSP)。

在一些实施例中，处理器102包括高速缓存存储器104。取决于架构，处理器102可以具有单个内部高速缓存或内部高速缓存的多个级。在一些实施例中，在处理器102的各部件当中共享高速缓存存储器。在一些实施例中，处理器102还使用外部高速缓存(例如，3级(L3)高速缓存或末级高速缓存(LLC))(未示出)，可以使用已知的高速缓存一致性技术来在处理器核107当中共享外部高速缓存。另外地，寄存器堆106包括在处理器102中，所述处理器可以包括用于存储不同类型的数据的不同类型的寄存器(例如，整数寄存器、浮点寄存器、状态寄存器、和指令指针寄存器)。一些寄存器可以是通用寄存器，而其他寄存器可以特定于处理器102的设计。

在一些实施例中，处理器102耦合至处理器总线110，所述处理器总线用于在处理器102与系统100内的其他部件之间传输通信信号，例如地址、数据、或控制信号。在一个实施例中，系统100使用示例性‘中枢’系统架构，包括存储器控制器中枢116和输入输出(I/O)控制器中枢130。存储器控制器中枢116促进存储器设备与系统100的其他部件之间的通信，而I/O控制器中枢(ICH)130经由本地I/O总线提供与I/O设备的连接。在一个实施例中，存储器控制器中枢116的逻辑集成在处理器内。

存储器设备120可以是动态随机存取存储器(DRAM)设备、静态随机存取存储器(SRAM)设备、闪存设备、相变存储器设备、或具有合适的性能用作处理存储器的某个其他存储器设备。在一个实施例中，存储器设备120可作为系统100的系统存储器进行操作，以存储数据122和指令121，以供在一个或多个处理器102执行应用或进程时使用。存储器控制器中枢116还与可选的外部图形处理器112耦合，所述可选的外部图形处理器可以与处理器102中的一个或多个图形处理器108通信，从而执行图形和媒体操作。

在一些实施例中，ICH 130使得外围部件经由高速I/O总线连接至存储器设备120和处理器102。I/O外围装置包括但不限于：音频控制器146、固件接口128、无线收发机126(例如，Wi-Fi、蓝牙)、数据存储设备124(例如，硬盘驱动器、闪存等)、以及用于将传统(例如，个人系统2(PS/2))设备耦合至所述系统的传统I/O控制器140。一个或多个通用串行总线(USB)控制器142连接多个输入设备，例如键盘和鼠标144组合。网络控制器134还可以耦合至ICH 130。在一些实施例中，高性能网络控制器(未示出)耦合至处理器总线110。应当理解，所示出的系统100是示例性的而非限制性的，因为还可以使用以不同方式配置的其他类型的数据处理系统。例如，I/O控制器中枢130可以集成在一个或多个处理器102内，或者存储器控制器中枢116和I/O控制器中枢130可以集成在分立式外部图形处理器(诸如外部图形处理器112)内。

图2是处理器200的实施例的框图，所述处理器具有一个或多个处理器核202A至202N、集成存储器控制器214、以及集成图形处理器208。图2的具有与此处任何其他附图中的元件相同的参考号(或名称)的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。处理器200可包括多达且包括由虚线框表示的附加核202N的附加核。处理器核202A至202N各自包括一个或多个内部高速缓存单元204A至204N。在一些实施例中，每个处理器核还可以访问一个或多个共享的高速缓存单元206。

内部高速缓存单元204A至204N和共享高速缓存单元206表示处理器200内部的高速缓存存储器层级结构。高速缓存存储器层级结构可以包括每个处理器核内的至少一级指令和数据高速缓存以及一级或多级共享中级高速缓存，诸如2级(L2)、3级(L3)、4级(L4)、或其他级的高速缓存，其中，最高级的高速缓存在外部存储器之前被分类为LLC。在一些实施例中，高速缓存一致性逻辑维持各高速缓存单元206与204A至204N之间的一致性。

在一些实施例中，处理器200还可以包括一组一个或多个总线控制器单元216和系统代理核210。一个或多个总线控制器单元216管理一组外围总线，诸如一个或多个外围部件互连总线(例如，PCI、PCI Express)。系统代理核210提供对各处理器部件的管理功能。在一些实施例中，系统代理核210包括一个或多个集成存储器控制器214用于管理对各外部存储器设备(未示出)的访问。

在一些实施例中，处理器核202A至202N中的一个或多个包括对同步多线程的支持。在这种实施例中，系统代理核210包括用于在多线程处理过程中协调和操作核202A至202N的部件。另外，系统代理核210还可以包括功率控制单元(PCU)，所述功率控制单元包括用于调节处理器核202A至202N的功率状态的逻辑和部件以及图形处理器208。

在一些实施例中，另外，处理器200还包括用于执行图形处理操作的图形处理器208。在一些实施例中，图形处理器208耦合至共享高速缓存单元206集以及系统代理核210，所述系统代理核包括一个或多个集成存储器控制器214。在一些实施例中，显示控制器211与图形处理器208耦合以便将图形处理器输出驱动到一个或多个耦合的显示器。在一些实施例中，显示控制器211可以是经由至少一个互连与图形处理器耦合的单独模块，或者可以集成在图形处理器208或系统代理核210内。

在一些实施例中，基于环的互连单元212用于耦合处理器200的内部部件。然而，可以使用替代性互连单元，比如点到点互连、切换式互连、或其他技术，包括本领域众所周知的技术。在一些实施例中，图形处理器208经由I/O链路213与环形互连212耦合。

示例性I/O链路213表示多个I/O互连中的多个品种中的至少一种，包括促进各处理器部件与高性能嵌入式存储器模块218(比如eDRAM模块)之间的通信的封装体I/O互连。在一些实施例中，处理器核202A至202N中的每个处理器核以及图形处理器208将嵌入式存储器模块218用作共享末级高速缓存。

在一些实施例中，处理器核202A至202N是执行相同指令集架构的均质核。在另一实施例中，处理器核202A至202N在指令集架构(ISA)方面是异构的，其中，处理器核202A至202N中的一者或多者执行第一指令集，而其他核中的至少一者执行所述第一指令集的子集或不同的指令集。在一个实施例中，处理器核202A至202N就微架构而言是同质的，其中，具有相对较高功耗的一个或多个核与具有较低功耗的一个或多个功率核耦合。另外，处理器200可以实现在一个或多个芯片上或者被实现为具有除其他部件之外的所展示的部件的SoC集成电路。

图3是图形处理器300的框图，所述图形处理器可以是分立式图形处理单元、或者可以是与多个处理核集成的图形处理器。在一些实施例中，图形处理器经由到图形处理器上的寄存器的映射I/O接口并且利用被放置在处理器存储器中的命令与存储器进行通信。在一些实施例中，图形处理器300包括用于访问存储器的存储器接口314。存储器接口314可以是到本地存储器、一个或多个内部高速缓存、一个或多个共享外部高速缓存、和/或到系统存储器的接口。

在一些实施例中，图形处理器300还包括显示控制器302，所述显示控制器用于将显示输出数据驱动到显示设备320。显示控制器302包括用于显示器的一个或多个重叠平面的硬件以及多层视频或用户接口元件的组成。在一些实施例中，图形处理器300包括用于编码、解码、或者向、从或在一个或多个媒体编码格式之间进行媒体代码转换的视频编解码器引擎306，包括但不限于：运动图像专家组(MPEG)(诸如MPEG-2)、高级视频编码(AVC)格式(诸如H.264/MPEG-4AVC)、以及电影&电视工程师协会(SMPTE)421M/VC-1、和联合图像专家组(JPEG)格式(诸如JPEG、以及运动JPEG(MJPEG)格式)。

在一些实施例中，图形处理器300包括用于执行二维(2D)光栅化器操作包括例如位边界块传递的块图像传递(BLIT)引擎304。然而，在一个实施例中，使用图形处理引擎(GPE)310的一个或多个部件执行2D图形操作。在一些实施例中，GPE 310是用于执行图形操作的计算引擎，所述图形操作包括三维(3D)图形操作和媒体操作。

在一些实施例中，GPE 310包括用于执行3D操作的3D流水线312，比如使用作用于3D图元形状(例如，矩形、三角形等)的处理功能来渲染三维图像和场景。3D流水线312包括可编程且固定的功能元件，所述可编程且固定的功能元件在到3D/媒体子系统315的元件和/或生成的执行线程内执行各种任务。虽然3D流水线312可以用于执行媒体操作，但是GPE310的实施例还包括媒体流水线316，所述媒体流水线具体地用于执行媒体操作，诸如视频后处理和图像增强。

在一些实施例中，媒体流水线316包括固定功能或可编程逻辑单元以便代替、或代表视频编解码器引擎306来执行一种或多种专门的媒体操作，比如视频解码加速、视频解交织、以及视频编码加速。在一些实施例中，另外，媒体流水线316还包括线程生成单元以便生成用于在3D/媒体子系统315上执行的线程。所生成的线程对3D/媒体子系统315中所包括的一个或多个图形执行单元执行对媒体操作的计算。

在一些实施例中，3D/媒体子系统315包括用于执行3D流水线312和媒体流水线316生成的线程的逻辑。在一个实施例中，流水线向3D/媒体子系统315发送线程执行请求，所述3D/媒体子系统包括用于仲裁并将各请求分派到可用的线程执行资源的线程分派逻辑。执行资源包括用于处理3D和媒体线程的图形执行单元阵列。在一些实施例中，3D/媒体子系统315包括用于线程指令和数据的一个或多个内部高速缓存。在一些实施例中，所述子系统还包括共享存储器(包括寄存器和可寻址存储器)以便在线程之间共享数据并用于存储输出数据。

图形处理引擎

图4是根据一些实施例的图形处理器的图形处理引擎410的框图。在一个实施例中，图形处理引擎(GPE)410是图3所示的GPE 310的一个版本。图4的具有与此处任何其他附图中的元件相同的参考号(或名称)的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。例如，展示了图3的3D流水线312和媒体流水线316。媒体流水线316在GPE 410的一些实施例中是可选的，并且可以不显式地地包括在GPE 410内。例如以及在至少一个实施例中，单独的媒体和/或图像处理器被耦合至GPE410。

在一些实施例中，GPE 410与命令流转化器403耦合或包括所述命令流转化器，所述命令流转化器向3D流水线312和/或媒体流水线316提供命令流。在一些实施例中，命令流转化器403与存储器耦合，所述存储器可以是系统存储器、或内部高速缓存存储器和共享高速缓存存储器中的一个或多个高速缓存存储器。在一些实施例中，命令流转化器403从存储器接收命令并将这些命令发送至3D流水线312和/或媒体流水线316。所述命令是从存储用于3D流水线312和媒体流水线316的环形缓冲器获取的指示。在一个实施例中，另外，环形缓冲器还可以包括存储多批多命令的批命令缓冲器。用于3D流水线312的命令还可以包括对在存储器中存储的数据的引用，诸如但不限于用于3D流水线312的顶点和几何数据和/或用于媒体流水线316的图像数据和存储器对象。3D流水线312和媒体流水线316通过经由各自流水线内的逻辑执行操作或者通过将一个或多个执行线程分派至执行单元阵列414来处理所述命令。

在各种实施例中，3D流水线312可以通过处理指令并将执行线程分派给图形核阵列414来执行一个或多个着色器程序，诸如顶点着色器、几何着色器、像素着色器、片段着色器、计算着色器或其他着色器程序。图形核阵列414提供统一的执行资源块。图形核阵列414内的多用途执行逻辑(例如，执行单元)包括对各种3D API着色器语言的支持，并且可以执行与多个着色器相关联的多个同时执行线程。

在一些实施例中，图形核阵列414还包括用于执行诸如视频和/或图像处理的媒体功能的执行逻辑。在一个实施例中，除了图形处理操作之外，执行单元还包括可编程以执行并行通用计算操作的通用逻辑。通用逻辑可以与图1的(多个)处理器核107或图2中的核202A至202N内的通用逻辑并行地或结合地执行处理操作。

由在图形核阵列414上执行的线程生成的输出数据可以将数据输出到统一返回缓冲器(URB)418中的存储器。URB 418可以存储多个线程的数据。在一些实施例中，URB 418可以用于在图形核阵列414上执行的不同线程之间发送数据。在一些实施例中，URB 418可以另外用于图形核阵列上的线程与共享功能逻辑420内的固定功能逻辑之间的同步。

在一些实施例中，图形核阵列414是可缩放的，使得所述阵列包括可变数量的图形核，这些图形核各自具有基于GPE 410的目标功率和性能等级的可变数量的执行单元。在一个实施例中，执行资源是动态可缩放的，从而可以根据需要启用或禁用执行资源。

图形核阵列414与共享功能逻辑420耦合，所述共享功能逻辑包括在图形核阵列中的图形核之间共享的多个资源。共享功能逻辑420内的共享功能是向图形核阵列414提供专用补充功能的硬件逻辑单元。在各种实施例中，共享功能逻辑420包括但不限于采样器421、数学422和线程间通信(ITC)423逻辑。另外，一些实施例实现共享功能逻辑420内的一个或多个高速缓存425。在给定的专用功能的需求不足以包含在图形核阵列414中的情况下实现共享功能。相反，所述专用功能的单个实例被实现为共享功能逻辑420中的独立实体并且在图形核阵列414内的执行资源之间共享。在图形核阵列414之间共享并包括在图形核阵列414内的精确的一组功能在各实施例之间变化。

图5是图形处理器500的另一个实施例的框图。图5的具有与此处任何其他附图中的元件相同的参考号(或名称)的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。

在一些实施例中，图形处理器500包括环形互连502、流水线前端504、媒体引擎537、以及图形核580A至580N。在一些实施例中，环形互连502将图形处理器耦合至其他处理单元，包括其他图形处理器或者一个或多个通用处理器核。在一些实施例中，图形处理器是集成在多核处理系统内的多个处理器之一。

在一些实施例中，图形处理器500经由环形互连502接收多批命令。传入命令由流水线前端504中的命令流转化器503来解译。在一些实施例中，图形处理器500包括用于经由(多个)图形核580A至580N执行3D几何处理和媒体处理的可缩放执行逻辑。对于3D几何处理命令，命令流转化器503将命令供应至几何流水线536。针对至少一些媒体处理命令，命令流转化器503将命令供应至视频前端534，所述视频前端与媒体引擎537耦合。在一些实施例中，媒体引擎537包括用于视频和图像后处理的视频质量引擎(VQE)530以及用于提供硬件加速的媒体数据编码和解码的多格式编码/解码(MFX)533引擎。在一些实施例中，几何流水线536和媒体引擎537各自生成执行线程，所述执行线程用于由至少一个图形核580A提供的线程执行资源。

在一些实施例中，图形处理器500包括可扩展线程执行资源表征模块核580A至580N(有时被称为核分片)，各个可扩展线程执行资源表征模块核具有多个子核550A至550N、560A至560N(有时被称为核子分片)。在一些实施例中，图形处理器500可以具有任意数量的图形核580A至580N。在一些实施例中，图形处理器500包括图形核580A，所述图形核至少具有第一子核550A和第二子核560A。在其他实施例中，图形处理器是具有单个子核(例如，550A)的低功率处理器。在一些实施例中，图形处理器500包括多个图形核580A至580N，所述图形核各自包括一组第一子核550A至550N和一组第二子核560A至560N。所述一组第一子核550A至550N中的每个子核至少包括第一组执行单元552A至552N和媒体/纹理采样器554A至554N。所述一组第二子核560A至560N中的每个子核至少包括第二组执行单元562A至562N和采样器564A至564N。在一些实施例中，每个子核550A至550N、560A至560N共享一组共享资源570A至570N。在一些实施例中，所述共享资源包括共享高速缓存存储器和像素操作逻辑。其他共享资源也可以包括在图形处理器的各实施例中。

执行单元

图6展示了线程执行逻辑600，所述线程执行逻辑包括在GPE的一些实施例中采用的处理元件阵列。图6的具有与此处任何其他附图中的元件相同的参考号(或名称)的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。

在一些实施例中，线程执行逻辑600包括着色器处理器602、线程分派器604、指令高速缓存606、包括多个执行单元608A至608N的可扩展执行单元阵列、采样器610、数据高速缓存612、以及数据端口614。在一个实施例中，可缩放执行单元阵列可以通过基于工作负荷的计算需求来启用或禁用一个或多个执行单元(例如，执行单元608A，608B，608C，608D，一直到608N-1和608N中的任一个)来动态地缩放。在一个实施例中，所包括的部件经由互连结构而互连，所述互连结构链接到部件中的每个部件。在一些实施例中，线程执行逻辑600包括通过指令高速缓存606、数据端口614、采样器610、以及执行单元阵列608A至608N中的一者或多者到存储器(如系统存储器或高速缓存存储器)的一个或多个连接件。在一些实施例中，每个执行单元(例如，608A)是能够执行多个同步硬件线程同时针对每个线程并行地处理多个数据元素的独立可编程通用计算单元。在各种实施例中，执行单元608A至608N的阵列是可缩放的以包括任意数量的单独执行单元。

在一些实施例中，执行单元608A至608N主要用于执行着色器程序。着色器处理器602可以处理各种着色器程序并且经由线程分派器604分派与着色器程序相关联的执行线程。在一个实施例中，线程分派器包括用于对来自图形和媒体流水线的线程发起请求进行仲裁并且在一个或多个执行单元608A至608N上实例化所请求的线程的逻辑。例如，几何流水线(例如，图5的536)可以将顶点处理、曲面细分或几何处理线程分派至线程执行逻辑600(图6)进行处理。在一些实施例中，线程分派器604还可处理来自执行着色器程序的运行时间线程生成请求。

在一些实施例中，执行单元608A至608N支持指令集(所述指令集包括对许多标准3D图形着色器指令的原生支持)，从而使得以最小的转换执行来自图形库(例如，Direct 3D和OpenGL)的着色器程序。这些执行单元支持顶点和几何处理(例如，顶点程序、几何程序、顶点着色器)、像素处理(例如，像素着色器、片段着色器)以及通用处理(例如，计算和媒体着色器)。执行单元608A至608N中的每一个都能够执行多发布单指令多数据(SIMD)，并且多线程操作能够在面对较高等待时间的存储器访问时实现高效的执行环境。每个执行单元内的每个硬件线程都具有专用的高带宽寄存器堆和相关的独立线程状态。对于具有整数、单精度浮点运算和双精度浮点运算、SIMD分支功能、逻辑运算、超越运算和其他混杂的运算的流水线，执行是每个时钟的多发布。在等待来自存储器或共享功能之一的数据时，执行单元608A至608N内的依赖性逻辑使等待线程休眠，直到所请求的数据已返回。当等待线程正在休眠时，硬件资源可能会专门用于处理其他线程。例如，在与顶点着色器操作相关联的延迟期间，执行单元可以执行像素着色器、片段着色器或包括不同顶点着色器的另一种类型的着色器程序的操作。

执行单元608A至608N中的每个执行单元在数据元素阵列上进行操作。数据元素的数量是“执行尺寸”、或指令的信道数。执行通道是执行数据元素访问、掩蔽、和指令内的流控制的逻辑单元。通道的数量可以与针对特定图形处理器的物理算术逻辑单元(ALU)或浮点单元(FPU)的数量无关。在一些实施例中，执行单元608A至608N支持整数和浮点数据类型。

执行单元指令集包括SIMD指令。各种数据元素可作为压缩数据类型存储在寄存器中，并且执行单元将基于元素的数据尺寸来处理各种元素。例如，当在256位宽的向量上进行操作时，所述256位的向量存储在寄存器中，并且所述执行单元作为四个单独64位压缩数据元素(四倍字长(QW)尺寸的数据元素)、八个单独32位压缩数据元素(双倍字长(DW)尺寸的数据元素)、十六个单独16位压缩数据元素(字长(W)尺寸的数据元素)、或三十二个单独8位数据元素(字节(B)尺寸的数据元素)在所述向量上进行操作。然而，不同的向量宽度和寄存器尺寸是可能的。

一个或多个内部指令高速缓存(例如，606)包括在所述线程执行逻辑600中以便高速缓存所述执行单元的线程指令。在一些实施例中，一个或多个数据高速缓存(例如，612)被包括用于高速缓存在线程执行过程中的线程数据。在一些实施例中，采样器610被包括用于为3D操作提供纹理采样并且为媒体操作提供媒体采样。在一些实施例中，采样器610包括专门的纹理或媒体采样功能，以便在向执行单元提供采样数据之前在采样过程中处理纹理或媒体数据。

在执行过程中，图形和媒体流水线经由线程生成和分派逻辑向线程执行逻辑600发送线程发起请求。一旦一组几何对象已经被处理并被光栅化成像素数据，则着色器处理器602内的像素处理器逻辑(例如，像素着色器逻辑、片段着色器逻辑等)被调用以便进一步计算输出信息并且使得结果被写入到输出表面(例如，色彩缓冲器、深度缓冲器、模板印刷缓冲器等)。在一些实施例中，像素着色器或片段着色器计算各顶点属性的值，所述各顶点属性跨光栅化对象被内插。在一些实施例中，着色器处理器602内的像素处理器逻辑然后执行应用编程接口(API)供应的像素或片段着色器程序。为了执行着色器程序，着色器处理器602经由线程分派器604将线程分派至执行单元(例如，608A)。在一些实施例中，像素着色器602使用采样器610中的纹理采样逻辑来访问存储器中所存储的纹理图中的纹理数据。对纹理数据和输入几何数据的算术运算计算每个几何片段的像素颜色数据，或丢弃一个或多个像素而不进行进一步处理。

在一些实施例中，数据端口614提供存储器访问机制，供线程执行逻辑600将经处理的数据输出至存储器以便在图形处理器输出流水线上进行处理。在一些实施例中，数据端口614包括或耦合至一个或多个高速缓存存储器(例如，数据高速缓存612)从而经由数据端口高速缓存数据以供存储器访问。

图7是展示了根据一些实施例的图形处理器指令格式700的框图。在一个或多个实施例中，图形处理器执行单元支持具有多种格式的指令的指令集。实线框展示了通常包括在执行单元指令中的部件，而虚线包括可选的部件或仅包括在指令子集中的部件。在一些实施例中，所描述和展示的指令格式700是宏指令，因为它们是供应至执行单元的指令，这与从指令解码产生的微操作相反(一旦所述指令被处理)。

在一些实施例中，图形处理器执行单元原生地支持采用128位指令格式710的指令。64位紧凑指令格式730可用于基于所选指令、多个指令选项和操作数数量的一些指令。原生128位指令格式710提供对所有指令选项的访问，而一些选项和操作限制在64位指令格式730中。64位指令格式730中可用的原生指令根据实施例而不同。在一些实施例中，使用索引字段713中的一组索引值将指令部分地压缩。执行单元硬件基于索引值来参考一组压缩表，并使用压缩表输出来重构采用128位指令格式710的原生指令。

针对每种格式，指令操作码712限定执行单元要执行的操作。执行单元跨每个操作数的多个数据元素来并行地执行每条指令。例如，响应于添加指令，执行单元跨每个颜色通道执行同步添加操作，所述颜色通道表示纹理元素或图片元素。默认地，执行单元跨操作数的所有数据通道执行每条指令。在一些实施例中，指令控制字段714使能控制某些执行选项，诸如通道选择(例如，预测)以及数据通道排序(例如，混合)。针对采用128位指令格式710的指令，执行尺寸字段716限制了将并行执行的数据通道的数量。在一些实施例中，执行尺寸字段716不可用于64位紧凑指令格式730。

一些执行单元指令具有多达三个操作数，包括两个源操作数(src0 720、src1722)和一个目的地718。在一些实施例中，执行单元支持双目的地指令，其中这些目的地之一是隐式的。数据操作指令可以具有第三源操作数(例如，SRC2 724)，其中，指令操作码712确定源操作数的数量。指令的最后的源操作数可以是利用所述指令传递的即时(例如，硬编码)值。

在一些实施例中，128位指令格式710包括访问/地址模式字段726，所述访问/地址模式信息例如限定了是使用直接寄存器寻址模式还是间接寄存器寻址模式。当使用直接寄存器寻址模式时，直接由指令中的位来提供一个或多个操作数的寄存器地址。

在一些实施例中，128位指令格式710包括访问/地址模式字段726，所述访问/地址模式字段指定指令的地址模式和/或访问模式。在一个实施例中，访问模式用于限定针对指令的数据访问对齐。一些实施例支持访问模式，包括16字节对齐访问模式和1字节对齐访问模式，其中，访问模式的字节对齐确定了指令操作数的访问对齐。例如，当在第一模式中时，指令可以使用字节对齐寻址以用于源操作数和目的地操作数，并且当在第二模式中时，指令可以使用16字节对齐寻址以用于所有的源操作数和目的地操作数。

在一个实施例中，访问/地址模式字段726的地址模式部分确定指令是使用直接寻址还是间接寻址。当使用直接寄存器寻址模式时，指令中的位直接提供一个或多个操作数的寄存器地址。当使用间接寄存器寻址模式时，可以基于指令中的地址寄存器值和地址立即数字段来计算一个或多个操作数的寄存器地址。

在一些实施例中，基于操作码712位字段对指令进行分组从而简化操作码解码740。针对8位的操作码，第4、5、和6位允许执行单元确定操作码的类型。所示出的精确操作码分组仅是示例性的。在一些实施例中，移动和逻辑操作码组742包括数据移动和逻辑指令(例如，移动(mov)、比较(cmp))。在一些实施例中，移动和逻辑组742共享五个最高有效位(MSB)，其中移动(mov)指令采用0000xxxxb的形式，而逻辑指令采用0001xxxxb的形式。流控制指令组744(例如，调用(call)、跳(jmp))包括采用0010xxxxb形式(例如，0x20)的指令。混杂的指令组746包括指令的混合，包括采用0011xxxxb形式(例如，0x30)的同步指令(例如，等待(wait)、发送(send))。并行数学指令组748包括采用0100xxxxb形式(例如，0x40)的按分量的算术指令(例如，加(add)、乘(mul))。并行数学组748跨数据通道并行地执行算术运算。向量数学组750包括采用0101xxxxb形式(例如，0x50)的算术指令(例如，dp4)。向量数学组对向量操作数执行算术运算，诸如点积运算。

图形流水线

图8是图形处理器800的另一个实施例的框图。图8的具有与此处任何其他附图中的元件相同的参考号(或名称)的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。

在一些实施例中，图形处理器800包括图形流水线820、媒体流水线830、显示引擎840、线程执行逻辑850、以及渲染输出流水线870。在一些实施例中，图形处理器800是包括一个或多个通用处理核的多核处理系统内的图形处理器。图形处理器受到至一个或多个控制寄存器(未示出)的寄存器写入的控制或者经由环形互连802经由发布至图形处理器800的命令被控制。在一些实施例中，环形互连802将图形处理器800耦合至其他处理部件，比如其他图形处理器或通用处理器。来自环形互连802的命令通过命令流转化器803被解译，所述命令流转化器将指令供应至图形流水线820或媒体流水线830的单独部件。

在一些实施例中，命令流转化器803引导顶点获取器805的操作，所述顶点获取器从存储器读取顶点数据并执行由命令流转化器803所提供的顶点处理命令。在一些实施例中，顶点获取器805将顶点数据提供给顶点着色器807，所述顶点着色器对每个顶点执行坐标空间变换和照明操作。在一些实施例中，顶点获取器805和顶点着色器807通过经由线程分派器831向执行单元852A至852B分派执行线程来执行顶点处理指令。

在一些实施例中，执行单元852A至852B是具有用于执行图形和媒体操作的指令集的向量处理器阵列。在一些实施例中，执行单元852A至852B具有附接的L1高速缓存851，所述高速缓存专用于每个阵列或在阵列之间共享。高速缓存可以被配置为数据高速缓存、指令高速缓存、或单个高速缓存，所述单个高速缓存被分区为包含不同分区中的数据和指令。

在一些实施例中，图形流水线820包括用于执行3D对象的硬件加速曲面细分的曲面细分部件。在一些实施例中，可编程的外壳着色器811配置曲面细分操作。可编程域着色器817提供对曲面细分输出的后端评估。曲面细分器813在外壳着色器811的方向上进行操作并且包含专用逻辑，所述专用逻辑用于基于粗糙几何模型来生成详细的几何对象集合，所述粗糙几何模型作为输入被提供至图形流水线820。在一些实施例中，如果未使用曲面细分，则可以对曲面细分部件(例如，外壳着色器811、曲面细分器813、域着色器817)进行旁路。

在一些实施例中，完整的几何对象可以由几何着色器819经由被分派至所述执行单元852A至852B的一个或多个线程来处理、或者可以直接行进至剪辑器829。在一些实施例中，几何着色器在整个几何对象(而非顶点或者如图形流水线的先前级中的顶点补片)上进行操作。如果禁用曲面细分，则几何着色器819从顶点着色器807接收输入。在一些实施例中，几何着色器819可由几何着色器程序编程以便在曲面细分单元被禁用时执行几何曲面细分。

在光栅化之前，剪辑器829处理顶点数据。剪辑器829可以是固定功能的剪辑器或者具有剪辑和几何着色器功能的可编程剪辑器。在一些实施例中，渲染输出流水线870中的光栅和深度测试部件873分派像素着色器以将几何对象转换成其每像素表示。在一些实施例中，像素着色器逻辑包括在线程执行逻辑850中。在一些实施例中，应用可对光栅和深度测试部件873进行旁路并且经由流出单元823访问未光栅化的顶点数据。

图形处理器800具有互连总线、互连结构、或某个其他的互连机制，所述互连机制允许数据和消息在所述图形处理器的主要部件之中传递。在一些实施例中，执行单元852A至852B和(多个)相关联的高速缓存851、纹理和媒体采样器854、以及纹理/采样器高速缓存858经由数据端口856进行互连，以便执行存储器访问并且与处理器的渲染输出流水线部件进行通信。在一些实施例中，采样器854、高速缓存851、858以及执行单元852A至852B各自具有单独的存储器访问路径。

在一些实施例中，渲染输出流水线870包含光栅和深度测试部件873，所述光栅和深度测试部件将基于顶点的对象转换为相关联的基于像素的表示。在一些实施例中，光栅化器逻辑包括用于执行固定功能三角形和线光栅化的窗口器/掩蔽器单元。相关联的渲染高速缓存878和深度高速缓存879在一些实施例中也是可用的。像素操作部件877对数据进行基于像素的操作，然而在一些实例中，与2D操作(例如，利用混合的位块图像传递)相关联的像素操作由2D引擎841执行、或者在显示时间由显示控制器843使用重叠显示平面来代替。在一些实施例中，共享的L3高速缓存875可用于所有的图形部件，从而允许在无需使用主系统存储器的情况下共享数据。

在一些实施例中，图形处理器媒体流水线830包括媒体引擎837和视频前端834。在一些实施例中，视频前端834从命令流转化器803接收流水线命令。在一些实施例中，媒体流水线830包括单独的命令流转化器。在一些实施例中，视频前端834在将所述命令发送至媒体引擎837之前处理媒体命令。在一些实施例中，媒体引擎837包括用于生成线程以用于经由线程分派器831分派至线程执行逻辑850的线程生成功能。

在一些实施例中，图形处理器800包括显示引擎840。在一些实施例中，显示引擎840在处理器800外部并且经由环形互连802、或某个其他互连总线或机构与图形处理器耦合。在一些实施例中，显示引擎840包括2D引擎841和显示控制器843。在一些实施例中，显示引擎840包含能够独立于3D流水线而操作的专用逻辑。在一些实施例中，显示控制器843与显示设备(未示出)耦合，所述显示设备可以是系统集成显示设备(如在膝上型计算机中)、或者经由显示设备连接器附接的外部显示设备。

在一些实施例中，图形流水线820和媒体流水线830可被配置成用于基于多个图形和媒体编程接口执行操作并且并非专用于任何一种应用编程接口(API)。在一些实施例中，图形处理器的驱动器软件将专用于特定图形或媒体库的API调度转换成可由图形处理器处理的命令。在一些实施例中，为全部来自Khronos Group的开放图形库(OpenGL)、开放计算语言(OpenCL)和/或Vulkan图形和计算API提供了支持。在一些实施例中，也可以为微软公司的Direct3D库提供支持。在一些实施例中，可以支持这些库的组合。还可以为开源计算机视觉库(OpenCV)提供支持。如果可做出从未来API的流水线到图形处理器的流水线的映射，则具有兼容3D流水线的未来API也将受到支持。

图形流水线编程

图9A是展示了根据一些实施例的图形处理器命令格式900的框图。图9B是展示了根据实施例的图形处理器命令序列910的框图。图9A中的实线框展示了通常包括在图形命令中的部件，而虚线包括是可选的或者仅包括在所述图形命令的子集中的部件。图9A的示例性图形处理器命令格式900包括用于标识命令的目标客户端902、命令操作代码(操作码)904、以及用于命令的相关数据906的数据字段。一些命令中还包括子操作码905和命令尺寸908。

在一些实施例中，客户端902限定了处理命令数据的图形设备的客户端单元。在一些实施例中，图形处理器命令解析器检查每个命令的客户端字段以便调整对命令的进一步处理并将命令数据路由至合适的客户端单元。在一些实施例中，图形处理器客户端单元包括存储器接口单元、渲染单元、2D单元、3D单元、和媒体单元。每个客户端单元具有对命令进行处理的相应处理流水线。一旦命令被客户端单元接收到，客户端单元就读取操作码904以及子操作码905(如果存在的话)从而确定要执行的操作。客户端单元使用数据字段906内的信息来执行命令。针对一些命令，期望显式地的命令尺寸908来限定命令的尺寸。在一些实施例中，命令解析器基于命令操作码自动地确定命令中的至少一些命令的尺寸。在一些实施例中，经由双倍字长的倍数对命令进行对齐。

图9B中的流程图示出了示例性图形处理器命令序列910。在一些实施例中，以图形处理器的实施例为特征的数据处理系统的软件或固件使用所示出的命令序列的版本来启动、执行并终止图形操作集合。仅出于示例性目的示出并描述了样本命令序列，如实施例并不限于这些特定命令或者此命令序列。而且，所述命令可以作为一批命令以命令序列被发布，从而使得图形处理器将以至少部分同时的方式处理命令序列。

在一些实施例中，图形处理器命令序列910可以以流水线转储清除命令912开始以便使得任一活跃图形流水线完成针对所述流水线的当前未决命令。在一些实施例中，3D流水线922和媒体流水线924不同时进行操作。执行流水线转储清除以使得活动图形流水线完成任何未决命令。响应于流水线转储清除，用于图形处理器的命令解析器将停止命令处理直到活跃绘画引擎完成未决操作并且使得相关的读高速缓存失效。可选地，渲染高速缓存中被标记为‘脏’的任何数据可以被转储清除到存储器中。在一些实施例中，流水线转储清除命令912可以用于流水线同步或者用在将图形处理器置于低功率状态之前。

在一些实施例中，当命令序列需要图形处理器在流水线之间显式地地切换时，使用流水线选择命令913。在一些实施例中，在发布流水线命令之前在执行情境中仅需要一次流水线选择命令913，除非所述情境要发布针对两条流水线的命令。在一些实施例中，在经由流水线选择命令913的流水线切换之前正好需要流水线转储清除命令912。

在一些实施例中，流水线控制命令914配置用于操作的图形流水线并且用于对3D流水线922和媒体流水线924进行编程。在一些实施例中，流水线控制命令914配置活跃流水线的流水线状态。在一个实施例中，流水线控制命令914用于流水线同步并且用于在处理一批命令之前清除来自活跃流水线内的一个或多个高速缓存存储器中的数据。

在一些实施例中，用于返回缓冲器状态916的命令用于配置返回缓冲器的集合以供相应的流水线写入数据。一些流水线操作需要分配、选择、或配置一个或多个返回缓冲器，在处理过程中所述操作将中间数据写入所述一个或多个返回缓冲器中。在一些实施例中，图形处理器还使用一个或多个返回缓冲器以便存储输出数据并且执行跨线程通信。在一些实施例中，配置返回缓冲器状态916包括选择返回缓冲器的尺寸和数量以用于流水线操作集合。

命令序列中的剩余命令基于用于操作的活跃流水线而不同。基于流水线判定920，所述命令序列被定制用于以3D流水线状态930开始的3D流水线922、或者在媒体流水线状态940处开始的媒体流水线924。

用于3D流水线状态930的命令包括用于顶点缓冲器状态、顶点元素状态、常量颜色状态、深度缓冲器状态、以及有待在处理3D图元命令之前配置的其他状态变量的3D状态设置命令。这些命令的值至少部分地基于使用中的特定3D API来确定。在一些实施例中，3D流水线状态930命令还能够选择性地禁用或旁路掉特定流水线元件(如果将不使用那些元件的话)。

在一些实施例中，3D图元932命令用于提交待由3D流水线处理的3D图元。经由3D图元932命令传递给图形处理器的命令和相关联参数将被转发到所述图形流水线中的顶点获取功能。顶点获取功能使用3D图元932命令数据来生成多个顶点数据结构。所述顶点数据结构被存储在一个或多个返回缓冲器中。在一些实施例中，3D图元932命令用于经由顶点着色器对3D图元执行顶点操作。为了处理顶点着色器，3D流水线922将着色器执行线程分派至图形处理器执行单元。

在一些实施例中，经由执行934命令或事件触发3D流水线922。在一些实施例中，寄存器写入触发命令执行。在一些实施例中，经由命令序列中的‘前进’(‘go’)或‘拣选’(‘kick’)命令来触发执行。在一个实施例中，使用流水线同步命令来触发命令执行以便通过图形流水线转储清除命令序列。3D流水线将针对3D图元来执行几何处理。一旦完成操作，则对所产生的几何对象进行光栅化，并且像素引擎对所产生的像素进行着色。对于这些操作，还可以包括用于控制像素着色和像素后端操作的附加命令。

在一些实施例中，当执行媒体操作时，图形处理器命令序列910跟随在媒体流水线924路径之后。一般地，针对媒体流水线924进行编程的具体用途和方式取决于待执行的媒体或计算操作。在媒体解码过程中，特定的媒体解码操作可以被卸载到所述媒体流水线。在一些实施例中，还可对媒体流水线进行旁路，并且可使用由一个或多个通用处理核提供的资源来整体地或部分地执行媒体解码。在一个实施例中，媒体流水线还包括用于通用图形处理器单元(GPGPU)操作的元件，其中，所述图形处理器用于使用计算着色器程序来执行SIMD向量运算，所述计算着色器程序与渲染图形图元不是显式地相关的。

在一些实施例中，以与3D流水线922相似的方式对媒体流水线924进行配置。将用于配置媒体流水线状态940的一组命令分派或放置到命令队列中，在媒体对象命令942之前。在一些实施例中，用于媒体流水线状态940的命令包括用于配置媒体流水线元件的数据，所述媒体流水线元件将用于处理媒体对象。这包括用于在媒体流水线内配置视频解码和视频编码逻辑的数据，诸如编码或解码格式。在一些实施例中，用于媒体流水线状态940的命令还支持将一个或多个指针用于包含一批状态设置的“间接”状态元件。

在一些实施例中，媒体对象命令942将指针供应至媒体对象以用于由媒体流水线进行处理。媒体对象包括存储器缓冲器，所述存储器缓冲器包含待处理的视频数据。在一些实施例中，在发布媒体对象命令942之前，所有的媒体流水线状态必须是有效的。一旦流水线状态被配置并且媒体对象命令942被排队，则经由执行944命令或等效的执行事件(例如，寄存器写入)来触发媒体流水线924。然后可以通过由3D流水线922或媒体流水线924提供的操作对来自媒体流水线924的输出进行后处理。在一些实施例中，以与媒体操作类似的方式来配置和执行GPGPU操作。

图形软件架构

图10展示了根据一些实施例的数据处理系统1000的示例性图形软件架构。在一些实施例中，软件架构包括3D图形应用1010、操作系统1020、以及至少一个处理器1030。在一些实施例中，处理器1030包括图形处理器1032以及一个或多个通用处理器核1034。图形应用1010和操作系统1020各自在数据处理系统的系统存储器1050中执行。

在一些实施例中，3D图形应用1010包含一个或多个着色器程序，所述一个或多个着色器程序包括着色器指令1012。着色器语言指令可以采用高级着色器语言，诸如高级着色器语言(HLSL)或OpenGL着色器语言(GLSL)。所述应用还包括可执行指令1014，所述可执行指令采用适合用于由通用处理器核1034执行的机器语言。所述应用还包括由顶点数据限定的图形对象1016。

在一些实施例中，操作系统1020是来自微软公司的操作系统、专用UNIX式操作系统、或使用Linux内核变体的开源UNIX式操作系统。操作系统1020可以支持图形API 1022，诸如Direct3D API、OpenGL API或Vulkan API。当Direct3D API正在使用时，操作系统1020使用前端着色器编译器1024以将HLSL中的任何着色器指令1012编译成较低级的着色器语言。所述编译可以是即时(JIT)编译，或者所述应用可执行着色器预编译。在一些实施例中，在对3D图形应用1010进行编译的过程中，将高级着色器编译成低级着色器。在一些实施例中，着色器指令1012以中间形式提供，诸如由Vulkan API使用的标准便携式中间表示(SPIR)的版本。

在一些实施例中，用户模式图形驱动器1026包含后端着色器编译器1027，所述后端着色器编译器用于将着色器指令1012转换成硬件专用的表示。当在使用OpenGL API时，将采用GLSL高级语言的着色器指令1012传递至用户模式图形驱动器1026以用于编译。在一些实施例中，用户模式图形驱动器1026使用操作系统内核模式功能1028来与内核模式图形驱动器1029进行通信。在一些实施例中，内核模式图形驱动器1029与图形处理器1032进行通信以便分派命令和指令。

IP核实现

至少一个实施例的一个或多个方面可以由存储在机器可读介质上的代表性代码实现，所述机器可读介质表示和/或限定集成电路诸如处理器内的逻辑。例如，机器可读介质可以包括表示处理器内的各个逻辑的指令。当由机器读取时，所述指令可以使机器制造用于执行本文所述的技术的逻辑。这类表示(称为“IP核”)是集成电路的逻辑的可重复使用单元，所述可重复使用单元可以作为对集成电路的结构进行描述的硬件模型而存储在有形、机器可读介质上。可以将硬件模型供应至在制造集成电路的制造机器上加载硬件模型的各消费者或制造设施。可以制造集成电路，从而使得电路执行与本文所述的实施例中的任一实施例相关联地描述的操作。

图11是展示了根据实施例的可以用于制造集成电路以执行操作的IP核开发系统1100的框图。IP核开发系统1100可以用于生成可并入到更大的设计中或用于构建整个集成电路(例如，SOC集成电路)的模块化、可重复使用设计。设计设施1130可采用高级编程语言(例如，C/C++)生成对IP核设计的软件仿真1110。软件仿真1110可用于使用仿真模型1112来设计、测试并验证IP核的行为。仿真模型1112可以包括功能、行为和/或时序仿真。然后可由仿真模型1112来创建或合成寄存器传输级(RTL)设计1115。RTL设计1115是对硬件寄存器之间的数字信号的流动进行建模的集成电路(包括使用建模的数字信号执行的相关联逻辑)的行为的抽象。除了RTL设计1115之外，还可以创建、设计或合成逻辑电平或晶体管电平处的较低层次设计。由此，初始设计和仿真的具体细节可以发生变化。

可以由设计设施将RTL设计1115或等效方案进一步合成为硬件模型1120，所述硬件模型可以采用硬件描述语言(HDL)或物理设计数据的某种其他表示。可以进一步仿真或测试HDL以验证IP核设计。可使用非易失性存储器1140(例如，硬盘、闪存、或任何非易失性存储介质)来存储IP核设计以用于递送至第3方制造设施1165。可替代地，可以通过有线连接1150或无线连接1160来传输(例如，经由互联网)IP核设计。制造设施1165然后可以制造至少部分地基于IP核设计的集成电路。所制造的集成电路可被配置用于执行根据本文所述的至少一个实施例的操作。

示例性芯片上系统集成电路

图12至图14展示了根据本文所述的各种实施例的可以使用一个或多个IP核来制造的示例性集成电路和相关图形处理器。除了所展示的之外，还可以包括其他逻辑和电路，包括附加的图形处理器/核、外围接口控制器或通用处理器核。

图12是展示了根据实施例的可以使用一个或多个IP核来制造的示例性芯片上系统集成电路1200的框图。示例性集成电路1200包括一个或多个应用处理器1205(例如，CPU)、至少一个图形处理器1210，并且另外还可以包括图像处理器1215和/或视频处理器1220，其中的任一项都可以是来自相同或多个不同设计设施的模块化IP核。集成电路1200包括外围或总线逻辑，包括USB控制器1225、UART控制器1230、SPI/SDIO控制器1235和I²S/I²C控制器1240。另外，集成电路还可以包括显示设备1245，所述显示设备耦合至高清晰度多媒体接口(HDMI)控制器1250和移动行业处理器接口(MIPI)显示界面1255中的一项或多项。可以由闪存子系统1260(包括闪存和闪存控制器)来提供存储。可以经由存储器控制器1265来提供存储器接口以访问SDRAM或SRAM存储器设备。另外，一些集成电路还包括嵌入式安全引擎1270。

图13是展示了根据实施例的可以使用一个或多个IP核来制造的芯片上系统集成电路的示例性图形处理器1310的框图。图形处理器1310可以是图12的图形处理器1210的变体。图形处理器1310包括顶点处理器1305和一个或多个片段处理器1315A至1315N(例如，1315A，1315B，1315C，1315D，一直到1315N-1和1315N)。图形处理器1310可以经由单独的逻辑执行不同的着色器程序，使得顶点处理器1305被优化以执行顶点着色器程序的操作，而一个或多个片段处理器1315A至1315N执行片段(例如，像素)着色操作以用于片段或像素着色器程序。顶点处理器1305执行3D图形流水线的顶点处理阶段并生成图元和顶点数据。(多个)片段处理器1315A至1315N使用由顶点处理器1305生成的图元和顶点数据来产生显示在显示设备上的帧缓冲器。在一个实施例中，(多个)片段处理器1315A至1315N被优化以执行OpenGL API中提供的片段着色器程序，这些片段着色器程序可以用于执行与Direct 3DAPI中提供的像素着色器程序相似的操作。

另外，图形处理器1310还包括一个或多个存储器管理单元(MMU)1320A至1320B、一个或多个高速缓存1325A至1325B和(多个)电路互连1330A至1330B。一个或多个MMU 1320A至1320B为图形处理器1310包括为顶点处理器1305和/或一个或多个片段处理器1315A至1315N提供虚拟到物理地址映射，除了存储在一个或多个高速缓存1325A至1325B中的顶点或图像/纹理数据之外，所述虚拟到物理地址映射还可以引用存储在存储器中的顶点或图像/纹理数据。在一个实施例中，一个或多个MMU 1320A至1320B可以与系统内的其他MMU包括与图12的一个或多个应用处理器1205、图像处理器1215和/或视频处理器1220相关联的一个或多个MMU同步，使得每个处理器1205至1220可以参与共享或统一的虚拟存储器系统。根据实施例，一个或多个电路互连1330A至1330B使得图形处理器1310能够经由SoC的内部总线或经由直接连接来与SoC内的其他IP核交互。

图14是展示了根据实施例的可以使用一个或多个IP核来制造的芯片上系统集成电路的附加示例性图形处理器1410的框图。图形处理器1410可以是图12的图形处理器1210的变体。图形处理器1410包括图13的集成电路1300的一个或多个MMU 1320A至1320B、高速缓存1325A至1325B和电路互连1330A至1330B。

图形处理器1410包括一个或多个着色器核1415A至1415N(例如，1415A、1415B、1415C、1415D、1415E、1415F、一直到1415N-1和1415N)，所述一个或多个着色器核提供统一的着色器核架构，其中单个核或类型或核可以执行所有类型的可编程着色器代码包括着色器程序代码以实现顶点着色器、片段着色器和/或计算着色器。存在的着色器核的确切数量可以在实施例和实现中变化。另外，图形处理器1410还包括核间任务管理器1405，所述核间任务管理器充当用于将执行线程分派给一个或多个着色器核1415A至1415N的线程分派器和用于加快分块操作以进行基于图块的渲染的分块单元1418，其中场景的渲染操作在图像空间中被细分，例如以利用场景内的本地空间一致性或优化内部高速缓存的使用。

遮挡剔除装置和方法

本发明的一个实施例包括一种机制，所述机制通过使用来自Z形预过程的信息来提高渲染过程期间的GPU效率。具体地，本实施例使用“重复令牌”来标识将产生完全相同的一组三角形的一个或多个绘制调用序列。GPU将在令牌的第一次出现期间记录剔除数据，或者在同一令牌的后续出现期间使用所记录的数据。在后续出现中可以跳过在记录期间被剔除的三角形或三角形组或整个绘制调用。

应用通常根据图15中所展示的操作1500至1504来渲染图像。这些操作连同根据本发明的一个实施例的附加操作1601至1606被一起展示在图16中。在1500处，图形流水线的状态最初被设置为“仅深度”以执行Z形预过程操作。在1601处，创建重放令牌(其细节在下文提供)。在一个实施例中，使用新的API调用来实施此操作以及其他操作1602至1606。在1602处，标记令牌序列的开始，并且在1501处，绘制场景的不透明部分。在1603处，标记与重复令牌相关联的重复序列的结束。在1502处，将流水线状态设置为深度和颜色，如将用于全渲染过程那样。在1604处，标记令牌序列的开始，在1503处，绘制场景的不透明部分，并且在1605处，标记令牌序列的结束。然后实施函数以在1606处销毁令牌，并且在1504处绘制场景的剩余部分。

如图17所示，典型的GPU渲染流水线1700包括输入装配器1701，所述输入装配器确定应当基于由应用提供的参数(比如三角形计数和可选的索引缓冲器)来绘制的一系列三角形。顶点着色器1702使用由应用提供的顶点数据1712来计算每个顶点的位置。剪裁和剔除模块1703去除了卷绕被定义为面向后方(取决于状态，或者为顺时针或者为逆时针)的三角形，并且还去除了位于屏幕之外的三角形、以及边界框不与任何像素中心重叠的非常小的三角形。通过光栅化器1704将剩余的三角形转换为像素。像素着色器1705计算每个像素的颜色，通常是使用由应用提供的纹理数据。然后将结果存储在帧缓冲器中并显示在显示器1710上。

如图18所示，本发明的一个实施例存储剪裁和剔除模块1703的结果1812，并将结果与重放令牌相关联。当再次使用同一令牌时，所存储的剔除数据1812用于在输入装配1701期间去除被剔除三角形，从而降低顶点着色器1702和剪裁和剔除模块1703的负担，并降低顶点数据的带宽使用率。在一个实施例中，当应用销毁相关联的重放令牌时，除掉剔除数据1812。

图19展示了根据一个实施例的具有仅位置顶点着色器1902的剔除流水线1900。仅位置顶点着色器1902仅关于每个顶点的X、Y和Z坐标执行顶点着色操作(即，其不执行比如纹理坐标、照明、颜色等其他着色操作)。剔除和剪裁模块1903从深度缓冲器(例如，HiZ缓冲器)中读取深度值，以标识被当前帧中的其他对象完全遮挡的那些三角形。其然后从流水线中剔除这些三角形以生成剔除数据1812，所述剔除数据然后如上所述那样被提供给输入装配器1701。

对于这种GPU，在渲染管道已经使用了在剔除管道1900中所生成的剔除数据1812时，可以除掉所述剔除数据。本发明的实施例将所生成的剔除数据1812与重放令牌相关联，并保留剔除数据，直到相关联的重放令牌被应用销毁。当再次遇到重放令牌时，不执行剔除管道，并且渲染管道再次使用相同的关联剔除数据。

在基于图块的立即模式渲染器(TBIMR)内的改进的遮挡剔除。

本发明的一个实施例提供了在基于图块的立即模式渲染器(TBIMR)内的改进的遮挡剔除。可以支持TBIMR的图形处理器大致如下工作。渲染目标被划分成被称为像素(或样本)的“图块”的不相交区域(例如，矩形)，这些区域一起覆盖整个渲染目标。在几何阶段内，首先对一组三角形进行顶点着色，并且然后将其拣分到图块中，使得每个图块都具有与此图块重叠的三角形列表。此后，可以针对每个图块开始进行光栅化和像素处理。如果有足够的资源可用，则可以并行处理若干个图块。先前的解决方案倾向于使用Z_最大遮挡剔除，其中，可以逐子图块地(例如，8×8像素，假设图块是例如128×128像素)对一部分三角形进行遮挡剔除。当对所述一组三角形的像素处理开始时，图形处理器还可以开始并行地对下一组三角形进行几何处理。

在本发明的一个实施例中，在几何阶段，针对经变换的三角形来计算每图块3D边界框(BB)。然后使用这些BB在图块渲染过程的开始时执行遮挡剔除。可以针对诸如HiZ缓冲器等深度缓冲器或针对每像素深度来测试BB。如果被遮挡，则可以从进一步处理中丢弃所述组中的所有三角形，因为它们将不可见并且不会对图像作出贡献。

图20展示了示例性图形处理引擎2000，其包括几何处理模块2001和像素处理模块2011。几何处理模块2001可以包括用于对多组三角形2030执行诸如顶点处理、曲面细分和几何着色器处理等各种操作的电路系统和逻辑。像素处理模块2011可以执行三角形设定、光栅化(有时也称为三角形遍历或窗口化)、以及诸如像素着色和混合等各种其他像素处理操作。

在一个实施例中，图形处理引擎2000支持TBIMR。因此，各流水线级一次对一组三角形进行操作(例如，N个三角形，其中，N可以是任何数字，比如500)。几何模块2001可以执行操作以使得每个三角形的每个顶点的最终位置变得已知。在一个实施例中，其然后将每个三角形附加到所述三角形所重叠的任何图块的三角形列表。当这N个三角形已被几何处理时，每个图块将包括与此图块重叠的小的三角形列表(或以其他方式与其相关联)。然后，像素处理模块2011并行地处理一个或多个图块，这取决于有多少资源可用。当对图块三角形列表中的三角形进行处理时，这些三角形经历三角形设定、光栅化、HiZ测试、深度测试、模板测试、阿尔法测试、像素着色器处理以及各种其他类型的每像素工作。

本发明的实施例包括几何模块2001和像素处理模块2011两者中的特征。具体地，在一个实施例中，几何处理模块2011内的边界框处理逻辑2003生成并存储最初为空的边界框。当第一个三角形处于一组N个三角形中时，三角形列表处理逻辑2002使边界框处理逻辑2003将边界框设置为包括此三角形的框。当三角形列表处理逻辑2002处理每个三角形时，边界框可能增长为以保守的方式也包括此三角形。这意味着，当这N个三角形已被处理时，生成了使得所有三角形都在框内的边界框。

在像素处理模块2011处理这N个三角形之前，从几何阶段转发边界框。在一个实施例中，遮挡测试和剔除逻辑2012通过将每个边界框与存储在深度缓冲器2008(例如，HiZ缓冲器)内的深度数据进行比较来对每个边界框进行遮挡测试。如果BB被遮挡，则其所包含的几何形状(例如，其边界三角形)也将被遮挡。因此，三角形不需要进一步处理并且如在2009处所示那样被丢弃。未被遮挡的剩余三角形被传递通过剩余的像素处理阶段2015，并最终在显示器2030上的图像帧内显示。本实施例导致被剔除的每组三角形的加速，因为可以避免进行每像素处理(包括三角形设定)。

存在不同的方式来表示3D边界框。其可以是自由采取任何定向和大小的定向边界框。但是，这些更难以计算。相反，可以计算这样的边界框，其在屏幕空间中是2D的并且然后具有附加的最小深度并且还可能具有最大深度。由于BB需要实时进行计算，因此其更容易以这种方式实现，因为最小深度只是当前框的最小深度和当前三角形顶点的当前三角形最小深度中的最小值。类似地更新最大深度，但是更新最大值而不是最小值。在一个实施例中使用的2D BB具有(minx，miny，maxx，maxy)，并且使用(BB的)minx的最小值和三角形的x坐标的最小值来更新minx的值。可以针对其他变量(miny，maxx，maxy)执行类似的更新。

给定定向BB，可以使用这个框作为输入几何形状来执行遮挡查询。如果此定向BB被遮挡，则图形流水线不需要处理包含在此定向BB中的任何三角形。否则，流水线需要像往常一样继续进行像素阶段处理(以三角形设定、光栅化等开始)。注意，可以针对HiZ缓冲器执行遮挡查询以便仅实现更快的处理，或者针对每像素深度执行遮挡查询以获得更好的准确度。

给定由屏幕空间中的2D边界框与最小深度、以及可能的最大深度所组成的BB，图形流水线可以如下对其进行处置。这里，可以使用遮挡查询，其中，可以绘制恰好覆盖2D边界框并且具有与框的最小深度相等的深度的矩形。然后，此遮挡查询可以对HiZ数据进行操作(逐子图块地)或类似于上文那样使用每像素深度进行操作。

可替代地，可以使用处置遮挡测试的小单元。此单元遍历2D边界框并访问与2D BB重叠的所有子图块。对于每个这样的子图块，所述单元在框的最小深度与来自此子图块的HiZ的Z_最大值之间执行测试。如果框的最小深度小于或等于此子图块的Z_最大值，则不能保证这N个三角形被遮挡。因此，当这第一次发生时，可以终止这些N个三角形的其余遮挡测试，而是可以利用像素处理来处理每个三角形。另一方面，如果在处理2D BB期间遍历的所有子图块都指示框被遮挡，则可以终止与此BB相关联的所有三角形的处理。

图21中展示了根据本发明的一个实施例的TBIMR流水线的流程图。所述方法可以在本文所述的系统架构的上下文中实施，但不限于任何特定的系统架构。

在2100处，对多组N个三角形进行排队。在2101处，将一组N个三角形传递到基于图块的几何阶段，所述几何阶段可以包括各种子阶段，比如顶点处理。在2102处，累积三角形的边界框。在2103处，存储三角形和图块，并且针对与图块重叠的三角形生成/更新三角形列表。在2104处，开始像素处理阶段，并且针对深度缓冲器中的数据或针对HiZ，对所述一组N个三角形的边界框进行遮挡剔除。如果在2105处确定被遮挡，则跳过对这N个三角形的附加处理。如果未被遮挡，则在2106处，提交这N个三角形以便进行剩余像素处理。

用于高效自适应多频着色的装置和方法

本发明的实施例扩展这些技术以在多个帧上保留着色值，并且引入若干种不同技术以便部分地刷新着色，从而减少来自时间重用的图像伪像。在纹理空间中评估着色并将其存储在程序纹理(PT)中。利用AMFS，从像素着色器(PS)开始异步生成程序纹理(PT)，所述像素着色器发起一个或多个纹素着色器(TS)。在其他实施例中，使用其他机制、例如使用多过程渲染解决方案来生成程序纹理。

本发明的一个实施例保存针对一对象的来自前一帧的程序纹理数据，并在渲染当前帧时重用其内容。首先将提供对异步纹素着色的简要描述，然后是对本发明的实施例的详细描述

图22展示了根据本发明一个实施例的实施异步纹素着色的图形流水线的示例。输入装配器(IA)2201从存储器读取索引和顶点数据、以及顶点着色器(VS)2202。顶点着色器2202对每个顶点执行着色操作(例如，将虚拟空间中的每个顶点的3D位置变换为其在屏幕上出现的2D坐标)，并以图元(例如，三角形)的形式生成结果。几何着色器(GS)2203将整个图元作为输入，可能具有邻接信息。例如，当对三角形进行操作时，三个顶点是几何着色器的输入。然后，着色器可以发射零个或更多个图元，这些图元在光栅化阶段2204时被光栅化，并且它们的片段最终被传递到像素着色器(PS)2205。

在一个实施例中，诸如像素着色器(PS)2205等着色器线程发布关于程序纹理2207的“评估纹素”着色请求。与标准纹理样本操作不同，所述请求并不返回数据，但具有可能会产生纹素着色器(TS)2206的负面效应。因此，发布线程可以立即继续其执行，将已着色像素传递到输出合并器(OM)2208，所述输出合并器执行诸如阿尔法混合等操作并将像素写回到后备缓冲器。如果着色请求中存在尚未着色的纹素，则会立即将这些纹素标记为“已着色”，并且将调度一个或多个纹素着色器(TS)2206线程来评估这些纹素的着色并将结果(例如，颜色)写入存储器(例如，在程序纹理2207内)。因此，对(多个)相同纹素的后续评估请求将不会触发重新着色。在明确的同步点之后，所生成的程序纹理2207可以用作着色器资源，即，其数据可以由纹理采样器请求。因此，在一个实施例中，可以在后一过程中消耗由TS2206计算的纹素，其中，程序纹理2207用作普通纹理。

程序纹理2207是稀疏填充的纹理，其中，每个纹素可以是“未着色”或“已着色”。在第一次访问“未着色”纹素时调用TS 2206。在这种情况下，TS 2206的输出被写入PT 2207并且纹素被标记为“已着色”。评估操作确保位于纹理过滤器占用面积下的所有纹素都已着色。占用面积是由采样模式和纹理坐标(u，v)来确定的。注意，程序纹理可以是MIP映射(mipmap)层级结构。因此，单个评估操作可以针对一个MIP映射级别中的多个纹素或针对一个或多个MIP映射级别、以及针对每个MIP中的多个纹素来触发纹素着色器。

在一些实施例中，经过滤的着色立即返回到调用像素着色器2205。在其他实施例中，必须在稍后的渲染过程中对所产生的程序纹理2207进行采样。本发明的实施例适用于两种变型。

时间重用

本发明的一个实施例保存针对一对象的来自前一帧的程序纹理(PT)数据，并在渲染当前帧时重用其内容。例如，这些技术可用于在N帧上重用程序纹理，并且仅更新Y个对象中的每X个对象，例如，以便控制帧速率。可以基于来自前一帧的性能来预测更新速率。可替代地，可以选择对象的子集以便以伪随机方式进行更新。

图23中展示了用于利用时间重用的方法。响应于在2301处像素着色器触发评估调用，在2302处判定是否可以应用时间重用。若是，则在2304处，从程序纹理2307中检索已着色纹素。若否，则在2303处判定纹素是否已着色。若是，则在2304处，从程序纹理2307中检索已着色纹素。若否，则在2305处针对所述纹素运行着色器程序，并且在2306处将着色结果存储在程序纹理中。

在一个实施例中，更新在外围不可以那么频繁地发生，即，可以在用户正在观看的中央凹化区域中执行更快的更新，并在其他地方执行不太频繁地更新。这可以与眼睛跟踪相结合以识别中央凹化区域。图24中展示了这个概念，所述附图示出了位于中央凹化区域2401(用实线椭圆标识)内的第一组清晰三角形；位于中央凹化区域之外但位于第二限定区域2402(用虚线椭圆标识)内的第二组三角形(用水平线标识)；以及位于图像外围上的第三组三角形(用棋盘图案标识)。在一个实施例中，更新在区域2401内以较高频率发生，在区域2402内以相对较低频率发生，并且在区域2403内以最低频率发生。

为了允许更新对象的部分集合，程序纹理数据可以被安排为许多独立程序纹理，每个对象一个程序纹理。这对于现代3D API的无绑定资源模型是可行的。在这种情况下，应用可以在对以下帧进行渲染的开始时清除X个对象的程序纹理2307：在所述帧中应当更新这些程序纹理。清除程序纹理意味着其纹素被重置为其“未着色”状态，并且对特定纹素进行着色的任何请求都将触发着色。

在另一实施例中，创建虚拟纹理图集以将所有可见场景对象映射到一个或几个大程序纹理中。这个用例预计会更常见，因为它避免了对预先分配大量程序纹理的需要。在本实施例中，每个对象具有其自己的特定程序纹理区域。因此，应用需要清除与其想要更新的这X个对象相对应的(多个)程序纹理的子区域。出于此原因，重要的是程序纹理的3D API支持指定例如标识程序纹理的子区域的清晰矩形。

在另一实施例中，可以使用指数衰减来对先前的着色值与新值进行组合。对于给定的纹素，可以使用简单的无限脉冲响应(IIR)滤波器将当前样本累积到已驻留在高速缓存中的样本：

c_i＝(1-α)c_i+αc_(i-1)

其中，c_i是当前帧的着色颜色，并且c_(i-1)是先前帧的累积颜色。常数α∈[0,1]确定应当对来自先前帧的累积颜色加权多少。

未着色纹素的回退机制

如果程序纹理在一个帧中被着色，并且未经修改地重用于后续帧，则可能发生数据丢失。例如，如果对象的在第一帧中不可见的部分在后一帧(去除遮挡)中变得可见，则程序纹理的这些区域将不会被有效数据填充并且可能发生图像伪像。这可以通过几种不同的机制来避免：

i.每帧地进行完全评估过程

参照图22，应用每帧渲染所有对象并在像素着色器2205中执行评估调用。评估函数将确保程序纹理的任何必要纹素被着色，即，由于去除遮挡而变得可见的任何区域将被正确地着色。因此，当对程序纹理进行采样(消耗)时，纹理采样器将始终只访问有效的“已着色”纹素。

这种方法的缺点是需要额外的完全渲染过程(对所有对象进行光栅化)，尽管只有极少数的评估操作实际上触发任何着色。因此，GPU的几何吞吐量可能成为瓶颈。

ii.仅对N帧中的第一帧进行完全评估过程，在采样过程中回退

在这种情况下，当已经清除了对象的程序纹理2307时，仅第一帧进行完全着色。后续帧不会执行附加评估调用。当在像素着色器2205中对程序纹理2307进行采样时，如果判定是否访问了任何“未着色”纹素，则像素着色器2205本身计算这些纹素的貌似合理过滤的颜色。此颜色不会被存储以供将来重用，而是仅仅用于填充图像中由于访问无效纹素而导致的“孔”。

使用这种回退机制计算的着色颜色值可能与通过硬件纹素着色计算的颜色值不同，因为应用开发人员可能不知道或无法访问硬件实施方式的细节(例如，纹理采样器的细节)。另外，应用可能想要使用近似值来提高性能。

iii.仅对N帧中的第一帧进行完全评估过程，在采样过程中回退并评估

在另一实施例中，如果在对程序纹理2207进行采样时访问任何“未着色”纹素，则可以通过触发评估操作来增强上述回退机制。这样，PT2207中的任何孔都是在其第一次被访问时被填充，而不是必须对所有后续帧使用回退机制(直到下一次完全评估过程)。

在本申请中使用的术语“模块”、“逻辑”和“模块”可以指代用于执行指定功能的电路。在一些实施例中，所指定的功能可以由电路结合软件来执行，比如通过由通用处理器执行的软件。

本发明的实施例可以包括以上已经描述的各步骤。这些步骤可以被具体化为机器可执行指令，所述机器可执行指令可以用于使通用或专用处理器执行这些步骤。可替代地，这些步骤可以由包含用于执行这些步骤的硬接线逻辑的特定硬件部件来执行，或者由程序化计算机部件和自定义硬件部件的任意组合来执行。

如在此描述的，指令可以指硬件(诸如专用集成电路(ASIC))的特定配置，所述专用集成电路被配置用于执行某些操作或者具有预定功能或存储在被具体化为非暂态计算机可读介质的存储器中的软件指令。因此，可以使用在一个或多个电子设备(例如，端站、网络元件等)上存储并执行的代码和数据来实施附图中示出的技术。这样的电子设备使用计算机机器可读介质(比如，非暂态计算机机器可读存储介质(例如，磁盘；光盘；随机存取存储器；只读存储器；闪速存储器设备；相变存储器)以及暂态计算机机器可读通信介质(例如，电、光、声或其他形式的传播信号-比如载波、红外信号、数字信号等))来(在内部和/或通过网络与其他电子设备)存储和传达代码和数据。

此外，这样的电子设备典型地包括耦合到一个或多个其他部件(比如，一个或多个存储设备(非暂态机器可读存储介质)、用户输入/输出设备(例如键盘、触摸屏和/或显示器)、以及网络连接件)的一组一个或多个处理器。所述一组处理器和其他部件的耦合通常通过一个或多个总线和桥接器(也被称为总线控制器)进行。承载网络业务量的存储设备和信号分别表示一个或多个机器可读存储介质和机器可读通信介质。因此，给定电子设备的存储设备典型地存储用于在该电子设备的所述一组一个或多个处理器上执行的代码和/或数据。当然，可以使用软件、固件、和/或硬件的不同组合来实施本发明的实施例的一个或多个部分。贯穿本详细说明，出于解释的目的，阐述了大量的具体细节以便提供对本发明的透彻理解。然而，对于本领域的技术人员而言将明显的是，可以在没有这些具体细节中的一些的情况下实践本发明。在某些实例中，未详细描述公知结构和功能以避免模糊本发明的主题。因此，本发明的范围和精神应根据以下权利要求来判定。

Claims

1.一种图形处理装置，包括：

图形流水线的输入装配器，用于基于由应用提供的参数来确定要绘制的第一组三角形；

深度缓冲器，用于存储与所述第一组三角形有关的深度数据；

顶点着色器，用于响应于关于所述图形流水线用于最初在仅深度模式下操作的指示来对所述第一组三角形执行仅位置顶点着色操作；

剔除和剪裁模块，用于从所述深度缓冲器中读取深度值以标识所述第一组三角形中被当前帧中的其他对象完全遮挡的那些三角形，并且用于生成可用于剔除被遮挡三角形的剔除数据，所述剔除和剪裁模块用于将所述剔除数据与重放令牌相关联，所述重放令牌将用于标识通过所述图形流水线的后一渲染过程；

在所述后一渲染过程中检测到所述重放令牌时，所述输入装配器用于访问与所述重放令牌相关联的所述剔除数据，以便从所述第一组三角形中去除被剔除三角形，从而生成第二组三角形；

所述顶点着色器用于在所述后一渲染过程期间对所述第二组三角形执行全顶点着色操作。

2.如权利要求1所述的图形处理装置，其特征在于，所述重放令牌在所述后一渲染过程期间或之后将被销毁，并且所述剔除数据在所述重放令牌的销毁之后将被丢弃。

3.如权利要求2所述的图形处理装置，其特征在于，所述当前帧的不透明部分将被首先绘制，并且在所述令牌的销毁之后，所述当前帧的剩余部分将被绘制。

4.所述图形处理装置，其特征在于，进一步包括：

光栅化器，用于在所述后一渲染过程期间对所述第二组三角形中的一个或多个三角形进行光栅化以生成一组像素；以及

像素着色器，用于使用纹理数据对所述一组像素执行像素着色操作。

5.一种方法，包括：

将图形流水线的状态设置为仅深度；

创建重放令牌；

使用所述重放令牌来标记将在仅深度模式下执行的图形操作序列的开始和结束；

在仅深度模式下处理所述图形操作序列；

生成标识可被剔除的一组图元的剔除数据，所述剔除数据与所述重放令牌相关联；

将所述图形流水线的所述状态设置为深度和颜色两者；

使用在仅深度模式下生成的所述剔除数据来重放所述图形操作序列中的一个或多个图形操作以便剔除被遮挡图元，所述图形操作序列中的所述一个或多个图形操作具有使用所述重放令牌标记的开始和结束；

在完成所述一个或多个图形操作序列的重放时，删除所述重放令牌和所述相关联剔除数据。

6.一种装置，包括：

基于图块的立即模式渲染(TBIMR)流水线的几何处理电路，用于对多组三角形执行几何处理操作，其中，每个图块地生成三角形列表(来自所述组)，其中，所述列表包含与所述图块重叠的三角形，所述几何处理电路包括用于增长边界框以包括所述一组三角形中的每个三角形的边界框处理模块，其中，当已经处理了所有所述一组三角形时，已生成第一边界框以包括所有三角形；

像素处理电路，用于接收所述第一边界框，所述像素处理电路包括：

深度缓冲器，用于存储深度数据；

遮挡测试和剔除模块，用于通过将所述第一边界框与存储在所述深度缓冲器内的所述深度数据进行比较来对所述第一边界框进行遮挡测试，其中，如果所述遮挡测试和剔除模块确定所述第一边界框被遮挡，则其丢弃所述边界框中所包括的所述一组三角形，以使得不对所述一组三角形执行进一步处理，如果所述第一边界框未被遮挡，则所述遮挡测试和剔除模块用于将所述一组三角形中的一个或多个三角形传递给剩余的像素处理阶段。

7.如权利要求6所述的装置，其特征在于，所述像素处理电路用于并行处理多组三角形，每组三角形与不同的图像图块相关联，并且具有由所述边界框处理模块生成的边界框的每组三角形被提供给所述像素处理电路。

8.如权利要求7所述的装置，其特征在于，所述第一边界框包括具有最小深度的二维(2D)边界框，所述最小深度可由所述遮挡测试和剔除模块用来判定所述第一边界框是否被遮挡。

9.如权利要求8所述的装置，其特征在于，所述遮挡测试和剔除模块针对与所述2D边界框重叠的所有子图块来测试所述2D边界框。

10.如权利要求9所述的装置，其特征在于，对于每个子图块，所述遮挡测试和剔除模块在所述第一边界框的最小深度与来自用于此子图块的所述深度缓冲器的Z_最大值之间执行测试。

11.一种装置，包括：

顶点着色器，用于对多个三角形的顶点执行顶点着色，所述顶点着色器用于将虚拟空间中的每个顶点的3D位置变换为显示器的2D坐标；

光栅化器，用于对由所述顶点着色器输出的三角形进行光栅化；以及

像素着色器，用于发布对程序纹理上的纹素进行评估的请求，其中，判定是否可以应用时间重用，并且若是，则将从所述程序纹理中检索已着色纹素，并且若否，则判定所述纹素是否已被着色，并且若是，则将从所述程序纹理中检索所述已着色纹素，并且若否，则将为所述纹素运行着色器程序并且将着色结果存储在所述程序纹理中。

12.如权利要求11所述的装置，其特征在于，所有对象的程序纹理的子集被每帧地更新，并且不同的子集在下一帧中被更新，直到针对所有对象的着色已经被更新。

13.如权利要求12所述的装置，其特征在于，所述子集是伪随机选择。

14.如权利要求11所述的装置，其特征在于，空间中的区域被使用，其中，每个区域对于此区域中的对象具有其自身的更新频率。

15.如权利要求11所述的装置，其特征在于，程序纹理数据经过多个帧被累积以提供时间平均化。