CN110136223A - 使用三角形的属性的加权平均来合并粗像素着色的片段 - Google Patents

Abstract

两个图元可以通过在粗像素中心处内插顶点属性来合并。输入属性被计算为内插顶点属性的覆盖加权平均。然后使用经合并的图元来执行粗像素着色。

Description

使用三角形的属性的加权平均来合并粗像素着色的片段

本申请是国际申请日为2016/11/7，国际申请号为PCT/US2016/060776，进入中国国家阶段的申请号为201680070840.2，题为“使用三角形的属性的加权平均来合并粗像素着色的片段”的发明专利申请的分案申请。

背景技术

在粗(coarse)像素着色中，给定的帧或图片可具有不同的着色率。例如，帧或图片的某些区域可具有较低的着色率(rate)，诸如，每像素少于一次，而在另一区域中，着色率可能是每像素一次，而在又一其他地方，着色率可能超过每像素一次。可以降低着色率的示例包括存在运动和相机散焦的区域、外围模糊的区域、以及一般地，感知的视觉细节无论以何种方式被减小的任何情况，或者通常着色伪像较不明显的任何情况。

粗像素着色(CPS)是一种可以减少光栅化流水线中的着色率的技术。CPS将来自相同图元(primitive)的四元体片段(quad-fragment) 的块合并成粗着色四元体。例如，通过将4x4片段(4个四元体)的块合并成单个着色四元体(2x2粗片段)，着色评估的数量可以减少到25％。

在光栅化三角形后，粗像素着色减少着色成本。然而，由于可能会生成冗余像素着色执行，因此一些因素可限制粗像素着色的效率。这种效率限制可例如与场景深度复杂性、部分覆盖的像素和用于有限差分的像素着色器的基于四元体片段的调度有关地发生。

时常发生的是，由相同表面覆盖的像素在它们被多个光栅化图元的四元体片段覆盖时被多次着色。这是因为粗像素着色仅在单个光栅化图元内工作。CPS使用由自己生成若干片段的三角形。然而，现代渲染工作负荷通常以小三角形为特征,此情况下CPS的益处被分摊。

附图简述

参照以下附图描述一些实施例：

图1是一个实施例的流程图；

图2是根据一个实施例的对合并过程的描绘。

图3是根据一个实施例的用于合并单元的流程图；

图4是根据一个实施例的处理系统的框图；

图5是根据一个实施例的处理器的框图；

图6是根据一个实施例的图形处理器的框图；

图7是根据一个实施例的图形处理器引擎的框图；

图8是图形处理器的另一实施例的框图；

图9是根据一个实施例的对线程执行逻辑的描绘。

图10是根据一些实施例的图形处理器指令格式的框图；

图11是图形处理器的另一实施例的框图；

图12A是根据一些实施例的图形处理器命令格式的框图；

图12B是根据一些实施例的示出了图形处理器命令序列的框图；

图13是根据一些实施例的对示例性图形软件架构的描绘；

图14是根据一些实施例的示出了IP核开发系统的框图；以及

图15是根据一些实施例的示出了示例性芯片上系统集成电路的框图。

具体实施方式

两个图元可以通过在粗像素中心处内插顶点属性来合并。输入属性被计算为内插顶点属性的覆盖加权平均。然后使用所得的输入属性来执行粗像素着色。在覆盖加权内插之后，合并的图元可以被丢弃(不再需要它们)。

在一些实施例中，可以通过减少一组图元上的粗像素着色器执行的次数来改进粗像素着色的效率。通过在当多个图元表示相同表面的特殊情况下跨多个图元共享粗像素着色器执行，可以改进效率。这可以通过合并多个粗像素着色四片段来完成，如果这些粗像素着色四元体片段来自相同的绘制调用并且与屏幕上的相同粗像素相对应但它们的采样覆盖不重叠的话。可以用图形处理单元内的小型芯片上缓冲器来扩展光栅化流水线，该小型芯片上缓冲器在粗像素着色之前聚集(cluster)粗像素着色四元体片段。像素输入属性可以在对经合并的四元体片段的着色之前被预过滤。

参见图1，序列10可以在软件、固件和/或硬件中实现。在软件和固件实施例中，其可通过存储在诸如磁、光或半导体存储之类的一种或多种非瞬态计算机可读介质中的计算机执行指令来实现。

最初，光栅化器21针对给定大小的像素区域测试图元，给定大小的像素区域在该示例中，为2×2像素区域24，称为四元体。(也可以使用其他大小的像素区域)。光栅化器以空间填充顺序(诸如莫顿(Morton) 顺序)遍历四元体。如果图元覆盖任何像素或样本，则在多重采样的情况下，在四元体中，光栅化器将四元体下游地发送给小图块(tile)缓冲器16。在一些实施例中，可以在14处完成提前z拣选(early z-culling)。

对于给定的图元，图块缓冲器可将屏幕划分成2Nx2N像素大小的图块(被称为着色四元体)，并可存储落入单个图块内的所有光栅化四元体。可以针对每个2Nx2N图块评估屏幕对齐的着色网格。

在一些实施例中，网格单元或着色四元体的大小可以被限制成2 的幂，以像素来衡量。例如，单元大小可以是1x1,1x2,2x1,4x1,4x2,4x4，直到NxN，包括1xN和Nx1以及所有中间配置。

通过控制着色网格单元的大小，可以在框20处控制着色率。即，单元大小越大，图块的着色率就越低。

存储在图块缓冲器中的四元体然后被分组成由多组相邻网格单元组成的着色四元体26，在一个实施例中，诸如，2x2的相邻网格单元(块 18)。着色四元体然后被着色，并且来自着色器的输出被写回到颜色缓冲器中的所有被覆盖的像素。

网格大小以每2N×2N像素图块进行评估(其中N是在经调整大小的四元体内的最大解耦像素的大小，并且对于每个几何图元来说独立地进行评估)。“最大解耦像素”是指当着色四元体的大小改变时像素的大小。在一个实施例中，四个像素形成四元体，并且每个像素形成四元体大小的四分之一。

网格大小可以通过被称为缩放因子的属性来控制，该缩放因子包括一对有符号的值-沿X轴的缩放因子Sx和沿Y轴的缩放因子Sy。可以以各种方式分配缩放因子。例如，它可以从顶点属性中内插得出，或从屏幕位置中计算得出。

如果图元穿过焦平面，则例如在相机散焦的情况下，使用有符号的缩放因子可能是有用的。在这种情况下，图元的顶点可能焦点未对准(out of focus)，而图元的内部可是焦点对准的。然后，人们可以将负缩放因子指定为焦平面前面的顶点的属性，并将正缩放因子指定为焦平面后面的顶点的属性，反之亦然。对于焦点对准的图元区域，缩放因子内插成零，并因此，在焦点对准区域维持着高的着色率。

缩放因子可以在图块里面变化，但仍然针对每个图块进行计算单个量化的网格单元大小。这可能会产生从图块到图块移动的网格大小的不连续性，并可导致可见的网格转换(transistion)。

对表面的着色通常在计算上和在存储器带宽和功耗方面都是渲染过程中最昂贵的部分。在光栅化流水线中，当在帧缓冲器中生成图像时，着色器执行的最小数量应该与像素的数量匹配：每个可见表面的颜色需要被加以计算。然而，在实际渲染期间，执行了若干冗余着色计算，主要由于(1)深度复杂性，(2)覆盖相同像素的多个图元或(3)由于有限差分而导致的基于四元体的着色调度。深度复杂度可以通过z缓冲算法来解决。但冗余着色计算的其余的原因继续导致像素着色器执行的显着增加。

在粗像素着色中，大三角形上的像素着色器执行的密度被降低。假设高密度显示器，粗像素着色将像素块合并成粗着色像素(诸如，针对来自粗像素的像素的2×2粗像素着色)，因此着色成本降低25％。

然而，现代渲染工作负荷通常会生成与粗像素大小相当的小图元。然后，粗像素着色的益处在这种情况下被分摊。如果这些四元体片段潜在地属于相同表面，则可以通过在粗像素着色之前合并不同三角形的粗四元体片段来解决此限制。

为此，可以在粗像素着色30之前引入聚类级(clustering stage) 或合并单元22，其在图元上重新使用相同的粗像素网格。聚类级在共享具有相同顶点属性的边缘的、具有相同的朝向的、并具有互斥覆盖的图元上重新使用相同的粗像素网格。聚类级可以在三角形光栅化阶段之后使用小的图元合并缓冲器，并搜索可以被合并的粗像素着色四元体片段。这个级的输出可被称为着色集群。假设满足上述条件，即使着色群集中的更多三角形覆盖相同的粗着色四元体，也只会生成一个四元体。

当在生成的四元体片段上执行标准的粗像素着色算法时，可能发生潜在的瞬时(temporal)伪像。通常，通过内插覆盖每个粗像素中心的三角形的顶点属性来生成粗像素着色器输入属性。如果不存在这样的三角形，则规范(canonical)方法从集群中选择单个三角形。然而，在不同的帧、不同的三角形中，相同的集群可覆盖所讨论的样本，导致像素着色器输入的突然变化，从而产生瞬时闪烁。

通过考虑着色集群内重叠相同粗像素的所有三角形，而不仅是中心，并且考虑它们对像素着色器输入属性作出的、与它们在该粗像素内的覆盖范围成正比的贡献，可以减少或消除这些伪像。

对于每个粗像素，首先在群集内覆盖粗像素内至少一个可见性样本的所有三角形上进行迭代。对于这些三角形，将顶点属性内插在粗像素中心的位置处，如图2中的50所示。

对于该延迟的属性内插，针对覆盖粗像素着色网格内的至少一个可见性样本的所有三角形保留顶点属性方程(即，三角形设置的输出)。

给粗像素着色器的最终输入属性然后被计算为这些内插顶点属性的覆盖加权平均。作为替代，每顶点着色器属性以及它们的每三角形覆盖权重可以被暴露给粗像素着色器，并且属性内插可以在着色器本身中执行。

一旦找到粗像素着色器输入属性，就像在常规粗像素着色操作中一样，安排粗像素着色四元体片段用于着色。只要该群集持有相同的三角形，即使不同的三角形覆盖了粗着色样本，该内插方法也会给出不断改变的像素着色器属性。

该技术可以被认为是在像素着色之前在粗像素内的内插顶点属性上的多采样防混叠(anti-aliasing)(MSAA)解析(resolve)。如果着色器近似为着色器属性的线性函数，则该算法的结果与基于覆盖范围的着色器输出的平均密切匹配。

参见图2，合并过程的描绘涉及用于图元A、图元B和合并图元的集群形成52、粗像素着色网格覆盖范围54、和粗像素着色属性56。图元 A和图元B的效果被添加或合并以创建形成网格覆盖和着色属性的最终的或合并的集群60。

因此，“集群形成”下所示的图元A被映射到列54中的网格上，如列56中针对每个图元所示的。例如，图元A覆盖包括右上四元体片段并且小于相邻四元体片段的一半的右上象限(例如6/16或16个像素中心中的6个)。图元B覆盖左下方四元体片段并且覆盖相邻四元体片段的一半以上(例如10/16或16个像素中心中的10个)。然后当被合并时，在这个示例中整个片段60现在被覆盖。

图3中所示的序列70可以在软件、固件和或硬件中实现。在软件和固件实施例中，它可通过存储在诸如磁、光或半导体存储之类的一种或多种非瞬态计算机可读介质中的计算机执行指令来实现。

序列70从检查四元体片段是否来自相同的绘制调用开始，如菱形72中所指示的。如果是这样，则在菱形74处的检查确定样本的覆盖范围是否重叠。只有当菱形72和74都使得它们的条件得到满足时才到达框76。在一个实施例中，集群中的粗像素四元体片段被缓冲在芯片上缓冲器中，如框76中所指示的。

序列70通过在集群内的三角形上进行迭代而继续，如框78中所指示的。然后在粗像素中心处内插顶点属性，如框80中所指示的。输入属性被计算为内插顶点属性的加权平均，如框82中所指示的。

覆盖加权属性内插58包括一个四元体的6/16乘以四元体加上另一四元体的10/16乘以四元体区域，确定合并的四元体。这是因为在这个示例中，图元A覆盖了四元体的6/16，并且图元B覆盖了四元体的10/16。

在某些情况下，集群缓冲器和集群光栅化器的实际实现的有限容量或小容量可能会对此技术给出限制。不同的一组三角形可能会聚集在一起，这又会导致瞬时伪像。在一些实施例中，跨这样的集群的边界的着色信息不被重新使用。

此外，某些着色器属性外推伪像可能会变得更加严重。属性外推在样本落在三角形之外时发生，并且顶点属性被外推，产生可能不对应于真实表面的值。利用标准的粗像素着色方法，外推伪像仅损坏由外推三角形覆盖的可见性样本。术语“可见性样本”对应于常规(非粗)片段，这些常规(非粗)片段从粗着色片段中绘制它们的颜色值。本文中所描述的问题意味着外推属性影响粗像素内的所有片段，而不仅仅是那些被图元实际上覆盖的片段。本文中所描述的技术中，外推顶点属性有助于三角形部分地覆盖的整个粗像素的颜色。这可以通过减轻这些三角形的权重来轻易地解决。

图4是根据实施例的处理系统100的框图。在各实施例中，系统100包括一个或多个处理器102以及一个或多个图形处理器108，并且可以是单处理器台式机系统、多处理器工作站系统或具有大量处理器102或处理器核107的服务器系统。在一个实施例中，系统100是被纳入到用于在移动设备、手持式设备或嵌入式设备中使用的芯片上系统(SoC)集成电路内的处理平台。

系统100的实施例可以包括或并入基于服务器的游戏平台、游戏控制台，包括游戏与媒体控制台、移动游戏控制台、手持式游戏控制台、或在线游戏控制台。在一些实施例中，系统100是移动电话、智能电话、平板计算设备或移动互联网设备。数据处理系统100还可包括可穿戴设备 (诸如智能手表可穿戴设备、智能眼镜设备、增强现实设备、或虚拟现实设备)、与所述可穿戴设备耦合、或者集成在所述可穿戴设备中。在一些实施例中，数据处理系统100是电视或机顶盒设备，所述电视或机顶盒设备具有一个或多个处理器102以及由一个或多个图形处理器108生成的图形界面。

在一些实施例中，一个或多个处理器102每个包括用于处理指令的一个或多个处理器核107，所述指令在被执行时执行系统和用户软件的操作。在一些实施例中，一个或多个处理器核107中的每个处理器核被配置成用于处理特定的指令集109。在一些实施例中，指令集109可以促进复杂指令集计算(CISC)、精简指令集计算(RISC)、或经由超长指令字(VLIW) 的计算。多个处理器核107可以各自处理不同的指令集109，所述指令集可以包括用于促进对其他指令集进行仿真的指令。处理器核107还可以包括其他处理设备，如数字信号处理器(DSP)。

在一些实施例中，处理器102包括高速缓存存储器104。取决于架构，处理器102可以具有单个内部高速缓存或内部高速缓存的多个级。在一些实施例中，在处理器102的各部件当中共享高速缓存存储器。在一些实施例中，处理器102还使用外部高速缓存(例如，3级(L3)高速缓存或末级高速缓存(LLC))(未示出)，可以使用已知的高速缓存一致性技术来在处理器核107当中共享外部高速缓存。另外地，寄存器堆106 包括在处理器102中，所述处理器可以包括用于存储不同类型的数据的不同类型的寄存器(例如，整数寄存器、浮点寄存器、状态寄存器、和指令指针寄存器)。一些寄存器可以是通用寄存器，而其他寄存器可以特定于处理器102的设计。

在一些实施例中，处理器102耦合至处理器总线110，所述处理器总线用于在处理器102与系统100内的其他部件之间传输通信信号，例如地址、数据、或控制信号。在一个实施例中，系统100使用示例性‘中枢’系统架构，包括存储器控制器中枢116和输入输出(I/O)控制器中枢 130。存储器控制器中枢116促进存储器设备与系统100的其他部件之间的通信，而I/O控制器中枢(ICH)130经由本地I/O总线提供与I/O设备的连接。在一个实施例中，存储器控制器中枢116的逻辑集成在处理器内。

存储器设备120可以是动态随机存取存储器(DRAM)设备、静态随机存取存储器(SRAM)设备、闪存设备、相变存储器设备、或具有合适的性能用作处理存储器的某个其他存储器设备。在一个实施例中，存储器设备120可作为系统100的系统存储器进行操作，以存储数据122和指令121，以供在一个或多个处理器102执行应用或进程时使用。存储器控制器中枢116还与可选的外部图形处理器112耦合，所述可选的外部图形处理器可以与处理器102中的一个或多个图形处理器108通信，从而执行图形和媒体操作。

在一些实施例中，ICH 130使得外围部件经由高速I/O总线连接至存储器设备120和处理器102。I/O外围装置包括但不限于：音频控制器 146、固件接口128、无线收发机126(例如，Wi-Fi、蓝牙)、数据存储设备124(例如，硬盘驱动器、闪存等)、以及用于将传统(例如，个人系统 2(PS/2))设备耦合至所述系统的传统I/O控制器140。一个或多个通用串行总线(USB)控制器142连接多个输入设备，例如键盘和鼠标144组合。网络控制器134还可以耦合至ICH 130。在一些实施例中，高性能网络控制器(未示出)耦合至处理器总线110。应当理解，所示出的系统100 是示例性的而非限制性的，因为还可以使用以不同方式配置的其他类型的数据处理系统。例如，I/O控制器中枢130可以集成在一个或多个处理器 102内，或者存储器控制器中枢116和I/O控制器中枢130可以集成在分立式外部图形处理器(诸如外部图形处理器112)内。

图5是处理器200的实施例的框图，所述处理器具有一个或多个处理器核202A至202N、集成存储器控制器214、以及集成图形处理器 208。图5的具有与此处任何其他附图中的元件相同的参考号(或名称)的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。处理器200可包括多达且包括由虚线框表示的附加核202N的附加核。处理器核202A至202N各自包括一个或多个内部高速缓存单元204A至204N。在一些实施例中，每个处理器核还可以访问一个或多个共享的高速缓存单元206。

内部高速缓存单元204A至204N和共享高速缓存单元206表示处理器200内部的高速缓存存储器层级结构。高速缓存存储器层级结构可以包括每个处理器核内的至少一级指令和数据高速缓存以及一级或多级共享中级高速缓存，诸如2级(L2)、3级(L3)、4级(L4)、或其他级的高速缓存，其中，最高级的高速缓存在外部存储器之前被分类为LLC。在一些实施例中，高速缓存一致性逻辑维持各高速缓存单元206与204A至 204N之间的一致性。

在一些实施例中，处理器200还可以包括一组一个或多个总线控制器单元216和系统代理核210。一个或多个总线控制器单元216管理一组外围总线，诸如一个或多个外围部件互连总线(例如，PCI、PCI Express)。系统代理核210提供对各处理器部件的管理功能。在一些实施例中，系统代理核210包括一个或多个集成存储器控制器214用于管理对各外部存储器设备(未示出)的访问。

在一些实施例中，处理器核202A至202N中的一个或多个包括对同步多线程的支持。在这种实施例中，系统代理核210包括用于在多线程处理过程中协调和操作核202A至202N的部件。另外，系统代理核210 还可以包括功率控制单元(PCU)，所述功率控制单元包括用于调节处理器核202A至202N的功率状态的逻辑和部件以及图形处理器208。

在一些实施例中，另外，处理器200还包括用于执行图形处理操作的图形处理器208。在一些实施例中，图形处理器208耦合至共享高速缓存单元206集以及系统代理核210，所述系统代理核包括一个或多个集成存储器控制器214。在一些实施例中，显示控制器211与图形处理器208 耦合以便将图形处理器输出驱动到一个或多个耦合的显示器。在一些实施例中，显示控制器211可以是经由至少一个互连与图形处理器耦合的单独模块，或者可以集成在图形处理器208或系统代理核210内。

在一些实施例中，基于环的互连单元212用于耦合处理器200 的内部部件。然而，可以使用替代性互连单元，比如点到点互连、切换式互连、或其他技术，包括本领域众所周知的技术。在一些实施例中，图形处理器208经由I/O链路213与环形互连212耦合。

示例性I/O链路213表示多个I/O互连中的多个品种中的至少一种，包括促进各处理器部件与高性能嵌入式存储器模块218(比如eDRAM 模块)之间的通信的封装体I/O互连。在一些实施例中，处理器核202A至 202N中的每个处理器核以及图形处理器208将嵌入式存储器模块218用作共享末级高速缓存。

在一些实施例中，处理器核202A至202N是执行相同指令集架构的均质核。在另一实施例中，处理器核202A至202N在指令集架构(ISA) 方面是异构的，其中，处理器核202A-N中的一者或多者执行第一指令集，而其他核中的至少一者执行所述第一指令集的子集或不同的指令集。在一个实施例中，处理器核202A至202N就微架构而言是同质的，其中，具有相对较高功耗的一个或多个核与具有较低功耗的一个或多个功率核耦合。另外，处理器200可以实现在一个或多个芯片上或者被实现为具有除其他部件之外的所展示的部件的SoC集成电路。

图6是图形处理器300的框图，所述图形处理器可以是分立式图形处理单元、或者可以是与多个处理核集成的图形处理器。在一些实施例中，图形处理器经由到图形处理器上的寄存器的映射I/O接口并且利用被放置在处理器存储器中的命令与存储器进行通信。在一些实施例中，图形处理器300包括用于访问存储器的存储器接口314。存储器接口314可以是到本地存储器、一个或多个内部高速缓存、一个或多个共享外部高速缓存、和/或到系统存储器的接口。

在一些实施例中，图形处理器300还包括显示控制器302，所述显示控制器用于将显示输出数据驱动到显示设备320。显示控制器302包括用于显示器的一个或多个重叠平面的硬件以及多层视频或用户接口元件的组成。在一些实施例中，图形处理器300包括用于编码、解码、或者向、从或在一个或多个媒体编码格式之间进行媒体代码转换的视频编解码器引擎306，包括但不限于：运动图像专家组(MPEG)(诸如MPEG-2)、高级视频编码(AVC)格式(诸如H.264/MPEG-4AVC)、以及电影&电视工程师协会(SMPTE)421M/VC-1、和联合图像专家组(JPEG)格式(诸如 JPEG、以及运动JPEG(MJPEG)格式)。

在一些实施例中，图形处理器300包括用于执行二维(2D)光栅化器操作包括例如位边界块传递的块图像传递(BLIT)引擎304。然而，在一个实施例中，使用图形处理引擎(GPE)310的一个或多个部件执行 2D图形操作。在一些实施例中，图形处理引擎310是用于执行图形操作的计算引擎，所述图形操作包括三维(3D)图形操作和媒体操作。

在一些实施例中，GPE 310包括用于执行3D操作的3D流水线 312，比如使用作用于3D图元形状(例如，矩形、三角形等)的处理功能来渲染三维图像和场景。3D流水线312包括可编程且固定的功能元件，所述可编程且固定的功能元件在到3D/媒体子系统315的元件和/或生成的执行线程内执行各种任务。虽然3D流水线312可以用于执行媒体操作，但是GPE 310的实施例还包括媒体流水线316，所述媒体流水线具体地用于执行媒体操作，诸如视频后处理和图像增强。

在一些实施例中，媒体流水线316包括固定功能或可编程逻辑单元以便代替、或代表视频编解码器引擎306来执行一种或多种专门的媒体操作，比如视频解码加速、视频解交织、以及视频编码加速。在一些实施例中，另外，媒体流水线316还包括线程生成单元以便生成用于在3D/ 媒体子系统315上执行的线程。所生成的线程对3D/媒体子系统315中所包括的一个或多个图形执行单元执行对媒体操作的计算。

在一些实施例中，3D/媒体子系统315包括用于执行3D流水线 312和媒体流水线316生成的线程的逻辑。在一个实施例中，流水线向3D/ 媒体子系统315发送线程执行请求，所述3D/媒体子系统包括用于仲裁并将各请求分派到可用的线程执行资源的线程分派逻辑。执行资源包括用于处理3D和媒体线程的图形执行单元阵列。在一些实施例中，3D/媒体子系统 315包括用于线程指令和数据的一个或多个内部高速缓存。在一些实施例中，所述子系统还包括共享存储器(包括寄存器和可寻址存储器)以便在线程之间共享数据并用于存储输出数据。

图7是根据一些实施例的图形处理器的图形处理引擎410的框图。在一个实施例中，GPE 410是图6中示出的GPE 310的版本。图7具有与本文中的任意其他附图的元件相同的附图标记(或名称)的元件可以以类似于本文中其他地方描述的任何方式操作或运行，但不限于此。

在一些实施例中，GPE 410与命令流转化器(command streamer) 403耦合，所述命令流转化器403将命令流提供至GPE 3D和媒体流水线 412、416。在一些实施例中，命令流转化器403耦合至存储器，所述存储器可以是系统存储器、或者内部高速缓存存储器和共享高速缓存存储器中的一个或多个。在一些实施例中，命令流转化器403从存储器接收命令，并且将这些命令发送至3D流水线412和/或媒体流水线416。这些命令是从环形缓冲器中取出的指令，该环形缓冲器存储用于3D和媒体流水线412、 416的命令。在一个实施例中，环形缓冲器可以附加地包括存储批量的多个命令的批量命令缓冲器。3D和媒体流水线412、416通过以下方式来处理命令：经由相应流水线内的逻辑来执行操作；或将一个或多个执行线程分派给执行单元阵列414。在一些实施例中，执行单元阵列414是可缩放的，使得该阵列包括基于GPE 410的目标功率和性能水平的可变数量的执行单元。

在一些实施例中，采样引擎430与存储器(例如，高速缓存存储器或系统存储器)以及执行单元阵列414耦合。在一些实施例中，采样引擎430提供用于执行单元阵列414的存储器访问机制，所述存储器访问机制允许执行阵列414从存储器读取图形和媒体数据。在一些实施例中，采样引擎430包括用于为媒体执行专业图像采样操作的逻辑。

在一些实施例中，采样引擎430中的专业媒体采样逻辑包括去噪 /去隔行模块432、运动估计模块434以及图像缩放和过滤模块436。在一些实施例中，去噪/去隔行模块432包括用于对经解码的视频数据执行去噪或去隔行中的一者或多者的逻辑。去隔行逻辑将隔行的(interlaced)视频内容的交替场(alternating field)组合为单个视频帧。去噪逻辑降低或去除来自视频和图像数据的数据噪声。在一些实施例中，去噪逻辑和去隔行逻辑是运动自适应的，并且基于在视频数据中检测到的运动量来使用空间或时间上的过滤。在一些实施例中，去噪/去隔行模块432包括专用运动检测逻辑(例如，在运动估计引擎434内)。

在一些实施例中，运动估计引擎434通过对视频数据执行视频加速功能(诸如，运动向量估计和预测)来提供对视频操作的硬件加速。运动估计引擎确定运动向量，所述运动向量描述图像数据在连续的视频帧之间的变换。在一些实施例中，图形处理器媒体编解码器(codec)使用视频运动估计引擎434以在宏块层级上对视频执行操作，所述在宏块层级上对视频的操作否则可能会是太过计算密集的以致不能利用通用处理器来执行。在一些实施例中，运动估计引擎434一般可用于图形处理器部件以辅助视频解码和处理功能，所述视频解码和处理功能对视频数据内的运动的方向或幅度是敏感的或自适应于视频数据内的运动的方向或幅度。

在一些实施例中，图像缩放和过滤模块436执行图像处理操作以增强所生成的图像和视频的视觉质量。在一些实施例中，缩放和过滤模块 436在将数据提供至执行单元阵列414之前的采样操作期间处理图像和视频数据。

在一些实施例中，GPE 410包括数据端口444，所述数据端口444 为图形子系统提供访问存储器的附加机制。在一些实施例中，数据端口444 促进用于操作的存储器访问，所述操作包括渲染目标写入、恒定缓冲器读取、抓取存储器空间读取/写入，以及媒体表面访问。在一些实施例中，数据端口444包括用于对存储器的访问进行高速缓存的高速缓存存储器空间。高速缓存存储器可以是单个数据高速缓存，或者可被分离成用于经由数据端口来访问存储器的多个子系统的多个高速缓存(例如，渲染缓冲器高速缓存、恒定缓冲器高速缓存，等等)。在一些实施例中，在执行单元阵列 414中的执行单元上执行的线程通过经由数据分配互连交换消息来与数据端口通信，所述数据分配互连耦合GPE 410的子系统中的每一个。

图8是图形处理器500的另一个实施例的框图。图8的具有与此处任何其他附图中的元件相同的参考号(或名称)的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。

在一些实施例中，图形处理器500包括环形互连502、流水线前端504、媒体引擎537、以及图形核580A至580N。在一些实施例中，环形互连502将图形处理器耦合至其他处理单元，包括其他图形处理器或者一个或多个通用处理器核。在一些实施例中，图形处理器是集成在多核处理系统内的多个处理器之一。

在一些实施例中，图形处理器500经由环形互连502接收多批命令。传入命令由流水线前端504中的命令流转化器503来解译。在一些实施例中，图形处理器500包括用于经由(多个)图形核580A至580N执行3D几何处理和媒体处理的可缩放执行逻辑。对于3D几何处理命令，命令流转化器503将命令供应至几何流水线536。针对至少一些媒体处理命令，命令流转化器503将命令供应至视频前端534，所述视频前端与媒体引擎537耦合。在一些实施例中，媒体引擎537包括用于视频和图像后处理的视频质量引擎(VQE)530以及用于提供硬件加速的媒体数据编码和解码的多格式编码/解码(MFX)533引擎。在一些实施例中，几何流水线536 和媒体引擎537各自生成执行线程，所述执行线程用于由至少一个图形核 580A提供的线程执行资源。

在一些实施例中，图形处理器500包括可扩展线程执行资源表征模块核580A至580N(有时被称为核分片)，各个可扩展线程执行资源表征模块核具有多个子核550A至550N、560A至560N(有时被称为核子分片)。在一些实施例中，图形处理器500可以具有任意数量的图形核580A 至580N。在一些实施例中，图形处理器500包括图形核580A，所述图形核至少具有第一子核550A和第二核子核560A。在其他实施例中，图形处理器是具有单个子核(例如，550A)的低功率处理器。在一些实施例中，图形处理器500包括多个图形核580A至580N，所述图形核各自包括一组第一子核550A至550N和一组第二子核560A至560N。所述一组第一子核 550A至550N中的每个子核至少包括第一组执行单元552A至552N和媒体 /纹理采样器554A至554N。所述一组第二子核560A至560N中的每个子核至少包括第二组执行单元562A至562N和采样器564A至564N。在一些实施例中，每个子核550A至550N、560A至560N共享一组共享资源570A 至570N。在一些实施例中，所述共享资源包括共享高速缓存存储器和像素操作逻辑。其他共享资源也可以包括在图形处理器的各实施例中。

图9展示了线程执行逻辑600，所述线程执行逻辑包括在GPE 的一些实施例中采用的处理元件阵列。图9的具有与此处任何其他附图中的元件相同的参考号(或名称)的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。

在一些实施例中，线程执行逻辑600包括像素着色器602、线程分派器604、指令高速缓存606、包括多个执行单元608A-608N的可缩放执行单元阵列、采样器610、数据高速缓存612和数据端口614。在一个实施例中，所包括的部件经由互连结构被互连，所述互连结构链接至部件中的每一个。在一些实施例中，线程执行逻辑600包括通过指令高速缓存606、数据端口614、采样器610和执行单元阵列608A-608N中的一者或多者而至存储器(诸如，系统存储器或高速缓存存储器)的一个或多个连接。在一些实施例中，每一个执行单元(例如，608A)是能够为每一个线程并行地执行多个同时的线程并处理多个数据元素的单独的向量处理器。在一些实施例中，执行单元阵列608A-608N包括任何数量的单独执行单元。

在一些实施例中，执行单元阵列608A-608N主要用于执行“着色器”程序。在一些实施例中，阵列608A-608N中的执行单元执行包括对许多标准的3D图形着色器指令的原生支持的指令集，使得以最少的转换来执行来自图形库(例如，Direct 3D和OpenGL)的着色器程序。执行单元支持顶点和几何处理(例如，顶点程序、几何程序、顶点着色器)、像素处理(例如，像素着色器、片段着色器)和通用处理(例如，计算和媒体着色器)。

执行单元阵列608A至608N中的每个执行单元在数据元素阵列上进行操作。数据元素的数量是“执行大小”、或指令的信道数。执行通道是执行数据元素访问、掩蔽、和指令内的流控制的逻辑单元。通道的数量可以与针对特定图形处理器的物理算术逻辑单元(ALU)或浮点单元 (FPU)的数量无关。在一些实施例中，执行单元608A至608N支持整数和浮点数据类型。

执行单元指令集包括单指令多数据(SIMD)指令。各种数据元素可作为压缩数据类型存储在寄存器中，并且执行单元将基于元素的数据大小来处理各种元素。例如，当在256位宽的向量上进行操作时，所述256 位的向量存储在寄存器中，并且所述执行单元作为四个单独64位压缩数据元素(四倍字长(QW)大小的数据元素)、八个单独32位压缩数据元素(双倍字长(DW)大小的数据元素)、十六个单独16位压缩数据元素(字长(W)大小的数据元素)、或三十二个单独8位数据元素(字节(B)大小的数据元素)在所述向量上进行操作。然而，不同的向量宽度和寄存器大小是可能的。

一个或多个内部指令高速缓存(例如，606)包括在所述线程执行逻辑600中以便高速缓存所述执行单元的线程指令。在一些实施例中，一个或多个数据高速缓存(例如，612)被包括用于高速缓存在线程执行过程中的线程数据。在一些实施例中，采样器610被包括用于为3D操作提供纹理采样并且为媒体操作提供媒体采样。在一些实施例中，采样器610包括专门的纹理或媒体采样功能，以便在向执行单元提供采样数据之前在采样过程中处理纹理或媒体数据。

在执行期间，图形和媒体流水线经由线程繁衍和分派逻辑而将线程发起请求发送至线程执行逻辑600。在一些实施例中，线程执行逻辑600 包括本地线程分派器604，所述本地线程分派器604仲裁来自图形和媒体流水线的线程发起请求，并且在一个或多个执行单元608A-608N上实例化所请求的线程。例如，几何流水线(例如，图8的536)将顶点处理、曲面细分(tessellation)或几何处理线程分派给线程执行逻辑600(图9)。在一些实施例中，线程分派器604也可处理来自执行着色器程序的运行时线程繁衍请求。

一旦一组几何对象已被处理并光栅化成像素数据，就调用像素着色器602，以进一步计算输出信息并使结果被写入输出表面(例如，颜色缓冲器、深度缓冲器、模板印刷(stencil)缓冲器等)。在一些实施例中，像素着色器602计算将跨光栅化的对象而被内插的各种顶点属性的值。在一些实施例中，像素着色器602随后执行应用编程接口(API)供应的像素着色器程序。为了执行像素着色器程序，像素着色器602经由线程分派器 604而将线程分派给执行单元(例如，608A)。在一些实施例中，像素着色器602使用采样器610中的纹理采样逻辑来访问存储在存储器中的纹理映射中的纹理数据。对纹理数据和输入几何数据的算术操作计算用于每一个几何片段的像素颜色数据，或丢弃一个或多个像素而不进行进一步处理。

在一些实施例中，数据端口614提供存储器访问机制，供线程执行逻辑600将经处理的数据输出至存储器以便在图形处理器输出流水线上进行处理。在一些实施例中，数据端口614包括或耦合至一个或多个高速缓存存储器(例如，数据高速缓存612)从而经由数据端口高速缓存数据以供存储器访问。

图10是展示了根据一些实施例的图形处理器指令格式700的框图。在一个或多个实施例中，图形处理器执行单元支持具有多种格式的指令的指令集。实线框展示了通常包括在执行单元指令中的部件，而虚线包括可选的部件或仅包括在指令子集中的部件。在一些实施例中，所描述和展示的指令格式700是宏指令，因为它们是供应至执行单元的指令，这与从指令解码产生的微操作相反(一旦所述指令被处理)。

在一些实施例中，图形处理器执行单元原生地支持采用128位格式710的指令。64位紧凑指令格式730可用于基于所选指令、多个指令选项和操作数数量的一些指令。原生128位格式710提供对所有指令选项的访问，而一些选项和操作限制在64位格式730中。64位格式730中可用的原生指令根据实施例而不同。在一些实施例中，使用索引字段713中的一组索引值将指令部分地压缩。执行单元硬件基于索引值来参考一组压缩表，并使用压缩表输出来重构采用128位格式710的原生指令。

针对每种格式，指令操作码712限定执行单元要执行的操作。执行单元跨每个操作数的多个数据元素来并行地执行每条指令。例如，响应于添加指令，执行单元跨每个颜色通道执行同步添加操作，所述颜色通道表示纹理元素或图片元素。默认地，执行单元跨操作数的所有数据通道执行每条指令。在一些实施例中，指令控制字段714使能控制某些执行选项，诸如通道选择(例如，预测)以及数据通道排序(例如，混合)。针对128位指令710的，执行大小字段716限制了将并行执行的数据通道的数量。在一些实施例中，执行大小字段716不可用于64位紧凑指令格式730。

一些执行单元指令具有多达三个操作数，包括两个源操作数(src0 722、src1722)和一个目的地718。在一些实施例中，执行单元支持双目的地指令，其中这些目的地之一是隐式的。数据操作指令可以具有第三源操作数(例如，SRC2 724)，其中，指令操作码712确定源操作数的数量。指令的最后的源操作数可以是利用所述指令传递的即时(例如，硬编码)值。

在一些实施例中，128位指令格式710包括访问/地址模式信息 726，所述访问/地址模式信息例如限定了是使用直接寄存器寻址模式还是间接寄存器寻址模式。当使用直接寄存器寻址模式时，直接由指令710中的位来提供一个或多个操作数的寄存器地址。

在一些实施例中，128位指令格式710包括访问/地址模式字段 726，所述访问/地址模式字段指定指令的地址模式和/或访问模式。在一个实施例中，访问模式用于限定针对指令的数据访问对齐。一些实施例支持访问模式，包括16字节对齐访问模式和1字节对齐访问模式，其中，访问模式的字节对齐确定了指令操作数的访问对齐。例如，当在第一模式中时，指令710可以使用字节对齐寻址以用于源操作数和目的地操作数，并且当在第二模式中时，指令710可以使用16字节对齐寻址以用于所有的源操作数和目的地操作数。

在一个实施例中，访问/地址模式字段726的地址模式部分确定指令是使用直接寻址还是间接寻址。当使用直接寄存器寻址模式时，指令 710中的位直接提供一个或多个操作数的寄存器地址。当使用间接寄存器寻址模式时，可以基于指令中的地址寄存器值和地址立即数字段来计算一个或多个操作数的寄存器地址。

在一些实施例中，基于操作码712位字段对指令进行分组从而简化操作码解码740。针对8位的操作码，第4、5、和6位允许执行单元确定操作码的类型。所示出的精确操作码分组仅是示例性的。在一些实施例中，移动和逻辑操作码组742包括数据移动和逻辑指令(例如，移动 (mov)、比较(cmp))。在一些实施例中，移动和逻辑组742共享五个最高有效位(MSB)，其中移动(mov)指令采用0000xxxxb的形式，而逻辑指令采用0001xxxxb的形式。流控制指令组744(例如，调用(call)、跳(jmp))包括采用0010xxxxb形式(例如，0x20)的指令。混杂指令组 746包括指令的混合，包括采用0011xxxxb形式(例如，0x30)的同步指令 (例如，等待(wait)、发送(send))。并行数学指令组748包括采用 0100xxxxb形式(例如，0x40)的按分量的算术指令(例如，加(add)、乘(mul))。并行数学组748跨数据通道并行地执行算术运算。向量数学组750包括采用0101xxxxb形式(例如，0x50)的算术指令(例如，dp4)。向量数学组对向量操作数执行算术运算，诸如点积运算。

图11是图形处理器800的另一个实施例的框图。图11的具有与此处任何其他附图中的元件相同的参考号(或名称)的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。

在一些实施例中，图形处理器800包括图形流水线820、媒体流水线830、显示引擎840、线程执行逻辑850、以及渲染输出流水线870。在一些实施例中，图形处理器800是包括一个或多个通用处理核的多核处理系统内的图形处理器。图形处理器受到至一个或多个控制寄存器(未示出)的寄存器写入的控制或者经由环形互连802经由发布至图形处理器800的命令被控制。在一些实施例中，环形互连802将图形处理器800耦合至其他处理部件，比如其他图形处理器或通用处理器。来自环形互连802的命令通过命令流转化器803被解译，所述命令流转化器将指令供应至图形流水线820或媒体流水线830的单独部件。

在一些实施例中，命令流转化器803引导顶点获取器805的操作，所述顶点获取器从存储器读取顶点数据并执行由命令流转化器803所提供的顶点处理命令。在一些实施例中，顶点获取器805将顶点数据提供给顶点着色器807，所述顶点着色器对每个顶点执行坐标空间变换和照明操作。在一些实施例中，顶点获取器805和顶点着色器807通过经由线程分派器831向执行单元852A至852B分派执行线程来执行顶点处理指令。

在一些实施例中，执行单元852A至852B是具有用于执行图形和媒体操作的指令集的向量处理器阵列。在一些实施例中，执行单元852A 至852B具有附接的L1高速缓存851，所述高速缓存专用于每个阵列或在阵列之间共享。高速缓存可以被配置为数据高速缓存、指令高速缓存、或单个高速缓存，所述单个高速缓存被分区为包含不同分区中的数据和指令。

在一些实施例中，图形流水线820包括用于执行3D对象的硬件加速曲面细分的曲面细分部件。在一些实施例中，可编程的外壳着色器811 配置曲面细分操作。可编程域着色器817提供对曲面细分输出的后端评估。曲面细分器813在外壳着色器811的方向上进行操作并且包含专用逻辑，所述专用逻辑用于基于粗糙几何模型来生成详细的几何对象集合，所述粗糙几何模型作为输入被提供至图形流水线820。在一些实施例中，如果未使用曲面细分，则可以对曲面细分部件811、813、817进行旁路。

在一些实施例中，完整的几何对象可以由几何着色器819经由被分派至所述执行单元852A至852B的一个或多个线程来处理、或者可以直接行进至剪辑器829。在一些实施例中，几何着色器在整个几何对象(而非顶点或者如图形流水线的先前级中的顶点补片)上进行操作。如果禁用曲面细分，则几何着色器819从顶点着色器807接收输入。在一些实施例中，几何着色器819可由几何着色器程序编程以便在曲面细分单元被禁用时执行几何曲面细分。

在光栅化之前，剪辑器829处理顶点数据。剪辑器829可以是固定功能的剪辑器或者具有剪辑和几何着色器功能的可编程剪辑器。在一些实施例中，渲染输出流水线870中的光栅化器/深度873分派像素着色器以将几何对象转换成其每像素表示。在一些实施例中，像素着色器逻辑包括在线程执行逻辑850中。在一些实施例中，应用可对光栅化器873进行旁路并且经由流出单元823访问未光栅化的顶点数据。

图形处理器800具有互连总线、互连结构、或某个其他的互连机制，所述互连机制允许数据和消息在所述图形处理器的主要部件之中传递。在一些实施例中，执行单元852A至852B和(多个)相关联的高速缓存851、纹理和媒体采样器854、以及纹理/采样器高速缓存858经由数据端口856进行互连，以便执行存储器访问并且与处理器的渲染输出流水线部件进行通信。在一些实施例中，采样器854、高速缓存851、858以及执行单元852A至852B各自具有单独的存储器访问路径。

在一些实施例中，渲染输出流水线870包含光栅化器和深度测试部件873，所述光栅化器和深度测试部件将基于顶点的对象转换为相关联的基于像素的表示。在一些实施例中，光栅化器逻辑包括用于执行固定功能三角形和线光栅化的窗口器/掩蔽器单元。相关联的渲染高速缓存878和深度高速缓存879在一些实施例中也是可用的。像素操作部件877对数据进行基于像素的操作，然而在一些实例中，与2D操作(例如，利用混合的位块图像传递)相关联的像素操作由2D引擎841执行、或者在显示时间由显示控制器843使用重叠显示平面来代替。在一些实施例中，共享的L3高速缓存875可用于所有的图形部件，从而允许在无需使用主系统存储器的情况下共享数据。

在一些实施例中，图形处理器媒体流水线830包括媒体引擎837 和视频前端834。在一些实施例中，视频前端834从命令流转化器803接收流水线命令。在一些实施例中，媒体流水线830包括单独的命令流转化器。在一些实施例中，视频前端834在将所述命令发送至媒体引擎837之前处理媒体命令。在一些实施例中，媒体引擎337包括用于生成线程以用于经由线程分派器831分派至线程执行逻辑850的线程生成功能。

在一些实施例中，图形处理器800包括显示引擎840。在一些实施例中，显示引擎840在处理器800外部并且经由环形互连802、或某个其他互连总线或机构与图形处理器耦合。在一些实施例中，显示引擎840包括2D引擎841和显示控制器843。在一些实施例中，显示引擎840包含能够独立于3D流水线而操作的专用逻辑。在一些实施例中，显示控制器843 与显示设备(未示出)耦合，所述显示设备可以是系统集成显示设备(如在膝上型计算机中)、或者经由显示设备连接器附接的外部显示设备。

在一些实施例中，图形流水线820和媒体流水线830可被配置成用于基于多个图形和媒体编程接口执行操作并且并非专用于任何一种应用编程接口(API)。在一些实施例中，图形处理器的驱动器软件将专用于特定图形或媒体库的API调度转换成可由图形处理器处理的命令。在一些实施例中，为来自Khronos Group的开放图形库(OpenGL)和开放计算语言(OpenCL)提供了支持，或者可向OpenGL和D3D两者提供支持。在一些实施例中，可以支持这些库的组合。还可以为开源计算机视觉库 (OpenCV)提供支持。如果可做出从未来API的流水线到图形处理器的流水线的映射，则具有兼容3D流水线的未来API也将受到支持。

图12A是展示了根据一些实施例的图形处理器命令格式900的框图。图12B是展示了根据实施例的图形处理器命令序列910的框图。图 12A中的实线框展示了通常包括在图形命令中的部件，而虚线包括是可选的或者仅包括在所述图形命令的子集中的部件。图12A的示例性图形处理器命令格式900包括用于标识命令的目标客户端902、命令操作代码(操作码)904、以及用于命令的相关数据906的数据字段。一些命令中还包括子操作码905和命令大小908。

在一些实施例中，客户端902限定了处理命令数据的图形设备的客户端单元。在一些实施例中，图形处理器命令解析器检查每个命令的客户端字段以便调整对命令的进一步处理并将命令数据路由至合适的客户端单元。在一些实施例中，图形处理器客户端单元包括存储器接口单元、渲染单元、2D单元、3D单元、和媒体单元。每个客户端单元具有对命令进行处理的相应处理流水线。一旦命令被客户端单元接收到，客户端单元就读取操作码904以及子操作码905(如果存在的话)从而确定要执行的操作。客户端单元使用数据字段906内的信息来执行命令。针对一些命令，期望显式地的命令大小908来限定命令的大小。在一些实施例中，命令解析器基于命令操作码自动地确定命令中的至少一些命令的大小。在一些实施例中，经由双倍字长的倍数对命令进行对齐。

图12B中的流程图示出了示例性图形处理器命令序列910。在一些实施例中，以图形处理器的实施例为特征的数据处理系统的软件或固件使用所示出的命令序列的版本来启动、执行并终止图形操作集合。仅出于示例性目的示出并描述了样本命令序列，如实施例并不限于这些特定命令或者此命令序列。而且，所述命令可以作为一批命令以命令序列被发布，从而使得图形处理器将以至少部分同时的方式处理命令序列。

在一些实施例中，图形处理器命令序列910可以以流水线转储清除命令912开始以便使得任一活跃图形流水线完成针对所述流水线的当前未决命令。在一些实施例中，3D流水线922和媒体流水线924不同时进行操作。执行流水线转储清除以使得活动图形流水线完成任何未决命令。响应于流水线转储清除，用于图形处理器的命令解析器将停止命令处理直到活跃绘画引擎完成未决操作并且使得相关的读高速缓存失效。可选地，渲染高速缓存中被标记为‘脏’的任何数据可以被转储清除到存储器中。在一些实施例中，流水线转储清除命令912可以用于流水线同步或者用在将图形处理器置于低功率状态之前。

在一些实施例中，当命令序列需要图形处理器在流水线之间显式地地切换时，使用流水线选择命令913。在一些实施例中，在发布流水线命令之前在执行情境中仅需要一次流水线选择命令913，除非所述情境要发布针对两条流水线的命令。在一些实施例中，在经由流水线选择命令913 的流水线切换之前正好需要流水线转储清除命令912。

在一些实施例中，流水线控制命令914配置用于操作的图形流水线并且用于对3D流水线922和媒体流水线924进行编程。在一些实施例中，流水线控制命令914配置活跃流水线的流水线状态。在一个实施例中，流水线控制命令914用于流水线同步并且用于在处理一批命令之前清除来自活跃流水线内的一个或多个高速缓存存储器中的数据。

在一些实施例中，返回缓冲器状态命令916用于配置返回缓冲器的集合以供相应的流水线写入数据。一些流水线操作需要分配、选择、或配置一个或多个返回缓冲器，在处理过程中所述操作将中间数据写入所述一个或多个返回缓冲器中。在一些实施例中，图形处理器还使用一个或多个返回缓冲器以便存储输出数据并且执行跨线程通信。在一些实施例中，返回缓冲器状态916包括选择返回缓冲器的大小和数量以用于流水线操作集合。

命令序列中的剩余命令基于用于操作的活跃流水线而不同。基于流水线判定920，所述命令序列被定制用于以3D流水线状态930开始的 3D流水线922、或者在媒体流水线状态940处开始的媒体流水线924。

用于3D流水线状态930的命令包括用于顶点缓冲器状态、顶点元素状态、常量颜色状态、深度缓冲器状态、以及有待在处理3D图元命令之前配置的其他状态变量的3D状态设置命令。这些命令的值至少部分地基于使用中的特定3D API来确定。在一些实施例中，3D流水线状态930命令还能够选择性地禁用或旁路掉特定流水线元件(如果将不使用那些元件的话)。

在一些实施例中，3D图元932命令用于提交待由3D流水线处理的3D图元。经由3D图元932命令传递给图形处理器的命令和相关联参数将被转发到所述图形流水线中的顶点获取功能。顶点获取功能使用3D图元932命令数据来生成多个顶点数据结构。所述顶点数据结构被存储在一个或多个返回缓冲器中。在一些实施例中，3D图元932命令用于经由顶点着色器对3D图元执行顶点操作。为了处理顶点着色器，3D流水线922将着色器执行线程分派至图形处理器执行单元。

在一些实施例中，经由执行934命令或事件触发3D流水线922。在一些实施例中，寄存器写入触发命令执行。在一些实施例中，经由命令序列中的‘前进’(‘go’)或‘拣选’(‘kick’)命令来触发执行。在一个实施例中，使用流水线同步命令来触发命令执行以便通过图形流水线转储清除命令序列。3D流水线将针对3D图元来执行几何处理。一旦完成操作，则对所产生的几何对象进行光栅化，并且像素引擎对所产生的像素进行着色。对于这些操作，还可以包括用于控制像素着色和像素后端操作的附加命令。

在一些实施例中，当执行媒体操作时，图形处理器命令序列910 跟随在媒体流水线924路径之后。一般地，针对媒体流水线924进行编程的具体用途和方式取决于待执行的媒体或计算操作。在媒体解码过程中，特定的媒体解码操作可以被卸载到所述媒体流水线。在一些实施例中，还可对媒体流水线进行旁路，并且可使用由一个或多个通用处理核提供的资源来整体地或部分地执行媒体解码。在一个实施例中，媒体流水线还包括用于通用图形处理器单元(GPGPU)操作的元件，其中，所述图形处理器用于使用计算着色器程序来执行SIMD向量运算，所述计算着色器程序与渲染图形图元不是显式地相关的。

在一些实施例中，以与3D流水线922相似的方式对媒体流水线 924进行配置。将一组媒体流水线状态命令940分派或放置到命令队列中，在媒体对象命令942之前。在一些实施例中，媒体流水线状态命令940包括用于配置媒体流水线元件的数据，所述媒体流水线元件将用于处理媒体对象。这包括用于在媒体流水线内配置视频解码和视频编码逻辑的数据，诸如编码或解码格式。在一些实施例中，媒体流水线状态命令940还支持将一个或多个指针用于包含一批状态设置的“间接”状态元件。

在一些实施例中，媒体对象命令942将指针供应至媒体对象以用于由媒体流水线进行处理。媒体对象包括存储器缓冲器，所述存储器缓冲器包含待处理的视频数据。在一些实施例中，在发布媒体对象命令942 之前，所有的媒体流水线状态必须是有效的。一旦流水线状态被配置并且媒体对象命令942被排队，则经由执行944命令或等效的执行事件(例如，寄存器写入)来触发媒体流水线924。然后可以通过由3D流水线922或媒体流水线924提供的操作对来自媒体流水线924的输出进行后处理。在一些实施例中，以与媒体操作类似的方式来配置和执行GPGPU操作。

图13展示了根据一些实施例的数据处理系统1000的示例性图形软件架构。在一些实施例中，软件架构包括3D图形应用1010、操作系统1020、以及至少一个处理器1030。在一些实施例中，处理器1030包括图形处理器1032以及一个或多个通用处理器核1034。图形应用1010和操作系统1020各自在数据处理系统的系统存储器1050中执行。

在一些实施例中，3D图形应用1010包含一个或多个着色器程序，所述一个或多个着色器程序包括着色器指令1012。着色器语言指令可以采用高级着色器语言，诸如高级着色器语言(HLSL)或OpenGL着色器语言(GLSL)。所述应用还包括可执行指令1014，所述可执行指令采用适合用于由通用处理器核1034执行的机器语言。所述应用还包括由顶点数据限定的图形对象1016。

在一些实施例中，操作系统1020是来自微软公司的 操作系统、专用UNIX式操作系统、或使用Linux内核变体的开源UNIX式操作系统。当Direct3DAPI正在使用时，操作系统1020使用前端着色器编译器1024以将HLSL中的任何着色器指令1012编译成较低级的着色器语言。所述编译可以是即时(JIT)编译，或者所述应用可执行着色器预编译。在一些实施例中，在对3D图形应用1010进行编译的过程中，将高级着色器编译成低级着色器。

在一些实施例中，用户模式图形驱动器1026包含后端着色器编译器1027，所述后端着色器编译器用于将着色器指令1012转换成硬件专用的表示。当在使用OpenGL API时，将采用GLSL高级语言的着色器指令 1012传递至用户模式图形驱动器1026以用于编译。在一些实施例中，用户模式图形驱动器1026使用操作系统内核模式功能1028来与内核模式图形驱动器1029进行通信。在一些实施例中，内核模式图形驱动器1029与图形处理器1032进行通信以便分派命令和指令。

至少一个实施例的一个或多个方面可以由存储在机器可读介质上的代表性代码实现，所述机器可读介质表示和/或限定集成电路诸如处理器内的逻辑。例如，机器可读介质可以包括表示处理器内的各个逻辑的指令。当由机器读取时，所述指令可以使机器制造用于执行本文所述的技术的逻辑。这类表示(称为“IP核”)是集成电路的逻辑的可重复使用单元，所述可重复使用单元可以作为对集成电路的结构进行描述的硬件模型而存储在有形、机器可读介质上。可以将硬件模型供应至在制造集成电路的制造机器上加载硬件模型的各消费者或制造设施。可以制造集成电路，从而使得电路执行与本文所述的实施例中的任一实施例相关联地描述的操作。

图14是展示了根据实施例的可以用于制造集成电路以执行操作的IP核开发系统1100的框图。IP核开发系统1100可以用于生成可并入到更大的设计中或用于构建整个集成电路(例如，SOC集成电路)的模块化、可重复使用设计。设计设施1130可采用高级编程语言(例如，C/C++)生成对IP核设计的软件仿真1110。软件仿真1110可用于使用仿真模型1112来设计、测试并验证IP核的行为。仿真模型1112可以包括功能、行为和/ 或时序仿真。然后可由仿真模型1112来创建或合成寄存器传输级(RTL) 设计。RTL设计1115是对硬件寄存器之间的数字信号的流动进行建模的集成电路(包括使用建模的数字信号执行的相关联逻辑)的行为的抽象。除了RTL设计1115之外，还可以创建、设计或合成逻辑电平或晶体管电平处的较低层次设计。由此，初始设计和仿真的具体细节可以发生变化。

可以由设计设施将RTL设计1115或等效方案进一步合成为硬件模型1120，所述硬件模型可以采用硬件描述语言(HDL)或物理设计数据的某种其他表示。可以进一步仿真或测试HDL以验证IP核设计。可使用非易失性存储器1140(例如，硬盘、闪存、或任何非易失性存储介质) 来存储IP核设计以用于递送至第3方制造设施1165。可替代地，可以通过有线连接1150或无线连接1160来传输(例如，经由互联网)IP核设计。制造设施1165然后可以制造至少部分地基于IP核设计的集成电路。所制造的集成电路可被配置用于执行根据本文所述的至少一个实施例的操作。

图15是展示了根据实施例的可以使用一个或多个IP核来制造的示例性芯片上系统集成电路1200的框图。示例性集成电路包括一个或多个应用处理器1205(例如，CPU)、至少一个图形处理器1210，并且另外还可以包括图像处理器1215和/或视频处理器1220，其中的任一项都可以是来自相同或多个不同设计设施的模块化IP核。集成电路包括外围或总线逻辑，包括USB控制器1225、UART控制器1230、SPI/SDIO控制器1235 和I²S/I²C控制器1240。另外，集成电路还可以包括显示设备1245，所述显示设备耦合至高清晰度多媒体接口(HDMI)控制器1250和移动行业处理器接口(MIPI)显示界面1255中的一项或多项。可以由闪存子系统1260 (包括闪存和闪存控制器)来提供存储。可以经由存储器控制器1265来提供存储器接口以访问SDRAM或SRAM存储器设备。另外，一些集成电路还包括嵌入式安全引擎1270。

此外，集成电路1200的处理器中可以包括其他逻辑和电路，包括附加的图形处理器/核、外围接口控制器或通用处理器核。

以下条款和/或示例涉及进一步的实施例：

一个示例实施例可以是一种方法，该方法包括通过将输入属性计算为内插顶点属性的覆盖加权平均来在粗像素中心处内插顶点属性来合并两个图元，以及使用经合并的图元执行粗像素着色。该方法还可以包括合并四元体片段。该方法还可以包括仅合并来自绘制调用的同一实例(same instance)的四元体片段。该方法还可以包括仅合并其样本覆盖范围不重叠的四元体片段。该方法还可以包括在粗像素着色之前缓冲集群中的粗像素四元体片段。该方法还可以包括使用图形处理单元中的缓冲器来缓冲所述片段。该方法还可以包括针对覆盖至少一个可见性样本的图元保留顶点属性方程。

另一示例实施例可以是一种或多种非瞬态计算机可读介质，该一种或多种非瞬态计算机可读介质存储指令，所述指令用于执行包括以下操作的序列：通过将输入属性计算为内插顶点属性的覆盖加权平均来在粗像素中心处内插顶点属性来合并两个图元，以及使用经合并的图元执行粗像素着色。该介质可以进一步存储用于执行包括以下操作的序列的指令：合并四元体片段。该介质可以进一步存储用于执行包括以下操作的序列的指令：仅合并来自绘制调用的同一实例的四元体片段。该介质可以进一步存储用于执行包括以下操作的序列的指令：仅合并其样本覆盖范围不重叠的四元体片段。该介质可以进一步存储用于执行包括以下操作的序列的指令：在粗像素着色之前缓冲集群中的粗像素四元体片段。该介质可进一步存储用于执行包括以下操作的序列的指令：使用图形处理单元中的缓冲器来缓冲所述片段。该介质可以进一步存储用于执行包括以下操作的序列的指令：针对覆盖至少一个可见性样本的图元保留顶点属性方程。

另一示例实施例可以是一种装置，该装置包括处理器以及耦合到该处理器的存储器，所述处理器用于：通过将输入属性计算为内插顶点属性的覆盖加权平均来在粗像素中心处内插顶点属性来合并两个图元，以及使用经合并的图元执行粗像素着色。该装置可包括用于执行以下操作的所述处理器：合并四元体片段。该装置可包括用于执行以下操作的所述处理器：仅合并来自绘制调用的同一实例的四元体片段。该装置可包括用于执行以下操作的所述处理器：仅合并其样本覆盖区域不重叠的四元体片段。该装置可包括用于执行以下操作的所述处理器：在粗像素着色之前缓冲集群中的粗像素四元体片段。该装置可包括用于执行以下操作的所述处理器：使用图形处理单元中的缓冲器来缓冲所述片段。该装置可包括用于执行以下操作的所述处理器：针对覆盖至少一个可见性样本的图元保留顶点属性方程。

本文中所描述的图形处理技术可在各种硬件架构中实现。例如，图形功能可被集成在芯片组内。替代地，可使用分立的图形处理器。作为又一实施例，图形功能可由包括多核处理器的通用处理器来实现。

在本说明书通篇中对“一个实施例”或“一实施例”的引用意味着结合该实施例描述的特定特征、结构或特性被包括在本公开包含的至少一个实现内。因此，短语“一个实施例”或“在一实施例中”的出现不一定指代相同的实施例。此外，特定特征、结构或特性可按照与所说明的特定实施例不同的其他适当形式来创立，而且所有此类形式可涵盖在本申请的权利要求内。

尽管已经描述了有限数量的实施例，但是本领域技术人员将从中认识到许多修改和变型。所附权利要求书旨在涵盖落入本公开的真实精神和范围内的所有这些修改和变型。

Claims (14)

1.一种方法，包括：

在两个图元的粗像素中心处内插顶点属性；

将输入属性计算为所述两个图元的所内插的顶点属性的覆盖加权平均；

合并所述两个图元；以及

使用经合并的两个图元来执行粗像素着色。

2.如权利要求1所述的方法，包括合并四元体片段。

3.如权利要求2所述的方法，包括仅合并来自绘制调用的同一实例的四元体片段。

4.如权利要求2所述的方法，包括仅合并其样本覆盖范围不重叠的四元体片段。

5.如权利要求2所述的方法，包括在粗像素着色之前缓冲集群中的粗像素四元体片段。

6.如权利要求5所述的方法，包括使用图形处理单元中的缓冲器来缓冲所述片段。

7.如权利要求1所述的方法，包括针对覆盖至少一个可见性样本的图元保留顶点属性方程。

8.一种装置，包括：

处理器，用于：

在两个图元的粗像素中心处内插顶点属性；

将输入属性计算为所述两个图元的所内插的顶点属性的覆盖加权平均；

合并所述两个图元；以及

使用经合并的两个图元来执行粗像素着色；以及

存储器，所述存储器被耦合至所述处理器。

9.如权利要求8所述的装置，所述处理器用于合并四元体片段。

10.如权利要求9所述的装置，所述处理器用于仅合并来自绘制调用的同一实例的四元体片段。

11.如权利要求9所述的装置，所述处理器用于仅合并其样本覆盖区域不重叠的四元体片段。

12.如权利要求9所述的装置，所述处理器用于在粗像素着色之前缓冲集群中的粗像素四元体片段。

13.如权利要求12所述的装置，所述处理器用于使用图形处理单元中的缓冲器来缓冲所述片段。

14.如权利要求8所述的装置，所述处理器用于针对覆盖至少一个可见性样本的图元保留顶点属性方程。