CN108604185A - 用于将工作负荷有效地提交到高性能图形子系统的方法和装置 - Google Patents

Abstract

实施例提供了一种装置，包括图形处理子系统，该图形处理子系统包括一个或多个图形引擎和图形调度器，该图形调度器用于调度用于在图形处理子系统的一个或多个图形引擎上执行的多个工作项的提交队列。图形调度器可被配置成通过对被映射到图形处理子系统内的逻辑的存储器映射地址的写入来构建提交队列，并且在提交队列的构建之后将提交队列显式地提交给图形引擎。

Description

用于将工作负荷有效地提交到高性能图形子系统的方法和 装置

技术领域

各实施例大体涉及图形处理器逻辑。更具体地，各实施例涉及用于图形处理子系统的调度逻辑。

背景技术

图形处理子系统是高性能硬件引擎，其依赖于支持图形驱动器软件来提供工作负荷以供处理。为了最大限度地使用图形处理系统，支持软件应该保持利用要处理的工作项的列表来加载图形处理子系统。跨连续几代和版本的图形处理硬件，处理性能可以迅速提高。随着硬件引擎的性能提高，保持处理硬件繁忙变得越来越困难。因此，在图形处理操作期间可能产生这样的场景：其中图形处理资源未被使用，而硬件等待支持软件提供下一任务。

此外，应用处理器或通用处理器执行图形驱动器软件。当通用处理器用于图形处理系统的调度器操作时，处理器可以在工作项处理期间被反复中断，这可阻止处理器在图形处理操作正被执行时进入低功率状态。

附图说明

通过阅读以下说明书和所附权利要求并通过参考以下附图，各实施例的各种优点对于本领域技术人员将变得显而易见，其中：

图1是具有处理器的计算机系统的实施例的框图，所述处理器具有一个或多个处理器核以及图形处理器；

图2是处理器的一个实施例的框图，所述处理器具有一个或多个处理器核、集成存储器控制器以及集成图形处理器；

图3是图形处理器的一个实施例的框图，所述图形处理器可以是分立的图形处理单元，或可以是与多个处理核集成的图形处理器；

图4是用于图形处理器的图形处理引擎的实施例的框图；

图5是图形处理器的另一实施例的框图；

图6是包括处理元件的阵列的线程执行逻辑的框图；

图7示出了根据实施例的图形处理器执行单元指令格式；

图8是图形处理器的另一实施例的框图，所述图形处理器包括图形流水线、媒体流水线、显示引擎、线程执行逻辑以及渲染输出流水线；

图9A是示出根据实施例的图形处理器命令格式的框图；

图9B是示出根据实施例的图形处理器命令队列的框图；

图10示出了根据实施例的用于数据处理系统的示例性图形软件架构；

图11是示出了根据实施例的可用于制造集成电路以执行操作的IP核开发系统的框图；

图12是示出了根据实施例的可以使用一个或多个IP核来制造的示例性芯片上系统集成电路的框图；

图13是示出了可用于调度图形处理器操作的双工作项执行列表系统的示图；

图14是示出了根据实施例的图形处理子系统调度基础结构的框图；

图15是根据实施例的图形微控制器的框图；

图16是根据实施例的图形引擎调度逻辑的流程图；

图17是根据实施例的抢占空闲逻辑的流程图；

图18是根据实施例的图形引擎提交附加逻辑的流程图；以及

图19是根据实施例的包括图形处理器的计算设备的框图。

具体实施方式

本文中所描述的实施例提供了一种方法、装置和相关联的系统，以实现这样的调度基础结构：其相对于本领域中已知的调度基础结构向高性能图形子系统提供了更有效的工作负荷提交。工作是按照元素来提交的，其中元素是包含指向存储器中的工作队列的指针的工作项。一个实施例提供了对提交和执行两者双重缓冲的提交队列，从而允许在调度器构造下一个工作队列时图形引擎在工作队列中锁定(latch)。填充队列中的元素和随后通过写入控制寄存器来将队列提交给硬件之间存在清楚的分离，并且控制寄存器与提交队列相关联以提供显式地提交队列以供执行的机制，使得新提交队列可被构造，而不会像在一些现有的调度器实现中的那样导致执行工作项的自动抢占。

出于解释的目的，阐述了许多具体的细节以提供对以下所描述的各实施例的透彻理解。然而，对本领域从业者而言将显而易见的是，在没有这些具体细节中的一些细节的情况下也可实践实施例。在其他实例中，以框图形式示出公知的结构和设备以避免使基本原理变得模糊，并且提供对实施例更透彻的理解。尽管参考图形处理器描述了以下实施例中的一些，但是本文中所描述的技术和教示可以应用于各种类型的电路或半导体设备，包括通用处理设备或图形处理设备。本文中提到“一个实施例”或“实施例”指示结合或联合该实施例所描述的特定特征、结构或特性可以被包括在这样的实施例中的至少一个实施例中。然而，在本说明书中的各个位置中短语“在一个实施例中”的出现不一定都是指同一个实施例。

在以下描述和权利要求书中，可使用术语“耦合的”和“连接的”及其衍生词。应当理解，这些术语并不旨在作为彼此的同义词。“耦合的”用于指示两个或更多个元件彼此合作或相互作用，它们可以或可以不彼此直接物理或电接触。“连接的”用于指示在彼此耦合的两个或更多个元件之间通信的建立。

在以下的描述中，图1-12提供了示例性数据处理系统和包含或涉及各种实施例的图形处理器逻辑的概述。图13-19提供了各实施例的特定细节。尽管参考图形处理器描述了以下实施例中的一些，但是类似的技术和教示可以应用于其他类型的电路或半导体设备，因为本教示适用于操纵或处理图像数据的任何处理器或机器。

系统概览

图1是根据实施例的处理系统100的框图。在各实施例中，系统100包括一个或多个处理器102以及一个或多个图形处理器108，并且可以是单处理器台式机系统、多处理器工作站系统或具有大量处理器102或处理器核107的服务器系统。在一个实施例中，系统100是被纳入到用于在移动设备、手持式设备或嵌入式设备中使用的芯片上系统(SoC)集成电路内的处理平台。

系统100的实施例可以包括或并入基于服务器的游戏平台、游戏控制台，包括游戏与媒体控制台、移动游戏控制台、手持式游戏控制台、或在线游戏控制台。在一些实施例中，系统100是移动电话、智能电话、平板计算设备或移动互联网设备。数据处理系统100还可包括可穿戴设备(诸如智能手表可穿戴设备、智能眼镜设备、增强现实设备、或虚拟现实设备)、与所述可穿戴设备耦合、或者集成在所述可穿戴设备中。在一些实施例中，数据处理系统100是电视或机顶盒设备，所述电视或机顶盒设备具有一个或多个处理器102以及由一个或多个图形处理器108生成的图形界面。

在一些实施例中，一个或多个处理器102每个包括用于处理指令的一个或多个处理器核107，所述指令在被执行时执行系统和用户软件的操作。在一些实施例中，一个或多个处理器核107中的每个处理器核被配置成用于处理特定的指令集109。在一些实施例中，指令集109可以促进复杂指令集计算(CISC)、精简指令集计算(RISC)、或经由超长指令字(VLIW)的计算。多个处理器核107可以各自处理不同的指令集109，所述指令集可以包括用于促进对其他指令集进行仿真的指令。处理器核107还可以包括其他处理设备，如数字信号处理器(DSP)。

在一些实施例中，处理器102包括高速缓存存储器104。取决于架构，处理器102可以具有单个内部高速缓存或内部高速缓存的多个级。在一些实施例中，在处理器102的各部件当中共享高速缓存存储器。在一些实施例中，处理器102还使用外部高速缓存(例如，3级(L3)高速缓存或末级高速缓存(LLC))(未示出)，可以使用已知的高速缓存一致性技术来在处理器核107当中共享外部高速缓存。另外地，寄存器堆106包括在处理器102中，所述处理器可以包括用于存储不同类型的数据的不同类型的寄存器(例如，整数寄存器、浮点寄存器、状态寄存器、和指令指针寄存器)。一些寄存器可以是通用寄存器，而其他寄存器可以特定于处理器102的设计。

在一些实施例中，处理器102耦合至处理器总线110，所述处理器总线用于在处理器102与系统100内的其他部件之间传输通信信号，例如地址、数据、或控制信号。在一个实施例中，系统100使用示例性‘中枢’系统架构，包括存储器控制器中枢116和输入输出(I/O)控制器中枢130。存储器控制器中枢116促进存储器设备与系统100的其他部件之间的通信，而I/O控制器中枢(ICH)130经由本地I/O总线提供与I/O设备的连接。在一个实施例中，存储器控制器中枢116的逻辑集成在处理器内。

存储器设备120可以是动态随机存取存储器(DRAM)设备、静态随机存取存储器(SRAM)设备、闪存设备、相变存储器设备、或具有合适的性能用作处理存储器的某个其他存储器设备。在一个实施例中，存储器设备120可作为系统100的系统存储器进行操作，以存储数据122和指令121，以供在一个或多个处理器102执行应用或进程时使用。存储器控制器中枢116还与可选的外部图形处理器112耦合，所述可选的外部图形处理器可以与处理器102中的一个或多个图形处理器108通信，从而执行图形和媒体操作。

在一些实施例中，ICH 130使得外围部件经由高速I/O总线连接至存储器设备120和处理器102。I/O外围装置包括但不限于：音频控制器146、固件接口128、无线收发机126(例如，Wi-Fi、蓝牙)、数据存储设备124(例如，硬盘驱动器、闪存等)、以及用于将传统(例如，个人系统2(PS/2))设备耦合至所述系统的传统I/O控制器140。一个或多个通用串行总线(USB)控制器142连接多个输入设备，例如键盘和鼠标144组合。网络控制器134还可以耦合至ICH 130。在一些实施例中，高性能网络控制器(未示出)耦合至处理器总线110。应当理解，所示出的系统100是示例性的而非限制性的，因为还可以使用以不同方式配置的其他类型的数据处理系统。例如，I/O控制器中枢130可以集成在一个或多个处理器102内，或者存储器控制器中枢116和I/O控制器中枢130可以集成在分立式外部图形处理器(诸如外部图形处理器112)内。

图2是处理器200的实施例的框图，所述处理器具有一个或多个处理器核202A至202N、集成存储器控制器214、以及集成图形处理器208。图2的具有与此处任何其他附图中的元件相同的参考号(或名称)的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。处理器200可包括多达且包括由虚线框表示的附加核202N的附加核。处理器核202A至202N各自包括一个或多个内部高速缓存单元204A至204N。在一些实施例中，每个处理器核还可以访问一个或多个共享的高速缓存单元206。

内部高速缓存单元204A至204N和共享高速缓存单元206表示处理器200内部的高速缓存存储器层级结构。高速缓存存储器层级结构可以包括每个处理器核内的至少一级指令和数据高速缓存以及一级或多级共享中级高速缓存，诸如2级(L2)、3级(L3)、4级(L4)、或其他级的高速缓存，其中，最高级的高速缓存在外部存储器之前被分类为LLC。在一些实施例中，高速缓存一致性逻辑维持各高速缓存单元206与204A至204N之间的一致性。

在一些实施例中，处理器200还可以包括一组一个或多个总线控制器单元216和系统代理核210。一个或多个总线控制器单元216管理一组外围总线，诸如一个或多个外围部件互连总线(例如，PCI、PCI Express)。系统代理核210提供对各处理器部件的管理功能。在一些实施例中，系统代理核210包括一个或多个集成存储器控制器214用于管理对各外部存储器设备(未示出)的访问。

在一些实施例中，处理器核202A至202N中的一个或多个包括对同步多线程的支持。在这种实施例中，系统代理核210包括用于在多线程处理过程中协调和操作核202A至202N的部件。另外，系统代理核210还可以包括功率控制单元(PCU)，所述功率控制单元包括用于调节处理器核202A至202N的功率状态的逻辑和部件以及图形处理器208。

在一些实施例中，另外，处理器200还包括用于执行图形处理操作的图形处理器208。在一些实施例中，图形处理器208耦合至共享高速缓存单元206集以及系统代理核210，所述系统代理核包括一个或多个集成存储器控制器214。在一些实施例中，显示控制器211与图形处理器208耦合以便将图形处理器输出驱动到一个或多个耦合的显示器。在一些实施例中，显示控制器211可以是经由至少一个互连与图形处理器耦合的单独模块，或者可以集成在图形处理器208或系统代理核210内。

在一些实施例中，基于环的互连单元212用于耦合处理器200的内部部件。然而，可以使用替代性互连单元，比如点到点互连、切换式互连、或其他技术，包括本领域众所周知的技术。在一些实施例中，图形处理器208经由I/O链路213与环形互连212耦合。

示例性I/O链路213表示多个I/O互连中的多个品种中的至少一种，包括促进各处理器部件与高性能嵌入式存储器模块218(比如eDRAM模块)之间的通信的封装体I/O互连。在一些实施例中，处理器核202A至202N中的每个处理器核以及图形处理器208将嵌入式存储器模块218用作共享末级高速缓存。

在一些实施例中，处理器核202A至202N是执行相同指令集架构的均质核。在另一实施例中，处理器核202A至202N在指令集架构(ISA)方面是异构的，其中，处理器核202A-N中的一者或多者执行第一指令集，而其他核中的至少一者执行所述第一指令集的子集或不同的指令集。在一个实施例中，处理器核202A至202N就微架构而言是同质的，其中，具有相对较高功耗的一个或多个核与具有较低功耗的一个或多个功率核耦合。另外，处理器200可以实现在一个或多个芯片上或者被实现为具有除其他部件之外的所展示的部件的SoC集成电路。

图3是图形处理器300的框图，所述图形处理器可以是分立式图形处理单元、或者可以是与多个处理核集成的图形处理器。在一些实施例中，图形处理器经由到图形处理器上的寄存器的映射I/O接口并且利用被放置在处理器存储器中的命令与存储器进行通信。在一些实施例中，图形处理器300包括用于访问存储器的存储器接口314。存储器接口314可以是到本地存储器、一个或多个内部高速缓存、一个或多个共享外部高速缓存、和/或到系统存储器的接口。

在一些实施例中，图形处理器300还包括显示控制器302，所述显示控制器用于将显示输出数据驱动到显示设备320。显示控制器302包括用于显示器的一个或多个重叠平面的硬件以及多层视频或用户接口元件的组成。在一些实施例中，图形处理器300包括用于编码、解码、或者向、从或在一个或多个媒体编码格式之间进行媒体代码转换的视频编解码器引擎306，包括但不限于：运动图像专家组(MPEG)(诸如MPEG-2)、高级视频编码(AVC)格式(诸如H.264/MPEG-4AVC)、以及电影&电视工程师协会(SMPTE)421M/VC-1、和联合图像专家组(JPEG)格式(诸如JPEG、以及运动JPEG(MJPEG)格式)。

在一些实施例中，图形处理器300包括用于执行二维(2D)光栅化器操作包括例如位边界块传递的块图像传递(BLIT)引擎304。然而，在一个实施例中，使用图形处理引擎(GPE)310的一个或多个部件执行2D图形操作。在一些实施例中，图形处理引擎310是用于执行图形操作的计算引擎，所述图形操作包括三维(3D)图形操作和媒体操作。

在一些实施例中，GPE 310包括用于执行3D操作的3D流水线312，比如使用作用于3D图元形状(例如，矩形、三角形等)的处理功能来渲染三维图像和场景。3D流水线312包括可编程且固定的功能元件，所述可编程且固定的功能元件在到3D/媒体子系统315的元件和/或生成的执行线程内执行各种任务。虽然3D流水线312可以用于执行媒体操作，但是GPE310的实施例还包括媒体流水线316，所述媒体流水线具体地用于执行媒体操作，诸如视频后处理和图像增强。

在一些实施例中，媒体流水线316包括固定功能或可编程逻辑单元以便代替、或代表视频编解码器引擎306来执行一种或多种专门的媒体操作，比如视频解码加速、视频解交织、以及视频编码加速。在一些实施例中，另外，媒体流水线316还包括线程生成单元以便生成用于在3D/媒体子系统315上执行的线程。所生成的线程对3D/媒体子系统315中所包括的一个或多个图形执行单元执行对媒体操作的计算。

在一些实施例中，3D/媒体子系统315包括用于执行3D流水线312和媒体流水线316生成的线程的逻辑。在一个实施例中，流水线向3D/媒体子系统315发送线程执行请求，所述3D/媒体子系统包括用于仲裁并将各请求分派到可用的线程执行资源的线程分派逻辑。执行资源包括用于处理3D和媒体线程的图形执行单元阵列。在一些实施例中，3D/媒体子系统315包括用于线程指令和数据的一个或多个内部高速缓存。在一些实施例中，所述子系统还包括共享存储器(包括寄存器和可寻址存储器)以便在线程之间共享数据并用于存储输出数据。

3D/媒体处理

图4是根据一些实施例的图形处理器的图形处理引擎410的框图。在一个实施例中，GPE 410是图3中示出的GPE 310的版本。图4具有与本文中的任意其他附图的元件相同的附图标记(或名称)的元件可以以类似于本文中其他地方描述的任何方式操作或运行，但不限于此。

在一些实施例中，GPE 410与命令流转化器(command streamer)403耦合，所述命令流转化器403将命令流提供至GPE 3D和媒体流水线412、416。在一些实施例中，命令流转化器403耦合至存储器，所述存储器可以是系统存储器、或者内部高速缓存存储器和共享高速缓存存储器中的一个或多个。在一些实施例中，命令流转化器403从存储器接收命令，并且将这些命令发送至3D流水线412和/或媒体流水线416。这些命令是从环形缓冲器中取出的指令，该环形缓冲器存储用于3D和媒体流水线412、416的命令。在一个实施例中，环形缓冲器可以附加地包括存储批量的多个命令的批量命令缓冲器。3D和媒体流水线412、416通过以下方式来处理命令：经由相应流水线内的逻辑来执行操作；或将一个或多个执行线程分派给执行单元阵列414。在一些实施例中，执行单元阵列414是可缩放的，使得该阵列包括基于GPE 410的目标功率和性能水平的可变数量的执行单元。

在一些实施例中，采样引擎430与存储器(例如，高速缓存存储器或系统存储器)以及执行单元阵列414耦合。在一些实施例中，采样引擎430提供用于执行单元阵列414的存储器访问机制，所述存储器访问机制允许执行阵列414从存储器读取图形和媒体数据。在一些实施例中，采样引擎430包括用于为媒体执行专业图像采样操作的逻辑。

在一些实施例中，采样引擎430中的专业媒体采样逻辑包括去噪/去隔行模块432、运动估计模块434以及图像缩放和过滤模块436。在一些实施例中，去噪/去隔行模块432包括用于对经解码的视频数据执行去噪或去隔行中的一者或多者的逻辑。去隔行逻辑将隔行的(interlaced)视频内容的交替场(alternating field)组合为单个视频帧。去噪逻辑降低或去除来自视频和图像数据的数据噪声。在一些实施例中，去噪逻辑和去隔行逻辑是运动自适应的，并且基于在视频数据中检测到的运动量来使用空间或时间上的过滤。在一些实施例中，去噪/去隔行模块432包括专用运动检测逻辑(例如，在运动估计引擎434内)。

在一些实施例中，运动估计引擎434通过对视频数据执行视频加速功能(诸如，运动向量估计和预测)来提供对视频操作的硬件加速。运动估计引擎确定运动向量，所述运动向量描述图像数据在连续的视频帧之间的变换。在一些实施例中，图形处理器媒体编解码器(codec)使用视频运动估计引擎434以在宏块层级上对视频执行操作，所述在宏块层级上对视频的操作否则可能会是太过计算密集的以致不能利用通用处理器来执行。在一些实施例中，运动估计引擎434一般可用于图形处理器部件以辅助视频解码和处理功能，所述视频解码和处理功能对视频数据内的运动的方向或幅度是敏感的或自适应于视频数据内的运动的方向或幅度。

在一些实施例中，图像缩放和过滤模块436执行图像处理操作以增强所生成的图像和视频的视觉质量。在一些实施例中，缩放和过滤模块436在将数据提供至执行单元阵列414之前的采样操作期间处理图像和视频数据。

在一些实施例中，GPE 410包括数据端口444，所述数据端口444为图形子系统提供访问存储器的附加机制。在一些实施例中，数据端口444促进用于操作的存储器访问，所述操作包括渲染目标写入、恒定缓冲器读取、抓取存储器空间读取/写入，以及媒体表面访问。在一些实施例中，数据端口444包括用于对存储器的访问进行高速缓存的高速缓存存储器空间。高速缓存存储器可以是单个数据高速缓存，或者可被分离成用于经由数据端口来访问存储器的多个子系统的多个高速缓存(例如，渲染缓冲器高速缓存、恒定缓冲器高速缓存，等等)。在一些实施例中，在执行单元阵列414中的执行单元上执行的线程通过经由数据分配互连交换消息来与数据端口通信，所述数据分配互连耦合GPE 410的子系统中的每一个。

执行单元

图5是图形处理器500的另一个实施例的框图。图5的具有与此处任何其他附图中的元件相同的参考号(或名称)的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。

在一些实施例中，图形处理器500包括环形互连502、流水线前端504、媒体引擎537、以及图形核580A至580N。在一些实施例中，环形互连502将图形处理器耦合至其他处理单元，包括其他图形处理器或者一个或多个通用处理器核。在一些实施例中，图形处理器是集成在多核处理系统内的多个处理器之一。

在一些实施例中，图形处理器500经由环形互连502接收多批命令。传入命令由流水线前端504中的命令流转化器503来解译。在一些实施例中，图形处理器500包括用于经由(多个)图形核580A至580N执行3D几何处理和媒体处理的可缩放执行逻辑。对于3D几何处理命令，命令流转化器503将命令供应至几何流水线536。针对至少一些媒体处理命令，命令流转化器503将命令供应至视频前端534，所述视频前端与媒体引擎537耦合。在一些实施例中，媒体引擎537包括用于视频和图像后处理的视频质量引擎(VQE)530以及用于提供硬件加速的媒体数据编码和解码的多格式编码/解码(MFX)533引擎。在一些实施例中，几何流水线536和媒体引擎537各自生成执行线程，所述执行线程用于由至少一个图形核580A提供的线程执行资源。

在一些实施例中，图形处理器500包括可扩展线程执行资源表征模块核580A至580N(有时被称为核分片)，各个可扩展线程执行资源表征模块核具有多个子核550A至550N、560A至560N(有时被称为核子分片)。在一些实施例中，图形处理器500可以具有任意数量的图形核580A至580N。在一些实施例中，图形处理器500包括图形核580A，所述图形核至少具有第一子核550A和第二核子核560A。在其他实施例中，图形处理器是具有单个子核(例如，550A)的低功率处理器。在一些实施例中，图形处理器500包括多个图形核580A至580N，所述图形核各自包括一组第一子核550A至550N和一组第二子核560A至560N。所述一组第一子核550A至550N中的每个子核至少包括第一组执行单元552A至552N和媒体/纹理采样器554A至554N。所述一组第二子核560A至560N中的每个子核至少包括第二组执行单元562A至562N和采样器564A至564N。在一些实施例中，每个子核550A至550N、560A至560N共享一组共享资源570A至570N。在一些实施例中，所述共享资源包括共享高速缓存存储器和像素操作逻辑。其他共享资源也可以包括在图形处理器的各实施例中。

图6展示了线程执行逻辑600，所述线程执行逻辑包括在GPE的一些实施例中采用的处理元件阵列。图6的具有与此处任何其他附图中的元件相同的参考号(或名称)的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。

在一些实施例中，线程执行逻辑600包括像素着色器602、线程分派器604、指令高速缓存606、包括多个执行单元608A-608N的可缩放执行单元阵列、采样器610、数据高速缓存612和数据端口614。在一个实施例中，所包括的部件经由互连结构被互连，所述互连结构链接至部件中的每一个。在一些实施例中，线程执行逻辑600包括通过指令高速缓存606、数据端口614、采样器610和执行单元阵列608A-608N中的一者或多者而至存储器(诸如，系统存储器或高速缓存存储器)的一个或多个连接。在一些实施例中，每一个执行单元(例如，608A)是能够为每一个线程并行地执行多个同时的线程并处理多个数据元素的单独的向量处理器。在一些实施例中，执行单元阵列608A-608N包括任何数量的单独执行单元。

在一些实施例中，执行单元阵列608A-608N主要用于执行“着色器”程序。在一些实施例中，阵列608A-608N中的执行单元执行包括对许多标准的3D图形着色器指令的原生支持的指令集，使得以最少的转换来执行来自图形库(例如，Direct 3D和OpenGL)的着色器程序。执行单元支持顶点和几何处理(例如，顶点程序、几何程序、顶点着色器)、像素处理(例如，像素着色器、片段着色器)和通用处理(例如，计算和媒体着色器)。

执行单元阵列608A至608N中的每个执行单元在数据元素阵列上进行操作。数据元素的数量是“执行大小”、或指令的信道数。执行通道是执行数据元素访问、掩蔽、和指令内的流控制的逻辑单元。通道的数量可以与针对特定图形处理器的物理算术逻辑单元(ALU)或浮点单元(FPU)的数量无关。在一些实施例中，执行单元608A至608N支持整数和浮点数据类型。

执行单元指令集包括单指令多数据(SIMD)指令。各种数据元素可作为压缩数据类型存储在寄存器中，并且执行单元将基于元素的数据大小来处理各种元素。例如，当在256位宽的向量上进行操作时，所述256位的向量存储在寄存器中，并且所述执行单元作为四个单独64位压缩数据元素(四倍字长(QW)大小的数据元素)、八个单独32位压缩数据元素(双倍字长(DW)大小的数据元素)、十六个单独16位压缩数据元素(字长(W)大小的数据元素)、或三十二个单独8位数据元素(字节(B)大小的数据元素)在所述向量上进行操作。然而，不同的向量宽度和寄存器大小是可能的。

一个或多个内部指令高速缓存(例如，606)包括在所述线程执行逻辑600中以便高速缓存所述执行单元的线程指令。在一些实施例中，一个或多个数据高速缓存(例如，612)被包括用于高速缓存在线程执行过程中的线程数据。在一些实施例中，采样器610被包括用于为3D操作提供纹理采样并且为媒体操作提供媒体采样。在一些实施例中，采样器610包括专门的纹理或媒体采样功能，以便在向执行单元提供采样数据之前在采样过程中处理纹理或媒体数据。

在执行期间，图形和媒体流水线经由线程繁衍和分派逻辑而将线程发起请求发送至线程执行逻辑600。在一些实施例中，线程执行逻辑600包括本地线程分派器604，所述本地线程分派器604仲裁来自图形和媒体流水线的线程发起请求，并且在一个或多个执行单元608A-608N上实例化所请求的线程。例如，几何流水线(例如，图5的536)将顶点处理、曲面细分(tessellation)或几何处理线程分派给线程执行逻辑600(图6)。在一些实施例中，线程分派器604也可处理来自执行着色器程序的运行时线程繁衍请求。

一旦一组几何对象已被处理并光栅化成像素数据，就调用像素着色器602，以进一步计算输出信息并使结果被写入输出表面(例如，颜色缓冲器、深度缓冲器、模板印刷(stenci l)缓冲器等)。在一些实施例中，像素着色器602计算将跨光栅化的对象而被内插的各种顶点属性的值。在一些实施例中，像素着色器602随后执行应用编程接口(API)供应的像素着色器程序。为了执行像素着色器程序，像素着色器602经由线程分派器604而将线程分派给执行单元(例如，608A)。在一些实施例中，像素着色器602使用采样器610中的纹理采样逻辑来访问存储在存储器中的纹理映射中的纹理数据。对纹理数据和输入几何数据的算术操作计算用于每一个几何片段的像素颜色数据，或丢弃一个或多个像素而不进行进一步处理。

在一些实施例中，数据端口614提供存储器访问机制，供线程执行逻辑600将经处理的数据输出至存储器以便在图形处理器输出流水线上进行处理。在一些实施例中，数据端口614包括或耦合至一个或多个高速缓存存储器(例如，数据高速缓存612)从而经由数据端口高速缓存数据以供存储器访问。

图7是展示了根据一些实施例的图形处理器指令格式700的框图。在一个或多个实施例中，图形处理器执行单元支持具有多种格式的指令的指令集。实线框展示了通常包括在执行单元指令中的部件，而虚线包括可选的部件或仅包括在指令子集中的部件。在一些实施例中，所描述和展示的指令格式700是宏指令，因为它们是供应至执行单元的指令，这与从指令解码产生的微操作相反(一旦所述指令被处理)。

在一些实施例中，图形处理器执行单元原生地支持采用128位格式710的指令。64位紧凑指令格式730可用于基于所选指令、多个指令选项和操作数数量的一些指令。原生128位格式710提供对所有指令选项的访问，而一些选项和操作限制在64位格式730中。64位格式730中可用的原生指令根据实施例而不同。在一些实施例中，使用索引字段713中的一组索引值将指令部分地压缩。执行单元硬件基于索引值来参考一组压缩表，并使用压缩表输出来重构采用128位格式710的原生指令。

针对每种格式，指令操作码712限定执行单元要执行的操作。执行单元跨每个操作数的多个数据元素来并行地执行每条指令。例如，响应于添加指令，执行单元跨每个颜色通道执行同步添加操作，所述颜色通道表示纹理元素或图片元素。默认地，执行单元跨操作数的所有数据通道执行每条指令。在一些实施例中，指令控制字段714使能控制某些执行选项，诸如通道选择(例如，预测)以及数据通道排序(例如，混合)。针对128位指令710的，执行大小字段716限制了将并行执行的数据通道的数量。在一些实施例中，执行大小字段716不可用于64位紧凑指令格式730。

一些执行单元指令具有多达三个操作数，包括两个源操作数(src0 720、src1722)和一个目的地718。在一些实施例中，执行单元支持双目的地指令，其中这些目的地之一是隐式的。数据操作指令可以具有第三源操作数(例如，SRC2 724)，其中，指令操作码712确定源操作数的数量。指令的最后的源操作数可以是利用所述指令传递的即时(例如，硬编码)值。

在一些实施例中，128位指令格式710包括访问/地址模式信息726，所述访问/地址模式信息例如限定了是使用直接寄存器寻址模式还是间接寄存器寻址模式。当使用直接寄存器寻址模式时，直接由指令710中的位来提供一个或多个操作数的寄存器地址。

在一些实施例中，128位指令格式710包括访问/地址模式字段726，所述访问/地址模式字段指定指令的地址模式和/或访问模式。在一个实施例中，访问模式用于限定针对指令的数据访问对齐。一些实施例支持访问模式，包括16字节对齐访问模式和1字节对齐访问模式，其中，访问模式的字节对齐确定了指令操作数的访问对齐。例如，当在第一模式中时，指令710可以使用字节对齐寻址以用于源操作数和目的地操作数，并且当在第二模式中时，指令710可以使用16字节对齐寻址以用于所有的源操作数和目的地操作数。

在一个实施例中，访问/地址模式字段726的地址模式部分确定指令是使用直接寻址还是间接寻址。当使用直接寄存器寻址模式时，指令710中的位直接提供一个或多个操作数的寄存器地址。当使用间接寄存器寻址模式时，可以基于指令中的地址寄存器值和地址立即数字段来计算一个或多个操作数的寄存器地址。

在一些实施例中，基于操作码712位字段对指令进行分组从而简化操作码解码740。针对8位的操作码，第4、5、和6位允许执行单元确定操作码的类型。所示出的精确操作码分组仅是示例性的。在一些实施例中，移动和逻辑操作码组742包括数据移动和逻辑指令(例如，移动(mov)、比较(cmp))。在一些实施例中，移动和逻辑组742共享五个最高有效位(MSB)，其中移动(mov)指令采用0000xxxxb的形式，而逻辑指令采用0001xxxxb的形式。流控制指令组744(例如，调用(call)、跳(jmp))包括采用0010xxxxb形式(例如，0x20)的指令。混杂指令组746包括指令的混合，包括采用0011xxxxb形式(例如，0x30)的同步指令(例如，等待(wait)、发送(send))。并行数学指令组748包括采用0100xxxxb形式(例如，0x40)的按分量的算术指令(例如，加(add)、乘(mul))。并行数学组748跨数据通道并行地执行算术运算。向量数学组750包括采用0101xxxxb形式(例如，0x50)的算术指令(例如，dp4)。向量数学组对向量操作数执行算术运算，诸如点积运算。

图形流水线

图8是图形处理器800的另一个实施例的框图。图8的具有与此处任何其他附图中的元件相同的参考号(或名称)的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。

在一些实施例中，图形处理器800包括图形流水线820、媒体流水线830、显示引擎840、线程执行逻辑850、以及渲染输出流水线870。在一些实施例中，图形处理器800是包括一个或多个通用处理核的多核处理系统内的图形处理器。图形处理器受到至一个或多个控制寄存器(未示出)的寄存器写入的控制或者经由环形互连802经由发布至图形处理器800的命令被控制。在一些实施例中，环形互连802将图形处理器800耦合至其他处理部件，比如其他图形处理器或通用处理器。来自环形互连802的命令通过命令流转化器803被解译，所述命令流转化器将指令供应至图形流水线820或媒体流水线830的单独部件。

在一些实施例中，命令流转化器803引导顶点获取器805的操作，所述顶点获取器从存储器读取顶点数据并执行由命令流转化器803所提供的顶点处理命令。在一些实施例中，顶点获取器805将顶点数据提供给顶点着色器807，所述顶点着色器对每个顶点执行坐标空间变换和照明操作。在一些实施例中，顶点获取器805和顶点着色器807通过经由线程分派器831向执行单元852A至852B分派执行线程来执行顶点处理指令。

在一些实施例中，执行单元852A至852B是具有用于执行图形和媒体操作的指令集的向量处理器阵列。在一些实施例中，执行单元852A至852B具有附接的L1高速缓存851，所述高速缓存专用于每个阵列或在阵列之间共享。高速缓存可以被配置为数据高速缓存、指令高速缓存、或单个高速缓存，所述单个高速缓存被分区为包含不同分区中的数据和指令。

在一些实施例中，图形流水线820包括用于执行3D对象的硬件加速曲面细分的曲面细分部件。在一些实施例中，可编程的外壳着色器811配置曲面细分操作。可编程域着色器817提供对曲面细分输出的后端评估。曲面细分器813在外壳着色器811的方向上进行操作并且包含专用逻辑，所述专用逻辑用于基于粗糙几何模型来生成详细的几何对象集合，所述粗糙几何模型作为输入被提供至图形流水线820。在一些实施例中，如果未使用曲面细分，则可以对曲面细分部件811、813、817进行旁路。

在一些实施例中，完整的几何对象可以由几何着色器819经由被分派至所述执行单元852A至852B的一个或多个线程来处理、或者可以直接行进至剪辑器829。在一些实施例中，几何着色器在整个几何对象(而非顶点或者如图形流水线的先前级中的顶点补片)上进行操作。如果禁用曲面细分，则几何着色器819从顶点着色器807接收输入。在一些实施例中，几何着色器819可由几何着色器程序编程以便在曲面细分单元被禁用时执行几何曲面细分。

在光栅化之前，剪辑器829处理顶点数据。剪辑器829可以是固定功能的剪辑器或者具有剪辑和几何着色器功能的可编程剪辑器。在一些实施例中，渲染输出流水线870中的光栅化器和深度测试部件873分派像素着色器以将几何对象转换成其每像素表示。在一些实施例中，像素着色器逻辑包括在线程执行逻辑850中。在一些实施例中，应用可对光栅化器873进行旁路并且经由流出单元823访问未光栅化的顶点数据。

图形处理器800具有互连总线、互连结构、或某个其他的互连机制，所述互连机制允许数据和消息在所述图形处理器的主要部件之中传递。在一些实施例中，执行单元852A至852B和(多个)相关联的高速缓存851、纹理和媒体采样器854、以及纹理/采样器高速缓存858经由数据端口856进行互连，以便执行存储器访问并且与处理器的渲染输出流水线部件进行通信。在一些实施例中，采样器854、高速缓存851、858以及执行单元852A至852B各自具有单独的存储器访问路径。

在一些实施例中，渲染输出流水线870包含光栅化器和深度测试部件873，所述光栅化器和深度测试部件将基于顶点的对象转换为相关联的基于像素的表示。在一些实施例中，渲染输出流水线870包括用于执行固定功能三角形和线光栅化的窗口器/掩蔽器单元。相关联的渲染高速缓存878和深度高速缓存879在一些实施例中也是可用的。像素操作部件877对数据进行基于像素的操作，然而在一些实例中，与2D操作(例如，利用混合的位块图像传递)相关联的像素操作由2D引擎841执行、或者在显示时间由显示控制器843使用重叠显示平面来代替。在一些实施例中，共享的L3高速缓存875可用于所有的图形部件，从而允许在无需使用主系统存储器的情况下共享数据。

在一些实施例中，图形处理器媒体流水线830包括媒体引擎837和视频前端834。在一些实施例中，视频前端834从命令流转化器803接收流水线命令。在一些实施例中，媒体流水线830包括单独的命令流转化器。在一些实施例中，视频前端834在将所述命令发送至媒体引擎837之前处理媒体命令。在一些实施例中，媒体引擎837包括用于生成线程以用于经由线程分派器831分派至线程执行逻辑850的线程生成功能。

在一些实施例中，图形处理器800包括显示引擎840。在一些实施例中，显示引擎840在处理器800外部并且经由环形互连802、或某个其他互连总线或机构与图形处理器耦合。在一些实施例中，显示引擎840包括2D引擎841和显示控制器843。在一些实施例中，显示引擎840包含能够独立于3D流水线而操作的专用逻辑。在一些实施例中，显示控制器843与显示设备(未示出)耦合，所述显示设备可以是系统集成显示设备(如在膝上型计算机中)、或者经由显示设备连接器附接的外部显示设备。

在一些实施例中，图形流水线820和媒体流水线830可被配置成用于基于多个图形和媒体编程接口执行操作并且并非专用于任何一种应用编程接口(API)。在一些实施例中，图形处理器的驱动器软件将专用于特定图形或媒体库的API调度转换成可由图形处理器处理的命令。在一些实施例中，为来自Khronos Group的开放图形库(OpenGL)和开放计算语言(OpenCL)提供了支持，或者可向OpenGL和D3D两者提供支持。在一些实施例中，可以支持这些库的组合。还可以为开源计算机视觉库(OpenCV)提供支持。如果可做出从未来API的流水线到图形处理器的流水线的映射，则具有兼容3D流水线的未来API也将受到支持。

图形流水线编程

图9A是展示了根据一些实施例的图形处理器命令格式900的框图。图9B是展示了根据实施例的图形处理器命令序列910的框图。图9A中的实线框展示了通常包括在图形命令中的部件，而虚线包括是可选的或者仅包括在所述图形命令的子集中的部件。图9A的示例性图形处理器命令格式900包括用于标识命令的目标客户端902、命令操作代码(操作码)904、以及用于命令的相关数据906的数据字段。一些命令中还包括子操作码905和命令大小908。

在一些实施例中，客户端902限定了处理命令数据的图形设备的客户端单元。在一些实施例中，图形处理器命令解析器检查每个命令的客户端字段以便调整对命令的进一步处理并将命令数据路由至合适的客户端单元。在一些实施例中，图形处理器客户端单元包括存储器接口单元、渲染单元、2D单元、3D单元、和媒体单元。每个客户端单元具有对命令进行处理的相应处理流水线。一旦命令被客户端单元接收到，客户端单元就读取操作码904以及子操作码905(如果存在的话)从而确定要执行的操作。客户端单元使用数据字段906内的信息来执行命令。针对一些命令，期望显式地的命令大小908来限定命令的大小。在一些实施例中，命令解析器基于命令操作码自动地确定命令中的至少一些命令的大小。在一些实施例中，经由双倍字长的倍数对命令进行对齐。

图9B中的流程图示出了示例性图形处理器命令序列910。在一些实施例中，以图形处理器的实施例为特征的数据处理系统的软件或固件使用所示出的命令序列的版本来启动、执行并终止图形操作集合。仅出于示例性目的示出并描述了样本命令序列，如实施例并不限于这些特定命令或者此命令序列。而且，所述命令可以作为一批命令以命令序列被发布，从而使得图形处理器将以至少部分同时的方式处理命令序列。

在一些实施例中，图形处理器命令序列910可以以流水线转储清除命令912开始以便使得任一活跃图形流水线完成针对所述流水线的当前未决命令。在一些实施例中，3D流水线922和媒体流水线924不同时进行操作。执行流水线转储清除以使得活动图形流水线完成任何未决命令。响应于流水线转储清除，用于图形处理器的命令解析器将停止命令处理直到活跃绘画引擎完成未决操作并且使得相关的读高速缓存失效。可选地，渲染高速缓存中被标记为‘脏’的任何数据可以被转储清除到存储器中。在一些实施例中，流水线转储清除命令912可以用于流水线同步或者用在将图形处理器置于低功率状态之前。

在一些实施例中，当命令序列需要图形处理器在流水线之间显式地地切换时，使用流水线选择命令913。在一些实施例中，在发布流水线命令之前在执行情境中仅需要一次流水线选择命令913，除非所述情境要发布针对两条流水线的命令。在一些实施例中，在经由流水线选择命令913的流水线切换之前正好需要流水线转储清除命令912。

在一些实施例中，流水线控制命令914配置用于操作的图形流水线并且用于对3D流水线922和媒体流水线924进行编程。在一些实施例中，流水线控制命令914配置活跃流水线的流水线状态。在一个实施例中，流水线控制命令914用于流水线同步并且用于在处理一批命令之前清除来自活跃流水线内的一个或多个高速缓存存储器中的数据。

在一些实施例中，返回缓冲器状态命令916用于配置返回缓冲器的集合以供相应的流水线写入数据。一些流水线操作需要分配、选择、或配置一个或多个返回缓冲器，在处理过程中所述操作将中间数据写入所述一个或多个返回缓冲器中。在一些实施例中，图形处理器还使用一个或多个返回缓冲器以便存储输出数据并且执行跨线程通信。在一些实施例中，返回缓冲器状态916包括选择返回缓冲器的大小和数量以用于流水线操作集合。

命令序列中的剩余命令基于用于操作的活跃流水线而不同。基于流水线判定920，所述命令序列被定制用于以3D流水线状态930开始的3D流水线922、或者在媒体流水线状态940处开始的媒体流水线924。

用于3D流水线状态930的命令包括用于顶点缓冲器状态、顶点元素状态、常量颜色状态、深度缓冲器状态、以及有待在处理3D图元命令之前配置的其他状态变量的3D状态设置命令。这些命令的值至少部分地基于使用中的特定3D API来确定。在一些实施例中，3D流水线状态930命令还能够选择性地禁用或旁路掉特定流水线元件(如果将不使用那些元件的话)。

在一些实施例中，3D图元932命令用于提交待由3D流水线处理的3D图元。经由3D图元932命令传递给图形处理器的命令和相关联参数将被转发到所述图形流水线中的顶点获取功能。顶点获取功能使用3D图元932命令数据来生成多个顶点数据结构。所述顶点数据结构被存储在一个或多个返回缓冲器中。在一些实施例中，3D图元932命令用于经由顶点着色器对3D图元执行顶点操作。为了处理顶点着色器，3D流水线922将着色器执行线程分派至图形处理器执行单元。

在一些实施例中，经由执行934命令或事件触发3D流水线922。在一些实施例中，寄存器写入触发命令执行。在一些实施例中，经由命令序列中的‘前进’(‘go’)或‘拣选’(‘kick’)命令来触发执行。在一个实施例中，使用流水线同步命令来触发命令执行以便通过图形流水线转储清除命令序列。3D流水线将针对3D图元来执行几何处理。一旦完成操作，则对所产生的几何对象进行光栅化，并且像素引擎对所产生的像素进行着色。对于这些操作，还可以包括用于控制像素着色和像素后端操作的附加命令。

在一些实施例中，当执行媒体操作时，图形处理器命令序列910跟随在媒体流水线924路径之后。一般地，针对媒体流水线924进行编程的具体用途和方式取决于待执行的媒体或计算操作。在媒体解码过程中，特定的媒体解码操作可以被卸载到所述媒体流水线。在一些实施例中，还可对媒体流水线进行旁路，并且可使用由一个或多个通用处理核提供的资源来整体地或部分地执行媒体解码。在一个实施例中，媒体流水线还包括用于通用图形处理器单元(GPGPU)操作的元件，其中，所述图形处理器用于使用计算着色器程序来执行SIMD向量运算，所述计算着色器程序与渲染图形图元不是显式地相关的。

在一些实施例中，以与3D流水线922相似的方式对媒体流水线924进行配置。将一组媒体流水线状态命令940分派或放置到命令队列中，在媒体对象命令942之前。在一些实施例中，媒体流水线状态命令940包括用于配置媒体流水线元件的数据，所述媒体流水线元件将用于处理媒体对象。这包括用于在媒体流水线内配置视频解码和视频编码逻辑的数据，诸如编码或解码格式。在一些实施例中，媒体流水线状态命令940还支持将一个或多个指针用于包含一批状态设置的“间接”状态元件。

在一些实施例中，媒体对象命令942将指针供应至媒体对象以用于由媒体流水线进行处理。媒体对象包括存储器缓冲器，所述存储器缓冲器包含待处理的视频数据。在一些实施例中，在发布媒体对象命令942之前，所有的媒体流水线状态必须是有效的。一旦流水线状态被配置并且媒体对象命令942被排队，则经由执行944命令或等效的执行事件(例如，寄存器写入)来触发媒体流水线924。然后可以通过由3D流水线922或媒体流水线924提供的操作对来自媒体流水线924的输出进行后处理。在一些实施例中，以与媒体操作类似的方式来配置和执行GPGPU操作。

图形软件架构

图10展示了根据一些实施例的数据处理系统1000的示例性图形软件架构。在一些实施例中，软件架构包括3D图形应用1010、操作系统1020、以及至少一个处理器1030。在一些实施例中，处理器1030包括图形处理器1032以及一个或多个通用处理器核1034。图形应用1010和操作系统1020各自在数据处理系统的系统存储器1050中执行。

在一些实施例中，3D图形应用1010包含一个或多个着色器程序，所述一个或多个着色器程序包括着色器指令1012。着色器语言指令可以采用高级着色器语言，诸如高级着色器语言(HLSL)或OpenGL着色器语言(GLSL)。所述应用还包括可执行指令1014，所述可执行指令采用适合用于由通用处理器核1034执行的机器语言。所述应用还包括由顶点数据限定的图形对象1016。

在一些实施例中，操作系统1020是来自微软公司的 操作系统、专用UNIX式操作系统、或使用Linux内核变体的开源UNIX式操作系统。操作系统1020可以支持图形API 1022，诸如Direct3D API或者OpenGL API。当Direct3D API正在使用时，操作系统1020使用前端着色器编译器1024以将HLSL中的任何着色器指令1012编译成较低级的着色器语言。所述编译可以是即时(JIT)编译，或者所述应用可执行着色器预编译。在一些实施例中，在对3D图形应用1010进行编译的过程中，将高级着色器编译成低级着色器。

在一些实施例中，用户模式图形驱动器1026包含后端着色器编译器1027，所述后端着色器编译器用于将着色器指令1012转换成硬件专用的表示。当在使用OpenGL API时，将采用GLSL高级语言的着色器指令1012传递至用户模式图形驱动器1026以用于编译。在一些实施例中，用户模式图形驱动器1026使用操作系统内核模式功能1028来与内核模式图形驱动器1029进行通信。在一些实施例中，内核模式图形驱动器1029与图形处理器1032进行通信以便分派命令和指令。

IP核实现

至少一个实施例的一个或多个方面可以由存储在机器可读介质上的代表性代码实现，所述机器可读介质表示和/或限定集成电路诸如处理器内的逻辑。例如，机器可读介质可以包括表示处理器内的各个逻辑的指令。当由机器读取时，所述指令可以使机器制造用于执行本文所述的技术的逻辑。这类表示(称为“IP核”)是集成电路的逻辑的可重复使用单元，所述可重复使用单元可以作为对集成电路的结构进行描述的硬件模型而存储在有形、机器可读介质上。可以将硬件模型供应至在制造集成电路的制造机器上加载硬件模型的各消费者或制造设施。可以制造集成电路，从而使得电路执行与本文所述的实施例中的任一实施例相关联地描述的操作。

图11是展示了根据实施例的可以用于制造集成电路以执行操作的IP核开发系统1100的框图。IP核开发系统1100可以用于生成可并入到更大的设计中或用于构建整个集成电路(例如，SOC集成电路)的模块化、可重复使用设计。设计设施1130可采用高级编程语言(例如，C/C++)生成对IP核设计的软件仿真1110。软件仿真1110可用于设计、测试并验证IP核的行为。然后可由仿真模型1112来创建或合成寄存器传输级(RTL)设计。RTL设计1115是对硬件寄存器之间的数字信号的流动进行建模的集成电路(包括使用建模的数字信号执行的相关联逻辑)的行为的抽象。除了RTL设计1115之外，还可以创建、设计或合成逻辑电平或晶体管电平处的较低层次设计。由此，初始设计和仿真的具体细节可以发生变化。

可以由设计设施将RTL设计1115或等效方案进一步合成为硬件模型1120，所述硬件模型可以采用硬件描述语言(HDL)或物理设计数据的某种其他表示。可以进一步仿真或测试HDL以验证IP核设计。可使用非易失性存储器1140(例如，硬盘、闪存、或任何非易失性存储介质)来存储IP核设计以用于递送至第3方制造设施1165。可替代地，可以通过有线连接1150或无线连接1160来传输(例如，经由互联网)IP核设计。制造设施1165然后可以制造至少部分地基于IP核设计的集成电路。所制造的集成电路可被配置用于执行根据本文所述的至少一个实施例的操作。

图12是展示了根据实施例的可以使用一个或多个IP核来制造的示例性芯片上系统集成电路1200的框图。示例性集成电路包括一个或多个应用处理器1205(例如，CPU)、至少一个图形处理器1210，并且另外还可以包括图像处理器1215和/或视频处理器1220，其中的任一项都可以是来自相同或多个不同设计设施的模块化IP核。集成电路包括外围或总线逻辑，包括USB控制器1225、UART控制器1230、SPI/SDIO控制器1235和I²S/I²C控制器1240。另外，集成电路还可以包括显示设备1245，所述显示设备耦合至高清晰度多媒体接口(HDMI)控制器1250和移动行业处理器接口(MIPI)显示界面1255中的一项或多项。可以由闪存子系统1260(包括闪存和闪存控制器)来提供存储。可以经由存储器控制器1265来提供存储器接口以访问SDRAM或SRAM存储器设备。另外，一些集成电路还包括嵌入式安全引擎1270。

此外，集成电路1200的处理器中可以包括其他逻辑和电路，包括附加的图形处理器/核、外围接口控制器或通用处理器核。

用于将工作负荷高效地提交到高性能图形子系统的方法和装置

图形处理硬件的现有实现使用工作项队列，该工作项队列允许一次提交两个工作项。在某些情况下并且对于某些工作负荷，即使提交了两个工作项，这两个工作项也可能快速完成执行，导致在提交另外的工作负荷之前空闲的硬件时段。增加工作项队列的深度以实现更大的工作项的提交对于某些工作负荷可能是足够的，但是现有的实现在整个工作项队列的粒度上进行操作，使得软件提交工作项的全集，并且等待直到完成提交的任务才提交附加工作项。此外，在硬件仍然正在处理先前工作时写入新的工作队列导致抢占当前运行的队列并随后运行新队列。

图13是示出了可用于调度图形处理器操作的双工作项执行列表系统1300的示图。双工作项执行列表系统1300包括执行列表提交端口1302，两个上下文描述符1304(例如，0、1)被提交到该执行列表提交端口1302。基于执行列表提交写入指针1306的配置，经由执行列表提交端口1302提交的上下文描述符1304被提交给图形子系统寄存器中的第零执行列表1307或第一执行列表1308中的一个。在一个实现中，图形子系统的图形引擎包括当前执行列表1310和待处理(pending)执行列表1312。图形引擎可以基于读取指针(例如，当前执行列表读取指针1314或待处理执行列表读取指针1316)锁定来自存储器中的执行列表1307、1308中的一者的当前执行列表和待处理执行列表中的每一个中的数据。

在一个实现中，当存储器中提交的执行列表数据已被锁定到硬件中时生成中断，指示可以写入新的执行列表数据。当图形引擎完成一组工作项时，触发中断以指示已完成该工作项。在完成当前执行列表1310之前将新的一组工作项提交到执行列表提交端口1302使得正在执行的工作项被新提交的工作项抢占。

虽然双工作项执行列表系统1300对于图形处理子系统的某些版本或实现是足够的，但是对于更高性能的图形处理子系统，该系统可能是欠佳的。例如，在一些实现中，图形处理子系统包括多个图形引擎，这可在工作项的提交、完成和执行期间导致大量的硬件中断。此外，更高性能的图形处理子系统可以受益于更强健的调度系统，该更强健的调度系统允许更大数量的工作项的提交以及另外工作项的提交，而不必导致对正在执行的工作项的抢占。

本文中所描述的实施例提供了一种方法、装置和相关联的系统，以实现这样的调度基础结构：其相对于本领域中已知的调度基础结构向高性能图形子系统提供了更有效的工作负荷提交。工作是按照元素来提交的，其中元素是包含指向存储器中的工作队列的指针的工作项。一个实施例提供了一种图形处理装置，其包括用于写入元素的多个寄存器和用于调用元素列表上的动作的控制寄存器。该装置附加地包括对提交和执行双重缓冲的提交队列，从而允许在调度器构造下一个工作队列时图形引擎在工作队列中锁定。在填充队列中的元素和随后通过写入控制寄存器将队列提交给硬件之间存在清楚的分离。

控制寄存器在提交执行队列时启用工作项列表的显式加载，并配置提交到图形引擎的性质。基于控制寄存器的配置，可以执行加载操作，可以执行附加操作，或者可以在提交队列的提交时执行抢占操作。在一个实施例中，控制寄存器加载机制通过将提交队列中的元素复制到图形引擎的执行队列来对提交队列进行提交。控制寄存器附加机制使图形驱动程序能够将工作项附加到待处理队列，而不会抢占当前正在运行的队列。调度基础结构不需要在队列被提交之前填充提交队列的所有元素，并且可以将部分填充的队列元素有效地提交给图形引擎。随后可以将工作项附加到工作队列，而不会自动抢占执行队列中的现有项。为了抢占执行队列中的项，可以使用控制寄存器抢占机制。

在一个实施例中，调度基础结构包括用于在功率受限环境中应用的附加特征。例如，在控制寄存器中提供“抢占空闲(pre-empt to idle)”位，以使图形子系统的图形驱动器能够快速抢占正在执行的任务并迫使图形引擎进入空闲状态。当调用抢占空闲时，当前部分执行的列表被保存到提交队列中作为部分执行的提交队列。一旦图形引擎处于空闲状态，图形引擎可以被断电以节省电力，使得图形处理器能够快速进入低功率睡眠状态或快速地按比例缩小图形处理资源以减少有效功耗。当图形引擎从低功率状态返回到活动状态时，可以通过简单地重新提交部分执行的提交队列来立即恢复部分执行的工作项的执行。通过自动保存和恢复部分执行的队列，当从低功率状态返回时，可以快速恢复图形引擎上的执行，而不需要图形驱动程序构建新的队列以进行提交。

在一个实施例中，细粒度控制与工作项的提交、执行和完成相关的中断。可以屏蔽由表示通过队列的工作执行的各种事件引起的各个中断。

图14是示出了根据实施例的图形处理子系统调度基础结构1400的框图。调度基础结构1400包括用于图形引擎1406的调度器1402和图形微控制器(μC)1404。每个图形引擎1406可以包括上下文存储存储器1408，当图形引擎1406处于低功率状态时，上下文状态1418可以被存储到该上下文存储存储器1408。调度器1402调度图形引擎1406的工作项。在一个实施例中，调度器1402驻留在图形驱动器中，诸如，如图10中的内核模式图形驱动器1029。在一个实施例中，调度器1402驻留在图形微控制器1404内。

调度器1402通过经由与图形引擎1406相关联的提交端口1410对提交队列1411进行写入来调度图形引擎1406的工作项。调度器1402可以通过经由与提交端口1410相关联的存储器映射I/O(MMIO)偏移来执行对提交队列1411的MMIO写入来加载提交队列1411以提交给图形引擎1406。工作是按照元素来提交的，其中元素是包含指向存储器中的工作队列的指针的工作项。提交队列1411的大小可以在各实施例之间有所变化，其中多达“N”个元素可以在提交队列1411内排队，并且另外的“N”个元素可以在执行队列1421内排队，该执行队列1421存储要由图形引擎1406处理的元素。在一个实施例中，可以将多达八个元素(例如，元素0-元素7)写入提交队列，但是其他实施例提供更多或更少元素的提交。

提交队列1411中的每个元素可以包括命令或一批多个命令。每个元素可以与不同的执行上下文相关联。标识与每个元素相关联的命令或多个命令的执行上下文的信息被存储在元素条目中。可以经由与每个条目相关联的有效位来指示队列中的有效条目。队列中的空条目可以被指示为无效，并且图形引擎1406将绕过(bypass)那些条目。

图形驱动程序可以对提交队列1411进行写入而不会使硬件自动开始执行。通过对控制寄存器1412进行写入将提交队列1411提交给图形引擎1406。调度器1402可以准备提交队列1411并当完成执行队列1421上的元素时对控制寄存器1412进行写入。控制寄存器1412的加载选择器1432可以被配置为执行加载操作，这使得调度基础结构1400内的硬件将提交队列1411的内容复制到与图形引擎1406相关联的执行队列1421。图形引擎1406可以通过在下一个上下文切换边界时(例如，在完成当前执行时)从执行队列1421的元素读取上下文信息来开始执行工作项。在提交队列1411和执行队列1421之间，可以准备多达2*N个元素的列表以供图形引擎1406执行，其中N是每个队列中的元素的数量。在一个实施例中，每个队列包含八个元素，允许准备多达十六个元素以供执行。

在一个实施例中，可以将部分填充的提交队列1411提交给图形引擎1406，使得可以在没有填充整个提交队列的情况下提交少量的工作负荷。随后，当提交要被附加的元素时，可由调度器1402通过对控制寄存器1412的附加选择器1434进行写入来将后续元素附加到已提交的队列。附加的元素随后可以被附加到执行队列1421，其中执行队列在附加元素被附加之前包含少于最大数量的元素。

如果调度器1402打算抢占当前执行队列1421，则调度器可以在执行期间对控制寄存器1412的抢占选择器1436进行写入，并且图形引擎1406将停止执行当前执行队列1421并将提交1410中的元素复制到执行队列1421以供执行。

图形引擎1406可以跟踪与当前正在执行的工作项的执行上下文相关联的硬件状态。可以使用各种上下文和状态跟踪方法。示出了示例性方法，其中图形引擎1406跟踪用于正在执行的上下文的上下文描述符1422，并且多个上下文可以是活动的。在一个实施例中，上下文描述符1422包括：上下文ID，该上下文ID是与上下文相关联的唯一标识符；以及逻辑上下文地址(LCA)，其指向存储在上下文存储存储器1408中的上下文状态1418。上下文状态1418包括每进程硬件状态页(PPHWSP)，环形缓冲区和页目录指针表(PDP)细节以及与上下文相关联的引擎状态。本领域技术人员将认识到，上下文和硬件状态跟踪的具体细节可以根据实施例而变化。然而，在上下文切换期间，定义上下文状态1418，用于正要进行到图形引擎1406的上下文的上下文状态1418被从上下文存储存储器1408加载或恢复到图形引擎1406。当切换上下文时，可以将上下文保存到上下文存储存储器1408。

在一个实施例中，图形微控制器1404包括上下文状态缓冲器(CSB)1414，其用于跟踪图形引擎1406上的工作项的执行。图形引擎1406在图形微控制器1404上触发上下文切换中断，以指示在图形引擎1406上正在发生上下文切换。图形引擎1406随后将上下文状态信息写入上下文状态缓冲器1414。图形微控制器1404可以使用存储在上下文状态缓冲器1414中的信息来作出调度操作，诸如，是否抢占在等待对共享资源的访问时被阻止的上下文的执行。一个实施例提供了具有图形引擎1406的多个实例的图形处理器。在这样的实施例中，图形微控制器1404在多个图形引擎之间调度工作项。

在一个实施例中，调度基础结构1400包括用于在执行执行队列1421时由图形引擎1406生成或路由到图形引擎1406的中断的精细粒度屏蔽。例如，可以屏蔽图形引擎1406生成的与工作项的调度、执行和完成有关的中断，使得那些中断不会被路由到应用处理器。相反，可以配置中断，使得图形微控制器1404将处理所有与调度相关的中断。

在一个实施例中，调度基础结构1400包括增强低功率操作的功能。例如，在准备转换到低功率状态时，调度器1402可以使上下文切换卸载正在执行的上下文，并使图形引擎1406空闲。该特征使图形驱动器能够使用单个MMIO写入来使得图形引擎1406空闲，从而减少与将图形引擎1406转换到低功率状态相关联的延迟。在准备进入低功率状态期间，图形引擎将处于部分执行状态的执行队列1421保存到提交队列1411中，并将提交队列保存到存储器。在从低功率状态返回时，恢复提交队列，并且调度器1402可以通过对控制寄存器1412的加载选择器1432进行写入来简单地重新提交被挂起的队列。

在一个实施例中，为了造成抢占空闲，调度器1402对控制寄存器1412中的抢占空闲选择器1438进行写入，以使图形引擎1406抢占正在执行的工作项并且在硬件一旦能够这样做就进入空闲状态。当抢占空闲状态时，不是将元素从提交队列1411复制到执行队列1421，而是将执行队列1421中的任何部分执行的元素复制到提交队列1411。实施例还可以使用造成抢占空闲的其他方法。在一个实施例中，调度器1402利用附加配置数据对抢占选择器1436的写入可以向图形引擎指示抢占将处于空闲状态。例如并且在一个实施例中，在图形引擎确定提交队列的所有元素都是空的或无效之后，用空的或无效的提交队列写入抢占选择器1436可以自动地导致抢占空闲。在这样的实施例中，执行队列1421的部分执行的元素可以不被复制回提交队列1411。

图15是根据实施例的图形微控制器1500的框图。图形微控制器1500可以是图14的图形微控制器1404的变型。在一个实施例中，图形微控制器1500包括微控制器逻辑1502、存储器1504、控制器固件1505、中断控制逻辑1508、和微控制器接口1510。在一个实施例中，图形微控制器1500附加地包括调度逻辑1506。微控制器逻辑1502被配置为执行微控制器操作并执行由控制器固件1505提供的指令。图形驱动器经由微控制器接口1510可以在初始化图形子系统时将控制器固件1505加载到图形微控制器1500上。存储器1504(诸如，但不限于SRAM存储器)可以存储供微控制器逻辑1502和控制器固件1505使用的数据。在一个实施例中，存储器1504可以包括调度逻辑1506以执行一个或多个图形引擎的调度操作。调度逻辑1506还可以在图形子系统初始化期间由图形驱动器软件来加载。在一个实施例中，调度逻辑1506是基于硬件的调度逻辑，其可以至少部分地由控制器固件1505来配置。在任一配置中，图形驱动器软件可以将用于执行的工作项提供给调度逻辑1506，并且调度逻辑1506可以确定在其上用于调度工作项的一个或多个图形引擎。调度逻辑1506可随后构建并提交工作项的提交队列，如图14的调度器1402。

在一个实施例中，中断控制逻辑1508被包括在图形微控制器1500中。中断控制逻辑提供对与工作项的提交、执行和完成相关的中断的细粒度控制。在一个实施例中，中断控制逻辑1508包括本地高级可编程中断控制器(LAPIC)，以处理来自各种源的中断，包括软件触发的中断、应用处理器中断、通用处理器中断、或图形处理器中断。在一个实施例中，中断控制逻辑1508可以配置与图形微控制器1500耦合的中断聚合器1512。中断聚合器可以收集和聚集来自各种源的中断，并将收集到的中断提供给中断控制逻辑1508。

例如并且在一个实施例中，可以配置由表示图形引擎内的工作执行进程的各种事件引起的各个中断，使得那些中断将不会被发送到图形引擎或通用逻辑，而是将由图形微控制器1500来处理。在调度逻辑1506在图形微控制器1500上被启用的实施例中，中断控制逻辑1508可以被配置成使得任何调度相关的图形引擎中断可以经由中断聚合器路由到图形微控制器1500中的调度逻辑1506，使得能够从通用处理器和在通用处理器上执行的图形驱动器逻辑中提取出与图形引擎调度相关联的细粒度细节。然后，可以仅针对粗粒度调度事件或不能由图形微控制器1500处理的事件警示图形驱动器和通用处理逻辑。

图16是根据实施例的图形引擎调度逻辑1600的流程图。图形驱动器(诸如，图10中的内核模式图形驱动器1029)可以被配置为执行图形引擎调度逻辑1600的操作。在一些系统上，一些调度操作可以至少部分地由用户模式图形驱动器(诸如，如图10中的用户模式图形驱动器1026)来执行。在一个实施例中，图形引擎调度逻辑1600的操作由微控制器来执行，诸如，图14的图形微控制器1404或图15的图形微控制器1500。

在一个实施例中，图形引擎调度逻辑1600可以接收一批一个或多个用于提交给图形引擎的工作项的标识符，如框1602所示。逻辑可随后在框1604处选择该批工作项要被提交给该一个或多个图形引擎中的哪一个。在各种实施例中，使用各种技术来确定工作负荷要被调度至何处。例如，框1604处的选择可以基于负载平衡逻辑，该负载平衡逻辑尝试遍及可用图形引擎加载平衡图形操作。另外，可以包括动态缩放逻辑以基于当前图形工作负荷动态地按比例放大或缩小图形资源。

如框1606处所示，图形引擎调度逻辑1600可以将标识符插入到与所选图形引擎相关联的提交队列的元素中。在一个实施例中，标识符是指向一批一个或多个工作项的指针，并且该批一个或多个工作项被存储在与处理子系统相关联的存储器中。在框1606处将标识符插入提交队列的元素中之后的任何时刻，调度逻辑可以对控制寄存器进行写入以将提交队列内的元素提交给所选图形引擎，如框1608所示。在提交排队元素之前，提交队列不需要是满的，并且可以构造提交队列而不会导致像一些现有实现中那样对现有工作项的自动抢占。

图形引擎调度逻辑1600的后续操作取决于是否选择了控制寄存器内的抢占选择器，如1610处所示。如果未选择抢占选择器，则逻辑可以在当前执行队列的完成时执行提交的元素，如框1612处所示。如果选择了抢占选择器，则在框21614处，图形引擎调度逻辑1600可以停止当前执行队列的执行，并立即执行新提交的元素。在一个实施例中，在从执行队列执行该元素之前，将提交队列的元素复制到图形硬件的执行队列。在一个实施例中，图形引擎也可以被抢占成为空闲状态。

图17是根据实施例的抢占空闲逻辑1700的流程图。抢占空闲逻辑1700可以是图16的图形引擎调度逻辑1600的子组件。抢占空闲逻辑1700中的一些也可以由图形子系统内的功率管理逻辑来执行。在框1702处，抢占空闲逻辑1700可以例如从功率管理逻辑接收图形引擎将被转换到低功率状态的指示。作为响应，抢占空闲逻辑1700可以向图形引擎发布抢占空闲命令，以使图形引擎抢占现有工作项而不加载新工作项。换言之，在框1704处，作为抢占空闲命令的结果，由待处理提交队列内的元素表示的任何工作项不被加载。而是，在框1706处，图形引擎将现有执行队列复制到提交队列。在一个实施例中，这可以覆写提交队列内的任何分阶段的(steged)元素。利用执行队列覆写提交队列使得图形引擎能够在从低功率状态返回时被重新启动，而不需要通过简单地重新提交提交队列来重新构造先前的执行队列。然后，调度逻辑可以重新加载先前待处理的提交队列。在框1706处，抢占空闲逻辑1700可以将空闲的图形引擎转换到低功率状态。在一个实施例中，当指示图形引擎处于空闲状态时，由功率管理逻辑执行框1706处的操作。

图18是根据实施例的图形引擎提交附加逻辑1800的流程图。可以由图形调度器使用图形引擎提交附加逻辑1800来将另外的工作项附加到先前提交的工作项。在框1802处，图形调度器可以对控制寄存器进行写入，以将提交队列的队列元素提交给图形引擎。图形调度程序可以提交未满的提交队列，因此在提交队列被提交之后，图形引擎的执行队列可不包括最大可能数量的元素。因此，图形引擎提交附加逻辑1800可确定在提交队列被提交之后另外的元素将被附加到先前提交的元素。这可能发生在以下情况中：连同先前提交的工作项一起执行少量工作项而不是等待将提交队列填满可能是有益的。在框1806处，图形引擎提交附加逻辑1800可以将另外的元素写入提交队列。可以通过使用附加选择器对控制寄存器的写入来提交提交队列的元素。如框1808处所示，附加选择器指示提交队列中的元素将被附加到现有执行队列中的先前提交的元素。在框1810处，图形引擎提交附加逻辑1800然后可以将另外的元素附加到执行队列中，而不抢占执行队列中的现有元素。在一个实施例中，将所附加的元素添加到提交队列的末尾，并且基于执行队列内允许的最大元素数量来限制附加提交的元素的数量。

图19是根据实施例的包括图形处理器1904的计算设备1900的框图。计算设备1900可以是计算设备，诸如，如图1中的数据处理系统100。计算设备1900还可以是通信设备或被包括在通信设备内，所述通信设备诸如机顶盒(例如，基于互联网的有线电视机顶盒等)、基于全球定位系统(GPS)的设备等。计算设备1900还可以是移动计算设备或被包括在移动计算设备内，所述移动计算设备诸如蜂窝电话、智能电话、个人数字助理(PDA)、平板计算机、膝上型计算机、电子阅读器、智能电视、电视平台、可穿戴设备(例如，眼镜、手表、手链、智能卡、珠宝、服装物品等)、媒体播放机等。例如，在一个实施例中，计算设备1900包括采用集成电路(“IC”)的移动计算设备，诸如，芯片上系统(“SoC”或“SOC”)，该集成电路将计算设备1900的各种硬件和/或软件部件集成在单个芯片上。

计算设备1900包括图形处理器1904。图形处理器1904表示本文中所描述的任何图形处理器。图形处理器包括一个或多个图形引擎1934，诸如，图14的图形引擎1406，或本文中所描述的任何图形执行逻辑，诸如，图6的执行逻辑600。图形处理器1904还包括图形微控制器1944，诸如，图14的图形微控制器1404，或图15的图形微控制器1500。图形处理器1904还包括一组控制寄存器1954，用于配置和控制图形处理器1904的操作。控制寄存器1954包括调度控制寄存器，图形微控制器1944可以使用该调度控制寄存器来调度工作项以供一个或多个图形引擎1934执行。

图形处理器1904还包括功率管理逻辑1924，用于管理图形处理器1904的功率状态。功率管理逻辑可以将图形处理器1904转换到低功率状态，并且响应于唤醒事件将图形处理器返回到操作状态。在一个实施例中，功率管理逻辑1924可以信号通知(signal)图形微控制器1944去准备图形引擎1934中的一个或多个，以准备进入低功率状态。作为响应，图形微控制器可以对与一个或多个图形引擎1934相关联的控制寄存器1954进行写入，以使图形引擎抢占当前正在执行的任务并转换成空闲状态。功率管理逻辑1924可随后将(多个)图形引擎1934转换到低功率状态。在一个实施例中，一个或多个图形引擎包括多个图形引擎，对每个图形引擎单独地进行功率管理，使得图形引擎可以在图形处理器1904可操作时被单独地启用和禁用。

如所示，在一个实施例中，除了图形处理器1904之外，计算设备1900还可进一步包括任何数量和任何类型的硬件部件和/或软件部件，诸如(但不限于)应用处理器1906、存储器1908、和输入/输出(I/O)源1910。应用处理器1906可与硬件图形流水线(如参考图3所示)交互，以共享图形流水线功能。经处理的数据被存储在硬件图形流水线中的缓冲区中，且状态信息被存储在存储器1908中。所得的图像随后被转移到显示控制器以用于经由显示设备(诸如，图3的显示设备319)来输出。显示设备可以是各种类型的，诸如，阴极射线管(CRT)、薄膜晶体管(TFT)、液晶显示器(LCD)、有机发光二极管(OLED)阵列等，并且可被配置成向用户显示信息。

应用处理器1906可以包括一个或多个处理器，例如图1的(多个)处理器102，并且可以是用于至少部分地执行计算设备1900的操作系统(OS)1902的中央处理单元(CPU)。OS1902可以用作计算机设备1900的硬件和/或物理资源与用户之间的接口。OS 1902可以包括用于计算设备1900中的各种硬件设备的驱动器逻辑1922。驱动器逻辑1922可以包括图形驱动器逻辑1923，诸如图10的用户模式图形驱动器1026和/或内核模式图形驱动器1029。在一个实施例中，图形驱动器逻辑1923被配置成初始化图形微控制器1944并且可以将固件或调度逻辑加载到图形微控制器1944中。在一个实施例中，图形驱动器逻辑1923还包括调度逻辑，并且可以在没有图形微控制器1944的情况下执行针对一个或多个图形引擎1934的调度操作，该图形微控制器1944可以从一些实施例中被排除。

可以设想，在一些实施例中，图形处理器1904可以作为应用处理器1906的一部分(例如物理CPU封装的一部分)而存在，在这种情况下，存储器1908的至少一部分可以由应用处理器和图形处理器1904所共享，尽管存储器1908的至少一部分可以是图形处理器1904专有的，或者图形处理器1904可以具有单独的存储器存储。存储器1908可包括预先分配的缓冲器(例如，帧缓冲器)区域；然而，本领域普通技术人员应当理解，实施例不限于此，并且可以使用可访问较低图形流水线的任何存储器。存储器1908可以包括各种形式的随机存取存储器(RAM)(例如，SDRAM、SRAM等)，其包括利用图形处理器1904来渲染桌面或3D图形场景的应用程序。存储器控制器中枢(诸如，图1的存储器控制器中枢116)可访问存储器1908中的数据并将其转发到GPU 1904以用于图形流水线处理。可使存储器1908可用于计算设备1900内的其它部件。例如，从计算设备1900的各种I/O源1910接收的任何数据(例如，输入图形数据)可以在它们在软件程序或应用程序的实现中被一个或多个处理器(例如，应用处理器1906)操作之前被临时排队到存储器1908中。类似地，软件程序确定应当通过计算系统接口中的一个从计算设备1900被发送到外部实体或被存储到内部存储元件中的数据在其被发送或存储之前经常被临时地排队到存储器1908中。

I/O源可以包括诸如触摸屏、触摸面板、触摸板、虚拟或常规键盘、虚拟或常规鼠标、端口、连接器、网络设备等之类的设备，并且可以经由如参考图1中的输入/输出(I/O)控制中枢(ICH)130进行附连。此外，I/O源1910可包括一个或多个I/O设备，该I/O设备被实现用于将数据传递到计算设备1900(例如，网络适配器)和/或传递来自计算设备1900的数据；或者，对于大规模非易失性存储而言，在计算设备1900内(例如硬盘驱动器)传递数据。包括字母数字及其他键的用户输入设备可用于将信息和命令选择通信到图形处理器1904。另一类型的用户输入设备是光标控件(诸如鼠标、轨迹球、触摸屏、触板或光标方向键)，用于将方向信息和命令选择通信到GPU，并用于控制显示设备上的光标移动。计算机设备1900的相机和麦克风阵列可用于观察手势、记录音频和视频并用于接收和发送视觉和音频命令。

被配置为网络接口的I/O源1910可提供对网络的访问，所述网络诸如LAN、广域网(WAN)、城域网(MAN)、个域网(PAN)、蓝牙、云网络、蜂窝或移动网络(例如，第三代(3G)、第四代(4G)等)、内联网、因特网等。(多个)网络接口可包括例如具有一个或多个天线的无线网络接口。(多个)网络接口还可包括例如用于经由网络缆线与远程设备进行通信的有线网络接口，该网络缆线可以是例如以太网缆线、同轴电缆、光纤电缆、串行缆线或并行缆线。

(多个)网络接口可以例如通过符合IEEE 802.11b标准来提供对LAN的访问，并且/或者无线网络接口可以例如通过符合蓝牙标准来提供对个域网的访问。还可以支持其他无线网络接口和/或协议，包括先前和后续版本的标准。除经由无线LAN标准的通信之外，或代替经由无线LAN标准的通信，(多个)网络接口可以使用例如时分多址(TDMA)协议、全球移动通信系统(GSM)协议、码分多址(CDMA)协议和/或任何其他类型的无线通信协议来提供无线通信。

应当理解，对于某些实现，比上文所描述的示例更少或更多配备的系统可以是优选的。因此，取决于诸如价格约束、性能要求、技术改善或其他情况之类的众多因素，计算设备1900的配置在各实现之间不同。示例包括(但不限于)移动设备、个人数字助理、移动计算设备、智能电话、蜂窝电话、手机、单向寻呼机、双向寻呼机、消息收发设备、计算机、个人计算机(PC)、台式计算机、膝上型计算机、笔记本计算机、手持式计算机、平板计算机、服务器、服务器阵列或服务器场、web服务器、网络服务器、因特网服务器、工作站、小型计算机、大型计算机、超级计算机、网络设备、web设备、分布式计算系统、多处理器系统、基于处理器的系统、消费电子产品、可编程消费电子产品、电视机、数字电视机、机顶盒、无线接入点、基站、用户站、移动用户中心、无线电网络控制器、路由器、集线器、网关、网桥、交换机、机器、或其组合。

实施例可以被实现为以下任何一个或组合：使用主板互连的一个或多个微芯片或集成电路、硬线逻辑、由存储器设备存储并由微处理器执行的软件、固件、专用集成电路(ASIC)和/或现场可编程门阵列(FPGA)。术语“逻辑”作为示例可以包括软件、硬件和/或软件和硬件的组合。

可提供例如作为计算机程序产品的诸实施例，该计算机程序产品可以包括具有存储于其上的机器可执行指令的一种或多种机器可读介质，当由诸如计算机、计算机网络、或其他电子设备之类的一个或多个机器执行这些机器可执行指令时，这些指令可导致一个或多个机器实施根据本文中所描述的诸实施例的操作。机器可读介质可包括但不限于，软盘、光盘、CD-ROM(紧致盘-只读存储器)，以及磁光盘、ROM、RAM、EPROM(可擦除可编程只读存储器)、EEPROM(电可擦可编程只读存储器)、磁卡或光卡，闪存，或适于存储机器可执行指令的其他类型的介质/机器可读介质。

此外，实施例还可以被作为计算机程序产品下载，其中，经由通信链路(例如，调制解调器和/或网络连接)，通过被具体化在载波或其他传播介质中和/或由载波或其他传播调制的一个或多个数据信号，可将程序从远程计算机(例如，服务器)传输到请求计算机(例如，客户机)。

以下条款和/或示例涉及其特定的实施例或其示例。可在一个或多个实施例中的任何地方使用示例中的细节。能以各种方式将不同的实施例或示例的各种特征进行组合，其中某些特征被包含在内而其他特征被排除在外，从而适应各种不同的应用。各示例可包括诸如以下的主题：方法、用于执行所述方法的动作的装置、至少一种机器可读介质，所述机器可读介质包括指令，所述指令当由机器执行时使得机器执行所述方法的动作、或根据本文中所描述的实施例与示例的装置或系统的动作。各种部件可以是用于执行所描述的操作或功能的装置。

总体上，各实施例提供了一种装置，包括：图形处理子系统，所述图形处理子系统包括一个或多个图形引擎和图形调度器，图形调度器用于调度多个工作项的提交队列，以便在图形处理子系统的一个或多个图形引擎上执行。在一个实施例中，图形调度器被配置成经由对被映射到图形处理子系统内的逻辑的存储器映射地址的写入来构建提交队列，并且在提交队列的构建之后将提交队列显式地提交给图形引擎。在一个实施例中，提交队列具有最大数量的元素，并且图形调度器能够以小于最大数量的元素将提交队列提交给图形引擎。

一个实施例提供了存储指令的非瞬态机器可读介质，所述指令在由一个或多个处理器执行时使得所述一个或多个处理器执行操作以调度用于图形处理子系统内的一个或多个图形引擎的工作项，所述操作包括接收一批一个或多个用于提交给图形引擎的工作项的标识符；选择该批一个或多个工作项要被提交到一个或多个图形引擎中的哪一个；将该批一个或多个工作项的标识符插入与所选图形引擎相关联的提交队列的元素中；并通过对控制寄存器写入来显式地提交提交队列中的元素。

一个实施例提供了一种图形处理系统，包括：第一处理器，所述第一处理器包括一个或多个图形引擎；在单个管芯上的被耦合到第一处理器的第二处理器；以及耦合到第一处理器的微控制器。微控制器可以包括调度逻辑以调度一个或多个图形引擎的操作，调度逻辑被配置成调度多个工作项的提交队列以在一个或多个图形引擎上执行。调度逻辑被配置成通过对被映射到第一处理器的存储器映射地址的写入来构建提交队列，并且在图形队列的构建之后将提交队列显式地提交到图形引擎。

一个实施例提供了一种芯片上系统集成电路，包括第一处理器和耦合到第一处理器的第二处理器。第二处理器包括一个或多个图形引擎和微控制器，该微控制器包括调度逻辑，用于通过对被映射到第二处理器的存储器映射地址的写入来构建提交队列，并在图形队列的构建之后将提交队列显式地提交给图形引擎，提交队列包括一个或多个元素，每个元素引用一个或多个工作项。一个实施例提供了存储数据的一种或多个种非暂态机器可读存储介质，所述数据当由一个或多个机器读取时，使得所述一个或多个机器制造在本文中所描述的芯片上系统集成电路。

在本文中所描述的实施例中，可以在完成所选图形引擎的执行队列时提交提交队列中的元素。调度器还可以在提交提交队列中的元素时对控制寄存器的抢占选择器进行写入，以在开始执行提交队列中的元素之前停止所选图形引擎的执行队列中的元素的执行。在一个实施例中，在开始执行队列中的元素的执行之前，将提交队列中的元素复制到执行队列。

在一个实施例中，调度器可以对控制寄存器的抢占空闲选择器进行写入，以使图形引擎停止执行队列中的元素的执行，并在转换到空闲状态之前将执行队列的元素复制到提交队列。然后，空闲图形引擎可以被转换成低功率状态。当图形引擎被转换到操作状态时，调度程序可以通过将提交队列提交给图形引擎来恢复执行队列的执行。

本领域技术人员从前面的描述将可以理解，所述实施例的广泛技术可以用多种形式来实现。因此，尽管已结合其特定示例描述了所述实施例，然而实施例的真实范围不受此限，因为其他的修改在本领域内技术人员在研究附图、说明书和下面的权利要求书时将变得显而易见。

Claims (25)

1.一种装置，包括：

图形处理子系统，包括一个或多个图形引擎；以及

图形调度器，用于调度用于在所述图形处理子系统的所述一个或多个图形引擎上执行的多个工作项的提交队列，所述图形调度器用于经由对被映射到所述图形处理子系统内的逻辑的存储器映射地址的写入来构建所述提交队列，并且在所述提交队列的构建之后将所述提交队列显式地提交给所述图形引擎。

2.如权利要求1所述的装置，其特征在于，所述提交队列具有引用所述多个工作项的最大数量的元素，并且所述图形调度器用于以少于所述最大数量的元素将所述提交队列提交给所述图形引擎。

3.如权利要求2所述的装置，其特征在于，所述图形调度器用于在所述提交队列被提交之后附加上另外的工作项。

4.如权利要求1所述的装置，其特征在于，所述一个或多个图形引擎用于在所述图形调度器显式地提交所述提交队列之后执行在所述提交队列中在执行队列中的所述多个工作项。

5.如权利要求4所述的装置，其特征在于，所述图形调度器用于对所述存储器映射地址进行写入，并且使得所述图形处理子系统的所述一个或多个图形引擎中的一个抢占正在执行的工作项。

6.如权利要求5所述的装置，其特征在于，所述一个或多个图形引擎用于抢占现有的工作项并转换到空闲状态。

7.如权利要求6所述的装置，其特征在于，所述图形处理子系统包括上下文存储存储器，所述上下文存储存储器用于存储与被抢占并被转换到所述空闲状态的图形引擎的正在执行上下文相关联的信息，并且在转换到所述空闲状态之前将与所述正在执行的工作项相关联的上下文信息存储到上下文存储存储器中。

8.如权利要求7所述的装置，其特征在于，所述一个或多个图形引擎中的被抢占并且被转换到所述空闲状态的所述图形引擎用于在转换到所述空闲状态之前将所述执行队列存储到所述提交队列作为部分执行的提交队列，并且所述图形处理系统进一步用于在转换到所述空闲状态之后将所述图形引擎转换到低功率状态。

9.如权利要求8所述的装置，其特征在于，所述图形处理子系统用于将空闲的图形引擎转换到可操作状态，并且所述图形调度器用于经由寄存器写入将所述部分执行的提交队列重新提交给所述图形引擎。

10.一种计算机实现的方法，包括：

接收用于提交到图形引擎的一批一个或多个工作项的标识符；

选择所述一批一个或多个工作项要被提交到所述一个户多个图形引擎中的哪一个；

将用于所述一批一个或多个工作项的所述标识符插入到与所选图形引擎相关联的提交队列的元素中；以及

通过对控制寄存器进行写入将所述元素显式地提交到所述提交队列中。

11.如权利要求10所述的计算机实现的方法，其特征在于，在完成所选图形引擎的执行队列时，提交所述提交队列中的元素。

12.如权利要求11所述的计算机实现的方法，附加地包括：

在将所述元素提交到所述提交队列中之前，对所述控制寄存器的抢占选择器进行写入；

停止对所述所选图形引擎的执行队列中的元素的执行；以及

开始所述提交队列中的所述元素的执行。

13.如权利要求12所述的计算机实现的方法，附加地包括在开始所述元素的执行之前，将所述元素从所述提交队列复制到所述执行队列。

14.如权利要求10所述的计算机实现的方法，附加地包括：

对所述控制寄存器的抢占空闲选择器写入以使所述图形引擎停止执行队列中的所述元素的执行，并在转换到空闲状态之前将所述执行队列的所述元素复制到所述提交队列以作为部分执行的提交队列；

将空闲的图形引擎转换到低功率状态；

将处于低功率状态的图形引擎转换到操作状态；以及

通过重新提交所述部分执行的提交队列来恢复所述执行队列的执行。

15.一种存储指令的非瞬态机器可读介质，所述指令当由一个或多个处理器执行时，使得所述一个或多个处理器执行操作以调度用于图形处理子系统内的一个或多个图形引擎的工作项，所述操作包括如权利要求10-14中任一项中所述的方法。

16.一种图形处理系统，包括：

第一处理器，包括一个或多个图形引擎；

在单个管芯上的被耦合到所述第一处理器的第二处理器；以及

微控制器，包括调度逻辑，所述调度逻辑用于调度所述一个或多个图形引擎的操作，所述调度逻辑被配置成用于调度用于在所述一个或多个图形引擎上执行的多个工作项的提交队列，所述调度逻辑用于经由对被映射到所述第一处理器的存储器映射地址的写入来构建所述提交队列，并且在所述提交队列的构建之后将所述提交队列显式地提交给所述图形引擎。

17.如权利要求16所述的图形处理系统，其特征在于，所述提交队列具有引用所述多个工作项的最大数量的元素，并且所述调度逻辑用于以少于所述最大数量的元素将所述提交队列提交给所述图形引擎。

18.如权利要求17所述的图形处理系统，其特征在于，所述调度逻辑用于在所述提交队列被提交之后附加上另外的工作项。

19.如权利要求16所述的图形处理系统，其特征在于，所述一个或多个图形引擎用于在所述调度逻辑显式地提交所述提交队列之后执行在所述提交队列中在执行队列中的所述多个工作项。

20.如权利要求19所述的图形处理系统，其特征在于，所述调度逻辑用于对所述存储器映射地址进行写入并且使得所述一个或多个图形引擎中的图形引擎抢占正在执行的工作项并转换到空闲状态。

21.一种芯片上系统集成电路，包括：

第一处理器；

第二处理器，被耦合到所述第一处理器，所述第二处理器包括一个或多个图形引擎和微控制器，所述微控制器包括调度逻辑，所述调度逻辑用于调度所述一个或多个图形引擎的操作，所述调度逻辑用于调度包括一个或多个元素的提交队列，每个元素引用一个或多个工作项，所述调度逻辑用于经由对被映射到所述第二处理器的存储器映射地址的写入来构建所述提交队列，并且在所述提交队列的构建之后将所述提交队列显式地提交给所述图形引擎。

22.如权利要求21所述的芯片上系统集成电路，其特征在于，所述提交队列具有引用所述多个工作项的最大数量的元素，并且所述调度逻辑被配置成以少于所述最大数量的元素将所述提交队列提交给所述图形引擎，并随后在所述提交队列被提交之后附加上另外的工作项。

23.如权利要求21所述的芯片上系统集成电路，其特征在于，所述调度逻辑用于对所述存储器映射地址进行写入并且使得所述一个或多个图形引擎的图形引擎抢占正在执行的工作项。

24.如权利要求23所述的芯片上系统集成电路，其特征在于，所述调度逻辑用于使得所述图形引擎抢占所述正在执行的工作项并转换到空闲状态。

25.一种或多种存储数据的非瞬态机器可读存储介质，所述数据当由一个或多个机器读取时，使得所述一个或多个机器制造如权利要求21-24中任一项所述的芯片上系统集成电路。