CN108701347A - 用于多格式无损压缩的方法和装置 - Google Patents

Abstract

各实施例提供了一种图形处理装置，该图形处理装置包括高速缓存存储器和耦合到该高速缓存存储器的逻辑，该逻辑用于压缩第一高速缓存存储器输出的颜色数据。在一个实施例中，高速缓存存储器是渲染高速缓存。在一个实施例中，高速缓存存储器是牺牲数据高速缓存。在一个实施例中，第一高速缓存存储器是耦合到牺牲数据高速缓存的渲染高速缓存，并且逻辑被配置成对从渲染高速缓存和牺牲数据高速缓存被逐出的颜色数据进行压缩。压缩可以包括数据要被压缩的目标压缩比。

Description

用于多格式无损压缩的方法和装置

技术领域

各实施例大体涉及处理逻辑，包括图形处理逻辑。更具体地，各实施例涉及图形数据的多格式无损压缩。

背景技术

随着越来越复杂的渲染和图形处理操作，要求计算方面繁重的计算操作满足存储器带宽要求可能变得具有挑战性，因为在图形处理设备内缩放存储器带宽并不简单。除了增加图形处理设备内的存储器带宽之外或作为其替代，已经出现了用于针对某些操作和在某些部件内减少存储器带宽要求的技术。

附图说明

通过阅读以下说明书和所附权利要求并通过参考以下附图，各实施例的各种优点对于本领域技术人员将变得显而易见，其中：

图1是具有处理器的计算机系统的实施例的框图，所述处理器具有一个或多个处理器核以及图形处理器；

图2是处理器的一个实施例的框图，所述处理器具有一个或多个处理器核、集成存储器控制器以及集成图形处理器；

图3是图形处理器的一个实施例的框图，所述图形处理器可以是分立的图形处理单元，或可以是与多个处理核集成的图形处理器；

图4是用于图形处理器的图形处理引擎的实施例的框图；

图5是图形处理器的另一实施例的框图；

图6是包括处理元件的阵列的线程执行逻辑的框图；

图7示出了根据实施例的图形处理器执行单元指令格式；

图8是图形处理器的另一实施例的框图，所述图形处理器包括图形流水线、媒体流水线、显示引擎、线程执行逻辑以及渲染输出流水线；

图9A是示出根据实施例的图形处理器命令格式的框图；

图9B是示出根据实施例的图形处理器命令队列的框图；

图10示出了根据实施例的用于数据处理系统的示例性图形软件架构；

图11是示出了根据实施例的可用于制造集成电路以执行操作的IP核开发系统的框图；

图12是示出了根据实施例的可以使用一个或多个IP核来制造的示例性芯片上系统集成电路的框图；

图13是根据实施例的具有高速缓存压缩逻辑的图形核的框图；

图14示出了根据实施例的牺牲(victim)高速缓存、压缩和解压缩数据流；

图15是根据实施例的高速缓存颜色数据压缩逻辑的流程图；

图16是根据实施例的用于在牺牲高速缓存驱逐期间压缩颜色数据的颜色数据压缩逻辑的流程图；

图17是根据实施例的用于在消耗经压缩颜色数据时对经压缩颜色数据解压缩的颜色数据解压缩逻辑的流程图；

图18是根据实施例的图形核逻辑的详细框图；

图19是根据实施例的包括图形处理器的计算设备的框图。

具体实施方式

在渲染中，图像由图元表示，图元诸如为三角形或其他多边形。在帧缓冲区中建立渲染目标。渲染目标是渲染结果被写入的存储器中目的地表面。渲染高速缓存是这样一种高速缓存：像素颜色和深度信息在被写入存储器之前被写入此高速缓存中，并且先前的像素目的地属性被读取以用于准备混合和深度测试。每次从渲染高速缓存的读取和对其写入都利用存储器接口总线，该存储器接口总线用于将各种级别的高速缓存存储器与图形处理元件互连。减小由每次读取或写入操作所消耗的总线带宽可导致图形处理和渲染性能的直接改善。

本文中所描述的是一种用于当从图形处理器内的渲染高速缓存中驱逐出渲染目标流时，执行渲染目标流的多格式无损压缩的方法和装置。这种压缩可导致驱逐期间的写入带宽节省，以及当对渲染目标数据采样时的读取带宽节省(例如，在动态纹理的情况下)。此外，当在渲染过程中使用混合时，可实现读取带宽节省。

在一个实施例中，在渲染高速缓存的驱逐路径内提供牺牲高速缓存，以存储在写回到存储器期间从渲染高速缓存中被驱逐出的经修改的(例如，脏的)高速缓存数据。牺牲高速缓存可以对部分高速缓存行驱逐或完全高速缓存行驱逐进行高速缓存。除了通过牺牲高速缓存的存在而实现的性能改善之外，无损压缩算法还用于压缩从牺牲高速缓存和/或渲染高速缓存中被驱逐出的高速缓存行，以将传输期间的数据大小减少成高速缓存或存储器层级结构中的较高级别。被写入较高级别的高速缓存和/或存储器层级结构的渲染目标数据保持被压缩，直到该数据被图形处理资源消耗掉或被读回到渲染目标高速缓存中。例如，经压缩数据在以下情况下被解压缩：在被加载到渲染目标高速缓存中时、在被采样器读取为纹理数据时、在被读取以供显示引擎显示时、或者在由执行正进行渲染目标读取的着色器程序的执行资源读取时。

虽然将描述渲染目标高速缓存，但是本文描述的技术对于从图形处理器高速缓存存储器中逐出或读取的数据具有普遍适用性。一个实施例特别适用于高速缓存行大小是高速缓存存储器总线的倍数的情况。在这样的实施例中，压缩被配置有目标压缩率，使得整个高速缓存行可以在单个总线周期期间被传输。例如，给定2：1的高速缓存大小对总线大小的配给量，指定50％的压缩目标，使得可以在单个总线周期期间传输整个高速缓存行。在这样的实施例中，在高速缓存线驱逐期间可以实现50％的写入带宽减少，并且在读取被驱逐的数据时，被驱逐的数据的任何后续读取可以实现50％的读取带宽减少。

出于解释的目的，阐述了许多具体的细节以提供对以下所描述的各实施例的透彻理解。然而，对本领域从业者而言将显而易见的是，在没有这些具体细节中的一些细节的情况下也可实践实施例。在其他实例中，以框图形式示出公知的结构和设备以避免使基本原理变得模糊，并且提供对实施例更透彻的理解。尽管参考图形处理器描述了以下实施例中的一些，但是本文中所描述的技术和教示可以应用于各种类型的电路或半导体设备，包括通用处理设备或图形处理设备。本文中提到“一个实施例”或“实施例”指示结合或联合该实施例所描述的特定特征、结构或特性可以被包括在这样的实施例中的至少一个实施例中。然而，在本说明书中的各个位置中短语“在一个实施例中”的出现不一定都是指同一个实施例。

在以下描述和权利要求书中，可使用术语“耦合的”和“连接的”及其衍生词。应当理解，这些术语并不旨在作为彼此的同义词。“耦合的”用于指示两个或更多个元件彼此合作或相互作用，它们可以或可以不彼此直接物理或电接触。“连接的”用于指示在彼此耦合的两个或更多个元件之间通信的建立。

在以下的描述中，图1-12提供了示例性数据处理系统和包含或涉及各种实施例的图形处理器逻辑的概述。图13-19提供了各实施例的特定细节。尽管参考图形处理器描述了以下实施例中的一些，但是类似的技术和教示可以应用于其他类型的电路或半导体设备，包括通用处理器或多集成核处理器，因为本教示适用于操纵或处理图像或顶点数据的任何处理器或机器。

系统概览

图1是根据实施例的处理系统100的框图。在各实施例中，系统100包括一个或多个处理器102以及一个或多个图形处理器108，并且可以是单处理器台式机系统、多处理器工作站系统或具有大量处理器102或处理器核107的服务器系统。在一个实施例中，系统100是被纳入到用于在移动设备、手持式设备或嵌入式设备中使用的芯片上系统(SoC)集成电路内的处理平台。

系统100的实施例可以包括或并入基于服务器的游戏平台、游戏控制台，包括游戏与媒体控制台、移动游戏控制台、手持式游戏控制台、或在线游戏控制台。在一些实施例中，系统100是移动电话、智能电话、平板计算设备或移动互联网设备。数据处理系统100还可包括可穿戴设备(诸如智能手表可穿戴设备、智能眼镜设备、增强现实设备、或虚拟现实设备)、与所述可穿戴设备耦合、或者集成在所述可穿戴设备中。在一些实施例中，数据处理系统100是电视或机顶盒设备，所述电视或机顶盒设备具有一个或多个处理器102以及由一个或多个图形处理器108生成的图形界面。

在一些实施例中，一个或多个处理器102每个包括用于处理指令的一个或多个处理器核107，所述指令在被执行时执行系统和用户软件的操作。在一些实施例中，一个或多个处理器核107中的每个处理器核被配置成用于处理特定的指令集109。在一些实施例中，指令集109可以促进复杂指令集计算(CISC)、精简指令集计算(RISC)、或经由超长指令字(VLIW)的计算。多个处理器核107可以各自处理不同的指令集109，所述指令集可以包括用于促进对其他指令集进行仿真的指令。处理器核107还可以包括其他处理设备，如数字信号处理器(DSP)。

在一些实施例中，处理器102包括高速缓存存储器104。取决于架构，处理器102可以具有单个内部高速缓存或内部高速缓存的多个级。在一些实施例中，在处理器102的各部件当中共享高速缓存存储器。在一些实施例中，处理器102还使用外部高速缓存(例如，3级(L3)高速缓存或末级高速缓存(LLC))(未示出)，可以使用已知的高速缓存一致性技术来在处理器核107当中共享外部高速缓存。另外地，寄存器堆106包括在处理器102中，所述处理器可以包括用于存储不同类型的数据的不同类型的寄存器(例如，整数寄存器、浮点寄存器、状态寄存器、和指令指针寄存器)。一些寄存器可以是通用寄存器，而其他寄存器可以特定于处理器102的设计。

在一些实施例中，处理器102耦合至处理器总线110，所述处理器总线用于在处理器102与系统100内的其他部件之间传输通信信号，例如地址、数据、或控制信号。在一个实施例中，系统100使用示例性‘中枢’系统架构，包括存储器控制器中枢116和输入输出(I/O)控制器中枢130。存储器控制器中枢116促进存储器设备与系统100的其他部件之间的通信，而I/O控制器中枢(ICH)130经由本地I/O总线提供与I/O设备的连接。在一个实施例中，存储器控制器中枢116的逻辑集成在处理器内。

存储器设备120可以是动态随机存取存储器(DRAM)设备、静态随机存取存储器(SRAM)设备、闪存设备、相变存储器设备、或具有合适的性能用作处理存储器的某个其他存储器设备。在一个实施例中，存储器设备120可作为系统100的系统存储器进行操作，以存储数据122和指令121，以供在一个或多个处理器102执行应用或进程时使用。存储器控制器中枢116还与可选的外部图形处理器112耦合，所述可选的外部图形处理器可以与处理器102中的一个或多个图形处理器108通信，从而执行图形和媒体操作。

在一些实施例中，ICH 130使得外围部件经由高速I/O总线连接至存储器设备120和处理器102。I/O外围装置包括但不限于：音频控制器146、固件接口128、无线收发机126(例如，Wi-Fi、蓝牙)、数据存储设备124(例如，硬盘驱动器、闪存等)、以及用于将传统(例如，个人系统2(PS/2))设备耦合至所述系统的传统I/O控制器140。一个或多个通用串行总线(USB)控制器142连接多个输入设备，例如键盘和鼠标144组合。网络控制器134还可以耦合至ICH 130。在一些实施例中，高性能网络控制器(未示出)耦合至处理器总线110。应当理解，所示出的系统100是示例性的而非限制性的，因为还可以使用以不同方式配置的其他类型的数据处理系统。例如，I/O控制器中枢130可以集成在一个或多个处理器102内，或者存储器控制器中枢116和I/O控制器中枢130可以集成在分立式外部图形处理器(诸如外部图形处理器112)内。

图2是处理器200的实施例的框图，所述处理器具有一个或多个处理器核202A至202N、集成存储器控制器214、以及集成图形处理器208。图2的具有与此处任何其他附图中的元件相同的参考号(或名称)的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。处理器200可包括多达且包括由虚线框表示的附加核202N的附加核。处理器核202A至202N各自包括一个或多个内部高速缓存单元204A至204N。在一些实施例中，每个处理器核还可以访问一个或多个共享的高速缓存单元206。

内部高速缓存单元204A至204N和共享高速缓存单元206表示处理器200内部的高速缓存存储器层级结构。高速缓存存储器层级结构可以包括每个处理器核内的至少一级指令和数据高速缓存以及一级或多级共享中级高速缓存，诸如2级(L2)、3级(L3)、4级(L4)、或其他级的高速缓存，其中，最高级的高速缓存在外部存储器之前被分类为LLC。在一些实施例中，高速缓存一致性逻辑维持各高速缓存单元206与204A至204N之间的一致性。

在一些实施例中，处理器200还可以包括一组一个或多个总线控制器单元216和系统代理核210。一个或多个总线控制器单元216管理一组外围总线，诸如一个或多个外围部件互连总线(例如，PCI、PCI Express)。系统代理核210提供对各处理器部件的管理功能。在一些实施例中，系统代理核210包括一个或多个集成存储器控制器214用于管理对各外部存储器设备(未示出)的访问。

在一些实施例中，处理器核202A至202N中的一个或多个包括对同步多线程的支持。在这种实施例中，系统代理核210包括用于在多线程处理过程中协调和操作核202A至202N的部件。另外，系统代理核210还可以包括功率控制单元(PCU)，所述功率控制单元包括用于调节处理器核202A至202N的功率状态的逻辑和部件以及图形处理器208。

在一些实施例中，另外，处理器200还包括用于执行图形处理操作的图形处理器208。在一些实施例中，图形处理器208耦合至共享高速缓存单元206集以及系统代理核210，所述系统代理核包括一个或多个集成存储器控制器214。在一些实施例中，显示控制器211与图形处理器208耦合以便将图形处理器输出驱动到一个或多个耦合的显示器。在一些实施例中，显示控制器211可以是经由至少一个互连与图形处理器耦合的单独模块，或者可以集成在图形处理器208或系统代理核210内。

在一些实施例中，基于环的互连单元212用于耦合处理器200的内部部件。然而，可以使用替代性互连单元，比如点到点互连、切换式互连、或其他技术，包括本领域众所周知的技术。在一些实施例中，图形处理器208经由I/O链路213与环形互连212耦合。

示例性I/O链路213表示多个I/O互连中的多个品种中的至少一种，包括促进各处理器部件与高性能嵌入式存储器模块218(比如eDRAM模块)之间的通信的封装体I/O互连。在一些实施例中，处理器核202A至202N中的每个处理器核以及图形处理器208将嵌入式存储器模块218用作共享末级高速缓存。

在一些实施例中，处理器核202A至202N是执行相同指令集架构的均质核。在另一实施例中，处理器核202A至202N在指令集架构(ISA)方面是异构的，其中，处理器核202A-N中的一者或多者执行第一指令集，而其他核中的至少一者执行所述第一指令集的子集或不同的指令集。在一个实施例中，处理器核202A至202N就微架构而言是同质的，其中，具有相对较高功耗的一个或多个核与具有较低功耗的一个或多个功率核耦合。另外，处理器200可以实现在一个或多个芯片上或者被实现为具有除其他部件之外的所展示的部件的SoC集成电路。

图3是图形处理器300的框图，所述图形处理器可以是分立式图形处理单元、或者可以是与多个处理核集成的图形处理器。在一些实施例中，图形处理器经由到图形处理器上的寄存器的映射I/O接口并且利用被放置在处理器存储器中的命令与存储器进行通信。在一些实施例中，图形处理器300包括用于访问存储器的存储器接口314。存储器接口314可以是到本地存储器、一个或多个内部高速缓存、一个或多个共享外部高速缓存、和/或到系统存储器的接口。

在一些实施例中，图形处理器300还包括显示控制器302，所述显示控制器用于将显示输出数据驱动到显示设备320。显示控制器302包括用于显示器的一个或多个重叠平面的硬件以及多层视频或用户接口元件的组成。在一些实施例中，图形处理器300包括用于编码、解码、或者向、从或在一个或多个媒体编码格式之间进行媒体代码转换的视频编解码器引擎306，包括但不限于：运动图像专家组(MPEG)(诸如MPEG-2)、高级视频编码(AVC)格式(诸如H.264/MPEG-4AVC)、以及电影&电视工程师协会(SMPTE)421M/VC-1、和联合图像专家组(JPEG)格式(诸如JPEG、以及运动JPEG(MJPEG)格式)。

在一些实施例中，图形处理器300包括用于执行二维(2D)光栅化器操作包括例如位边界块传递的块图像传递(BLIT)引擎304。然而，在一个实施例中，使用图形处理引擎(GPE)310的一个或多个部件执行2D图形操作。在一些实施例中，图形处理引擎310是用于执行图形操作的计算引擎，所述图形操作包括三维(3D)图形操作和媒体操作。

在一些实施例中，GPE 310包括用于执行3D操作的3D流水线312，比如使用作用于3D图元形状(例如，矩形、三角形等)的处理功能来渲染三维图像和场景。3D流水线312包括可编程且固定的功能元件，所述可编程且固定的功能元件在到3D/媒体子系统315的元件和/或生成的执行线程内执行各种任务。虽然3D流水线312可以用于执行媒体操作，但是GPE310的实施例还包括媒体流水线316，所述媒体流水线具体地用于执行媒体操作，诸如视频后处理和图像增强。

在一些实施例中，媒体流水线316包括固定功能或可编程逻辑单元以便代替、或代表视频编解码器引擎306来执行一种或多种专门的媒体操作，比如视频解码加速、视频解交织、以及视频编码加速。在一些实施例中，另外，媒体流水线316还包括线程生成单元以便生成用于在3D/媒体子系统315上执行的线程。所生成的线程对3D/媒体子系统315中所包括的一个或多个图形执行单元执行对媒体操作的计算。

在一些实施例中，3D/媒体子系统315包括用于执行3D流水线312和媒体流水线316生成的线程的逻辑。在一个实施例中，流水线向3D/媒体子系统315发送线程执行请求，所述3D/媒体子系统包括用于仲裁并将各请求分派到可用的线程执行资源的线程分派逻辑。执行资源包括用于处理3D和媒体线程的图形执行单元阵列。在一些实施例中，3D/媒体子系统315包括用于线程指令和数据的一个或多个内部高速缓存。在一些实施例中，所述子系统还包括共享存储器(包括寄存器和可寻址存储器)以便在线程之间共享数据并用于存储输出数据。

3D/媒体处理

图4是根据一些实施例的图形处理器的图形处理引擎410的框图。在一个实施例中，GPE 410是图3中示出的GPE 310的版本。图4具有与本文中的任意其他附图的元件相同的附图标记(或名称)的元件可以以类似于本文中其他地方描述的任何方式操作或运行，但不限于此。

在一些实施例中，GPE 410与命令流转化器(command streamer)403耦合，所述命令流转化器403将命令流提供至GPE 3D和媒体流水线412、416。在一些实施例中，命令流转化器403耦合至存储器，所述存储器可以是系统存储器、或者内部高速缓存存储器和共享高速缓存存储器中的一个或多个。在一些实施例中，命令流转化器403从存储器接收命令，并且将这些命令发送至3D流水线412和/或媒体流水线416。这些命令是从环形缓冲器中取出的指令，该环形缓冲器存储用于3D和媒体流水线412、416的命令。在一个实施例中，环形缓冲器可以附加地包括存储批量的多个命令的批量命令缓冲器。3D和媒体流水线412、416通过以下方式来处理命令：经由相应流水线内的逻辑来执行操作；或将一个或多个执行线程分派给执行单元阵列414。在一些实施例中，执行单元阵列414是可缩放的，使得该阵列包括基于GPE 410的目标功率和性能水平的可变数量的执行单元。

在一些实施例中，采样引擎430与存储器(例如，高速缓存存储器或系统存储器)以及执行单元阵列414耦合。在一些实施例中，采样引擎430提供用于执行单元阵列414的存储器访问机制，所述存储器访问机制允许执行阵列414从存储器读取图形和媒体数据。在一些实施例中，采样引擎430包括用于为媒体执行专业图像采样操作的逻辑。

在一些实施例中，采样引擎430中的专业媒体采样逻辑包括去噪/去隔行模块432、运动估计模块434以及图像缩放和过滤模块436。在一些实施例中，去噪/去隔行模块432包括用于对经解码的视频数据执行去噪或去隔行中的一者或多者的逻辑。去隔行逻辑将隔行的(interlaced)视频内容的交替场(alternating field)组合为单个视频帧。去噪逻辑降低或去除来自视频和图像数据的数据噪声。在一些实施例中，去噪逻辑和去隔行逻辑是运动自适应的，并且基于在视频数据中检测到的运动量来使用空间或时间上的过滤。在一些实施例中，去噪/去隔行模块432包括专用运动检测逻辑(例如，在运动估计引擎434内)。

在一些实施例中，运动估计引擎434通过对视频数据执行视频加速功能(诸如，运动向量估计和预测)来提供对视频操作的硬件加速。运动估计引擎确定运动向量，所述运动向量描述图像数据在连续的视频帧之间的变换。在一些实施例中，图形处理器媒体编解码器(codec)使用视频运动估计引擎434以在宏块层级上对视频执行操作，所述在宏块层级上对视频的操作否则可能会是太过计算密集的以致不能利用通用处理器来执行。在一些实施例中，运动估计引擎434一般可用于图形处理器部件以辅助视频解码和处理功能，所述视频解码和处理功能对视频数据内的运动的方向或幅度是敏感的或自适应于视频数据内的运动的方向或幅度。

在一些实施例中，图像缩放和过滤模块436执行图像处理操作以增强所生成的图像和视频的视觉质量。在一些实施例中，缩放和过滤模块436在将数据提供至执行单元阵列414之前的采样操作期间处理图像和视频数据。

在一些实施例中，GPE 410包括数据端口444，所述数据端口444为图形子系统提供访问存储器的附加机制。在一些实施例中，数据端口444促进用于操作的存储器访问，所述操作包括渲染目标写入、恒定缓冲器读取、抓取存储器空间读取/写入，以及媒体表面访问。在一些实施例中，数据端口444包括用于对存储器的访问进行高速缓存的高速缓存存储器空间。高速缓存存储器可以是单个数据高速缓存，或者可被分离成用于经由数据端口来访问存储器的多个子系统的多个高速缓存(例如，渲染缓冲器高速缓存、恒定缓冲器高速缓存，等等)。在一些实施例中，在执行单元阵列414中的执行单元上执行的线程通过经由数据分配互连交换消息来与数据端口通信，所述数据分配互连耦合GPE 410的子系统中的每一个。

执行单元

图5是图形处理器500的另一个实施例的框图。图5的具有与此处任何其他附图中的元件相同的参考号(或名称)的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。

在一些实施例中，图形处理器500包括环形互连502、流水线前端504、媒体引擎537、以及图形核580A至580N。在一些实施例中，环形互连502将图形处理器耦合至其他处理单元，包括其他图形处理器或者一个或多个通用处理器核。在一些实施例中，图形处理器是集成在多核处理系统内的多个处理器之一。

在一些实施例中，图形处理器500经由环形互连502接收多批命令。传入命令由流水线前端504中的命令流转化器503来解译。在一些实施例中，图形处理器500包括用于经由(多个)图形核580A至580N执行3D几何处理和媒体处理的可缩放执行逻辑。对于3D几何处理命令，命令流转化器503将命令供应至几何流水线536。针对至少一些媒体处理命令，命令流转化器503将命令供应至视频前端534，所述视频前端与媒体引擎537耦合。在一些实施例中，媒体引擎537包括用于视频和图像后处理的视频质量引擎(VQE)530以及用于提供硬件加速的媒体数据编码和解码的多格式编码/解码(MFX)533引擎。在一些实施例中，几何流水线536和媒体引擎537各自生成执行线程，所述执行线程用于由至少一个图形核580A提供的线程执行资源。

在一些实施例中，图形处理器500包括可扩展线程执行资源表征模块核580A至580N(有时被称为核分片)，各个可扩展线程执行资源表征模块核具有多个子核550A至550N、560A至560N(有时被称为核子分片)。在一些实施例中，图形处理器500可以具有任意数量的图形核580A至580N。在一些实施例中，图形处理器500包括图形核580A，所述图形核至少具有第一子核550A和第二核子核560A。在其他实施例中，图形处理器是具有单个子核(例如，550A)的低功率处理器。在一些实施例中，图形处理器500包括多个图形核580A至580N，所述图形核各自包括一组第一子核550A至550N和一组第二子核560A至560N。所述一组第一子核550A至550N中的每个子核至少包括第一组执行单元552A至552N和媒体/纹理采样器554A至554N。所述一组第二子核560A至560N中的每个子核至少包括第二组执行单元562A至562N和采样器564A至564N。在一些实施例中，每个子核550A至550N、560A至560N共享一组共享资源570A至570N。在一些实施例中，所述共享资源包括共享高速缓存存储器和像素操作逻辑。其他共享资源也可以包括在图形处理器的各实施例中。

图6展示了线程执行逻辑600，所述线程执行逻辑包括在GPE的一些实施例中采用的处理元件阵列。图6的具有与此处任何其他附图中的元件相同的参考号(或名称)的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。

在一些实施例中，线程执行逻辑600包括像素着色器602、线程分派器604、指令高速缓存606、包括多个执行单元608A-608N的可缩放执行单元阵列、采样器610、数据高速缓存612和数据端口614。在一个实施例中，所包括的部件经由互连结构被互连，所述互连结构链接至部件中的每一个。在一些实施例中，线程执行逻辑600包括通过指令高速缓存606、数据端口614、采样器610和执行单元阵列608A-608N中的一者或多者而至存储器(诸如，系统存储器或高速缓存存储器)的一个或多个连接。在一些实施例中，每一个执行单元(例如，608A)是能够为每一个线程并行地执行多个同时的线程并处理多个数据元素的单独的向量处理器。在一些实施例中，执行单元阵列608A-608N包括任何数量的单独执行单元。

在一些实施例中，执行单元阵列608A-608N主要用于执行“着色器”程序。在一些实施例中，阵列608A-608N中的执行单元执行包括对许多标准的3D图形着色器指令的原生支持的指令集，使得以最少的转换来执行来自图形库(例如，Direct 3D和OpenGL)的着色器程序。执行单元支持顶点和几何处理(例如，顶点程序、几何程序、顶点着色器)、像素处理(例如，像素着色器、片段着色器)和通用处理(例如，计算和媒体着色器)。

执行单元阵列608A至608N中的每个执行单元在数据元素阵列上进行操作。数据元素的数量是“执行大小”、或指令的信道数。执行通道是执行数据元素访问、掩蔽、和指令内的流控制的逻辑单元。通道的数量可以与针对特定图形处理器的物理算术逻辑单元(ALU)或浮点单元(FPU)的数量无关。在一些实施例中，执行单元608A至608N支持整数和浮点数据类型。

执行单元指令集包括单指令多数据(SIMD)指令。各种数据元素可作为压缩数据类型存储在寄存器中，并且执行单元将基于元素的数据大小来处理各种元素。例如，当在256位宽的向量上进行操作时，所述256位的向量存储在寄存器中，并且所述执行单元作为四个单独64位压缩数据元素(四倍字长(QW)大小的数据元素)、八个单独32位压缩数据元素(双倍字长(DW)大小的数据元素)、十六个单独16位压缩数据元素(字长(W)大小的数据元素)、或三十二个单独8位数据元素(字节(B)大小的数据元素)在所述向量上进行操作。然而，不同的向量宽度和寄存器大小是可能的。

一个或多个内部指令高速缓存(例如，606)包括在所述线程执行逻辑600中以便高速缓存所述执行单元的线程指令。在一些实施例中，一个或多个数据高速缓存(例如，612)被包括用于高速缓存在线程执行过程中的线程数据。在一些实施例中，采样器610被包括用于为3D操作提供纹理采样并且为媒体操作提供媒体采样。在一些实施例中，采样器610包括专门的纹理或媒体采样功能，以便在向执行单元提供采样数据之前在采样过程中处理纹理或媒体数据。

在执行期间，图形和媒体流水线经由线程繁衍和分派逻辑而将线程发起请求发送至线程执行逻辑600。在一些实施例中，线程执行逻辑600包括本地线程分派器604，所述本地线程分派器604仲裁来自图形和媒体流水线的线程发起请求，并且在一个或多个执行单元608A-608N上实例化所请求的线程。例如，几何流水线(例如，图5的536)将顶点处理、曲面细分(tessellation)或几何处理线程分派给线程执行逻辑600(图6)。在一些实施例中，线程分派器604也可处理来自执行着色器程序的运行时线程繁衍请求。

一旦一组几何对象已被处理并光栅化成像素数据，就调用像素着色器602，以进一步计算输出信息并使结果被写入输出表面(例如，颜色缓冲器、深度缓冲器、模板印刷(stencil)缓冲器等)。在一些实施例中，像素着色器602计算将跨光栅化的对象而被内插的各种顶点属性的值。在一些实施例中，像素着色器602随后执行应用编程接口(API)供应的像素着色器程序。为了执行像素着色器程序，像素着色器602经由线程分派器604而将线程分派给执行单元(例如，608A)。在一些实施例中，像素着色器602使用采样器610中的纹理采样逻辑来访问存储在存储器中的纹理映射中的纹理数据。对纹理数据和输入几何数据的算术操作计算用于每一个几何片段的像素颜色数据，或丢弃一个或多个像素而不进行进一步处理。

在一些实施例中，数据端口614提供存储器访问机制，供线程执行逻辑600将经处理的数据输出至存储器以便在图形处理器输出流水线上进行处理。在一些实施例中，数据端口614包括或耦合至一个或多个高速缓存存储器(例如，数据高速缓存612)从而经由数据端口高速缓存数据以供存储器访问。

图7是展示了根据一些实施例的图形处理器指令格式700的框图。在一个或多个实施例中，图形处理器执行单元支持具有多种格式的指令的指令集。实线框展示了通常包括在执行单元指令中的部件，而虚线包括可选的部件或仅包括在指令子集中的部件。在一些实施例中，所描述和展示的指令格式700是宏指令，因为它们是供应至执行单元的指令，这与从指令解码产生的微操作相反(一旦所述指令被处理)。

在一些实施例中，图形处理器执行单元原生地支持采用128位格式710的指令。64位紧凑指令格式730可用于基于所选指令、多个指令选项和操作数数量的一些指令。原生128位格式710提供对所有指令选项的访问，而一些选项和操作限制在64位格式730中。64位格式730中可用的原生指令根据实施例而不同。在一些实施例中，使用索引字段713中的一组索引值将指令部分地压缩。执行单元硬件基于索引值来参考一组压缩表，并使用压缩表输出来重构采用128位格式710的原生指令。

针对每种格式，指令操作码712限定执行单元要执行的操作。执行单元跨每个操作数的多个数据元素来并行地执行每条指令。例如，响应于添加指令，执行单元跨每个颜色通道执行同步添加操作，所述颜色通道表示纹理元素或图片元素。默认地，执行单元跨操作数的所有数据通道执行每条指令。在一些实施例中，指令控制字段714使能控制某些执行选项，诸如通道选择(例如，预测)以及数据通道排序(例如，混合)。针对128位指令710的，执行大小字段716限制了将并行执行的数据通道的数量。在一些实施例中，执行大小字段716不可用于64位紧凑指令格式730。

一些执行单元指令具有多达三个操作数，包括两个源操作数(src0 720、src1722)和一个目的地718。在一些实施例中，执行单元支持双目的地指令，其中这些目的地之一是隐式的。数据操作指令可以具有第三源操作数(例如，SRC2 724)，其中，指令操作码712确定源操作数的数量。指令的最后的源操作数可以是利用所述指令传递的即时(例如，硬编码)值。

在一些实施例中，128位指令格式710包括访问/地址模式信息726，所述访问/地址模式信息例如限定了是使用直接寄存器寻址模式还是间接寄存器寻址模式。当使用直接寄存器寻址模式时，直接由指令710中的位来提供一个或多个操作数的寄存器地址。

在一些实施例中，128位指令格式710包括访问/地址模式字段726，所述访问/地址模式字段指定指令的地址模式和/或访问模式。在一个实施例中，访问模式用于限定针对指令的数据访问对齐。一些实施例支持访问模式，包括16字节对齐访问模式和1字节对齐访问模式，其中，访问模式的字节对齐确定了指令操作数的访问对齐。例如，当在第一模式中时，指令710可以使用字节对齐寻址以用于源操作数和目的地操作数，并且当在第二模式中时，指令710可以使用16字节对齐寻址以用于所有的源操作数和目的地操作数。

在一个实施例中，访问/地址模式字段726的地址模式部分确定指令是使用直接寻址还是间接寻址。当使用直接寄存器寻址模式时，指令710中的位直接提供一个或多个操作数的寄存器地址。当使用间接寄存器寻址模式时，可以基于指令中的地址寄存器值和地址立即数字段来计算一个或多个操作数的寄存器地址。

在一些实施例中，基于操作码712位字段对指令进行分组从而简化操作码解码740。针对8位的操作码，第4、5、和6位允许执行单元确定操作码的类型。所示出的精确操作码分组仅是示例性的。在一些实施例中，移动和逻辑操作码组742包括数据移动和逻辑指令(例如，移动(mov)、比较(cmp))。在一些实施例中，移动和逻辑组742共享五个最高有效位(MSB)，其中移动(mov)指令采用0000xxxxb的形式，而逻辑指令采用0001xxxxb的形式。流控制指令组744(例如，调用(call)、跳(jmp))包括采用0010xxxxb形式(例如，0x20)的指令。混杂指令组746包括指令的混合，包括采用0011xxxxb形式(例如，0x30)的同步指令(例如，等待(wait)、发送(send))。并行数学指令组748包括采用0100xxxxb形式(例如，0x40)的按分量的算术指令(例如，加(add)、乘(mul))。并行数学组748跨数据通道并行地执行算术运算。向量数学组750包括采用0101xxxxb形式(例如，0x50)的算术指令(例如，dp4)。向量数学组对向量操作数执行算术运算，诸如点积运算。

图形流水线

图8是图形处理器800的另一个实施例的框图。图8的具有与此处任何其他附图中的元件相同的参考号(或名称)的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。

在一些实施例中，图形处理器800包括图形流水线820、媒体流水线830、显示引擎840、线程执行逻辑850、以及渲染输出流水线870。在一些实施例中，图形处理器800是包括一个或多个通用处理核的多核处理系统内的图形处理器。图形处理器受到至一个或多个控制寄存器(未示出)的寄存器写入的控制或者经由环形互连802经由发布至图形处理器800的命令被控制。在一些实施例中，环形互连802将图形处理器800耦合至其他处理部件，比如其他图形处理器或通用处理器。来自环形互连802的命令通过命令流转化器803被解译，所述命令流转化器将指令供应至图形流水线820或媒体流水线830的单独部件。

在一些实施例中，命令流转化器803引导顶点获取器805的操作，所述顶点获取器从存储器读取顶点数据并执行由命令流转化器803所提供的顶点处理命令。在一些实施例中，顶点获取器805将顶点数据提供给顶点着色器807，所述顶点着色器对每个顶点执行坐标空间变换和照明操作。在一些实施例中，顶点获取器805和顶点着色器807通过经由线程分派器831向执行单元852A至852B分派执行线程来执行顶点处理指令。

在一些实施例中，执行单元852A至852B是具有用于执行图形和媒体操作的指令集的向量处理器阵列。在一些实施例中，执行单元852A至852B具有附接的L1高速缓存851，所述高速缓存专用于每个阵列或在阵列之间共享。高速缓存可以被配置为数据高速缓存、指令高速缓存、或单个高速缓存，所述单个高速缓存被分区为包含不同分区中的数据和指令。

在一些实施例中，图形流水线820包括用于执行3D对象的硬件加速曲面细分的曲面细分部件。在一些实施例中，可编程的外壳着色器811配置曲面细分操作。可编程域着色器817提供对曲面细分输出的后端评估。曲面细分器813在外壳着色器811的方向上进行操作并且包含专用逻辑，所述专用逻辑用于基于粗糙几何模型来生成详细的几何对象集合，所述粗糙几何模型作为输入被提供至图形流水线820。在一些实施例中，如果未使用曲面细分，则可以对曲面细分部件811、813、817进行旁路。

在一些实施例中，完整的几何对象可以由几何着色器819经由被分派至所述执行单元852A至852B的一个或多个线程来处理、或者可以直接行进至剪辑器829。在一些实施例中，几何着色器在整个几何对象(而非顶点或者如图形流水线的先前级中的顶点补片)上进行操作。如果禁用曲面细分，则几何着色器819从顶点着色器807接收输入。在一些实施例中，几何着色器819可由几何着色器程序编程以便在曲面细分单元被禁用时执行几何曲面细分。

在光栅化之前，剪辑器829处理顶点数据。剪辑器829可以是固定功能的剪辑器或者具有剪辑和几何着色器功能的可编程剪辑器。在一些实施例中，渲染输出流水线870中的光栅化器和深度测试部件873分派像素着色器以将几何对象转换成其每像素表示。在一些实施例中，像素着色器逻辑包括在线程执行逻辑850中。在一些实施例中，应用可对光栅化器873进行旁路并且经由流出单元823访问未光栅化的顶点数据。

图形处理器800具有互连总线、互连结构、或某个其他的互连机制，所述互连机制允许数据和消息在所述图形处理器的主要部件之中传递。在一些实施例中，执行单元852A至852B和(多个)相关联的高速缓存851、纹理和媒体采样器854、以及纹理/采样器高速缓存858经由数据端口856进行互连，以便执行存储器访问并且与处理器的渲染输出流水线部件进行通信。在一些实施例中，采样器854、高速缓存851、858以及执行单元852A至852B各自具有单独的存储器访问路径。

在一些实施例中，渲染输出流水线870包含深度测试部件和光栅化器873，所述光栅化器和深度测试部件将基于顶点的对象转换为相关联的基于像素的表示。在一些实施例中，渲染输出流水线870包括用于执行固定功能三角形和线光栅化的窗口器/掩蔽器单元。相关联的渲染高速缓存878和深度高速缓存879在一些实施例中也是可用的。像素操作部件877对数据进行基于像素的操作，然而在一些实例中，与2D操作(例如，利用混合的位块图像传递)相关联的像素操作由2D引擎841执行、或者在显示时间由显示控制器843使用重叠显示平面来代替。在一些实施例中，共享的L3高速缓存875可用于所有的图形部件，从而允许在无需使用主系统存储器的情况下共享数据。

在一些实施例中，图形处理器媒体流水线830包括媒体引擎837和视频前端834。在一些实施例中，视频前端834从命令流转化器803接收流水线命令。在一些实施例中，媒体流水线830包括单独的命令流转化器。在一些实施例中，视频前端834在将所述命令发送至媒体引擎837之前处理媒体命令。在一些实施例中，媒体引擎837包括用于生成线程以用于经由线程分派器831分派至线程执行逻辑850的线程生成功能。

在一些实施例中，图形处理器800包括显示引擎840。在一些实施例中，显示引擎840在处理器800外部并且经由环形互连802、或某个其他互连总线或机构与图形处理器耦合。在一些实施例中，显示引擎840包括2D引擎841和显示控制器843。在一些实施例中，显示引擎840包含能够独立于3D流水线而操作的专用逻辑。在一些实施例中，显示控制器843与显示设备(未示出)耦合，所述显示设备可以是系统集成显示设备(如在膝上型计算机中)、或者经由显示设备连接器附接的外部显示设备。

在一些实施例中，图形流水线820和媒体流水线830可被配置成用于基于多个图形和媒体编程接口执行操作并且并非专用于任何一种应用编程接口(API)。在一些实施例中，图形处理器的驱动器软件将专用于特定图形或媒体库的API调度转换成可由图形处理器处理的命令。在一些实施例中，为来自Khronos Group的开放图形库(OpenGL)和开放计算语言(OpenCL)提供了支持，或者可向OpenGL和D3D两者提供支持。在一些实施例中，可以支持这些库的组合。还可以为开源计算机视觉库(OpenCV)提供支持。如果可做出从未来API的流水线到图形处理器的流水线的映射，则具有兼容3D流水线的未来API也将受到支持。

图形流水线编程

图9A是展示了根据一些实施例的图形处理器命令格式900的框图。图9B是展示了根据实施例的图形处理器命令序列910的框图。图9A中的实线框展示了通常包括在图形命令中的部件，而虚线包括是可选的或者仅包括在所述图形命令的子集中的部件。图9A的示例性图形处理器命令格式900包括用于标识命令的目标客户端902、命令操作代码(操作码)904、以及用于命令的相关数据906的数据字段。一些命令中还包括子操作码905和命令大小908。

在一些实施例中，客户端902限定了处理命令数据的图形设备的客户端单元。在一些实施例中，图形处理器命令解析器检查每个命令的客户端字段以便调整对命令的进一步处理并将命令数据路由至合适的客户端单元。在一些实施例中，图形处理器客户端单元包括存储器接口单元、渲染单元、2D单元、3D单元、和媒体单元。每个客户端单元具有对命令进行处理的相应处理流水线。一旦命令被客户端单元接收到，客户端单元就读取操作码904以及子操作码905(如果存在的话)从而确定要执行的操作。客户端单元使用数据字段906内的信息来执行命令。针对一些命令，期望显式地的命令大小908来限定命令的大小。在一些实施例中，命令解析器基于命令操作码自动地确定命令中的至少一些命令的大小。在一些实施例中，经由双倍字长的倍数对命令进行对齐。

图9B中的流程图示出了示例性图形处理器命令序列910。在一些实施例中，以图形处理器的实施例为特征的数据处理系统的软件或固件使用所示出的命令序列的版本来启动、执行并终止图形操作集合。仅出于示例性目的示出并描述了样本命令序列，如实施例并不限于这些特定命令或者此命令序列。而且，所述命令可以作为一批命令以命令序列被发布，从而使得图形处理器将以至少部分同时的方式处理命令序列。

在一些实施例中，图形处理器命令序列910可以以流水线转储清除命令912开始以便使得任一活跃图形流水线完成针对所述流水线的当前未决命令。在一些实施例中，3D流水线922和媒体流水线924不同时进行操作。执行流水线转储清除以使得活动图形流水线完成任何未决命令。响应于流水线转储清除，用于图形处理器的命令解析器将停止命令处理直到活跃绘画引擎完成未决操作并且使得相关的读高速缓存失效。可选地，渲染高速缓存中被标记为‘脏’的任何数据可以被转储清除到存储器中。在一些实施例中，流水线转储清除命令912可以用于流水线同步或者用在将图形处理器置于低功率状态之前。

在一些实施例中，当命令序列需要图形处理器在流水线之间显式地地切换时，使用流水线选择命令913。在一些实施例中，在发布流水线命令之前在执行情境中仅需要一次流水线选择命令913，除非所述情境要发布针对两条流水线的命令。在一些实施例中，在经由流水线选择命令913的流水线切换之前正好需要流水线转储清除命令912。

在一些实施例中，流水线控制命令914配置用于操作的图形流水线并且用于对3D流水线922和媒体流水线924进行编程。在一些实施例中，流水线控制命令914配置活跃流水线的流水线状态。在一个实施例中，流水线控制命令914用于流水线同步并且用于在处理一批命令之前清除来自活跃流水线内的一个或多个高速缓存存储器中的数据。

在一些实施例中，返回缓冲器状态命令916用于配置返回缓冲器的集合以供相应的流水线写入数据。一些流水线操作需要分配、选择、或配置一个或多个返回缓冲器，在处理过程中所述操作将中间数据写入所述一个或多个返回缓冲器中。在一些实施例中，图形处理器还使用一个或多个返回缓冲器以便存储输出数据并且执行跨线程通信。在一些实施例中，返回缓冲器状态916包括选择返回缓冲器的大小和数量以用于流水线操作集合。

命令序列中的剩余命令基于用于操作的活跃流水线而不同。基于流水线判定920，所述命令序列被定制用于以3D流水线状态930开始的3D流水线922、或者在媒体流水线状态940处开始的媒体流水线924。

用于3D流水线状态930的命令包括用于顶点缓冲器状态、顶点元素状态、常量颜色状态、深度缓冲器状态、以及有待在处理3D图元命令之前配置的其他状态变量的3D状态设置命令。这些命令的值至少部分地基于使用中的特定3D API来确定。在一些实施例中，3D流水线状态930命令还能够选择性地禁用或旁路掉特定流水线元件(如果将不使用那些元件的话)。

在一些实施例中，3D图元932命令用于提交待由3D流水线处理的3D图元。经由3D图元932命令传递给图形处理器的命令和相关联参数将被转发到所述图形流水线中的顶点获取功能。顶点获取功能使用3D图元932命令数据来生成多个顶点数据结构。所述顶点数据结构被存储在一个或多个返回缓冲器中。在一些实施例中，3D图元932命令用于经由顶点着色器对3D图元执行顶点操作。为了处理顶点着色器，3D流水线922将着色器执行线程分派至图形处理器执行单元。

在一些实施例中，经由执行934命令或事件触发3D流水线922。在一些实施例中，寄存器写入触发命令执行。在一些实施例中，经由命令序列中的‘前进’(‘go’)或‘拣选’(‘kick’)命令来触发执行。在一个实施例中，使用流水线同步命令来触发命令执行以便通过图形流水线转储清除命令序列。3D流水线将针对3D图元来执行几何处理。一旦完成操作，则对所产生的几何对象进行光栅化，并且像素引擎对所产生的像素进行着色。对于这些操作，还可以包括用于控制像素着色和像素后端操作的附加命令。

在一些实施例中，当执行媒体操作时，图形处理器命令序列910跟随在媒体流水线924路径之后。一般地，针对媒体流水线924进行编程的具体用途和方式取决于待执行的媒体或计算操作。在媒体解码过程中，特定的媒体解码操作可以被卸载到所述媒体流水线。在一些实施例中，还可对媒体流水线进行旁路，并且可使用由一个或多个通用处理核提供的资源来整体地或部分地执行媒体解码。在一个实施例中，媒体流水线还包括用于通用图形处理器单元(GPGPU)操作的元件，其中，所述图形处理器用于使用计算着色器程序来执行SIMD向量运算，所述计算着色器程序与渲染图形图元不是显式地相关的。

在一些实施例中，以与3D流水线922相似的方式对媒体流水线924进行配置。将一组媒体流水线状态命令940分派或放置到命令队列中，在媒体对象命令942之前。在一些实施例中，媒体流水线状态命令940包括用于配置媒体流水线元件的数据，所述媒体流水线元件将用于处理媒体对象。这包括用于在媒体流水线内配置视频解码和视频编码逻辑的数据，诸如编码或解码格式。在一些实施例中，媒体流水线状态命令940还支持将一个或多个指针用于包含一批状态设置的“间接”状态元件。

在一些实施例中，媒体对象命令942将指针供应至媒体对象以用于由媒体流水线进行处理。媒体对象包括存储器缓冲器，所述存储器缓冲器包含待处理的视频数据。在一些实施例中，在发布媒体对象命令942之前，所有的媒体流水线状态必须是有效的。一旦流水线状态被配置并且媒体对象命令942被排队，则经由执行944命令或等效的执行事件(例如，寄存器写入)来触发媒体流水线924。然后可以通过由3D流水线922或媒体流水线924提供的操作对来自媒体流水线924的输出进行后处理。在一些实施例中，以与媒体操作类似的方式来配置和执行GPGPU操作。

图形软件架构

图10展示了根据一些实施例的数据处理系统1000的示例性图形软件架构。在一些实施例中，软件架构包括3D图形应用1010、操作系统1020、以及至少一个处理器1030。在一些实施例中，处理器1030包括图形处理器1032以及一个或多个通用处理器核1034。图形应用1010和操作系统1020各自在数据处理系统的系统存储器1050中执行。

在一些实施例中，3D图形应用1010包含一个或多个着色器程序，所述一个或多个着色器程序包括着色器指令1012。着色器语言指令可以采用高级着色器语言，诸如高级着色器语言(HLSL)或OpenGL着色器语言(GLSL)。所述应用还包括可执行指令1014，所述可执行指令采用适合用于由(多个)通用处理器核1034执行的机器语言。所述应用还包括由顶点数据限定的图形对象1016。

在一些实施例中，操作系统1020是来自微软公司的 操作系统、专用UNIX式操作系统、或使用Linux内核变体的开源UNIX式操作系统。操作系统1020可以支持图形API 1022，诸如Direct3DAPI或者OpenGL API。当Direct3D API正在使用时，操作系统1020使用前端着色器编译器1024以将HLSL中的任何着色器指令1012编译成较低级的着色器语言。所述编译可以是即时(JIT)编译，或者所述应用可执行着色器预编译。在一些实施例中，在对3D图形应用1010进行编译的过程中，将高级着色器编译成低级着色器。

在一些实施例中，用户模式图形驱动器1026包含后端着色器编译器1027，所述后端着色器编译器用于将着色器指令1012转换成硬件专用的表示。当在使用OpenGL API时，将采用GLSL高级语言的着色器指令1012传递至用户模式图形驱动器1026以用于编译。在一些实施例中，用户模式图形驱动器1026使用操作系统内核模式功能1028来与内核模式图形驱动器1029进行通信。在一些实施例中，内核模式图形驱动器1029与图形处理器1032进行通信以便分派命令和指令。

IP核实现

至少一个实施例的一个或多个方面可以由存储在机器可读介质上的代表性代码实现，所述机器可读介质表示和/或限定集成电路诸如处理器内的逻辑。例如，机器可读介质可以包括表示处理器内的各个逻辑的指令。当由机器读取时，所述指令可以使机器制造用于执行本文所述的技术的逻辑。这类表示(称为“IP核”)是集成电路的逻辑的可重复使用单元，所述可重复使用单元可以作为对集成电路的结构进行描述的硬件模型而存储在有形、机器可读介质上。可以将硬件模型供应至在制造集成电路的制造机器上加载硬件模型的各消费者或制造设施。可以制造集成电路，从而使得电路执行与本文所述的实施例中的任一实施例相关联地描述的操作。

图11是展示了根据实施例的可以用于制造集成电路以执行操作的IP核开发系统1100的框图。IP核开发系统1100可以用于生成可并入到更大的设计中或用于构建整个集成电路(例如，SOC集成电路)的模块化、可重复使用设计。设计设施1130可采用高级编程语言(例如，C/C++)生成对IP核设计的软件仿真1110。软件仿真1110可用于设计、测试并验证IP核的行为。然后可由仿真模型1112来创建或合成寄存器传输级(RTL)设计。RTL设计1115是对硬件寄存器之间的数字信号的流动进行建模的集成电路(包括使用建模的数字信号执行的相关联逻辑)的行为的抽象。除了RTL设计1115之外，还可以创建、设计或合成逻辑电平或晶体管电平处的较低层次设计。由此，初始设计和仿真的具体细节可以发生变化。

可以由设计设施将RTL设计1115或等效方案进一步合成为硬件模型1120，所述硬件模型可以采用硬件描述语言(HDL)或物理设计数据的某种其他表示。可以进一步仿真或测试HDL以验证IP核设计。可使用非易失性存储器1140(例如，硬盘、闪存、或任何非易失性存储介质)来存储IP核设计以用于递送至第3方制造设施1165。可替代地，可以通过有线连接1150或无线连接1160来传输(例如，经由互联网)IP核设计。制造设施1165然后可以制造至少部分地基于IP核设计的集成电路。所制造的集成电路可被配置用于执行根据本文所述的至少一个实施例的操作。

图12是展示了根据实施例的可以使用一个或多个IP核来制造的示例性芯片上系统集成电路1200的框图。示例性集成电路包括一个或多个应用处理器1205(例如，CPU)、至少一个图形处理器1210，并且另外还可以包括图像处理器1215和/或视频处理器1220，其中的任一项都可以是来自相同或多个不同设计设施的模块化IP核。集成电路包括外围或总线逻辑，包括USB控制器1225、UART控制器1230、SPI/SDIO控制器1235和I²S/I²C控制器1240。另外，集成电路还可以包括显示设备1245，所述显示设备耦合至高清晰度多媒体接口(HDMI)控制器1250和移动行业处理器接口(MIPI)显示界面1255中的一项或多项。可以由闪存子系统1260(包括闪存和闪存控制器)来提供存储。可以经由存储器控制器1265来提供存储器接口以访问SDRAM或SRAM存储器设备。另外，一些集成电路还包括嵌入式安全引擎1270。

此外，集成电路1200的处理器中可以包括其他逻辑和电路，包括附加的图形处理器/核、外围接口控制器或通用处理器核。

多格式无损压缩

本文中所描述的是一种用于当从图形处理器内的渲染高速缓存驱逐出渲染目标流时执行渲染目标流的多格式无损压缩的方法和装置。这种压缩可导致驱逐期间的写入带宽节省，以及当对渲染目标数据采样时的读取带宽节省(例如，在动态纹理的情况下)。此外，当在渲染过程中使用混合时，可实现读取带宽节省。

图13是根据实施例的具有高速缓存压缩逻辑的图形核1300的框图。具有高速缓存压缩逻辑1300的图形核包括一个或多个多个图形子核1310、1320。然而，在各种实施例中，提供单个核或三个或更多个核。图形子核1310、1312中的每一个包括图形处理逻辑，诸如图5中的图形处理子核550A和/或子核560A。图形子核1310、1312共享一组共享资源1320，该组共享资源1320包括例如在图5的共享资源570A中找到的部件。图形核附加地包括三级(L3)高速缓存1330，其可以对共享资源1320内的高速缓存与末级高速缓存或系统存储器之间的存储器事务进行高速缓存。L3高速缓存1330经由存储器总线1329与共享资源1320连接。

在一个实施例中，共享资源1320包括光栅化器1321、采样器1322、高速缓存控制器1323、渲染高速缓存1324、牺牲高速缓存1326、和压缩/解压缩逻辑1328。光栅化器1321包括用于执行固定功能的三角形和线光栅化的窗口化单元(windower unit)/掩蔽单元(maskerunit)，并且在一个实施例中是如图8中的光栅化器和深度测试部件873的变型。光栅化器1321分析表示几何对象的数据，该几何对象要通过遍历或行走图元、并针对作为被渲染的几何图元的一部分的每个像素生成像素数据而被渲染。在一个实施例中，光栅化器1321是基于图块的光栅化器，其中像素在像素的图像空间网格的粒度上被渲染。

采样器1322为3D操作提供纹理采样，并为媒体操作提供媒体采样。在一个实施例中，采样器是如图6中的采样器610的变型。例如，当使用动态渲染纹理时，或者当图形处理器以其他方式具有从渲染目标采样数据的操作需要时，采样器1322可以访问存储在渲染高速缓存1324中的渲染目标数据。

渲染高速缓存1324存储渲染目标数据，该渲染目标数据将由显示引擎显示或用于渲染后续图像以供显示。由图形子核1310、1320生成的数据可以被写入渲染高速缓存1324，其中这样的数据可以被其他图形处理器部件(例如显示引擎或采样器1322)容易地访问。渲染高速缓存中的存储器被分成高速缓存行。虽然高速缓存行的大小可以在实施例之间变化，但是一个实施例提供128字节的高速缓存行。在一个实施例中，渲染高速缓存1324可以被配置为多样本渲染高速缓存，并且可以存储每像素多个颜色数据样本。

在一个实施例中，渲染高速缓存1324由高速缓存控制器1323控制。高速缓存控制器1323管理要存储在渲染高速缓存1324和/或牺牲高速缓存1326中的数据的高速缓存行分配，并维持渲染高速缓存1324的高速缓存行的状态信息。图形处理器核内的部件可以询问高速缓存控制器1323，以确定特定像素或像素组的数据是否被存储在渲染高速缓存1324和/或牺牲高速缓存1326中，并确定哪些高速缓存行存储这些数据。在一个实施例中，高速缓存控制器1323还参与到维持渲染高速缓存1324与图形处理器中的其他高速缓存之间的高速缓存一致性中。

在一个实施例中，牺牲高速缓存1326耦合到渲染高速缓存1324，以存储从渲染高速缓存中被逐出的写回数据。牺牲高速缓存1326可以相对于渲染高速缓存1326来调整大小。在一个实施例中，渲染高速缓存1326和牺牲高速缓存1326中的每一个是完全关联的(例如，m路组关联)。在一个实施例中，牺牲高速缓存1326可以是组关联高速缓存。当从渲染高速缓存1324中逐出数据以利于新存储的数据时，不是将该数据写入例如L3高速缓存1330，而是将该数据至少临时存储在牺牲高速缓存1326中。如果渲染高速缓存1324随后需要被驱逐的数据，则可以从牺牲高速缓存1326检取该数据，而不是从被驱逐的数据以其他方式被写入的存储器层级结构的较高级别检取该数据。对于从渲染高速缓存和/或牺牲高速缓存中被逐出的数据，压缩/解压缩逻辑1328执行压缩操作，以在被驱逐的数据经由存储器总线1329被写入L3高速缓存1330和/或系统存储器之前对被驱逐的数据进行压缩。

在一个实施例中，渲染高速缓存1324包括高速缓存行，该高速缓存行具有存储器总线1329的宽度的倍数的宽度。在这样的实施例中，压缩逻辑被配置有压缩比目标，以通过压缩渲染目标高速缓存行，使得压缩数据等于存储器总线1329的宽度，或为存储器总线1329宽度的较低值倍数，来在存储器总线1329上实现较大的写入和读取效率。例如并且在一个实施例中，L3高速缓存1330包括64字节高速缓存行，存储器总线1329具有64字节的宽度，并且渲染高速缓存1324具有128字节的高速缓存行。在这样的实施例中，128字节的牺牲高速缓存被耦合到渲染高速缓存1324，并且压缩/解压缩逻辑1328被配置为具有2：1的压缩比目标。在一个实施例中，大小不能被减小至少50％的数据被未经压缩地逐出。压缩/解压缩逻辑1328内的硬件可以在驱逐期间评估和压缩或绕过数据，而不会将显著的延迟引入图形处理器的存储器周期中。

图14示出了根据实施例的牺牲高速缓存、压缩和解压缩数据流1400。在一个实施例中，牺牲数据高速缓存1402被定位在渲染高速缓存的驱逐数据路径中，以对在高速缓存写回操作期间从渲染高速缓存被逐出的经修改的(例如，脏的)高速缓存行进行高速缓存。来自渲染高速缓存的数据和控制信号1403被耦合到牺牲高速缓存分配流水线1406，该牺牲高速缓存分配流水线1406对于从渲染高速缓存中被逐出的数据执行牺牲数据高速缓存1402中的高速缓存行分配。在一个实施例中，当被驱逐的数据被写入牺牲数据高速缓存1402时，与被逐出的数据相关联的地址的较高阶位被存储在牺牲高速缓存标签1408中。牺牲高速缓存标签1408还可以包括指示高速缓存行是有效还是无效的数据，并且高速缓存一致性逻辑可以使存储已经在图形处理器中的其他地方被更新的数据的高速缓存条目无效(1409)。可以经由内容可寻址存储器搜索标签1408，以确定所请求的数据是否被存储在牺牲数据高速缓存1402中。

被逐出的经修改的(例如，脏的)1411数据可以经由写入高速缓存缓冲器1410而被写入牺牲数据高速缓存1402。可以经由读取高速缓存缓冲器1413从牺牲数据高速缓存1402读取数据。牺牲数据高速缓存1402包括具有旁路功能的合并逻辑1414，并且包括对原子读-修改-写操作的支持。从渲染高速缓存被逐出的写回数据可以被高速缓存在牺牲数据高速缓存1402内，并且如果需要随后通过连续渲染操作被检取。在从牺牲数据高速缓存1402逐出期间，数据可被写入逐出缓冲器1416，在被写入存储器层级结构的较高级别(例如，如图13中的L3高速缓存1330)之前，经由压缩逻辑1420从该逐出缓冲器1416压缩数据。在一个实施例中，如果数据可以被压缩成目标压缩比，则压缩逻辑1420可以在经由存储器总线将数据写出之前压缩从牺牲数据高速缓存1402被逐出的数据。在这样的实施例中，如果不能满足目标压缩比，则绕过压缩并且以未经压缩格式写入数据。针对被逐出的数据块更新高速缓存控制元数据，以指示数据是被压缩还是未被压缩。

响应于来自存储器1421的读取请求，数据由存储器加载器1422读取，并且如果数据以压缩格式存储，则数据在被提供给渲染高速缓存之前或与牺牲数据高速缓存1402中的数据合并之前由解压缩逻辑1424进行解压缩。

除了压缩经由牺牲数据高速缓存1402被逐出的经修改的(例如，脏的1411)数据之外，经由像素着色器或片段着色器程序的未经修改数据的渲染目标读取也可以利用压缩逻辑1420。在一个实施例中，耦合到牺牲数据高速缓存1402的逐出数据路径的多路复用器1419实现在经由存储器总线写入数据之前经由压缩逻辑1420压缩渲染目标读取，使得从渲染高速缓存读取的数据可在不经由牺牲高速缓存被高速缓存的情况下被压缩。

图15是根据实施例的高速缓存颜色数据压缩1500的流程图.高速缓存颜色数据压缩逻辑1500通常可以使用图14中所示的逻辑部件被应用于图形处理器内的颜色数据高速缓存(诸如，图13的渲染高速缓存)。在一个实施例中，逻辑执行操作以在牺牲数据高速缓存处接收从图形处理器高速缓存中被逐出的颜色数据，如框1502处所示。逻辑可以响应于从图形处理器高速缓存接收到数据而从牺牲数据高速缓存中逐出颜色数据，或者可以在存储接收到的数据的同时逐出颜色数据，如框1504所示。在框1506，逻辑可以确定从牺牲高速缓存中逐出的颜色数据是否可以被压缩到目标压缩比。虽然在框1504处从牺牲数据高速缓存被逐出的数据在1506处由压缩逻辑评估压缩性，但是例如在渲染目标读取操作期间从渲染高速缓存读取的数据也可以由压缩逻辑在框1506处评估压缩。。

如果在1507处，高速缓存颜色数据压缩逻辑1500可以将颜色数据压缩到目标压缩比，则逻辑可以在框1509处压缩被逐出的颜色数据。在框1511处，逻辑可以将经压缩的颜色数据写入存储器总线。响应于图形处理器部件的读取请求将数据写入存储器总线，并且可以导致数据被高速缓存在更高级别的存储器层级结构中，例如L2、L3、L4或其他级别的图形处理器高速缓存，或者写入图形处理器存储器或系统存储器。在框1513处，逻辑可以设置控制状态，诸如针对经压缩颜色数据的高速缓存控制状态或其他元数据，以向消耗者(consumer)指示在被读取之后可能需要解压缩的经压缩颜色数据。

如果在1507处确定颜色数据不能被压缩到目标压缩比，则逻辑可以在框1508处绕过颜色数据压缩，并在框1510处将未经压缩的(例如，原始的)颜色数据写入存储器总线。然后，逻辑可以在框1512处将颜色数据的高速缓存控制状态设置为未压缩，以向消耗者指示不需要解压缩以读取数据的颜色数据。

通过在下表和图16-17中提供的伪代码逻辑例示了用于执行颜色数据的压缩和解压缩的逻辑。

表1示出了用于被驱逐的颜色数据的无损压缩算法的点群模型(point clusermodel)的示例性数据结构。

表1-点群模型数据结构

点群模型用于将颜色数据编码成压缩格式。在一个实施例中，使用Δ压缩，其中确定颜色格式的基色，并确定若干跳过位、Δ位和残差位值。这些参数用于将颜色数据编码成缩小大小的格式而不丢弃任何颜色数据。编码格式可以被无损地解码成原始数据格式。

给定raw_bpp(例如，未经压缩)的每像素格式的原始位，表2-6示出了用于对颜色渲染目标的图块进行编码和解码的示例性伪代码逻辑。在示例性逻辑中，像素的总数由N表示，并且原始格式是每像素RGBA格式八位，诸如R8G8B8A8。然而，可使用其他颜色格式。

表2示出了用于定义具有RGBA空间中的所有点的基色的示例性伪代码逻辑。

表2-压缩格式编码逻辑

表3示出了示例性的预测和残差逻辑。

表3-预测和残差逻辑

表4示出了用于确定压缩数据的压缩模式的示例性逻辑。表4的示例性逻辑中的压缩模式选项是经压缩的或原始的。在一个实施例中，如果不满足针对数据图块的目标压缩比，则不压缩图块并以原始情况(例如，未经压缩状态)逐出。逻辑的示例性渲染目标高速缓存行大小是128字节，其中目标压缩大小至少为64字节。然而，尺寸大小是示例性的一个实施例，并且其他实施例不限于此。

表4-压缩模式确定逻辑

来自表4的逻辑的所得输出确定是否已经实现了示例性的2：1的目标压缩比。如果是，则将数据标记为已压缩。否则，数据被标记为原始的，指示数据未经压缩。如果数据(在这种情况下是像素数据的图块)可以被压缩，则数据被打包，如表5中所示。

表5-压缩数据打包逻辑

图16是根据实施例的用于在牺牲高速缓存驱逐期间压缩颜色数据的颜色数据压缩逻辑1600的流程图。颜色数据压缩逻辑1600可以如图14中所示由压缩逻辑1420来执行。在一个实施例中，颜色数据压缩逻辑1600逐图块地对颜色数据进行操作，其中图块包括用于多个像素的网格的颜色数据。关于压缩逻辑的额外细节显示在上面的表1-5中。

由颜色数据压缩逻辑1600执行的操作包括定义点群模型的基色，其中基色具有颜色空间中的所有点，如框1602处所示。在框1604处，逻辑可以根据点群模型的基色对颜色空间中的每个色点进行近似。然后，逻辑可以在框1606处计算残差和最大Δ位，以用于颜色数据的残差编码。

在框1608处，逻辑可以在像素的每个颜色信道处对来自像素图块的所有像素的残差位进行计数。从像素图块中的第一像素到像素图块中的最后像素,残差位以从最低有效位到最高有效位的顺序被打包。在框1610处，逻辑可以对压缩图块格式的总位数进行计数，并确定图块的压缩模式。总位数包括基色的位数，加上每个颜色信道的跳过位、Δ位、残差。

在一个实施例中，基于图块数据的压缩表示是否满足目标压缩比来确定图块的压缩模式，如在1611处所确定的。如果满足目标压缩比，则逻辑在框1613处将图块位打包成压缩格式。然后，逻辑可以在框1615处将图块元数据中的图块模式设置为压缩。如果未实现目标压缩比，则逻辑可以在框1612处绕过图块的位打包，并且在框1614处将图块元数据中的图块模式设置为未压缩。

用于执行对压缩数据解码的示例性伪代码逻辑在表6和图17中示出。

表6-压缩数据解码

表6的逻辑首先确定存储数据的格式，该格式指示数据是否是要被解码的经压缩的数据图块。替代地，数据可以是不需要解码的原始数据或未经压缩的数据，或者数据可以是指示采样器状态清楚数据的数据，该数据用于实现快速渲染目标清除操作，其中，不是对渲染目标数据执行清除操作，而是渲染目标的元数据被标记为被清除，并且采样器将已定义的清楚颜色替换为图块，而不是读取实际的图块数据。在将被逐出的渲染目标数据的图块压缩纳入到现有的快速清除实现中时，可以针对被逐出的像素将额外的元数据位添加到高速缓存元数据中，以支持像素的图块处于压缩状态的指示。

图17是根据实施例的用于在消耗经压缩颜色数据时对经压缩颜色数据解压缩的颜色数据解压缩逻辑1700的流程图。颜色数据解压缩逻辑1700可以由如图14中的解压缩逻辑1424来执行，或者由可以消耗压缩图块数据的任何图形处理器组件部件来执行，诸如，图13中的采样器1322、或者如图8中的显示引擎840。例如，渲染目标数据的经压缩的高速缓存行可以从128字节被压缩，通过每周期64字节的存储器总线传输，并以压缩格式存储在64字节L3高速缓存中。然后，消耗压缩数据的部件可以读取64字节的L3缓存行，并将数据解压缩到128字节的存储器中。

如框1702处所示，颜色数据解压缩逻辑1700可以确定存储在存储器中的像素图块的压缩模式，存储器诸如为图形处理器存储器、系统存储器或图形处理器高速缓存存储器。如果图块模式被压缩，如1703处所示，则逻辑可以在框1704处使用点群模型解压缩来对压缩图块进行解压缩，如上面的表6中进一步描述的。

如果在1703处图块模式未被压缩，则在一个实施例中，图块是清楚图块或未经压缩图块。如果块是清楚的，如在1707处确定的，则逻辑可以将图块数据设置为预定的采样器清楚颜色，如框1708处所示。可以通过图形处理器内的快速清除逻辑来预先确定样本清楚颜色。如果在1707处图块不清楚，则在框1710处，颜色数据解压缩逻辑1700可以从存储器读取未经压缩的图块数据。

图18是根据实施例的图形核逻辑的详细框图。在一个实施例中，图形核1800(例如，片)包括子核1806A-1806C的集群，子核1806A-1806C可以是子核550A-550N的变型。在一个实施例中，图形核包括共享资源1801，例如图13的共享资源1320。然而，在所示实施例中，子核1806A-1806C中的每一个包括采样器资源1803A-1803C和采样器高速缓存1813A-1813C。在一个实施例中，共享资源1801包括一组固定功能单元1802，例如，以支持媒体、二维图形功能和像素后端操作。对于可编程图形和计算处理，线程分派器1804可以将执行线程分派给各个子核1806A-1806C，其中本地分派单元1808A-1808C将执行线程分派给子核中的每一个中的执行单元组1810A-1810C。执行单元组1810A-1810C中的每一个中的执行单元的数量可以在实施例之间变化。还可以基于工作负荷、功率或热条件来动态地启用或禁用每个组1810A-C内的执行单元。

在一个实施例中，在子核1806A-C中的每一个之间共享3级(L3)数据高速缓存1820。在一个实施例中，L3数据高速缓存是图13的L3高速缓存1330的变型。L3数据高速缓存1820可以包括原子和屏障单元1822和共享本地存储器1824。原子和屏障单元1822包括专用逻辑以支持跨线程组的障碍的实现，并且可用作纯编译器或基于软件的屏障实现的硬件替代。此外，原子和屏障单元1822实现对L3数据高速缓存1820或共享本地存储器1824的一组原子读-修改-写存储器操作。可以经由L3数据高速缓存1820来支持对全局存储器的原子操作。

在一个实施例中，共享本地存储器1824支持用于在硬件线程之间共享的程序员管理数据，其中访问等待时间类似于对L3数据高速缓存1820的访问等待时间。在一个实施例中，共享本地存储器1824共享限于同一子核1806A-C内的线程之间，然而，并非所有实施例都共享这种限制。

图19是根据实施例的包括图形处理器1904的计算设备1900的框图。计算设备1900可以是计算设备，诸如，如图1中的数据处理系统100。计算设备1900还可以是通信设备或被包括在通信设备内，所述通信设备诸如机顶盒(例如，基于互联网的有线电视机顶盒等)、基于全球定位系统(GPS)的设备等。计算设备1900还可以是移动计算设备或被包括在移动计算设备内，所述移动计算设备诸如蜂窝电话、智能电话、个人数字助理(PDA)、平板计算机、膝上型计算机、电子阅读器、智能电视、电视平台、可穿戴设备(例如，眼镜、手表、手链、智能卡、珠宝、服装物品等)、媒体播放机等。例如，在一个实施例中，计算设备1900包括采用集成电路(“IC”)的移动计算设备，诸如，芯片上系统(“SoC”或“SOC”)，该集成电路将计算设备1900的各种硬件和/或软件部件集成在单个芯片上。

计算设备1900包括图形处理器1904，该图形处理器可以是本文描述的任何图形处理器。图形处理器1904包括如本文所述的高速缓存存储器1914、牺牲数据高速缓存1924和压缩器/解压缩器逻辑1944。高速缓存存储器1914可以是渲染高速缓存、采样器高速缓存、深度高速缓存或本文描述的任何其他图形处理器高速缓存存储器。图形处理器还包括一个或多个图形引擎1954，该图形引擎可包括图18的图形核1800的一个或多个实例，或本文中所描述的任何图形执行逻辑，诸如，图6的执行逻辑600。图形处理器1904还包括一组寄存器1954，包括用于配置和控制图形处理器1904的操作的控制寄存器。图形处理器1904还包括显示引擎1934，以将图形处理器耦合到显示设备。在一个实施例中，显示引擎1934包括如压缩器/解压缩器逻辑1944中的解压缩器逻辑，以实现对从牺牲数据高速缓存1924逐出的压缩数据的消耗。

由图形处理器1904处理的数据被存储在硬件图形流水线内的缓冲器中，并且状态信息被存储在存储器1908中。所得的图像随后被转移到显示引擎1934的显示控制器，以用于经由显示设备(诸如，图3的显示设备319)来输出。显示设备可以是各种类型的，诸如，阴极射线管(CRT)、薄膜晶体管(TFT)、液晶显示器(LCD)、有机发光二极管(OLED)阵列等，并且可被配置成向用户显示信息。

如所示，在一个实施例中，除了图形处理器1904之外，计算设备1900还可进一步包括任何数量和任何类型的硬件部件和/或软件部件，诸如(但不限于)应用处理器1906、存储器1908、和输入/输出(I/O)源1910。应用处理器1906可与硬件图形流水线(如参考图3所示)交互，以共享图形流水线功能。应用处理器1906可以包括一个或多个处理器，例如图1的(多个)处理器102，并且可以是用于至少部分地执行计算设备1900的操作系统(OS)1902的中央处理单元(CPU)。OS 1902可以用作计算机设备1900的硬件和/或物理资源与用户之间的接口。OS 1902可以包括用于计算设备1900中的各种硬件设备的驱动器逻辑1922。驱动器逻辑1922可以包括图形驱动器逻辑1923，诸如图10的用户模式图形驱动器1026和/或内核模式图形驱动器1029。

可以设想，在一些实施例中，图形处理器1904可以作为应用处理器1906的一部分(例如物理CPU封装的一部分)而存在，在这种情况下，存储器1908的至少一部分可以由应用处理器和图形处理器1904所共享，尽管存储器1908的至少一部分可以是图形处理器1904专有的，或者图形处理器1904可以具有单独的存储器存储。存储器1908可包括预先分配的缓冲器(例如，帧缓冲器)区域；然而，本领域普通技术人员应当理解，实施例不限于此，并且可以使用可访问较低图形流水线的任何存储器。存储器1908可以包括各种形式的随机存取存储器(RAM)(例如，SDRAM、SRAM等)，其包括利用图形处理器1904来渲染桌面或3D图形场景的应用程序。存储器控制器中枢(诸如，图1的存储器控制器中枢116)可访问存储器1908中的数据并将其转发到GPU 1904以用于图形流水线处理。可使存储器1908可用于计算设备1900内的其它部件。例如，从计算设备1900的各种I/O源1910接收的任何数据(例如，输入图形数据)可以在它们在软件程序或应用程序的实现中被一个或多个处理器(例如，应用处理器1906)操作之前被临时排队到存储器1908中。类似地，软件程序确定应当通过计算系统接口中的一个从计算设备1900被发送到外部实体或被存储到内部存储元件中的数据在其被发送或存储之前经常被临时地排队到存储器1908中。

I/O源可以包括诸如触摸屏、触摸面板、触摸板、虚拟或常规键盘、虚拟或常规鼠标、端口、连接器、网络设备等之类的设备，并且可以经由如参考图1中的输入/输出(I/O)控制中枢(ICH)130进行附连。此外，I/O源1910可包括一个或多个I/O设备，该I/O设备被实现用于将数据传递到计算设备1900(例如，网络适配器)和/或传递来自计算设备1900的数据；或者，对于大规模非易失性存储而言，在计算设备1900内(例如硬盘驱动器)传递数据。包括字母数字及其他键的用户输入设备可用于将信息和命令选择通信到图形处理器1904。另一类型的用户输入设备是光标控件(诸如鼠标、轨迹球、触摸屏、触板或光标方向键)，用于将方向信息和命令选择通信到GPU，并用于控制显示设备上的光标移动。计算机设备1900的相机和麦克风阵列可用于观察手势、记录音频和视频并用于接收和发送视觉和音频命令。

被配置为(多个)网络接口的I/O源1910可提供对网络的访问，所述网络诸如LAN、广域网(WAN)、城域网(MAN)、个域网(PAN)、蓝牙、云网络、蜂窝或移动网络(例如，第三代(3G)、第四代(4G)等)、内联网、因特网等。(多个)网络接口可包括例如具有一个或多个天线的无线网络接口。(多个)网络接口还可包括例如用于经由网络缆线与远程设备进行通信的有线网络接口，该网络缆线可以是例如以太网缆线、同轴电缆、光纤电缆、串行缆线或并行缆线。

(多个)网络接口可以例如通过符合IEEE 802.11b标准来提供对LAN的访问，并且/或者无线网络接口可以例如通过符合蓝牙标准来提供对个域网的访问。还可以支持其他无线网络接口和/或协议，包括先前和后续版本的标准。除经由无线LAN标准的通信之外，或代替经由无线LAN标准的通信，(多个)网络接口可以使用例如时分多址(TDMA)协议、全球移动通信系统(GSM)协议、码分多址(CDMA)协议和/或任何其他类型的无线通信协议来提供无线通信。

应当理解，对于某些实现，比上文所描述的示例更少或更多配备的系统可以是优选的。因此，取决于诸如价格约束、性能要求、技术改善或其他情况之类的众多因素，计算设备1900的配置在各实现之间不同。示例包括(但不限于)移动设备、个人数字助理、移动计算设备、智能电话、蜂窝电话、手机、单向寻呼机、双向寻呼机、消息收发设备、计算机、个人计算机(PC)、台式计算机、膝上型计算机、笔记本计算机、手持式计算机、平板计算机、服务器、服务器阵列或服务器场、web服务器、网络服务器、因特网服务器、工作站、小型计算机、大型计算机、超级计算机、网络设备、web设备、分布式计算系统、多处理器系统、基于处理器的系统、消费电子产品、可编程消费电子产品、电视机、数字电视机、机顶盒、无线接入点、基站、用户站、移动用户中心、无线电网络控制器、路由器、集线器、网关、网桥、交换机、机器、或其组合。

实施例可以被实现为以下任何一个或组合：使用主板互连的一个或多个微芯片或集成电路、硬线逻辑、由存储器设备存储并由微处理器执行的软件、固件、专用集成电路(ASIC)和/或现场可编程门阵列(FPGA)。术语“逻辑”作为示例可以包括软件、硬件和/或软件和硬件的组合。

以下条款和/或示例涉及其特定的实施例或其示例。可以在一个或多个实施例中的任何地方使用示例中的细节。可以以各种方式将不同的实施例或示例的各种特征与所包括的一些特征以及被排除的其他特征组合以适应各种不同的应用。各示例可包括诸如以下的主题：方法、用于执行所述方法的动作的装置、至少一种机器可读介质，所述机器可读介质包括指令，所述指令当由机器执行时使得机器执行所述方法的动作、或根据本文中所描述的实施例与示例的装置或系统的动作。各种部件可以是用于执行所描述的操作或功能的装置。

一般而言，各实施例提供了一种用于当从图形处理器内的渲染高速缓存驱逐出渲染目标流时执行渲染目标流的多格式无损压缩的方法和装置。这种压缩可导致驱逐期间的写入带宽节省，以及当对渲染目标数据采样时的读取带宽节省(例如，在动态纹理的情况下)。此外，当在渲染过程中使用混合时，可实现读取带宽节省。

一个实施例提供了一种图形处理装置，该图形处理装置包括高速缓存存储器和耦合到该高速缓存存储器的逻辑，该逻辑用于对从第一高速缓存存储器输出的颜色数据进行压缩。在一个实施例中，高速缓存存储器是渲染高速缓存。在一个实施例中，高速缓存存储器是牺牲数据高速缓存。在一个实施例中，高速缓存存储器是耦合到牺牲数据高速缓存的渲染高速缓存，并且逻辑被配置成对从渲染高速缓存和牺牲数据高速缓存中逐出的颜色数据进行压缩。压缩可以包括数据要被压缩的目标压缩比。在一个实施例中，从高速缓存存储器输出的经压缩的颜色数据可以写到存储器总线。目标压缩比可以是高速缓存的高速缓存行的大小与存储器总线的数据宽度之间的比率。目标压缩比还可以是高速缓存存储器和装置中的另一个高速缓存存储器(例如三级高速缓存)之间的比率。在一个实施例中，如果确定数据不能被压缩或无损地压缩到目标压缩比，则绕过一个或多个压缩步骤。例如并且在一个实施例中，当颜色数据被确定为不能压缩或不能无损地压缩到目标压缩比时，图形处理装置可以绕过对颜色数据的压缩位的打包。

在一个实施例中，高速缓存存储器是耦合到牺牲数据高速缓存的渲染高速缓存，并且用于压缩颜色数据的逻辑被耦合到渲染高速缓存和牺牲数据高速缓存。牺牲数据高速缓存可以被配置成与第一颜色数据的接收有关地逐出第二颜色数据，并且逻辑可以压缩第二颜色数据。在一个实施例中，颜色数据压缩是无损Δ压缩。

一个实施例提供了管理图形处理器高速缓存的方法。该方法包括在牺牲数据高速缓存处接收从图形处理器高速缓存中被逐出的第一颜色数据；从牺牲数据缓存中驱逐第二颜色数据；确定第二颜色数据是否可压缩到目标压缩比；响应于该确定，压缩第二颜色数据；并将经压缩的第二颜色数据写入存储器总线。在一个实施例中，该方法附加地包括为第二颜色数据设置指示压缩状态的控制状态。该方法还可以包括响应于确定第二颜色数据不可压缩到目标压缩比而绕过对第二颜色数据的压缩，并且将未经压缩的第二颜色数据写入存储器总线。结合将未经压缩的第二颜色数据写入存储器总线，该方法还包括为第二颜色数据设置指示未经压缩状态的的控制状态。

进一步的实施例提供了一种系统，该系统包括：第一处理器，该第一处理器包括一个或多个处理器核；图形处理器，在同一管芯上被耦合到第一处理器，该图形处理器包括第一高速缓存存储器和用于压缩从第一高速缓存存储器中逐出的颜色数据的逻辑；显示控制器，经由总线被耦合到第一高速缓存存储器，显示控制器用于从第一高速缓存存储器读取经压缩的颜色数据；显示设备，用于显示来自显示控制器的输出。在一个实施例中，第一高速缓存存储器是耦合到牺牲数据高速缓存的渲染高速缓存，并且逻辑被配置成对从渲染高速缓存和牺牲数据高速缓存中逐出的颜色数据进行压缩。在进一步的实施例中，该逻辑被配置为无损地压缩从渲染高速缓存和牺牲数据缓存中被逐出的颜色数据。在一个实施例中，逻辑被配置成确定要被压缩的颜色数据是否可压缩到目标压缩比。当确定颜色数据不可压缩到目标压缩比时，逻辑可以绕过对颜色数据的压缩位的打包，并且以未压缩格式将数据写入存储器总线。一个实施例提供了控制逻辑，以跟踪数据是以压缩格式还是未压缩格式被写入。

本领域内技术人员从前面的描述将可以理解，所述实施例的广泛技术可以用多种形式来实现。因此，尽管已结合其特定示例描述了所述实施例，然而所述实施例的真实范围不受此限，因为本领域内技术人员在研究附图、说明书和下面的权利要求书之后很容易理解其它的修正形式。

Claims (25)

1.一种图形处理装置，包括：

第一高速缓存存储器；以及

逻辑，被耦合到所述第一高速缓存存储器，以压缩来自所述第一高速缓存存储器的颜色数据输出。

2.如权利要求1所述的图形处理装置，其特征在于，来自所述第一高速缓存存储器的经压缩的颜色数据输出被写入到存储器总线。

3.如权利要求1或2中所述的图形处理装置，其特征在于，所述第一高速缓存存储器是渲染高速缓存，并附加地包括被耦合到所述渲染高速缓存的牺牲数据高速缓存，所述渲染高速缓存用于将第一颜色数据驱逐到所述牺牲数据高速缓存，并且所述牺牲数据高速缓存用于从所述第一高速缓存存储器接收所述第一颜色数据。

4.如权利要求3所述的图形处理装置，所述逻辑附加地耦合到所述牺牲数据高速缓存，所述牺牲数据高速缓存用于与所述第一颜色数据的接收相关地驱逐出第二颜色数据，并且所述逻辑用于压缩所述第二颜色数据。

5.如权利要求1或4中所述的图形处理装置，其特征在于，所述逻辑用于经由Δ压缩相对于基色来压缩颜色数据。

6.如权利要求1或4中所述的图形处理装置，其特征在于，所述逻辑用于确定要被压缩的颜色数据是否可压缩到目标压缩比。

7.如权利要求6中所述的图形处理装置，所述逻辑用于确定要被压缩的所述颜色数据是否可无损地压缩到所述目标压缩比。

8.如权利要求6中所述的图形处理装置，所述逻辑用于绕过对所述颜色数据的压缩位的打包，其中所述颜色数据被确定为不可压缩到所述目标压缩比。

9.如权利要求6中所述的图形处理装置，其特征在于，所述目标压缩比是所述第一高速缓存存储器的高速缓存行的大小与被耦合到所述第一高速缓存存储器的数据总线的宽度之间的比率。

10.如权利要求6中所述的图形处理装置，其特征在于，所述目标压缩比是所述第一高速缓存存储器的高速缓存行的大小与第二高速缓存存储器的高速缓存行的大小之间的比率。

11.如权利要求10中所述的图形处理装置，其特征在于，所述第一高速缓存存储器是渲染高速缓存，并且所述第二高速缓存存储器是第3层高速缓存存储器。

12.一种管理图形处理器高速缓存的方法，所述方法包括：

在牺牲数据高速缓存处接收从图形处理器高速缓存中被逐出的第一颜色数据；

从所述牺牲数据高速缓存中驱逐出第二颜色数据；

确定所述第二颜色数据是否可压缩到目标压缩比；

响应于所述确定，压缩所述第二颜色数据；以及

将经压缩的第二颜色数据写入到存储器总线。

13.如权利要求12中所述的方法，附加地包括，设置指示所述第二颜色数据的压缩状态的控制状态。

14.如权利要求12中所述的方法，附加地包括，响应于确定所述第二颜色数据不可压缩到所述目标压缩比，绕过对所述第二颜色数据的压缩，将未经压缩的第二颜色数据写入到所述存储器总线，并且设置指示所述第二颜色数据的未压缩状态的控制状态。

15.一种图形处理系统，包括用于执行如权利要求12-14中的任一项所述方法的装置。

16.一种或多种非瞬态机器可读存储介质，

存储有数据，所述数据当由一个或多个机器读取时，使得所述一个或多个机器制造用于执行包括如权利要求12-14中任一项所述的方法的操作的一个或多个集成电路。

17.一种计算系统，包括：

第一处理器，包括一个或多个处理器核；

图形处理器，在同一管芯上被耦合到所述第一处理器，所述图形处理器包括第一高速缓存存储器和用于压缩从所述第一高速缓存存储器中被逐出的颜色数据的逻辑；

显示控制器，通过总线被耦合到所述第一高速缓存存储器，所述显示控制器用于从所述第一高速缓存存储器读取经压缩的颜色数据；以及

显示设备，用于显示来自所述显示控制器的输出。

18.如权利要求17所述的计算系统，其特征在于，所述第一高速缓存存储器是渲染存高速缓存。

19.如权利要求17所述的计算系统，其特征在于，所述第一高速缓存存储器是牺牲数据高速缓存。

20.如权利要求17所述的计算系统，其特征在于，所述第一高速缓存存储器是耦合到牺牲数据高速缓存的渲染高速缓存，并且所述逻辑用于对从所述渲染高速缓存和所述牺牲数据高速缓存中被逐出的颜色数据进行压缩。

21.如权利要求20所述的计算系统，其特征在于，所述逻辑用于无损地压缩从所述渲染高速缓存和所述牺牲数据缓存中被逐出的颜色数据。

22.一种处理设备，包括：

第一高速缓存存储器；以及

逻辑，被耦合到所述第一高速缓存存储器，以压缩从所述第一高速缓存存储器输出的颜色数据，其中从所述第一高速缓存存储器输出的经压缩的颜色数据将被写入到存储器总线。

23.如权利要求22所述的处理设备，其特征在于，所述第一高速缓存存储器是渲染高速缓存，并附加地包括被耦合到所述渲染高速缓存的牺牲数据高速缓存，所述渲染高速缓存用于将第一颜色数据驱逐到所述牺牲数据高速缓存，并且所述牺牲数据高速缓存用于从所述第一高速缓存存储器接收所述第一颜色数据。

24.如权利要求22所述的处理设备，所述逻辑用于确定要被压缩的颜色数据是否可无损地压缩到目标压缩比。

25.如权利要求24所述的处理设备，其特征在于，所述目标压缩比是所述第一高速缓存存储器的高速缓存行的大小与被耦合到所述第一高速缓存存储器的数据总线的宽度之间的比率，或者所述第一高速缓存存储器的高速缓存行的大小与第二高速缓存存储器的高速缓存行的大小之间的比率。