CN109564697A - 经分层Z剔除(HiZ)优化的阴影映射 - Google Patents

Abstract

描述了涉及用于提供经分层Z剔除(HiZ)优化的阴影映射的技术的方法和设备。在实施例中，处理器响应于确定图像图块的深度数据包括在所述图像图块内部的最小深度值以及在所述图像图块内部的最大深度值而对所述深度数据执行一项或多项操作。还公开并要求保护了其他实施例。

Description

经分层Z剔除(HiZ)优化的阴影映射

相关申请的交叉引用

本申请根据35U.S.C.§365(c)要求于2016年9月16日提交的名称为HIERARCHICALZ-CULLING(HIZ)OPTIMIZED SHADOW MAPPING(经分层Z剔除(HIZ)优化的阴影映射)的美国申请号15/267,968的优先权。这些文献的整体公开内容出于所有目的通过引用结合在此。

技术领域

本公开总体上涉及电子设备领域。更具体地，一些实施例涉及用于提供经分层Z剔除(HiZ)优化的阴影映射的技术。

背景技术

大多数计算系统倾向于包括用于执行图形(或甚至通用)指令的一个或多个图形处理器。这些图形处理器可能需要执行相当数量的操作来操控图像。一种有助于减少图形操作数量的技术是剔除。

剔除通常是指用于移除不重要细节的技术，这进而减少了图形处理器需要执行的工作量。因此，如何实施剔除可以直接影响图形处理器的性能和/或功率效率。

附图说明

参照附图提供了详细说明。在附图中，附图标记最左边的(多个)数字标识所述附图标记首次出现的附图。在不同的附图中使用相同的附图标记指示相似或完全相同的项。

图1和图10展示了计算系统的实施例的框图，其可以用来实施在此讨论的各个实施例。

图2、图3、图4、图5、图6、图8、图13和图14展示了根据一些实施例的处理器的各个组件。

图7展示了根据一些实施例的图形核指令格式。

图9A和图9B分别展示了根据一些实施例的图形处理器命令格式和序列。

图11展示了根据实施例的IP核开发的简图。

图12展示了根据实施例的芯片上系统(SoC或SOC)集成电路的组件。

图15展示了根据实施例的用于提供经HiZ优化的阴影映射的方法的流程图。

图16和图17展示了根据一些实施例的用于阴影映射的框图。

具体实施方式

在以下描述中，阐述了许多特定细节以便提供对各个实施例的透彻理解。然而，可以在没有特定细节的情况下实践各实施例。在其他实例中，未详细地描述熟知的方法、程序、组件以及电路，以便不使具体实施例模糊。此外，可以使用各种装置来执行实施例的各方面，诸如集成半导体电路(“硬件”)、被组织成一个或多个程序(“软件”)的计算机可读指令或硬件与软件的某种组合。就本公开的目的而言，对“逻辑”的引用将指硬件、软件、固件或其某种组合。

如以上所提及的，如何实施剔除可以直接影响图形处理器的性能和/或功率效率。更具体地，分层Z剔除(Hierarchical Z-Culling，又称HiZ)是一种用于执行早期且低成本剔除的高效机制，并且大多数现代图形处理器和GPU(图形处理单元)具有一些在硬件中实施的HiZ变体。Z剔除通常是指应用于图像的Z分量或深度分量中的(多项)剔除操作。这样的HiZ实施方式可以例如通过针对深度缓冲器中的每个图块保持深度边界[Zmin，Zmax](或者分别地最小深度边界和最大深度边界)来进行操作。然后可以利用传入三角形/图块来进行相对快速的间隔重叠测试。

此外，阴影映射是用于进行实时渲染的最普及的阴影算法之一。如从光源位置的视点所看见地那样来渲染深度图(也被称为Z缓冲器)。在随后的过程中，如从相机和/或观察者的视点所看见地那样来进行渲染，并且在每个像素处，将当前片段的深度变换为光空间，并且检查从所述片段到光源的深度是否大于存储在光源的深度图中的深度。如果是，则所述片段位于阴影中，否则其被照亮。

当启用利用深度缓冲特征进行渲染时，现代图形处理器也可以使用分层深度测试(又称HiZ)单元。在HiZ测试单元中，计算并存储表示图块内的最大深度的每图块(矩形像素区域)深度值(例如，Zmax)。如果图块内部三角形的保守估计最小深度大于图块的所存储Zmax，则可以剔除三角形与图块重叠的部分。然而，一些解决方案可能仅在执行阴影图测试时利用部分HiZ信息。

为此，一些实施例提供了用于进行分层Z剔除(HiZ)优化的阴影映射的技术。一个实施例利用HiZ中的更多可用信息。在实施例中，处理器响应于确定图像图块的深度数据包括在所述图像图块内部的最小深度值以及在所述图像图块内部的最大深度值而对所述深度数据执行一项或多项操作。

另外，一些实施例可以应用于包括一个或多个处理器(例如，具有一个或多个处理器核)的计算系统，诸如参照图1至图17所讨论的那些，包括例如移动计算装置，例如智能电话、平板计算机、UMPC(超级移动个人计算机)、膝上型计算机、Ultrabook^TM计算装置、可穿戴装置(诸如智能手表或智能眼镜)等。

系统概述

图1是根据实施例的处理系统100的框图。在各实施例中，系统100包括一个或多个处理器102以及一个或多个图形处理器108，并且可以是单处理器台式系统、多处理器工作站系统或具有大量处理器102或处理器核107的服务器系统。在一个实施例中，系统100是被纳入到用于在移动设备、手持式设备或嵌入式设备中使用的芯片上系统(SoC)集成电路内的处理平台。

系统100的实施例可以包括或并入基于服务器的游戏平台、游戏控制台，包括游戏与媒体控制台、移动游戏控制台、手持式游戏控制台、或在线游戏控制台。在一些实施例中，系统100是移动电话、智能电话、平板计算设备或移动互联网设备。数据处理系统100还可包括可穿戴设备(诸如智能手表可穿戴设备、智能眼镜设备、增强现实设备、或虚拟现实设备)、与所述可穿戴设备耦合、或者集成在所述可穿戴设备中。在一些实施例中，数据处理系统100是电视或机顶盒设备，所述电视或机顶盒设备具有一个或多个处理器102以及由一个或多个图形处理器108生成的图形界面。

在一些实施例中，一个或多个处理器102每个包括用于处理指令的一个或多个处理器核107，所述指令在被执行时执行系统和用户软件的操作。在一些实施例中，一个或多个处理器核107中的每个处理器核被配置成用于处理特定的指令集109。在一些实施例中，指令集109可以促进复杂指令集计算(CISC)、精简指令集计算(RISC)、或经由超长指令字(VLIW)的计算。多个处理器核107可以各自处理不同的指令集109，所述指令集可以包括用于促进对其他指令集进行仿真的指令。处理器核107还可以包括其他处理设备，如数字信号处理器(DSP)。

在一些实施例中，处理器102包括高速缓存存储器104。取决于架构，处理器102可以具有单个内部高速缓存或内部高速缓存的多个级。在一些实施例中，在处理器102的各部件当中共享高速缓存存储器。在一些实施例中，处理器102还使用外部高速缓存(例如，3级(L3)高速缓存或末级高速缓存(LLC))(未示出)，可以使用已知的高速缓存一致性技术来在处理器核107当中共享外部高速缓存。另外地，寄存器堆106包括在处理器102中，所述处理器可以包括用于存储不同类型的数据的不同类型的寄存器(例如，整数寄存器、浮点寄存器、状态寄存器、和指令指针寄存器)。一些寄存器可以是通用寄存器，而其他寄存器可以特定于处理器102的设计。

在一些实施例中，处理器102耦合至处理器总线110，所述处理器总线用于在处理器102与系统100内的其他部件之间传输通信信号，例如地址、数据、或控制信号。在一个实施例中，系统100使用示例性‘中枢’系统架构，包括存储器控制器中枢116和输入输出(I/O)控制器中枢130。存储器控制器中枢116促进存储器设备与系统100的其他部件之间的通信，而I/O控制器中枢(ICH)130经由本地I/O总线提供与I/O设备的连接。在一个实施例中，存储器控制器中枢116的逻辑集成在处理器内。

存储器设备120可以是动态随机存取存储器(DRAM)设备、静态随机存取存储器(SRAM)设备、闪存设备、相变存储器设备、或具有合适的性能用作处理存储器的某个其他存储器设备。在一个实施例中，存储器设备120可作为系统100的系统存储器进行操作，以存储数据122和指令121，以供在一个或多个处理器102执行应用或进程时使用。存储器控制器中枢116还与可选的外部图形处理器112耦合，所述可选的外部图形处理器可以与处理器102中的一个或多个图形处理器108通信，从而执行图形和媒体操作。

在一些实施例中，ICH 130使得外围部件经由高速I/O总线连接至存储器设备120和处理器102。I/O外围装置包括但不限于：音频控制器146、固件接口128、无线收发机126(例如，Wi-Fi、蓝牙)、数据存储设备124(例如，硬盘驱动器、闪存等)、以及用于将传统(例如，个人系统2(PS/2))设备耦合至所述系统的传统I/O控制器140。一个或多个通用串行总线(USB)控制器142连接多个输入设备，例如键盘和鼠标144组合。网络控制器134还可以耦合至ICH 130。在一些实施例中，高性能网络控制器(未示出)耦合至处理器总线110。应当理解，所示出的系统100是示例性的而非限制性的，因为还可以使用以不同方式配置的其他类型的数据处理系统。例如，I/O控制器中枢130可以集成在一个或多个处理器102内，或者存储器控制器中枢116和I/O控制器中枢130可以集成在分立式外部图形处理器(诸如外部图形处理器112)内。

图2是处理器200的实施例的框图，所述处理器具有一个或多个处理器核202A至202N、集成存储器控制器214、以及集成图形处理器208。图2的具有与此处任何其他附图中的元件相同的参考号(或名称)的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。处理器200可包括多达且包括由虚线框表示的附加核202N的附加核。处理器核202A至202N各自包括一个或多个内部高速缓存单元204A至204N。在一些实施例中，每个处理器核还可以访问一个或多个共享的高速缓存单元206。

内部高速缓存单元204A至204N和共享高速缓存单元206表示处理器200内部的高速缓存存储器层级结构。高速缓存存储器层级结构可以包括每个处理器核内的至少一级指令和数据高速缓存以及一级或多级共享中级高速缓存，诸如2级(L2)、3级(L3)、4级(L4)、或其他级的高速缓存，其中，最高级的高速缓存在外部存储器之前被分类为LLC。在一些实施例中，高速缓存一致性逻辑维持各高速缓存单元206与204A至204N之间的一致性。

在一些实施例中，处理器200还可以包括一组一个或多个总线控制器单元216和系统代理核210。一个或多个总线控制器单元216管理一组外围总线，诸如一个或多个外围部件互连总线(例如，PCI、PCI Express)。系统代理核210提供对各处理器部件的管理功能。在一些实施例中，系统代理核210包括一个或多个集成存储器控制器214用于管理对各外部存储器设备(未示出)的访问。

在一些实施例中，处理器核202A至202N中的一个或多个包括对同步多线程的支持。在这种实施例中，系统代理核210包括用于在多线程处理过程中协调和操作核202A至202N的部件。另外，系统代理核210还可以包括功率控制单元(PCU)，所述功率控制单元包括用于调节处理器核202A至202N的功率状态的逻辑和部件以及图形处理器208。

在一些实施例中，另外，处理器200还包括用于执行图形处理操作的图形处理器208。在一些实施例中，图形处理器208耦合至共享高速缓存单元206集以及系统代理核210，所述系统代理核包括一个或多个集成存储器控制器214。在一些实施例中，显示控制器211与图形处理器208耦合以便将图形处理器输出驱动到一个或多个耦合的显示器。在一些实施例中，显示控制器211可以是经由至少一个互连与图形处理器耦合的单独模块，或者可以集成在图形处理器208或系统代理核210内。

在一些实施例中，基于环的互连单元212用于耦合处理器200的内部部件。然而，可以使用替代性互连单元，比如点到点互连、切换式互连、或其他技术，包括本领域众所周知的技术。在一些实施例中，图形处理器208经由I/O链路213与环形互连212耦合。

示例性I/O链路213表示多个I/O互连中的多个品种中的至少一种，包括促进各处理器部件与高性能嵌入式存储器模块218(比如eDRAM模块)之间的通信的封装体I/O互连。在一些实施例中，处理器核202A至202N中的每个处理器核以及图形处理器208将嵌入式存储器模块218用作共享末级高速缓存。

在一些实施例中，处理器核202A至202N是执行相同指令集架构的均质核。在另一实施例中，处理器核202A至202N在指令集架构(ISA)方面是异构的，其中，处理器核202A至202N中的一者或多者执行第一指令集，而其他核中的至少一者执行所述第一指令集的子集或不同的指令集。在一个实施例中，处理器核202A至202N就微架构而言是同质的，其中，具有相对较高功耗的一个或多个核与具有较低功耗的一个或多个功率核耦合。另外，处理器200可以实现在一个或多个芯片上或者被实现为具有除其他部件之外的所展示的部件的SoC集成电路。

图3是图形处理器300的框图，所述图形处理器可以是分立式图形处理单元、或者可以是与多个处理核集成的图形处理器。在一些实施例中，图形处理器经由到图形处理器上的寄存器的映射I/O接口并且利用被放置在处理器存储器中的命令与存储器进行通信。在一些实施例中，图形处理器300包括用于访问存储器的存储器接口314。存储器接口314可以是到本地存储器、一个或多个内部高速缓存、一个或多个共享外部高速缓存、和/或到系统存储器的接口。

在一些实施例中，图形处理器300还包括显示控制器302，所述显示控制器用于将显示输出数据驱动到显示设备320。显示控制器302包括用于显示器的一个或多个重叠平面的硬件以及多层视频或用户接口元件的组成。在一些实施例中，图形处理器300包括用于编码、解码、或者向、从或在一个或多个媒体编码格式之间进行媒体代码转换的视频编解码器引擎306，包括但不限于：运动图像专家组(MPEG)(诸如MPEG-2)、高级视频编码(AVC)格式(诸如H.264/MPEG-4AVC)、以及电影&电视工程师协会(SMPTE)421M/VC-1、和联合图像专家组(JPEG)格式(诸如JPEG、以及运动JPEG(MJPEG)格式)。

在一些实施例中，图形处理器300包括用于执行二维(2D)光栅化器操作包括例如位边界块传递的块图像传递(BLIT)引擎304。然而，在一个实施例中，使用图形处理引擎(GPE)310的一个或多个部件执行2D图形操作。在一些实施例中，GPE 310是用于执行图形操作的计算引擎，所述图形操作包括三维(3D)图形操作和媒体操作。

在一些实施例中，GPE 310包括用于执行3D操作的3D流水线312，比如使用作用于3D图元形状(例如，矩形、三角形等)的处理功能来渲染三维图像和场景。3D流水线312包括可编程且固定的功能元件，所述可编程且固定的功能元件在到3D/媒体子系统315的元件和/或生成的执行线程内执行各种任务。虽然3D流水线312可以用于执行媒体操作，但是GPE310的实施例还包括媒体流水线316，所述媒体流水线具体地用于执行媒体操作，诸如视频后处理和图像增强。

在一些实施例中，媒体流水线316包括固定功能或可编程逻辑单元以便代替、或代表视频编解码器引擎306来执行一种或多种专门的媒体操作，比如视频解码加速、视频解交织、以及视频编码加速。在一些实施例中，另外，媒体流水线316还包括线程生成单元以便生成用于在3D/媒体子系统315上执行的线程。所生成的线程对3D/媒体子系统315中所包括的一个或多个图形执行单元执行对媒体操作的计算。

在一些实施例中，3D/媒体子系统315包括用于执行3D流水线312和媒体流水线316生成的线程的逻辑。在一个实施例中，流水线向3D/媒体子系统315发送线程执行请求，所述3D/媒体子系统包括用于仲裁并将各请求分派到可用的线程执行资源的线程分派逻辑。执行资源包括用于处理3D和媒体线程的图形执行单元阵列。在一些实施例中，3D/媒体子系统315包括用于线程指令和数据的一个或多个内部高速缓存。在一些实施例中，所述子系统还包括共享存储器(包括寄存器和可寻址存储器)以便在线程之间共享数据并用于存储输出数据。

图形处理引擎

图4是根据一些实施例的图形处理器的图形处理引擎410的框图。在一个实施例中，图形处理引擎(GPE)410是图3所示的GPE 310的一个版本。图4的具有与此处任何其他附图中的元件相同的参考号(或名称)的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。例如，展示了图3的3D流水线312和媒体流水线316。媒体流水线316在GPE 410的一些实施例中是可选的，并且可以不显式地地包括在GPE 410内。例如以及在至少一个实施例中，单独的媒体和/或图像处理器被耦合至GPE410。

在一些实施例中，GPE 410与命令流转化器403耦合或包括所述命令流转化器，所述命令流转化器向3D流水线312和/或媒体流水线316提供命令流。在一些实施例中，命令流转化器403与存储器耦合，所述存储器可以是系统存储器、或内部高速缓存存储器和共享高速缓存存储器中的一个或多个高速缓存存储器。在一些实施例中，命令流转化器403从存储器接收命令并将这些命令发送至3D流水线312和/或媒体流水线316。所述命令是从存储用于3D流水线312和媒体流水线316的环形缓冲器获取的指示。在一个实施例中，另外，环形缓冲器还可以包括存储多批多命令的批命令缓冲器。用于3D流水线312的命令还可以包括对在存储器中存储的数据的引用，诸如但不限于用于3D流水线312的顶点和几何数据和/或用于媒体流水线316的图像数据和存储器对象。3D流水线312和媒体流水线316通过经由各自流水线内的逻辑执行操作或者通过将一个或多个执行线程分派至执行单元阵列414来处理所述命令。

在各种实施例中，3D流水线312可以通过处理指令并将执行线程分派给图形核阵列414来执行一个或多个着色器程序，诸如顶点着色器、几何着色器、像素着色器、片段着色器、计算着色器或其他着色器程序。图形核阵列414提供统一的执行资源块。图形核阵列414内的多用途执行逻辑(例如，执行单元)包括对各种3D API着色器语言的支持，并且可以执行与多个着色器相关联的多个同时执行线程。

在一些实施例中，图形核阵列414还包括用于执行诸如视频和/或图像处理的媒体功能的执行逻辑。在一个实施例中，除了图形处理操作之外，执行单元还包括可编程以执行并行通用计算操作的通用逻辑。通用逻辑可以与图1的(多个)处理器核107或图2中的核202A至202N内的通用逻辑并行地或结合地执行处理操作。

由在图形核阵列414上执行的线程生成的输出数据可以将数据输出到统一返回缓冲器(URB)418中的存储器。URB 418可以存储多个线程的数据。在一些实施例中，URB 418可以用于在图形核阵列414上执行的不同线程之间发送数据。在一些实施例中，URB 418可以另外用于图形核阵列上的线程与共享功能逻辑420内的固定功能逻辑之间的同步。

在一些实施例中，图形核阵列414是可缩放的，使得所述阵列包括可变数量的图形核，这些图形核各自具有基于GPE 410的目标功率和性能等级的可变数量的执行单元。在一个实施例中，执行资源是动态可缩放的，从而可以根据需要启用或禁用执行资源。

图形核阵列414与共享功能逻辑420耦合，所述共享功能逻辑包括在图形核阵列中的图形核之间共享的多个资源。共享功能逻辑420内的共享功能是向图形核阵列414提供专用补充功能的硬件逻辑单元。在各种实施例中，共享功能逻辑420包括但不限于采样器421、数学422和线程间通信(ITC)423逻辑。另外，一些实施例实现共享功能逻辑420内的一个或多个高速缓存425。在给定的专用功能的需求不足以包含在图形核阵列414中的情况下实现共享功能。相反，所述专用功能的单个实例被实现为共享功能逻辑420中的独立实体并且在图形核阵列414内的执行资源之间共享。在图形核阵列414之间共享并包括在图形核阵列414内的精确的一组功能在各实施例之间变化。

图5是图形处理器500的另一个实施例的框图。图5的具有与此处任何其他附图中的元件相同的参考号(或名称)的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。

在一些实施例中，图形处理器500包括环形互连502、流水线前端504、媒体引擎537、以及图形核580A至580N。在一些实施例中，环形互连502将图形处理器耦合至其他处理单元，包括其他图形处理器或者一个或多个通用处理器核。在一些实施例中，图形处理器是集成在多核处理系统内的多个处理器之一。

在一些实施例中，图形处理器500经由环形互连502接收多批命令。传入命令由流水线前端504中的命令流转化器503来解译。在一些实施例中，图形处理器500包括用于经由(多个)图形核580A至580N执行3D几何处理和媒体处理的可缩放执行逻辑。对于3D几何处理命令，命令流转化器503将命令供应至几何流水线536。针对至少一些媒体处理命令，命令流转化器503将命令供应至视频前端534，所述视频前端与媒体引擎537耦合。在一些实施例中，媒体引擎537包括用于视频和图像后处理的视频质量引擎(VQE)530以及用于提供硬件加速的媒体数据编码和解码的多格式编码/解码(MFX)533引擎。在一些实施例中，几何流水线536和媒体引擎537各自生成执行线程，所述执行线程用于由至少一个图形核580A提供的线程执行资源。

在一些实施例中，图形处理器500包括可扩展线程执行资源表征模块核580A至580N(有时被称为核分片)，各个可扩展线程执行资源表征模块核具有多个子核550A至550N、560A至560N(有时被称为核子分片)。在一些实施例中，图形处理器500可以具有任意数量的图形核580A至580N。在一些实施例中，图形处理器500包括图形核580A，所述图形核至少具有第一子核550A和第二子核560A。在其他实施例中，图形处理器是具有单个子核(例如，550A)的低功率处理器。在一些实施例中，图形处理器500包括多个图形核580A至580N，所述图形核各自包括一组第一子核550A至550N和一组第二子核560A至560N。所述一组第一子核550A至550N中的每个子核至少包括第一组执行单元552A至552N和媒体/纹理采样器554A至554N。所述一组第二子核560A至560N中的每个子核至少包括第二组执行单元562A至562N和采样器564A至564N。在一些实施例中，每个子核550A至550N、560A至560N共享一组共享资源570A至570N。在一些实施例中，所述共享资源包括共享高速缓存存储器和像素操作逻辑。其他共享资源也可以包括在图形处理器的各实施例中。

执行单元

图6展示了线程执行逻辑600，所述线程执行逻辑包括在GPE的一些实施例中采用的处理元件阵列。图6的具有与此处任何其他附图中的元件相同的参考号(或名称)的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。

在一些实施例中，线程执行逻辑600包括着色器处理器602、线程分派器604、指令高速缓存606、包括多个执行单元608A至608N的可扩展执行单元阵列、采样器610、数据高速缓存612、以及数据端口614。在一个实施例中，可缩放执行单元阵列可以通过基于工作负荷的计算需求来启用或禁用一个或多个执行单元(例如，执行单元608A，608B，608C，608D，一直到608N-1和608N中的任一个)来动态地缩放。在一个实施例中，所包括的部件经由互连结构而互连，所述互连结构链接到部件中的每个部件。在一些实施例中，线程执行逻辑600包括通过指令高速缓存606、数据端口614、采样器610、以及执行单元阵列608A至608N中的一者或多者到存储器(如系统存储器或高速缓存存储器)的一个或多个连接件。在一些实施例中，每个执行单元(例如，608A)是能够执行多个同步硬件线程同时针对每个线程并行地处理多个数据元素的独立可编程通用计算单元。在各种实施例中，执行单元608A至608N的阵列是可缩放的以包括任意数量的单独执行单元。

在一些实施例中，执行单元608A至608N主要用于执行着色器程序。着色器处理器602可以处理各种着色器程序并且经由线程分派器604分派与着色器程序相关联的执行线程。在一个实施例中，线程分派器包括用于对来自图形和媒体流水线的线程发起请求进行仲裁并且在一个或多个执行单元608A至608N上实例化所请求的线程的逻辑。例如，几何流水线(例如，图5的536)可以将顶点处理、曲面细分或几何处理线程分派至线程执行逻辑600(图6)进行处理。在一些实施例中，线程分派器604还可处理来自执行着色器程序的运行时间线程生成请求。

在一些实施例中，执行单元608A至608N支持指令集(所述指令集包括对许多标准3D图形着色器指令的原生支持)，从而使得以最小的转换执行来自图形库(例如，Direct 3D和OpenGL)的着色器程序。这些执行单元支持顶点和几何处理(例如，顶点程序、几何程序、顶点着色器)、像素处理(例如，像素着色器、片段着色器)以及通用处理(例如，计算和媒体着色器)。执行单元608A至608N中的每一个都能够执行多发布单指令多数据(SIMD)，并且多线程操作能够在面对较高等待时间的存储器访问时实现高效的执行环境。每个执行单元内的每个硬件线程都具有专用的高带宽寄存器堆和相关的独立线程状态。对于具有整数、单精度浮点运算和双精度浮点运算、SIMD分支功能、逻辑运算、超越运算和其他混杂的运算的流水线，执行是每个时钟的多发布。在等待来自存储器或共享功能之一的数据时，执行单元608A至608N内的依赖性逻辑使等待线程休眠，直到所请求的数据已返回。当等待线程正在休眠时，硬件资源可能会专门用于处理其他线程。例如，在与顶点着色器操作相关联的延迟期间，执行单元可以执行像素着色器、片段着色器或包括不同顶点着色器的另一种类型的着色器程序的操作。

执行单元608A至608N中的每个执行单元在数据元素阵列上进行操作。数据元素的数量是“执行尺寸”、或指令的信道数。执行通道是执行数据元素访问、掩蔽、和指令内的流控制的逻辑单元。通道的数量可以与针对特定图形处理器的物理算术逻辑单元(ALU)或浮点单元(FPU)的数量无关。在一些实施例中，执行单元608A至608N支持整数和浮点数据类型。

执行单元指令集包括SIMD指令。各种数据元素可作为压缩数据类型存储在寄存器中，并且执行单元将基于元素的数据尺寸来处理各种元素。例如，当在256位宽的向量上进行操作时，所述256位的向量存储在寄存器中，并且所述执行单元作为四个单独64位压缩数据元素(四倍字长(QW)尺寸的数据元素)、八个单独32位压缩数据元素(双倍字长(DW)尺寸的数据元素)、十六个单独16位压缩数据元素(字长(W)尺寸的数据元素)、或三十二个单独8位数据元素(字节(B)尺寸的数据元素)在所述向量上进行操作。然而，不同的向量宽度和寄存器尺寸是可能的。

一个或多个内部指令高速缓存(例如，606)包括在所述线程执行逻辑600中以便高速缓存所述执行单元的线程指令。在一些实施例中，一个或多个数据高速缓存(例如，612)被包括用于高速缓存在线程执行过程中的线程数据。在一些实施例中，采样器610被包括用于为3D操作提供纹理采样并且为媒体操作提供媒体采样。在一些实施例中，采样器610包括专门的纹理或媒体采样功能，以便在向执行单元提供采样数据之前在采样过程中处理纹理或媒体数据。

在执行过程中，图形和媒体流水线经由线程生成和分派逻辑向线程执行逻辑600发送线程发起请求。一旦一组几何对象已经被处理并被光栅化成像素数据，则着色器处理器602内的像素处理器逻辑(例如，像素着色器逻辑、片段着色器逻辑等)被调用以便进一步计算输出信息并且使得结果被写入到输出表面(例如，色彩缓冲器、深度缓冲器、模板印刷缓冲器等)。在一些实施例中，像素着色器或片段着色器计算各顶点属性的值，所述各顶点属性跨光栅化对象被内插。在一些实施例中，着色器处理器602内的像素处理器逻辑然后执行应用编程接口(API)供应的像素或片段着色器程序。为了执行着色器程序，着色器处理器602经由线程分派器604将线程分派至执行单元(例如，608A)。在一些实施例中，像素着色器602使用采样器610中的纹理采样逻辑来访问存储器中所存储的纹理图中的纹理数据。对纹理数据和输入几何数据的算术运算计算每个几何片段的像素颜色数据，或丢弃一个或多个像素而不进行进一步处理。

在一些实施例中，数据端口614提供存储器访问机制，供线程执行逻辑600将经处理的数据输出至存储器以便在图形处理器输出流水线上进行处理。在一些实施例中，数据端口614包括或耦合至一个或多个高速缓存存储器(例如，数据高速缓存612)从而经由数据端口高速缓存数据以供存储器访问。

图7是展示了根据一些实施例的图形处理器指令格式700的框图。在一个或多个实施例中，图形处理器执行单元支持具有多种格式的指令的指令集。实线框展示了通常包括在执行单元指令中的部件，而虚线包括可选的部件或仅包括在指令子集中的部件。在一些实施例中，所描述和展示的指令格式700是宏指令，因为它们是供应至执行单元的指令，这与从指令解码产生的微操作相反(一旦所述指令被处理)。

在一些实施例中，图形处理器执行单元原生地支持采用128位指令格式710的指令。64位紧凑指令格式730可用于基于所选指令、多个指令选项和操作数数量的一些指令。原生128位指令格式710提供对所有指令选项的访问，而一些选项和操作限制在64位格式730中。64位格式730中可用的原生指令根据实施例而不同。在一些实施例中，使用索引字段713中的一组索引值将指令部分地压缩。执行单元硬件基于索引值来参考一组压缩表，并使用压缩表输出来重构采用128位指令格式710的原生指令。

针对每种格式，指令操作码712限定执行单元要执行的操作。执行单元跨每个操作数的多个数据元素来并行地执行每条指令。例如，响应于添加指令，执行单元跨每个颜色通道执行同步添加操作，所述颜色通道表示纹理元素或图片元素。默认地，执行单元跨操作数的所有数据通道执行每条指令。在一些实施例中，指令控制字段714使能控制某些执行选项，诸如通道选择(例如，预测)以及数据通道排序(例如，混合)。针对采用128位指令格式710的指令，执行尺寸字段716限制了将并行执行的数据通道的数量。在一些实施例中，执行尺寸字段716不可用于64位紧凑指令格式730。

一些执行单元指令具有多达三个操作数，包括两个源操作数(src0 720、src1722)和一个目的地718。在一些实施例中，执行单元支持双目的地指令，其中这些目的地之一是隐式的。数据操作指令可以具有第三源操作数(例如，SRC2 724)，其中，指令操作码712确定源操作数的数量。指令的最后的源操作数可以是利用所述指令传递的即时(例如，硬编码)值。

在一些实施例中，128位指令格式710包括访问/地址模式字段726，所述访问/地址模式信息例如限定了是使用直接寄存器寻址模式还是间接寄存器寻址模式。当使用直接寄存器寻址模式时，直接由指令中的位来提供一个或多个操作数的寄存器地址。

在一些实施例中，128位指令格式710包括访问/地址模式字段726，所述访问/地址模式字段指定指令的地址模式和/或访问模式。在一个实施例中，访问模式用于限定针对指令的数据访问对齐。一些实施例支持访问模式，包括16字节对齐访问模式和1字节对齐访问模式，其中，访问模式的字节对齐确定了指令操作数的访问对齐。例如，当在第一模式中时，指令可以使用字节对齐寻址以用于源操作数和目的地操作数，并且当在第二模式中时，指令可以使用16字节对齐寻址以用于所有的源操作数和目的地操作数。

在一个实施例中，访问/地址模式字段726的地址模式部分确定指令是使用直接寻址还是间接寻址。当使用直接寄存器寻址模式时，指令中的位直接提供一个或多个操作数的寄存器地址。当使用间接寄存器寻址模式时，可以基于指令中的地址寄存器值和地址立即数字段来计算一个或多个操作数的寄存器地址。

在一些实施例中，基于操作码712位字段对指令进行分组从而简化操作码解码740。针对8位的操作码，第4、5、和6位允许执行单元确定操作码的类型。所示出的精确操作码分组仅是示例性的。在一些实施例中，移动和逻辑操作码组742包括数据移动和逻辑指令(例如，移动(mov)、比较(cmp))。在一些实施例中，移动和逻辑组742共享五个最高有效位(MSB)，其中移动(mov)指令采用0000xxxxb的形式，而逻辑指令采用0001xxxxb的形式。流控制指令组744(例如，调用(call)、跳(jmp))包括采用0010xxxxb形式(例如，0x20)的指令。混杂的指令组746包括指令的混合，包括采用0011xxxxb形式(例如，0x30)的同步指令(例如，等待(wait)、发送(send))。并行数学指令组748包括采用0100xxxxb形式(例如，0x40)的按分量的算术指令(例如，加(add)、乘(mul))。并行数学组748跨数据通道并行地执行算术运算。向量数学组750包括采用0101xxxxb形式(例如，0x50)的算术指令(例如，dp4)。向量数学组对向量操作数执行算术运算，诸如点积运算。

图形流水线

图8是图形处理器800的另一个实施例的框图。图8的具有与此处任何其他附图中的元件相同的参考号(或名称)的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。

在一些实施例中，图形处理器800包括图形流水线820、媒体流水线830、显示引擎840、线程执行逻辑850、以及渲染输出流水线870。在一些实施例中，图形处理器800是包括一个或多个通用处理核的多核处理系统内的图形处理器。图形处理器受到至一个或多个控制寄存器(未示出)的寄存器写入的控制或者经由环形互连802经由发布至图形处理器800的命令被控制。在一些实施例中，环形互连802将图形处理器800耦合至其他处理部件，比如其他图形处理器或通用处理器。来自环形互连802的命令通过命令流转化器803被解译，所述命令流转化器将指令供应至图形流水线820或媒体流水线830的单独部件。

在一些实施例中，命令流转化器803引导顶点获取器805的操作，所述顶点获取器从存储器读取顶点数据并执行由命令流转化器803所提供的顶点处理命令。在一些实施例中，顶点获取器805将顶点数据提供给顶点着色器807，所述顶点着色器对每个顶点执行坐标空间变换和照明操作。在一些实施例中，顶点获取器805和顶点着色器807通过经由线程分派器831向执行单元852A至852B分派执行线程来执行顶点处理指令。

在一些实施例中，执行单元852A至852B是具有用于执行图形和媒体操作的指令集的向量处理器阵列。在一些实施例中，执行单元852A至852B具有附接的L1高速缓存851，所述高速缓存专用于每个阵列或在阵列之间共享。高速缓存可以被配置为数据高速缓存、指令高速缓存、或单个高速缓存，所述单个高速缓存被分区为包含不同分区中的数据和指令。

在一些实施例中，图形流水线820包括用于执行3D对象的硬件加速曲面细分的曲面细分部件。在一些实施例中，可编程的外壳着色器811配置曲面细分操作。可编程域着色器817提供对曲面细分输出的后端评估。曲面细分器813在外壳着色器811的方向上进行操作并且包含专用逻辑，所述专用逻辑用于基于粗糙几何模型来生成详细的几何对象集合，所述粗糙几何模型作为输入被提供至图形流水线820。在一些实施例中，如果未使用曲面细分，则可以对曲面细分部件(例如，外壳着色器811、曲面细分器813、域着色器817)进行旁路。

在一些实施例中，完整的几何对象可以由几何着色器819经由被分派至所述执行单元852A至852B的一个或多个线程来处理、或者可以直接行进至剪辑器829。在一些实施例中，几何着色器在整个几何对象(而非顶点或者如图形流水线的先前级中的顶点补片)上进行操作。如果禁用曲面细分，则几何着色器819从顶点着色器807接收输入。在一些实施例中，几何着色器819可由几何着色器程序编程以便在曲面细分单元被禁用时执行几何曲面细分。

在光栅化之前，剪辑器829处理顶点数据。剪辑器829可以是固定功能的剪辑器或者具有剪辑和几何着色器功能的可编程剪辑器。在一些实施例中，渲染输出流水线870中的光栅和深度测试部件873分派像素着色器以将几何对象转换成其每像素表示。在一些实施例中，像素着色器逻辑包括在线程执行逻辑850中。在一些实施例中，应用可对光栅和深度测试部件873进行旁路并且经由流出单元823访问未光栅化的顶点数据。

图形处理器800具有互连总线、互连结构、或某个其他的互连机制，所述互连机制允许数据和消息在所述图形处理器的主要部件之中传递。在一些实施例中，执行单元852A至852B和(多个)相关联的高速缓存851、纹理和媒体采样器854、以及纹理/采样器高速缓存858经由数据端口856进行互连，以便执行存储器访问并且与处理器的渲染输出流水线部件进行通信。在一些实施例中，采样器854、高速缓存851、858以及执行单元852A至852B各自具有单独的存储器访问路径。

在一些实施例中，渲染输出流水线870包含光栅和深度测试部件873，所述光栅和深度测试部件将基于顶点的对象转换为相关联的基于像素的表示。在一些实施例中，光栅化器逻辑包括用于执行固定功能三角形和线光栅化的窗口器/掩蔽器单元。相关联的渲染高速缓存878和深度高速缓存879在一些实施例中也是可用的。像素操作部件877对数据进行基于像素的操作，然而在一些实例中，与2D操作(例如，利用混合的位块图像传递)相关联的像素操作由2D引擎841执行、或者在显示时间由显示控制器843使用重叠显示平面来代替。在一些实施例中，共享的L3高速缓存875可用于所有的图形部件，从而允许在无需使用主系统存储器的情况下共享数据。

在一些实施例中，图形处理器媒体流水线830包括媒体引擎837和视频前端834。在一些实施例中，视频前端834从命令流转化器803接收流水线命令。在一些实施例中，媒体流水线830包括单独的命令流转化器。在一些实施例中，视频前端834在将所述命令发送至媒体引擎837之前处理媒体命令。在一些实施例中，媒体引擎837包括用于生成线程以用于经由线程分派器831分派至线程执行逻辑850的线程生成功能。

在一些实施例中，图形处理器800包括显示引擎840。在一些实施例中，显示引擎840在处理器800外部并且经由环形互连802、或某个其他互连总线或机构与图形处理器耦合。在一些实施例中，显示引擎840包括2D引擎841和显示控制器843。在一些实施例中，显示引擎840包含能够独立于3D流水线而操作的专用逻辑。在一些实施例中，显示控制器843与显示设备(未示出)耦合，所述显示设备可以是系统集成显示设备(如在膝上型计算机中)、或者经由显示设备连接器附接的外部显示设备。

在一些实施例中，图形流水线820和媒体流水线830可被配置成用于基于多个图形和媒体编程接口执行操作并且并非专用于任何一种应用编程接口(API)。在一些实施例中，图形处理器的驱动器软件将专用于特定图形或媒体库的API调度转换成可由图形处理器处理的命令。在一些实施例中，为全部来自Khronos Group的开放图形库(OpenGL)、开放计算语言(OpenCL)和/或Vulkan图形和计算API提供了支持。在一些实施例中，也可以为微软公司的Direct3D库提供支持。在一些实施例中，可以支持这些库的组合。还可以为开源计算机视觉库(OpenCV)提供支持。如果可做出从未来API的流水线到图形处理器的流水线的映射，则具有兼容3D流水线的未来API也将受到支持。

图形流水线编程

图9A是展示了根据一些实施例的图形处理器命令格式900的框图。图9B是展示了根据实施例的图形处理器命令序列910的框图。图9A中的实线框展示了通常包括在图形命令中的部件，而虚线包括是可选的或者仅包括在所述图形命令的子集中的部件。图9A的示例性图形处理器命令格式900包括用于标识命令的目标客户端902、命令操作代码(操作码)904、以及用于命令的相关数据906的数据字段。一些命令中还包括子操作码905和命令尺寸908。

在一些实施例中，客户端902限定了处理命令数据的图形设备的客户端单元。在一些实施例中，图形处理器命令解析器检查每个命令的客户端字段以便调整对命令的进一步处理并将命令数据路由至合适的客户端单元。在一些实施例中，图形处理器客户端单元包括存储器接口单元、渲染单元、2D单元、3D单元、和媒体单元。每个客户端单元具有对命令进行处理的相应处理流水线。一旦命令被客户端单元接收到，客户端单元就读取操作码904以及子操作码905(如果存在的话)从而确定要执行的操作。客户端单元使用数据字段906内的信息来执行命令。针对一些命令，期望显式地的命令尺寸908来限定命令的尺寸。在一些实施例中，命令解析器基于命令操作码自动地确定命令中的至少一些命令的尺寸。在一些实施例中，经由双倍字长的倍数对命令进行对齐。

图9B中的流程图示出了示例性图形处理器命令序列910。在一些实施例中，以图形处理器的实施例为特征的数据处理系统的软件或固件使用所示出的命令序列的版本来启动、执行并终止图形操作集合。仅出于示例性目的示出并描述了样本命令序列，如实施例并不限于这些特定命令或者此命令序列。而且，所述命令可以作为一批命令以命令序列被发布，从而使得图形处理器将以至少部分同时的方式处理命令序列。

在一些实施例中，图形处理器命令序列910可以以流水线转储清除命令912开始以便使得任一活跃图形流水线完成针对所述流水线的当前未决命令。在一些实施例中，3D流水线922和媒体流水线924不同时进行操作。执行流水线转储清除以使得活动图形流水线完成任何未决命令。响应于流水线转储清除，用于图形处理器的命令解析器将停止命令处理直到活跃绘画引擎完成未决操作并且使得相关的读高速缓存失效。可选地，渲染高速缓存中被标记为‘脏’的任何数据可以被转储清除到存储器中。在一些实施例中，流水线转储清除命令912可以用于流水线同步或者用在将图形处理器置于低功率状态之前。

在一些实施例中，当命令序列需要图形处理器在流水线之间显式地地切换时，使用流水线选择命令913。在一些实施例中，在发布流水线命令之前在执行情境中仅需要一次流水线选择命令913，除非所述情境要发布针对两条流水线的命令。在一些实施例中，在经由流水线选择命令913的流水线切换之前正好需要流水线转储清除命令912。

在一些实施例中，流水线控制命令914配置用于操作的图形流水线并且用于对3D流水线922和媒体流水线924进行编程。在一些实施例中，流水线控制命令914配置活跃流水线的流水线状态。在一个实施例中，流水线控制命令914用于流水线同步并且用于在处理一批命令之前清除来自活跃流水线内的一个或多个高速缓存存储器中的数据。

在一些实施例中，返回缓冲器状态命令916用于配置返回缓冲器的集合以供相应的流水线写入数据。一些流水线操作需要分配、选择、或配置一个或多个返回缓冲器，在处理过程中所述操作将中间数据写入所述一个或多个返回缓冲器中。在一些实施例中，图形处理器还使用一个或多个返回缓冲器以便存储输出数据并且执行跨线程通信。在一些实施例中，返回缓冲器状态916包括选择返回缓冲器的尺寸和数量以用于流水线操作集合。

命令序列中的剩余命令基于用于操作的活跃流水线而不同。基于流水线判定920，所述命令序列被定制用于以3D流水线状态930开始的3D流水线922、或者在媒体流水线状态940处开始的媒体流水线924。

用于3D流水线状态930的命令包括用于顶点缓冲器状态、顶点元素状态、常量颜色状态、深度缓冲器状态、以及有待在处理3D图元命令之前配置的其他状态变量的3D状态设置命令。这些命令的值至少部分地基于使用中的特定3D API来确定。在一些实施例中，3D流水线状态930命令还能够选择性地禁用或旁路掉特定流水线元件(如果将不使用那些元件的话)。

在一些实施例中，3D图元932命令用于提交待由3D流水线处理的3D图元。经由3D图元932命令传递给图形处理器的命令和相关联参数将被转发到所述图形流水线中的顶点获取功能。顶点获取功能使用3D图元932命令数据来生成多个顶点数据结构。所述顶点数据结构被存储在一个或多个返回缓冲器中。在一些实施例中，3D图元932命令用于经由顶点着色器对3D图元执行顶点操作。为了处理顶点着色器，3D流水线922将着色器执行线程分派至图形处理器执行单元。

在一些实施例中，经由执行934命令或事件触发3D流水线922。在一些实施例中，寄存器写入触发命令执行。在一些实施例中，经由命令序列中的‘前进’(‘go’)或‘拣选’(‘kick’)命令来触发执行。在一个实施例中，使用流水线同步命令来触发命令执行以便通过图形流水线转储清除命令序列。3D流水线将针对3D图元来执行几何处理。一旦完成操作，则对所产生的几何对象进行光栅化，并且像素引擎对所产生的像素进行着色。对于这些操作，还可以包括用于控制像素着色和像素后端操作的附加命令。

在一些实施例中，当执行媒体操作时，图形处理器命令序列910跟随在媒体流水线924路径之后。一般地，针对媒体流水线924进行编程的具体用途和方式取决于待执行的媒体或计算操作。在媒体解码过程中，特定的媒体解码操作可以被卸载到所述媒体流水线。在一些实施例中，还可对媒体流水线进行旁路，并且可使用由一个或多个通用处理核提供的资源来整体地或部分地执行媒体解码。在一个实施例中，媒体流水线还包括用于通用图形处理器单元(GPGPU)操作的元件，其中，所述图形处理器用于使用计算着色器程序来执行SIMD向量运算，所述计算着色器程序与渲染图形图元不是显式地相关的。

在一些实施例中，以与3D流水线922相似的方式对媒体流水线924进行配置。将用于配置媒体流水线状态940的一组命令分派或放置到命令队列中，在媒体对象命令942之前。在一些实施例中，媒体流水线状态命令940包括用于配置媒体流水线元件的数据，所述媒体流水线元件将用于处理媒体对象。这包括用于在媒体流水线内配置视频解码和视频编码逻辑的数据，诸如编码或解码格式。在一些实施例中，媒体流水线状态命令940还支持将一个或多个指针用于包含一批状态设置的“间接”状态元件。

在一些实施例中，媒体对象命令942将指针供应至媒体对象以用于由媒体流水线进行处理。媒体对象包括存储器缓冲器，所述存储器缓冲器包含待处理的视频数据。在一些实施例中，在发布媒体对象命令942之前，所有的媒体流水线状态必须是有效的。一旦流水线状态被配置并且媒体对象命令942被排队，则经由执行944命令或等效的执行事件(例如，寄存器写入)来触发媒体流水线924。然后可以通过由3D流水线922或媒体流水线924提供的操作对来自媒体流水线924的输出进行后处理。在一些实施例中，以与媒体操作类似的方式来配置和执行GPGPU操作。

图形软件架构

图10展示了根据一些实施例的数据处理系统1000的示例性图形软件架构。在一些实施例中，软件架构包括3D图形应用1010、操作系统1020、以及至少一个处理器1030。在一些实施例中，处理器1030包括图形处理器1032以及一个或多个通用处理器核1034。图形应用1010和操作系统1020各自在数据处理系统的系统存储器1050中执行。

在一些实施例中，3D图形应用1010包含一个或多个着色器程序，所述一个或多个着色器程序包括着色器指令1012。着色器语言指令可以采用高级着色器语言，诸如高级着色器语言(HLSL)或OpenGL着色器语言(GLSL)。所述应用还包括可执行指令1014，所述可执行指令采用适合用于由通用处理器核1034执行的机器语言。所述应用还包括由顶点数据限定的图形对象1016。

在一些实施例中，操作系统1020是来自微软公司的 操作系统、专用UNIX式操作系统、或使用Linux内核变体的开源UNIX式操作系统。操作系统1020可以支持图形API 1022，诸如Direct3D API、OpenGL API或Vulkan API。当Direct3D API正在使用时，操作系统1020使用前端着色器编译器1024以将HLSL中的任何着色器指令1012编译成较低级的着色器语言。所述编译可以是即时(JIT)编译，或者所述应用可执行着色器预编译。在一些实施例中，在对3D图形应用1010进行编译的过程中，将高级着色器编译成低级着色器。在一些实施例中，着色器指令1012以中间形式提供，诸如由Vulkan API使用的标准便携式中间表示(SPIR)的版本。

在一些实施例中，用户模式图形驱动器1026包含后端着色器编译器1027，所述后端着色器编译器用于将着色器指令1012转换成硬件专用的表示。当在使用OpenGL API时，将采用GLSL高级语言的着色器指令1012传递至用户模式图形驱动器1026以用于编译。在一些实施例中，用户模式图形驱动器1026使用操作系统内核模式功能1028来与内核模式图形驱动器1029进行通信。在一些实施例中，内核模式图形驱动器1029与图形处理器1032进行通信以便分派命令和指令。

IP核实现

至少一个实施例的一个或多个方面可以由存储在机器可读介质上的代表性代码实现，所述机器可读介质表示和/或限定集成电路诸如处理器内的逻辑。例如，机器可读介质可以包括表示处理器内的各个逻辑的指令。当由机器读取时，所述指令可以使机器制造用于执行本文所述的技术的逻辑。这类表示(称为“IP核”)是集成电路的逻辑的可重复使用单元，所述可重复使用单元可以作为对集成电路的结构进行描述的硬件模型而存储在有形、机器可读介质上。可以将硬件模型供应至在制造集成电路的制造机器上加载硬件模型的各消费者或制造设施。可以制造集成电路，从而使得电路执行与本文所述的实施例中的任一实施例相关联地描述的操作。

图11是展示了根据实施例的可以用于制造集成电路以执行操作的IP核开发系统1100的框图。IP核开发系统1100可以用于生成可并入到更大的设计中或用于构建整个集成电路(例如，SOC集成电路)的模块化、可重复使用设计。设计设施1130可采用高级编程语言(例如，C/C++)生成对IP核设计的软件仿真1110。软件仿真1110可用于使用仿真模型1112来设计、测试并验证IP核的行为。仿真模型1112可以包括功能、行为和/或时序仿真。然后可由仿真模型1112来创建或合成寄存器传输级(RTL)设计1115。RTL设计1115是对硬件寄存器之间的数字信号的流动进行建模的集成电路(包括使用建模的数字信号执行的相关联逻辑)的行为的抽象。除了RTL设计1115之外，还可以创建、设计或合成逻辑电平或晶体管电平处的较低层次设计。由此，初始设计和仿真的具体细节可以发生变化。

可以由设计设施将RTL设计1115或等效方案进一步合成为硬件模型1120，所述硬件模型可以采用硬件描述语言(HDL)或物理设计数据的某种其他表示。可以进一步仿真或测试HDL以验证IP核设计。可使用非易失性存储器1140(例如，硬盘、闪存、或任何非易失性存储介质)来存储IP核设计以用于递送至第3方制造设施1165。可替代地，可以通过有线连接1150或无线连接1160来传输(例如，经由互联网)IP核设计。制造设施1165然后可以制造至少部分地基于IP核设计的集成电路。所制造的集成电路可被配置用于执行根据本文所述的至少一个实施例的操作。

示例性芯片上系统集成电路

图12至图14展示了根据本文所述的各种实施例的可以使用一个或多个IP核来制造的示例性集成电路和相关图形处理器。除了所展示的之外，还可以包括其他逻辑和电路，包括附加的图形处理器/核、外围接口控制器或通用处理器核。

图12是展示了根据实施例的可以使用一个或多个IP核来制造的示例性芯片上系统集成电路1200的框图。示例性集成电路1200包括一个或多个应用处理器1205(例如，CPU)、至少一个图形处理器1210，并且另外还可以包括图像处理器1215和/或视频处理器1220，其中的任一项都可以是来自相同或多个不同设计设施的模块化IP核。集成电路1200包括外围或总线逻辑，包括USB控制器1225、UART控制器1230、SPI/SDIO控制器1235和I²S/I²C控制器1240。另外，集成电路还可以包括显示设备1245，所述显示设备耦合至高清晰度多媒体接口(HDMI)控制器1250和移动行业处理器接口(MIPI)显示界面1255中的一项或多项。可以由闪存子系统1260(包括闪存和闪存控制器)来提供存储。可以经由存储器控制器1265来提供存储器接口以访问SDRAM或SRAM存储器设备。另外，一些集成电路还包括嵌入式安全引擎1270。

图13是展示了根据实施例的可以使用一个或多个IP核来制造的芯片上系统集成电路的示例性图形处理器1310的框图。图形处理器1310可以是图12的图形处理器1210的变体。图形处理器1310包括顶点处理器1305和一个或多个片段处理器1315A至1315N(例如，1315A，1315B，1315C，1315D，一直到1315N-1和1315N)。图形处理器1310可以经由单独的逻辑执行不同的着色器程序，使得顶点处理器1305被优化以执行顶点着色器程序的操作，而一个或多个片段处理器1315A至1315N执行片段(例如，像素)着色操作以用于片段或像素着色器程序。顶点处理器1305执行3D图形流水线的顶点处理阶段并生成图元和顶点数据。(多个)片段处理器1315A至1315N使用由顶点处理器1305生成的图元和顶点数据来产生显示在显示设备上的帧缓冲器。在一个实施例中，(多个)片段处理器1315A至1315N被优化以执行OpenGL API中提供的片段着色器程序，这些片段着色器程序可以用于执行与Direct 3DAPI中提供的像素着色器程序相似的操作。

另外，图形处理器1310还包括一个或多个存储器管理单元(MMU)1320A至1320B、一个或多个高速缓存1325A至1325B和(多个)电路互连1330A至1330B。一个或多个MMU 1320A至1320B为集成电路1310包括为顶点处理器1305和/或一个或多个片段处理器1315A至1315N提供虚拟到物理地址映射，除了存储在一个或多个高速缓存1325A至1325B中的顶点或图像/纹理数据之外，所述虚拟到物理地址映射还可以引用存储在存储器中的顶点或图像/纹理数据。在一个实施例中，一个或多个MMU 1320A至1320B可以与系统内的其他MMU包括与图12的一个或多个应用处理器1205、图像处理器1215和/或视频处理器1220相关联的一个或多个MMU同步，使得每个处理器1205至1220可以参与共享或统一的虚拟存储器系统。根据实施例，一个或多个电路互连1330A至1330B使得图形处理器1310能够经由SoC的内部总线或经由直接连接来与SoC内的其他IP核交互。

图14是展示了根据实施例的可以使用一个或多个IP核来制造的芯片上系统集成电路的附加示例性图形处理器1410的框图。图形处理器1410可以是图12的图形处理器1210的变体。图形处理器1410包括图13的集成电路1300的一个或多个MMU 1320A至1320B、高速缓存1325A至1325B和电路互连1330A至1330B。

图形处理器1410包括一个或多个着色器核1415A至1415N(例如，1415A、1415B、1415C、1415D、1415E、1415F、一直到1415N-1和1415N)，所述一个或多个着色器核提供统一的着色器核架构，其中单个核或类型或核可以执行所有类型的可编程着色器代码包括着色器程序代码以实现顶点着色器、片段着色器和/或计算着色器。存在的着色器核的确切数量可以在实施例和实现中变化。另外，图形处理器1410还包括核间任务管理器1405，所述核间任务管理器充当用于将执行线程分派给一个或多个着色器核1415A至1415N的线程分派器和用于加快分块操作以进行基于图块的渲染的分块单元1418，其中场景的渲染操作在图像空间中被细分，例如以利用场景内的本地空间一致性或优化内部高速缓存的使用。

如以上所提及的，一些解决方案可能仅在执行阴影图测试时利用部分HiZ信息。为此，一个或多个实施例利用HiZ单元(在本文中也可互换地称为HiZ测试单元和/或分层深度测试单元)中其他类型的可用信息，如下文例如参照图15进一步讨论的。在实施例中，HiZ信息被存储在HiZ单元内的存储器和/或以其他方式由HiZ单元逻辑耦合或可访问的存储器(包括诸如参照图1至图14所讨论的任何高速缓存等的高速缓存)中。通常，存在使用信号来通知深度缓冲器中的每个图块的“模式”(其中，图块是矩形像素区域)的控制表面。模式的示例可以是“清除”、“平面”(平面方程存储在HiZ信息中)、“两个平面”(两个平面方程及掩码存储在HiZ信息中)、和/或HiZ中的最小/最大模式(图块上的最小深度和最大深度存储在HiZ信息中，例如，与以各种程度压缩的每像素数据相组合)。如果图块处于任何平面模式，则可能不存在任何每像素数据，并且因此GPU可以读取HiZ信息以获得Z数据。然而，如果图块处于最小/最大模式，则通常可以直接读取每像素数据。

图15展示了根据实施例的用于提供经HiZ优化的阴影映射的方法的流程图。在操作1502处，GPU(或者GPU内的逻辑或处理器)首先仅读取HiZ信息(例如，包括HiZ图块的最小-最大模式)，并判定图块中的像素(与所读取的HiZ信息相对应)是否位于阴影中。在操作1504处，如果可以在不访问每像素数据的情况下进行此判定，则处理结束。然而，如果使用HiZ图块的最小-最大模式无法判定片段是否位于阴影中，则在1506处读取每像素数据。由于经常大区域位于阴影中，因此通过应用前述实施例来预期大小可调的加速(部分地因为利用较少的信息而导致加速)。

此外，当从眼睛的视点进行渲染并且执行阴影测试时，图形逻辑/硬件首先检查控制表面以检查图块的当前模式。取决于模式状态，如下执行不同的测试：

如果(模式＝＝清除_模式){

在此图块中未看到几何图形。不位于阴影中

}

否则如果(模式＝＝平面_模式){

访问平面HiZ信息/表示(例如，通过高速缓存层级结构)，从而使得在深度测试单元中可访问平面系数。然后，使用平面方程来计算当前纹素的深度。

}

否则如果(模式＝＝最小_最大_模式)

{

根据一个或多个实施例参见下文关于此状况的更多细节。

}

在一个或多个实施例中，优化技术基于阴影图中的图块处于最小-最大(min-max)(或最小-最大(minimum-maximum))模式的情况，即，HiZ存储有针对图块内部的最小深度值的表示以及针对图块内部的最大深度值的表示。一种表示为具有每图块(例如，8×8像素)单个Zmin值和单个Zmax值。在这种情况下，当从眼睛进行渲染并且执行阴影测试时，图形逻辑将首先检查控制表面并发现图块处于最小-最大模式。此后，将访问HiZ表示(例如，通过高速缓存层级结构)，这意味着可以在深度测试单元中访问Zmin和Zmax。

图16和图17展示了根据一些实施例的用于阴影映射的框图。图16和图17中的方框表示三维(3D)不透明对象。从图16中可以看出，从观察者所看的点(黑色圆圈)的深度(或距离)大于Zmax，并且因此，我们可以立即得出所述点在阴影中的结论。阴影查找通常非常一致，因此在一些情况下，我们可能会发现图块处于最小-最大模式，并且认为像素不位于阴影中。这意味着一次读取HiZ表示的开销很小，但由于局部性，此表示然后将驻留在高速缓存中并且可以重复使用若干次，并且因此这种成本被摊销。为了确定像素被照亮，可以针对Zmin值进行类似的测试。然而，如果样本位于Zmin和Zmax内的模糊区域中，则硬件单元需要从阴影图中读取每像素深度值。另一方面，当片段明确地位于阴影中或被照亮时，由于硬件/逻辑不需要读取任何每像素数据以确定片段的阴影状态，因此出现明显的优点。

另一个最小-最大模式表示是Zmax-掩码(或最大深度掩码值)。在此，我们仍然存储每图块单个Zmin值，但是相反地存储两个或更多个Zmax值和一个掩码。在下文中，我们将仅使用两个Zmax值来对此进行描述(但是实施例不限于两个值并且可以使用更多的Zmax值)。在这种情况下，每个像素存储指示此像素是与Zmax0还是Zmax1相关联的一个位。这使得前向更新高效得多并且使遮蔽能力更高。在一些实施例中，为了使用Zmax掩码以进行更快的阴影映射，读取HiZ表示，并且获得整个图块的Zmax0值和Zmax1值以及位掩码。然后，为了测试某个像素是否位于阴影中，硬件/逻辑单元将使用片段在阴影图中的图块内部的位置，并且因此使用位掩码的与将发生正常阴影图查找的像素相对应的位。如果所述位为0，则将针对Zmax0、或以其他方式针对Zmax1测试粗糙阴影测试。这通常会给出更多的性能增益，如图17所示。更具体地，利用标准解决方案(上图)，仅通过考虑HiZ信息无法确定黑色圆圈位于阴影中或被照亮。然而，在使用Zmax-掩码表示的图17中，黑色圆圈实际上将投影到阴影图中的一像素，其在位掩码中的位指向Zmax0，所述像素比所述片段的深度更接近光(在黑色圆圈处)。

在一个实施例中，还可以剔除(或加速)一组阴影图查找。例如，百分比更接近的阴影过滤和软阴影计算通常可以访问矩形区域中的所有阴影图纹素。如本文所讨论的，“纹素”通常是指纹理元素或纹理像素，其是计算机图形中使用的纹理图的基本单位。此外，如果整个区域落在同一HiZ图块中，并且HiZ测试表明所有阴影图查找都将位于阴影中，则可以跳过后续查找。

在一些特殊情况下，一些此类实施方式可能会降低性能。例如，当整个屏幕被草覆盖并且阴影实质上是噪声时。在这类情况下，分层方法通常不能很好地工作(即，在粗糙级别上的第一次测试并不剔除任何每像素的工作)。为此，至少一个实施例使用(多个)硬件计数器来跟踪成功粗糙剔除测试的数量以及失败粗糙剔除测试的数量，因此如果事实证明存在相对较少数量的成功粗糙剔除测试，则可以禁用粗糙测试。

在各个实施例中，参照图15至图17所讨论的一项或多项操作可以由参照图1至图14中的任何附图所讨论的一个或多个组件(在此可互换地称为逻辑)来执行。

以下示例涉及进一步实施例。示例1可以可选地包括一种设备，所述设备包括：存储器，用于存储与图像图块相对应的深度数据；以及处理器，耦合至所述存储器，用于响应于确定所述深度数据可能可选地包括在所述图像图块内部的最小深度值以及在所述图像图块内部的最大深度值而对所述深度数据执行一项或多项操作。示例2可以可选地包括如示例1所述的设备，其中，所述处理器用于响应于确定从视点到所述图像图块的像素的距离大于所述最大深度值而确定所述像素位于阴影中。示例3可以可选地包括如示例2所述的设备，其中，所述处理器用于在不执行从阴影图中读取每像素深度值的情况下确定所述像素位于所述阴影中。示例4可以可选地包括如示例1所述的设备，其中，所述处理器用于判定样本是否明确位于所述图像图块中的几何图形前面以指示所述样本被照亮。示例5可以可选地包括如示例1所述的设备，其中，所述处理器用于响应于从阴影图中读取每像素深度值而确定所述图像图块的像素被照亮。示例6可以可选地包括如示例1所述的设备，其中，所述一项或多项操作包括：检查与所述图像图块相对应的控制表面，以确定所述图像图块的模式。示例7可以可选地包括如示例1所述的设备，其中，最小-最大模式是利用每个所述图像图块一个或多个最大深度掩码值。示例8可以可选地包括如示例7所述的设备，其中，所述图像图块的每个像素与用于指示像素是与第一最大深度掩码值还是第二最大深度掩码值相关联的至少一个位相对应。示例9可以可选地包括如示例8所述的设备，其中，所述处理器用于基于所述至少一个位的值来判定是否使用粗糙阴影测试。示例10可以可选地包括如示例1所述的设备，进一步包括：一个或多个计数器，用于跟踪所述一项或多项操作的成功状况和失败状况。示例11可以可选地包括如示例1所述的设备，其中，所述深度数据可以可选地包括针对每个八乘八像素图块在所述图像图块内部的所述最小深度值以及在所述图像图块内部的所述最大深度值。示例12可以可选地包括如示例1所述的设备，其中，所述存储器包括高速缓存，其中，所述高速缓存用于存储所述深度数据以允许针对多项操作进行更快的读取访问。示例13可以可选地包括如示例1所述的设备，其中，所述存储器包括深度缓冲器。示例14可以可选地包括如示例1所述的设备，其中，所述图像图块包括一个或多个像素。示例15可以可选地包括如示例1所述的设备，其中，所述处理器包括图形处理单元(GPU)，所述图形处理单元具有一个或多个图形处理核。示例16可以可选地包括如示例1所述的设备，其中，所述处理器包括一个或多个处理器核。示例17可以可选地包括如示例1所述的设备，其中，所述处理器包括所述存储器的至少一部分。示例18可以可选地包括如示例1所述的设备，其中，所述处理器和所述存储器在单个集成电路管芯上。

示例19可以可选地包括一种方法，所述方法包括：将与图像图块相对应的深度数据存储在存储器中；以及响应于确定所述深度数据可能可选地包括在所述图像图块内部的最小深度值以及在所述图像图块内部的最大深度值而对所述深度数据执行一项或多项操作。示例20可以可选地包括如示例19所述的方法，进一步包括：响应于确定从视点到所述图像图块的像素的距离大于所述最大深度值而确定所述像素位于阴影中。示例21可以可选地包括如示例19所述的方法，进一步包括：判定样本是否明确位于所述图像图块中的几何图形前面以指示所述样本被照亮。示例22可以可选地包括如示例19所述的方法，进一步包括：响应于从阴影图中读取每像素深度值而确定所述图像图块的像素被照亮。示例23可以可选地包括如示例19所述的方法，其中，所述一项或多项操作包括：检查与所述图像图块相对应的控制表面，以确定所述图像图块的模式。示例24可以可选地包括如示例19所述的方法，其中，最小-最大模式利用每个所述图像图块一个或多个最大深度掩码值。示例25可以可选地包括如示例24所述的方法，其中，所述图像图块的每个像素与用于指示像素是与第一最大深度掩码值还是第二最大深度掩码值相关联的至少一个位相对应。示例26可以可选地包括如示例25所述的方法，进一步包括：基于所述至少一个位的值来判定是否使用粗糙阴影测试。示例27可以可选地包括如示例19所述的方法，进一步包括：一个或多个计数器，用于跟踪所述一项或多项操作的成功状况和失败状况。示例28可以可选地包括如示例19所述的方法，其中，所述深度数据可以可选地包括针对每个八乘八像素图块在所述图像图块内部的所述最小深度值以及在所述图像图块内部的所述最大深度值。示例29可以可选地包括如示例19所述的方法，其中，所述存储器包括高速缓存，进一步包括所述高速缓存用于存储所述深度数据以允许针对多项操作进行更快读取访问。示例30可以可选地包括如示例19所述的方法，其中，所述存储器包括深度缓冲器。示例31可以可选地包括如示例19所述的方法，其中，所述图像图块包括一个或多个像素。

示例32可以可选地包括包含一条或多条指令的一个或多个计算机可读介质，所述一条或多条指令当在至少一个处理器上被执行时将所述至少一个处理器配置为执行以下一项或多项操作：将与图像图块相对应的深度数据存储在存储器中；以及响应于确定所述深度数据可能可选地包括在所述图像图块内部的最小深度值以及在所述图像图块内部的最大深度值而对所述深度数据执行一项或多项操作。示例33可以可选地包括如示例32所述的计算机可读介质，进一步包括一条或多条指令，所述指令当在所述至少一个处理器上被执行时将所述至少一个处理器配置为执行一项或多项操作，以使得：响应于确定从视点到所述图像图块的像素的距离大于所述最大深度值而确定所述像素位于阴影中。示例34可以可选地包括如示例32所述的计算机可读介质，进一步包括一条或多条指令，所述指令当在所述至少一个处理器上被执行时将所述至少一个处理器配置为执行一项或多项操作，以使得：判定样本是否明确位于所述图像图块中的几何图形前面以指示所述样本被照亮。

示例35可以可选地包括一种设备，所述设备包括用于执行如以上任一示例所述的方法的装置。示例36包括一种机器可读存储设备，所述机器可读存储设备包括机器可读指令，所述机器可读指令当被执行时用于实施如以上任一示例所述的方法或实现如以上任一示例所述的设备。

在各个实施例中，在此(例如，参照图1至图17)所讨论的操作可以被实施为硬件(例如，逻辑电路系统)、软件、固件或其组合，其可以被提供为计算机程序产品，例如包括具有存储在其上用于对计算机编程以执行在此所讨论的过程的指令(或软件程序)的一个或多个有形(例如，非暂态)机器可读或计算机可读介质。所述机器可读介质可以包括存储装置，诸如关于图1至图17所讨论的那些。

另外，这种计算机可读介质可以作为计算机程序产品被下载，其中，所述程序可以经由通信链路(例如，总线、调制解调器或网络连接)以载波或其他传播介质中所提供的数据信号的方式被从远程计算机(例如，服务器)传送至进行请求的计算机(例如，客户端)。

本说明书中对“一个实施例”或“实施例”的引用意味着结合所述实施例所描述的具体特征、结构和/或特性可以包括在至少一种实施方式中。短语“在一个实施例中”在本说明书中各地方的出现可以都或可以不全都涉及同一个实施例。

同样，在说明书和权利要求书中，可以使用术语“耦合”和“连接”及其衍生词。在一些实施例中，“连接”可以用于指示两个或更多元件彼此进行直接物理或电气接触。“耦合”可以意指两个或更多个元件进行直接物理或电气接触。然而，“耦合”还可以意味着两个或更多个元件可以并非彼此直接接触，但仍可以彼此合作或交互。

因而，虽然已经使用特定于结构特征和/或方法行为的语言描述了实施例，将理解的是，所要求保护的主题可以不限于所述的特定特征或行为。相反，所述特定特征和行为被作为实施所要求保护的主题的示例形式而公开。

Claims (24)

1.一种设备，包括：

存储器，用于存储与图像图块相对应的深度数据；以及

处理器，耦合至所述存储器，用于响应于确定所述深度数据包括在所述图像图块内部的最小深度值以及在所述图像图块内部的最大深度值而对所述深度数据执行一项或多项操作。

2.如权利要求1所述的设备，其特征在于，所述处理器用于响应于确定从视点到所述图像图块的像素的距离大于所述最大深度值而确定所述像素位于阴影中。

3.如权利要求2所述的设备，其特征在于，所述处理器用于在不执行从阴影图中读取每像素深度值的情况下确定所述像素位于所述阴影中。

4.如权利要求1所述的设备，其特征在于，所述处理器用于判定样本是否明确位于所述图像图块中的几何图形前面以指示所述样本被照亮。

5.如权利要求1所述的设备，其特征在于，所述处理器用于响应于从阴影图中读取每像素深度值而确定所述图像图块的像素被照亮。

6.如权利要求1所述的设备，其特征在于，所述一项或多项操作用于包括：检查与所述图像图块相对应的控制表面，以确定所述图像图块的模式。

7.如权利要求1所述的设备，其特征在于，最小-最大模式用于利用每个所述图像图块一个或多个最大深度掩码值。

8.如权利要求7所述的设备，其特征在于，所述图像图块的每个像素用于与用于指示像素是与第一最大深度掩码值还是第二最大深度掩码值相关联的至少一个位相对应。

9.如权利要求8所述的设备，其特征在于，所述处理器用于基于所述至少一个位的值来判定是否使用粗糙阴影测试。

10.如权利要求1所述的设备，其特征在于，进一步包括：一个或多个计数器，用于跟踪所述一项或多项操作的成功状况和失败状况。

11.如权利要求1所述的设备，其特征在于，所述深度数据包括针对每个八乘八像素图块在所述图像图块内部的所述最小深度值以及在所述图像图块内部的所述最大深度值。

12.如权利要求1所述的设备，其特征在于，所述存储器用于包括高速缓存，其中，所述高速缓存用于存储所述深度数据以允许针对多项操作进行更快的读取访问。

13.如权利要求1所述的设备，其特征在于，所述存储器用于包括深度缓冲器。

14.如权利要求1所述的设备，其特征在于，所述图像图块用于包括一个或多个像素。

15.如权利要求1所述的设备，其特征在于，所述处理器用于包括图形处理单元(GPU)，所述图形处理单元具有一个或多个图形处理核。

16.如权利要求1所述的设备，其特征在于，所述处理器用于包括一个或多个处理器核。

17.如权利要求1所述的设备，其特征在于，所述处理器用于包括所述存储器的至少一部分。

18.如权利要求1所述的设备，其特征在于，所述处理器和所述存储器位于单个集成电路管芯上。

19.一种方法，包括：

将与图像图块相对应的深度数据存储在存储器中；以及

响应于确定所述深度数据包括在所述图像图块内部的最小深度值以及在所述图像图块内部的最大深度值而对所述深度数据执行一项或多项操作。

20.如权利要求19所述的方法，其特征在于，进一步包括：响应于确定从视点到所述图像图块的像素的距离大于所述最大深度值而确定所述像素位于阴影中。

21.如权利要求19所述的方法，其特征在于，进一步包括：判定样本是否明确位于所述图像图块中的几何图形前面以指示所述样本被照亮。

22.如权利要求19所述的方法，其特征在于，进一步包括：响应于从阴影图中读取每像素深度值而确定所述图像图块的像素被照亮。

23.一种计算机可读介质，包括一条或多条指令，所述一条或多条指令当在处理器上被执行时将所述处理器配置用于执行如权利要求19至22中任一项所述的一项或多项操作。

24.一种设备，包括用于执行如权利要求19至22中任一项所述的方法的装置。