CN109961392A - 在稀疏值映射到非零值的情况下针对深度学习的压缩 - Google Patents

Abstract

本文所描述的实施例提供了一种处理装置，所述处理装置包括计算逻辑，所述计算逻辑用于生成卷积神经网络(CNN)的神经网络数据并将所述神经网络数据写入存储器缓冲器。所述计算逻辑另外包括直接存储器存取(DMA)控制器，所述DMA控制器包括具有编码单元和解码单元的硬件编解码器，所述DMA控制器用于：从所述存储器缓冲器读取所述神经网络数据；经由所述编码单元对所述神经网络数据进行编码；将经编码神经网络数据写入与所述处理装置耦合的存储器设备中；将所述经编码神经网络数据的元数据写入与所述处理装置耦合的所述存储器设备；并且响应于来自所述计算逻辑的请求而经由所述解码单元对经编码神经网络数据进行解码。

Description

在稀疏值映射到非零值的情况下针对深度学习的压缩

技术领域

实施例总体上涉及用于使用通用图形处理单元来执行处理操作的逻辑。更具体地，实施例涉及对卷积神经网络的特征图和权重进行编码和解码。

背景技术

神经网络可以被建模为以非循环图方式连接的神经元的集合。神经网络可以接收输入(单个向量)，并通过一系列隐藏层对其进行变换。每个隐藏层由一组神经元组成，其中，每个神经元完全连接到前一层中的所有神经元，并且其中，单个层中的神经元完全独立地起作用并且不共享任何连接。最后一个完全连接层被称为“输出层”，并且在分类设置中其表示分类评分。卷积神经网络(CNN)类似于标准神经网络。每个神经元接收一些输入、执行点积并且可选地后接非线性。然而，CNN被显式地定制为处置输入图像数据。基于原始图像数据输入，所述网络输出输入数据的分类评分。

CNN拓扑处置大量数据。理想地，在芯片上存储器内处理这种数据。权重矩阵内核数据通常可以消耗几百兆字节数量级的内存。另外，CNN中的每一层都可以以输出特征图的形式产生大量数据。在实施CNN的计算系统的操作期间，可以从系统主存储器中读取内核数据。CNN层的输出特征图(OFM)也可以存储在主存储器中，其中，这些图被读取作为下一层的输入特征图(IFM)。由于由执行CNN的计算系统来处理大量芯片上数据，因此可能会花费大量的功率来读取和写入CNN数据。

附图说明

为了能够详细理解本发明实施例的上述特征，通过参考实施例可以对上文简述的本发明实施例有更具体的说明，附图中展示了这些实施例中的一些。然而，要注意的是，附图仅展示了典型的实施例，并且因此不被认为是对其范围的限制。

图1是根据实施例的处理系统的框图；

图2是根据实施例的处理器的框图；

图3是根据实施例的图形处理器的框图；

图4是根据一些实施例的图形处理器的图形处理引擎的框图；

图5是根据本文所描述的一些实施例的图形处理器核的硬件逻辑的框图。

图6A至图6B展示了根据本文所描述的实施例的包括在图形处理器核中所采用的处理元件阵列的线程执行逻辑。

图7是框图，展示了根据一些实施例的图形处理器指令格式；

图8是根据另一个实施例的图形处理器的框图。

图9A至图9B展示了根据一些实施例的图形处理器命令格式和命令序列；

图10展示了根据一些实施例的数据处理系统的示例性图形软件架构；

图11A是框图，展示了根据实施例的IP核开发系统；

图11B展示了根据本文所描述的一些实施例的集成电路封装体组件的截面侧视图；

图12是框图，展示了根据实施例的示例性芯片上系统集成电路；

图13A至图13B是框图，展示了根据本文所描述的实施例的用于在SoC内使用的示例性图形处理器；

图14A至图14B展示了根据本文所描述的实施例的附加示例性图形处理器逻辑；

图15是卷积神经网络的基元的图示；

图16A至图16B是卷积神经网络的常规实施方式的图示；

图17A至图17B展示了根据实施例的特征图和内核数据的存储器布局；

图18展示了根据实施例的具有原始数据的存储器布局相对于内核块单元的所提出的压缩存储器布局的示例；

图19展示了根据实施例的被配置为实现CNN数据的压缩传输的计算架构；

图20展示了根据实施例的位流头；

图21展示了根据实施例的表编码位流布局；

图22展示了根据实施例的位流编码的各种布局；

图23至图26展示了对示例性位流进行的解码；

图27是流程图，展示了根据实施例的执行CNN操作的方法；

图28是根据实施例对CNN数据进行编码的方法的流程图；

图29展示了根据附加实施例的使用有效性映射压缩模式进行的压缩；

图30展示了根据附加实施例的使用唯一值坐标压缩模式进行的压缩；

图31展示了根据实施例的利用单独元数据进行的编码操作和解码操作；

图32展示了根据实施例的示例性编解码器系统；

图33展示了根据本文所描述的实施例的对具有单个高频率值的机器学习数据的压缩；

图34是流程图，展示了根据实施例的在稀疏值映射到非零值的情况下针对深度学习的压缩；并且

图35是根据实施例的计算设备的框图。

具体实施方式

本文所描述的实施例提供了一种CNN处理系统，包括对特征图存储器操作的自动且无损数据压缩。提供了CNN优化的芯片上系统集成电路，其中，向存储器进行的特征图写入被自动且无损地压缩，同时特征图读取被自动解压缩。这种自动压缩和解压缩在执行CNN操作时保留了存储器总线带宽并降低了系统存储器存取功率要求。本文所描述的附加实施例扩展了神经网络压缩技术以支持用于将高频率值映射到零的附加压缩机制。这种附加压缩机制实现了针对将零值映射到非零值的低精度矩阵乘法库的硬件支持。这些技术可以在实现对机器学习数据的自动、运行时压缩的硬件模块内实施。

出于解释的目的，阐述了许多具体的细节以提供对以下所描述的各实施例的透彻理解。然而，对于本领域技术人员而言，可以在不具有这些具体细节中的一些细节的情况下实践各实施例将是明显的。在其他情况下，以框图的形式示出公知的结构和设备，以避免模糊各实施例的基本原理并且提供对各实施例的更透彻理解。尽管参照图形处理器描述了以下实施例中的一些实施例，但是本文所描述的技术和教导可以应用于各种类型的电路或半导体器件，包括通用处理设备或图形处理设备。本文中对“一个实施例”或“实施例”的引用表明结合所述实施例或与所述实施例相关联地描述的具体特征、结构或特性可以包括在这类实施例中的至少一个实施例中。然而，短语“在一个实施例中(in one embodiment)”在本说明书中各地方的出现不一定全都指代相同的实施例。

在以下说明书和权利要求书中，可以使用术语“耦合”和“连接”及其衍生词。应当理解，这些术语并不意为彼此的同义词。“耦合”用于指示彼此协作或相互作用的彼此之间可能或可能不直接物理或电接触的两个或更多个元件。“连接”用于指示彼此耦合的两个或更多个元件之间的通信的建立。

在接下来的说明中，图1至图14提供了对结合各个实施例或与其相关的示例性数据处理系统和图形处理器逻辑的概述。图15至图35提供了各个实施例的具体细节。以下实施例的一些方面是参照图形处理器进行描述的，而其他方面是关于如中央处理单元(CPU)等通用处理器进行描述的。类似的技术和教导可以应用于其他类型的电路或半导体器件，包括但不限于集成众核处理器、GPU集群、或现场可编程门阵列(FPGA)的一个或多个实例。一般而言，这些教导适用于对图像(例如，样本、像素)、顶点数据、或几何数据进行操控或处理的任何处理器或机器。

系统概述

图1是根据实施例的处理系统100的框图。在各实施例中，系统100包括一个或多个处理器102以及一个或多个图形处理器108，并且可以是单处理器台式系统、多处理器工作站系统或具有大量处理器102或处理器核107的服务器系统。在一个实施例中，系统100是被纳入到用于在移动设备、手持式设备或嵌入式设备中使用的芯片上系统(SoC)集成电路内的处理平台。

在一个实施例中，系统100可以包括或并入基于服务器的游戏平台、游戏控制台，包括游戏与媒体控制台、移动游戏控制台、手持式游戏控制台、或在线游戏控制台。在一些实施例中，系统100是移动电话、智能电话、平板计算设备或移动互联网设备。处理系统100还可包括可穿戴设备(诸如智能手表可穿戴设备、智能眼镜设备、增强现实设备、或虚拟现实设备)、与所述可穿戴设备耦合、或者集成在所述可穿戴设备中。在一些实施例中，处理系统100是电视或机顶盒设备，所述电视或机顶盒设备具有一个或多个处理器102以及由一个或多个图形处理器108生成的图形界面。

在一些实施例中，一个或多个处理器102每个包括用于处理指令的一个或多个处理器核107，所述指令在被执行时执行系统和用户软件的操作。在一些实施例中，一个或多个处理器核107中的每个处理器核被配置成用于处理特定的指令集109。在一些实施例中，指令集109可以促进复杂指令集计算(CISC)、精简指令集计算(RISC)、或经由超长指令字(VLIW)的计算。多个处理器核107可以各自处理不同的指令集109，所述指令集可以包括用于促进对其他指令集进行仿真的指令。处理器核107还可以包括其他处理设备，如数字信号处理器(DSP)。

在一些实施例中，处理器102包括高速缓存存储器104。取决于架构，处理器102可以具有单个内部高速缓存或内部高速缓存的多个级。在一些实施例中，在处理器102的各部件当中共享高速缓存存储器。在一些实施例中，处理器102还使用外部高速缓存(例如，3级(L3)高速缓存或末级高速缓存(LLC))(未示出)，可以使用已知的高速缓存一致性技术来在处理器核107当中共享外部高速缓存。另外地，寄存器堆106包括在处理器102中，所述处理器可以包括用于存储不同类型的数据的不同类型的寄存器(例如，整数寄存器、浮点寄存器、状态寄存器、和指令指针寄存器)。一些寄存器可以是通用寄存器，而其他寄存器可以特定于处理器102的设计。

在一些实施例中，一个或多个处理器102与一个或多个接口总线110耦合，所述接口总线用于在处理器102与系统100中的其他部件之间传输通信信号，如地址、数据、或控制信号。在一个实施例中，接口总线110可以是处理器总线，如直接媒体接口(DMI)总线的版本。然而，处理器总线不限于DMI总线并且可以包括一个或多个外围部件互连总线(例如，PCI、PCI Express)、存储器总线或其他类型的接口总线。在一个实施例中，(多个)处理器102包括集成存储器控制器116和平台控制器中枢130。存储器控制器116促进存储器设备与系统100的其他部件之间的通信，而平台控制器中枢(PCH)130经由本地I/O总线提供到I/O设备的连接。

存储器设备120可以是动态随机存取存储器(DRAM)设备、静态随机存取存储器(SRAM)设备、闪存设备、相变存储器设备、或具有用作处理存储器的合适性能的某种其他存储器设备。在一个实施例中，存储器设备120可以作为系统100的系统存储器来操作，用于存储数据122和指令121以供在所述一个或多个处理器102执行应用程序或进程时使用。存储器控制器116还与可选的外部图形处理器112耦合，所述外部图形处理器可以与处理器102中的所述一个或多个图形处理器108进行通信从而执行图形操作和媒体操作。在一些实施例中，显示设备111可以连接至(多个)处理器102。显示设备111可以是以下各项中的一项或多项：内部显示设备，如在移动电子设备或膝上型设备中；或经由显示接口(例如，显示端口等)附接的外部显示设备。在一个实施例中，显示设备111可以是头戴式显示器(HMD)，如用于虚拟现实(VR)应用或增强现实(AR)应用中使用的立体显示设备。

在一些实施例中，平台控制器中枢130使得外围设备能够经由高速I/O总线连接至存储器设备120和处理器102。I/O外围设备包括但不限于：音频控制器146、网络控制器134、固件接口128、无线收发器126、触摸传感器125、数据存储设备124(例如，硬盘驱动器、闪存等)。数据存储设备124可以经由存储接口(例如，SATA)或经由如外围部件互连总线(例如，PCI、PCI Express)等外围总线来进行连接。触摸传感器125可以包括触摸屏传感器、压力传感器、或指纹传感器。无线收发器126可以是Wi-Fi收发器、蓝牙收发器、或移动网络收发器，如3G、4G或长期演进(LTE)收发器。固件接口128使得能够与系统固件进行通信，并且可以例如是统一可扩展固件接口(UEFI)。网络控制器134可以使能到有线网络的网络连接。在一些实施例中，高性能网络控制器(未示出)与接口总线110耦合。在一个实施例中，音频控制器146是多声道高清音频控制器。在一个实施例中，系统100包括用于将传统(例如，个人系统2(PS/2))设备耦合至系统的可选的传统I/O控制器140。平台控制器中枢130还可以连接至一个或多个通用串行总线(USB)控制器142连接输入设备，如键盘和鼠标143组合、相机144、或其他USB输入设备。

将认识到的是，所示出的系统100是示例性的而非限制性的，因为还可以使用以不同方式配置的其他类型的数据处理系统。例如，存储器控制器116和平台控制器中枢130的实例可以集成到分立式外部图形处理器，如外部图形处理器112。在一个实施例中，平台控制器中枢130和/或存储器控制器160可以在所述一个或多个处理器102外部。例如，系统100可以包括外部存储器控制器116和平台控制器中枢130，所述外部存储器控制器和外围控制器可以被配置为在与(多个)处理器102通信的系统芯片组内的存储器控制器中枢和外围控制器中枢。

图2是处理器200的实施例的框图，所述处理器具有一个或多个处理器核202A至202N、集成存储器控制器214、以及集成图形处理器208。图2的具有与此处任何其他附图中的元件相同的参考号(或名称)的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。处理器200可包括多达且包括由虚线框表示的附加核202N的附加核。处理器核202A至202N各自包括一个或多个内部高速缓存单元204A至204N。在一些实施例中，每个处理器核还可以访问一个或多个共享的高速缓存单元206。

内部高速缓存单元204A至204N和共享高速缓存单元206表示处理器200内部的高速缓存存储器层级结构。高速缓存存储器层级结构可以包括每个处理器核内的至少一级指令和数据高速缓存以及一级或多级共享中级高速缓存，诸如2级(L2)、3级(L3)、4级(L4)、或其他级的高速缓存，其中，最高级的高速缓存在外部存储器之前被分类为LLC。在一些实施例中，高速缓存一致性逻辑维持各高速缓存单元206与204A至204N之间的一致性。

在一些实施例中，处理器200还可以包括一组一个或多个总线控制器单元216和系统代理核210。一个或多个总线控制器单元216管理一组外围总线，诸如一个或多个PCI或PCI快速总线。系统代理核210提供对各处理器部件的管理功能。在一些实施例中，系统代理核210包括一个或多个集成存储器控制器214用于管理对各外部存储器设备(未示出)的访问。

在一些实施例中，处理器核202A至202N中的一个或多个包括对同步多线程的支持。在这种实施例中，系统代理核210包括用于在多线程处理过程中协调和操作核202A至202N的部件。另外，系统代理核210还可以包括功率控制单元(PCU)，所述功率控制单元包括用于调节处理器核202A至202N的功率状态的逻辑和部件以及图形处理器208。

在一些实施例中，另外，处理器200还包括用于执行图形处理操作的图形处理器208。在一些实施例中，图形处理器208耦合至共享高速缓存单元206集以及系统代理核210，所述系统代理核包括一个或多个集成存储器控制器214。在一些实施例中，系统代理核210还包括显示控制器211以便将图形处理器输出驱动到一个或多个耦合的显示器。在一些实施例中，显示控制器211还可以是经由至少一个互连与图形处理器耦合的单独模块，或者可以集成在图形处理器208内。

在一些实施例中，基于环的互连单元212用于耦合处理器200的内部部件。然而，可以使用替代性互连单元，比如点到点互连、切换式互连、或其他技术，包括本领域众所周知的技术。在一些实施例中，图形处理器208经由I/O链路213与环形互连212耦合。

示例性I/O链路213表示多个I/O互连中的多个品种中的至少一种，包括促进各处理器部件与高性能嵌入式存储器模块218(比如eDRAM模块)之间的通信的封装体I/O互连。在一些实施例中，处理器核202A至202N中的每个处理器核以及图形处理器208将嵌入式存储器模块218用作共享末级高速缓存。

在一些实施例中，处理器核202A至202N是执行相同指令集架构的同构核。在另一实施例中，处理器核202A至202N在指令集架构(ISA)方面是异构的，其中，处理器核202A至202N中的一者或多者执行第一指令集，而其他核中的至少一者执行所述第一指令集的子集或不同的指令集。在一个实施例中，处理器核202A至202N就微架构而言是同质的，其中，具有相对较高功耗的一个或多个核与具有较低功耗的一个或多个功率核耦合。另外，处理器200可以实现在一个或多个芯片上或者被实现为具有除其他部件之外的所展示的部件的SoC集成电路。

图3是图形处理器300的框图，所述图形处理器可以是分立式图形处理单元、或者可以是与多个处理核集成的图形处理器。在一些实施例中，图形处理器经由到图形处理器上的寄存器的映射I/O接口并且利用被放置在处理器存储器中的命令与存储器进行通信。在一些实施例中，图形处理器300包括用于访问存储器的存储器接口314。存储器接口314可以是到本地存储器、一个或多个内部高速缓存、一个或多个共享外部高速缓存、和/或到系统存储器的接口。

在一些实施例中，图形处理器300还包括显示控制器302，所述显示控制器用于将显示输出数据驱动到显示设备320。显示控制器302包括用于显示器的一个或多个重叠平面的硬件以及多层视频或用户接口元件的组成。显示设备320可以是内部或外部显示设备。在一个实施例中，显示设备320是头戴式显示设备，如虚拟现实(VR)显示设备或增强现实(AR)显示设备。在一些实施例中，图形处理器300包括用于编码、解码、或者向、从或在一个或多个媒体编码格式之间进行媒体代码转换的视频编解码器引擎306，包括但不限于：运动图像专家组(MPEG)格式(比如MPEG-2)、高级视频译码(AVC)格式(比如H.264/MPEG-4AVC)、以及电影&电视工程师协会(SMPTE)421M/VC-1、和联合图像专家组(JPEG)格式(比如JPEG、以及运动JPEG(MJPEG)格式)。

在一些实施例中，图形处理器300包括用于执行二维(2D)光栅化器操作包括例如位边界块传递的块图像传递(BLIT)引擎304。然而，在一个实施例中，使用图形处理引擎(GPE)310的一个或多个部件执行2D图形操作。在一些实施例中，GPE 310是用于执行图形操作的计算引擎，所述图形操作包括三维(3D)图形操作和媒体操作。

在一些实施例中，GPE 310包括用于执行3D操作的3D流水线312，比如使用作用于3D图元形状(例如，矩形、三角形等)的处理功能来渲染三维图像和场景。3D流水线312包括可编程且固定的功能元件，所述可编程且固定的功能元件在到3D/媒体子系统315的元件和/或生成的执行线程内执行各种任务。虽然3D流水线312可以用于执行媒体操作，但是GPE310的实施例还包括媒体流水线316，所述媒体流水线具体地用于执行媒体操作，诸如视频后处理和图像增强。

在一些实施例中，媒体流水线316包括固定功能或可编程逻辑单元以便代替、或代表视频编解码器引擎306来执行一种或多种专门的媒体操作，比如视频解码加速、视频解交织、以及视频编码加速。在一些实施例中，另外，媒体流水线316还包括线程生成单元以便生成用于在3D/媒体子系统315上执行的线程。所生成的线程对3D/媒体子系统315中所包括的一个或多个图形执行单元执行对媒体操作的计算。

在一些实施例中，3D/媒体子系统315包括用于执行3D流水线312和媒体流水线316生成的线程的逻辑。在一个实施例中，流水线向3D/媒体子系统315发送线程执行请求，所述3D/媒体子系统包括用于仲裁并将各请求分派到可用的线程执行资源的线程分派逻辑。执行资源包括用于处理3D和媒体线程的图形执行单元阵列。在一些实施例中，3D/媒体子系统315包括用于线程指令和数据的一个或多个内部高速缓存。在一些实施例中，所述子系统还包括共享存储器(包括寄存器和可寻址存储器)以便在线程之间共享数据并用于存储输出数据。

图形处理引擎

图4是根据一些实施例的图形处理器的图形处理引擎410的框图。在一个实施例中，图形处理引擎(GPE)410是图3所示的GPE 310的一个版本。图4的具有与此处任何其他附图中的元件相同的参考号(或名称)的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。例如，展示了图3的3D流水线312和媒体流水线316。媒体流水线316在GPE 410的一些实施例中是可选的，并且可以不显式地地包括在GPE 410内。例如以及在至少一个实施例中，单独的媒体和/或图像处理器被耦合至GPE410。

在一些实施例中，GPE 410与命令流转化器403耦合或包括所述命令流转化器，所述命令流转化器向3D流水线312和/或媒体流水线316提供命令流。在一些实施例中，命令流转化器403与存储器耦合，所述存储器可以是系统存储器、或者是内部高速缓存存储器和共享高速缓存存储器中的一个或多个。在一些实施例中，命令流转化器403从存储器接收命令并将这些命令发送至3D流水线312和/或媒体流水线316。所述命令是从存储用于3D流水线312和媒体流水线316的环形缓冲器获取的指示。在一个实施例中，环形缓冲器可以另外包括存储多批多命令的批命令缓冲器。用于3D流水线312的命令还可以包括对在存储器中存储的数据的引用，诸如但不限于用于3D流水线312的顶点数据和几何数据和/或用于媒体流水线316的图像数据和存储器对象。3D流水线312和媒体流水线316通过经由各自流水线内的逻辑执行操作或者通过将一个或多个执行线程分派至执行图形核阵列414来处理所述命令和数据。在一个实施例中，图形核阵列414包括一个或多个图形核块(例如，(多个)图形核415A、(多个)图形核415B)，每个块包括一个或多个图形核。每个图形核包括一组图形执行资源，所述一组图形执行资源包括：用于执行图形操作和计算操作的通用执行逻辑和图形专用执行逻辑；以及固定功能纹理处理逻辑和/或机器学习和人工智能加速逻辑。

在各个实施例中，3D流水线312包括：固定功能逻辑和可编程逻辑，用于通过处理指令并将执行线程分派给图形核阵列414来处理一个或多个着色器程序，诸如顶点着色器、几何着色器、像素着色器、片段着色器、计算着色器或其他着色器程序。图形核阵列414提供了供在处理这些着色器程序时使用的统一的执行资源块。图形核阵列414的(多个)图形核415A至414B内的多用途执行逻辑(例如，执行单元)包括对各种3D API着色器语言的支持，并且可以执行与多个着色器相关联的多个同步执行线程。

在一些实施例中，图形核阵列414还包括用于执行诸如视频和/或图像处理的媒体功能的执行逻辑。在一个实施例中，除了图形处理操作之外，执行单元还包括可编程以执行并行通用计算操作的通用逻辑。通用逻辑可以与图1的(多个)处理器核107或图2中的核202A至202N内的通用逻辑并行地或结合地执行处理操作。

由在图形核阵列414上执行的线程生成的输出数据可以将数据输出到统一返回缓冲器(URB)418中的存储器。URB 418可以存储多个线程的数据。在一些实施例中，URB 418可以用于在图形核阵列414上执行的不同线程之间发送数据。在一些实施例中，URB 418可以另外用于图形核阵列上的线程与共享功能逻辑420内的固定功能逻辑之间的同步。

在一些实施例中，图形核阵列414是可缩放的，使得所述阵列包括可变数量的图形核，这些图形核各自具有基于GPE 410的目标功率和性能等级的可变数量的执行单元。在一个实施例中，执行资源是动态可缩放的，从而可以根据需要启用或禁用执行资源。

图形核阵列414与共享功能逻辑420耦合，所述共享功能逻辑包括在图形核阵列中的图形核之间共享的多个资源。共享功能逻辑420内的共享功能是向图形核阵列414提供专用补充功能的硬件逻辑单元。在各种实施例中，共享功能逻辑420包括但不限于采样器421、数学422和线程间通信(ITC)423逻辑。另外，一些实施例实现共享功能逻辑420内的一个或多个高速缓存425。

在给定的专用功能的需求不足以包含在图形核阵列414中的情况下实施共享功能。相反，所述专用功能的单个实例被实施为共享功能逻辑420中的独立实体并且在图形核阵列414内的执行资源之间共享。在图形核阵列414之间共享并包括在图形核阵列414内的精确的一组功能在各实施例之间变化。在一些实施例中，共享功能逻辑420内由图形核阵列414广泛使用的特定共享功能可以包括在图形核阵列414内的共享功能逻辑416内。在各个实施例中，图形核阵列414内的共享功能逻辑416可以包括共享功能逻辑420内的一些或所有逻辑。在一个实施例中，共享功能逻辑420内的所有逻辑元件可以在图形核阵列414的共享功能逻辑416内重复。在一个实施例中，共享功能逻辑420被执行以便支持图形核阵列414内的共享功能逻辑416。

图5是根据本文所描述的一些实施例的图形处理器核500的硬件逻辑的框图。图5的具有与本文任何其他附图中的元件相同的参考号(或名称)的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。在一些实施例中，所展示的图形处理器核500包括在图4的图形核阵列414内。图形处理器核500——有时称为核切片——可以是模块化图形处理器内的一个或多个图形核。图形处理器核500的示例是一个图形核切片，并且，基于目标功率包络线和性能包络线，如本文所描述的图形处理器可以包括多个图形核切片。每个图形核500可以包括固定功能块530，所述固定功能块与包括模块化通用逻辑块和固定功能逻辑块的多个子核501A至501F(也被称为子切片)相耦合。

在一些实施例中，固定功能块530包括几何/固定功能流水线536，所述几何/固定功能流水线例如在低性能和/或低功率图形处理器实施方式中可以由图形处理器500中的所有子核共享。在各个实施例中，几何/固定功能流水线536包括3D固定功能流水线(例如，如在图3和图4中的3D流水线312)、视频前端单元、线程派生器和线程分派器、以及管理如图15的统一返回缓冲器418等统一返回缓冲器的统一返回缓冲器管理器。

在一个实施例中，固定功能块530还包括图形SoC接口537、图形微控制器538和媒体流水线539。图形SoC接口537提供了图形核500与芯片上系统集成电路内的其他处理器核之间的接口。图形微控制器538是可配置成管理图形处理器500的包括线程分派、调度和先占(pre-emption)在内的各种功能的可编程子处理器。媒体流水线539(例如，图3和图4的媒体流水线316)包括用于促进对包括图像数据和视频数据在内的多媒体数据进行解码、编码、预处理和/或后处理的逻辑。媒体流水线539经由对子核501至501F内的计算或采样逻辑的请求来实施媒体操作。

在一个实施例中，SoC接口537使得图形核500能够与通用应用处理器核(例如，CPU)和/或SoC内的其他部件进行通信，这些其他部件包括如共享末级高速缓存存储器等存储器层级架构元件、系统RAM、和/或嵌入式片上或封装体上DRAM。SoC接口537还可以使能与SoC内如相机成像流水线等固定功能设备进行通信，并且使能使用和/或实施可以在图形核500与SoC内的CPU之间共享的全局存储器原子。SoC接口537还可以实施针对图形核500的功率管理控制，并且使能图形核500的时钟域与SoC内的其他时钟域之间的接口。在一个实施例中，SoC接口537使得能够从被配置成向图形处理器内的一个或多个图形核中的每一个提供命令和指令的命令流转化器和全局线程分派器处接收命令缓冲器。当媒体操作将要执行时，这些命令和指令可以被分派给媒体流水线539，或者当图形处理操作将要执行时，这些命令和指令可以被分派给几何和固定功能流水线(例如，几何和固定功能流水线536、几何和固定功能流水线514)。

图形微控制器538可以被配置成执行针对图形核500的各种调度任务和管理任务。在一个实施例中，图形微控制器538可以对子核501A至501F内的执行单元(EU)阵列502A至502F、504A至504F内的各个图形并行引擎执行图形和/或计算工作负荷调度。在这种调度模型中，在包括图形核500的SoC的CPU核上执行的主机软件可以经由多个图形处理器门铃(doorbell)之一来提交工作负荷，这调用了对适当图形引擎的调度操作。调度操作包括：确定接下来要运行哪个工作负荷、向命令流转化器提交工作负荷、对在引擎上运行的现有工作负荷进行先占、监测工作负荷的进程、以及通知主机软件何时完成工作负荷。在一个实施例中，图形微控制器538还可以促进图形核500的低功率或空闲状态，从而为图形核500提供独立于操作系统和/或系统上的图形驱动器软件跨低功率状态转换来对图形核500内的寄存器进行保存和恢复的能力。

图形核500可以具有多于或少于所展示的子核501A至501F，多达N个模块化子核。对于每组N个子核，图形核500还可以包括共享功能逻辑510、共享存储器和/或高速缓存存储器512、几何/固定功能流水线514、以及用于加速各种图形和计算处理操作的附加固定功能逻辑516。共享功能逻辑510可以包括与可由图形核500内的每N个子核共享的图4共享功能逻辑420相关联的逻辑单元(例如，采样器逻辑、数学逻辑、和/或线程间通信逻辑)。共享存储器和/或高速缓存存储器512可以是用于图形核500内的所述一组N个子核501A至501F的末级高速缓存，并且还可以充当可由多个子核访问的共享存储器。几何/固定功能流水线514可以代替几何/固定功能流水线536被包括在固定功能块530内，并且可以包括相同的或类似的逻辑单元。

在一个实施例中，图形核500包括附加固定功能逻辑516，所述附加固定功能逻辑可以包括供由图形核500使用的各种固定功能加速逻辑。在一个实施例中，附加固定功能逻辑516包括供在仅位置着色中使用的附加几何流水线。在仅位置着色中，存在两个几何流水线：几何/固定功能流水线516、536内的完全几何流水线；以及拣选流水线，所述拣选流水线是可以包括在附加固定功能逻辑516内的附加几何流水线。在一个实施例中，拣选流水线是完全几何流水线的精简版本。完全流水线和拣选流水线可以执行同一应用的不同实例，每个实例具有单独的上下文。仅位置着色可以隐藏被丢弃三角形的较长拣选运行，从而在一些实例中使得能够更早完成着色。例如并且在一个实施例中，附件固定功能逻辑516内的拣选流水线逻辑可以与主应用并行地执行位置着色器，并且通常比完全流水线更快地生成关键结果，因为完全流水线仅对顶点的位置属性进行取出和着色，而不向帧缓冲器执行对像素的光栅化和渲染。拣选流水线可以使用所生成的关键结果来计算所有三角形的可见性信息，而无需考虑那些三角形是否被拣选。完全流水线(其在本实例中可以被称为重放(replay)流水线)可以消耗可见性信息以便跳过被拣选的三角形从而仅对最终被传递到光栅化阶段的可见三角形进行着色。

在一个实施例中，附加固定功能逻辑516还可以包括用于包括针对机器学习训练或推理在内的实施方式的机器学习加速逻辑，如固定功能矩阵乘法逻辑。

在每个图形子核501A至501F内包括可以用来响应于图形流水线、媒体流水线、或着色器程序的请求而执行图形操作、媒体操作和计算操作的一组执行资源。图形子核501A至501F包括：多个EU阵列502A至502F、504A至504F；线程分派和线程间通信(TD/IC)逻辑503A至503F；3D(例如，纹理)采样器505A至505F；媒体采样器506A至506F；着色器处理器507A至507F；以及共享本地存储器(SLM)508A至508F。EU阵列502A至502F、504A至504F各自包括多个执行单元，所述多个执行单元为能够执行浮点逻辑运算和整数/定点逻辑运算以便为图形操作、媒体操作或计算操作服务的通用图形处理单元，包括图形程序、媒体程序或计算着色器程序。TD/IC逻辑503A至503F执行针对子核内的执行单元的本地线程分派和线程控制操作，并且促进在所述子核的执行单元上执行的线程之间的通信。3D采样器505A至505F可以将纹理或其他3D图形相关的数据读取到存储器中。3D采样器可以基于所配置的样本状态以及与给定纹理相关联的纹理格式来以不同方式读取纹理数据。媒体采样器506A至506F可以基于与媒体数据相关联的类型和格式来执行类似的读取操作。在一个实施例中，每个图形子核501A至501F可以交替地包括统一3D和媒体采样器。在子核501A至501F中的每一个内的执行单元上执行的线程可以利用每个子核内的共享本地存储器508A至508F，以便使得在线程组内执行的线程能够使用公共片上存储器池来执行。

执行单元

图6A至图6B展示了根据本文所描述的实施例的包括在图形处理器核中所采用的处理元件阵列的线程执行逻辑600。图6A至图6B的具有与本文任何其他附图中的元件相同的参考号(或名称)的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。图6A展示了线程执行逻辑600的概览，所述线程执行逻辑可以包括被展示为具有图5的每个子核501A至501F的硬件逻辑的变体。图6B展示了执行单元的示例性内部细节。

如图6A中所示，在一些实施例中，线程执行逻辑600包括着色器处理器602、线程分派器604、指令高速缓存606、包括多个执行单元608A至608N的可缩放执行单元阵列、采样器610、数据高速缓存612、以及数据端口614。在一个实施例中，可缩放执行单元阵列可以通过基于工作负荷的计算需求来启用或禁用一个或多个执行单元(例如，执行单元608A，608B，608C，608D，一直到608N-1和608N中的任一个)来动态地缩放。在一个实施例中，所包括的部件经由互连结构而互连，所述互连结构链接到部件中的每个部件。在一些实施例中，线程执行逻辑600包括通过指令高速缓存606、数据端口614、采样器610、以及执行单元阵列608A至608N中的一者或多者到存储器(如系统存储器或高速缓存存储器)的一个或多个连接件。在一些实施例中，每个执行单元(例如，608A)是能够执行多个同步硬件线程同时针对每个线程并行地处理多个数据元素的独立可编程通用计算单元。在各种实施例中，执行单元608A至608N的阵列是可缩放的以包括任意数量的单独执行单元。

在一些实施例中，执行单元608A至608N主要用于执行着色器程序。着色器处理器602可以处理各种着色器程序并且经由线程分派器604分派与着色器程序相关联的执行线程。在一个实施例中，线程分派器包括用于对来自图形和媒体流水线的线程发起请求进行仲裁并且在一个或多个执行单元608A至608N上实例化所请求的线程的逻辑。例如，几何流水线可以将顶点处理、曲面细分或几何处理线程分派至线程执行逻辑进行处理。在一些实施例中，线程分派器604还可处理来自执行着色器程序的运行时间线程生成请求。

在一些实施例中，执行单元608A至608N支持指令集(所述指令集包括对许多标准3D图形着色器指令的原生支持)，从而使得以最小的转换执行来自图形库(例如，Direct 3D和OpenGL)的着色器程序。这些执行单元支持顶点和几何处理(例如，顶点程序、几何程序、顶点着色器)、像素处理(例如，像素着色器、片段着色器)以及通用处理(例如，计算和媒体着色器)。执行单元608A至608N中的每一个都能够执行多发布单指令多数据(SIMD)，并且多线程操作能够在面对较高等待时间的存储器访问时实现高效的执行环境。每个执行单元内的每个硬件线程都具有专用的高带宽寄存器堆和相关的独立线程状态。对于具有整数、单精度浮点运算和双精度浮点运算、SIMD分支功能、逻辑运算、超越运算和其他混杂运算的流水线，执行是每个时钟的多发布。在等待来自存储器或共享功能之一的数据时，执行单元608A至608N内的依赖性逻辑使等待线程休眠，直到所请求的数据已返回。当等待线程正在休眠时，硬件资源可能会专门用于处理其他线程。例如，在与顶点着色器操作相关联的延迟期间，执行单元可以执行像素着色器、片段着色器或包括不同顶点着色器的另一种类型的着色器程序的操作。

执行单元608A至608N中的每个执行单元在数据元素阵列上进行操作。数据元素的数量是“执行大小”、或指令的信道数。执行通道是执行数据元素访问、掩蔽、和指令内的流控制的逻辑单元。通道的数量可以与针对特定图形处理器的物理算术逻辑单元(ALU)或浮点单元(FPU)的数量无关。在一些实施例中，执行单元608A至608N支持整数和浮点数据类型。

执行单元指令集包括SIMD指令。各种数据元素可作为压缩数据类型存储在寄存器中，并且执行单元将基于元素的数据大小来处理各种元素。例如，当在256位宽的向量上进行操作时，所述256位的向量存储在寄存器中，并且所述执行单元作为四个单独64位压缩数据元素(四倍字长(QW)大小的数据元素)、八个单独32位压缩数据元素(双倍字长(DW)大小的数据元素)、十六个单独16位压缩数据元素(字长(W)大小的数据元素)、或三十二个单独8位数据元素(字节(B)大小的数据元素)在所述向量上进行操作。然而，不同的向量宽度和寄存器大小是可能的。

在一个实施例中，可以将一个或多个执行单元组合到融合执行单元609A至609N中，所述融合执行单元具有对于融合EU而言共同的线程控制逻辑(607A至607N)。可以将多个EU融合到一个EU组中。所述融合EU组中的每个EU可以被配置成执行单独的SIMD硬件线程。融合EU组中的EU数量可以根据实施例而变化。另外，可以每个EU地执行不同的SIMD宽度，包括但不限于SIMD8、SIMD16和SIMD32。每个融合图形执行单元609A至609N包括至少两个执行单元。例如，融合执行单元609A包括第一EU 608A、第二EU 608B、以及对于第一EU608A和第二EU 608B而言共同的线程控制逻辑607A。线程控制逻辑607A控制在融合图形执行单元609A上执行的线程，从而允许融合执行单元609A至609N内的每个EU使用共同指令指针寄存器来执行。

一个或多个内部指令高速缓存(例如，606)包括在所述线程执行逻辑600中以便高速缓存所述执行单元的线程指令。在一些实施例中，一个或多个数据高速缓存(例如，612)被包括用于高速缓存在线程执行过程中的线程数据。在一些实施例中，采样器610被包括用于为3D操作提供纹理采样并且为媒体操作提供媒体采样。在一些实施例中，采样器610包括专门的纹理或媒体采样功能，以便在向执行单元提供采样数据之前在采样过程中处理纹理或媒体数据。

在执行过程中，图形和媒体流水线经由线程生成和分派逻辑向线程执行逻辑600发送线程发起请求。一旦一组几何对象已经被处理并被光栅化成像素数据，则着色器处理器602内的像素处理器逻辑(例如，像素着色器逻辑、片段着色器逻辑等)被调用以便进一步计算输出信息并且使得结果被写入到输出表面(例如，色彩缓冲器、深度缓冲器、模板印刷(stencil)缓冲器等)。在一些实施例中，像素着色器或片段着色器计算各顶点属性的值，所述各顶点属性跨光栅化对象被内插。在一些实施例中，着色器处理器602内的像素处理器逻辑然后执行应用编程接口(API)供应的像素或片段着色器程序。为了执行着色器程序，着色器处理器602经由线程分派器604将线程分派至执行单元(例如，608A)。在一些实施例中，着色器处理器602使用采样器610中的纹理采样逻辑来访问存储器中所存储的纹理图中的纹理数据。对纹理数据和输入几何数据的算术运算计算每个几何片段的像素颜色数据，或丢弃一个或多个像素而不进行进一步处理。

在一些实施例中，数据端口614提供存储器访问机制，供线程执行逻辑600将经处理的数据输出至存储器以便在图形处理器输出流水线上进行进一步处理。在一些实施例中，数据端口614包括或耦合至一个或多个高速缓存存储器(例如，数据高速缓存612)从而经由数据端口来高速缓存数据以供存储器访问。

如图6B中所展示的，图形执行单元608可以包括指令取出单元637、通用寄存器堆阵列(GRF)624、架构寄存器堆阵列(ARF)626、线程仲裁器622、发送单元630、分支单元632、一组SIMD浮点单元(FPU)634、以及在一个实施例中的一组专用整数SIMD ALU 635。GRF 624和ARF 626包括与在图形执行单元608中可能活跃的每个同步的硬件线程相关联的所述一组通用寄存器堆和架构寄存器堆。在一个实施例中，在ARF 626中维持每线程架构状态，而在线程执行期间所使用的数据被存储在GRF 624中。每个线程的执行状态，包括每个线程的指令指针，可以保持在ARF 626中的线程专用寄存器中。

在一个实施例中，图形执行单元608具有作为同步多线程化(SMT)与细粒度交织多线程化(IMT)的组合的架构。所述架构具有模块化配置，所述模块化配置可以基于每执行单元的目标同步线程数量和目标寄存器数量而在设计时得到微调，在所述模块化配置中，跨用于执行多个同步线程的逻辑来划分执行单元资源。

在一个实施例中，图形执行单元608可以共同发布多条指令，这些指令可以各自是不同的指令。图形执行单元线程608的线程仲裁器622可以将指令分派给以下各项中的一项以供执行：发送单元630、分支单元642或(多个)SIMD FPU 634。每个执行线程可以访问GRF624内的128个通用寄存器，其中，每个寄存器可以存储可作为具有32位数据元素的SIMD 8元素向量访问的32个字节。在一个实施例中，每个执行单元线程访问GRF 624内的4个千字节，但是实施例并不限于此，并且在其他实施例中可以提供更多或更少的寄存器资源。在一个实施例中，多达七个线程可以同步执行，但是每执行单元的线程数量还可以根据实施例而变化。在七个线程可以访问4个千字节的实施例中，GRF 624可以存储总共28千字节。灵活寻址模式可以准许对多个寄存器进行一起寻址，从而高效地建立更宽的寄存器或者表示跨步矩形块数据结构。

在一个实施例中，经由通过消息传递发送单元630所执行的“发送”指令来分派存储器操作、采样器操作以及其他较长时延系统通信。在一个实施例中，分支指令被分派给专用分支单元632以便促进SIMD发散和最终收敛。

在一个实施例中，图形执行单元608包括用于执行浮点运算的一个或多个SIMD浮点单元(FPU)634。在一个实施例中，(多个)FPU 634还支持整数计算。在一个实施例中，(多个)FPU 634可以SIMD执行多达数量M个32位浮点(或整数)运算，或者SIMD执行多达2M个16位整数或16位浮点运算。在一个实施例中，(多个)FPU中的至少一个提供支持高吞吐量超越数学功能和双精度64位浮点的扩展数学能力。在一些实施例中，一组8位整数SIMD ALU 635还表示并且还可以具体地优化成执行与机器学习计算相关联的运算。

在一个实施例中，可以在图形子核分组(例如，子切片)时对图形执行单元608的多个实例的阵列进行实例化。为了可伸缩性，产品架构可以选择每子核分组的确切执行单元数量。在一个实施例中，执行单元608可以跨多个执行通道来执行指令。在进一步的实施例中，在图形执行单元608上所执行的每个线程是在不同通道上执行的。

图7是展示了根据一些实施例的图形处理器指令格式700的框图。在一个或多个实施例中，图形处理器执行单元支持具有多种格式的指令的指令集。实线框展示了通常包括在执行单元指令中的部件，而虚线包括可选的部件或仅包括在指令子集中的部件。在一些实施例中，所描述和展示的指令格式700是宏指令，因为它们是供应至执行单元的指令，这与从指令解码产生的微操作相反(一旦所述指令被处理)。

在一些实施例中，图形处理器执行单元原生地支持采用128位指令格式710的指令。64位紧凑指令格式730可用于基于所选指令、多个指令选项和操作数数量的一些指令。原生128位指令格式710提供对所有指令选项的访问，而一些选项和操作限制在64位格式730中。64位格式730中可用的原生指令根据实施例而不同。在一些实施例中，使用索引字段713中的一组索引值将指令部分地压缩。执行单元硬件基于索引值来参考一组压缩表，并使用压缩表输出来重构采用128位指令格式710的原生指令。

针对每种格式，指令操作码712限定执行单元要执行的操作。执行单元跨每个操作数的多个数据元素来并行地执行每条指令。例如，响应于添加指令，执行单元跨每个颜色通道执行同步添加操作，所述颜色通道表示纹理元素或图片元素。默认地，执行单元跨操作数的所有数据通道执行每条指令。在一些实施例中，指令控制字段714使能控制某些执行选项，诸如通道选择(例如，预测)以及数据通道排序(例如，混合)。针对采用128位指令格式710的指令，执行大小字段716限制了将并行执行的数据通道的数量。在一些实施例中，执行大小字段716不可用于64位紧凑指令格式730。

一些执行单元指令具有多达三个操作数，包括两个源操作数(src0 720、src1722)和一个目的地718。在一些实施例中，执行单元支持双目的地指令，其中这些目的地之一是隐式的。数据操作指令可以具有第三源操作数(例如，SRC2 724)，其中，指令操作码712确定源操作数的数量。指令的最后的源操作数可以是利用所述指令传递的即时(例如，硬编码)值。

在一些实施例中，128位指令格式710包括访问/地址模式字段726，所述访问/地址模式信息例如指定了是使用直接寄存器寻址模式还是间接寄存器寻址模式。当使用直接寄存器寻址模式时，直接由指令中的位来提供一个或多个操作数的寄存器地址。

在一些实施例中，128位指令格式710包括访问/地址模式字段726，所述访问/地址模式字段指定指令的地址模式和/或访问模式。在一个实施例中，访问模式用于限定针对指令的数据访问对齐。一些实施例支持访问模式，包括16字节对齐访问模式和1字节对齐访问模式，其中，访问模式的字节对齐确定了指令操作数的访问对齐。例如，当在第一模式中时，指令可以使用字节对齐寻址以用于源操作数和目的地操作数，并且当在第二模式中时，指令可以使用16字节对齐寻址以用于所有的源操作数和目的地操作数。

在一个实施例中，访问/地址模式字段726的地址模式部分确定指令是使用直接寻址还是间接寻址。当使用直接寄存器寻址模式时，指令中的位直接提供一个或多个操作数的寄存器地址。当使用间接寄存器寻址模式时，可以基于指令中的地址寄存器值和地址立即数字段来计算一个或多个操作数的寄存器地址。

在一些实施例中，基于操作码712位字段对指令进行分组从而简化操作码解码740。针对8位的操作码，第4、5、和6位允许执行单元确定操作码的类型。所示出的精确操作码分组仅是示例性的。在一些实施例中，移动和逻辑操作码组742包括数据移动和逻辑指令(例如，移动(mov)、比较(cmp))。在一些实施例中，移动和逻辑组742共享五个最高有效位(MSB)，其中移动(mov)指令采用0000xxxxb的形式，而逻辑指令采用0001xxxxb的形式。流控制指令组744(例如，调用(call)、跳(jmp))包括采用0010xxxxb形式(例如，0x20)的指令。混杂指令组746包括指令的混合，包括采用0011xxxxb形式(例如，0x30)的同步指令(例如，等待(wait)、发送(send))。并行数学指令组748包括采用0100xxxxb形式(例如，0x40)的按分量的算术指令(例如，加(add)、乘(mul))。并行数学组748跨数据通道并行地执行算术运算。向量数学组750包括采用0101xxxxb形式(例如，0x50)的算术指令(例如，dp4)。向量数学组对向量操作数执行算术运算，诸如点积运算。

图形流水线

图8是图形处理器800的另一个实施例的框图。图8的具有与此处任何其他附图中的元件相同的参考号(或名称)的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。

在一些实施例中，图形处理器800包括几何流水线820、媒体流水线830、显示引擎840、线程执行逻辑850、以及渲染输出流水线870。在一些实施例中，图形处理器800是包括一个或多个通用处理核的多核处理系统内的图形处理器。图形处理器受到至一个或多个控制寄存器(未示出)的寄存器写入的控制或者经由环形互连802经由发布至图形处理器800的命令被控制。在一些实施例中，环形互连802将图形处理器800耦合至其他处理部件，比如其他图形处理器或通用处理器。来自环形互连802的命令通过命令流转化器803被解译，所述命令流转化器将指令供应至几何流水线820或媒体流水线830的单独部件。

在一些实施例中，命令流转化器803引导顶点获取器805的操作，所述顶点获取器从存储器读取顶点数据并执行由命令流转化器803所提供的顶点处理命令。在一些实施例中，顶点获取器805将顶点数据提供给顶点着色器807，所述顶点着色器对每个顶点执行坐标空间变换和照明操作。在一些实施例中，顶点获取器805和顶点着色器807通过经由线程分派器831向执行单元852A至852B分派执行线程来执行顶点处理指令。

在一些实施例中，执行单元852A至852B是具有用于执行图形和媒体操作的指令集的向量处理器阵列。在一些实施例中，执行单元852A至852B具有附接的L1高速缓存851，所述高速缓存专用于每个阵列或在阵列之间共享。高速缓存可以被配置为数据高速缓存、指令高速缓存、或单个高速缓存，所述单个高速缓存被分区为包含不同分区中的数据和指令。

在一些实施例中，几何流水线820包括用于执行3D对象的硬件加速曲面细分的曲面细分部件。在一些实施例中，可编程的外壳着色器811配置曲面细分操作。可编程域着色器817提供对曲面细分输出的后端评估。曲面细分器813在外壳着色器811的方向上进行操作并且包含专用逻辑，所述专用逻辑用于基于粗糙几何模型来生成详细的几何对象集合，所述粗糙几何模型作为输入被提供至几何流水线820。在一些实施例中，如果未使用曲面细分，则可以对曲面细分部件(例如，外壳着色器811、曲面细分器813、域着色器817)进行旁路。

在一些实施例中，完整的几何对象可以由几何着色器819经由被分派至所述执行单元852A至852B的一个或多个线程来处理、或者可以直接行进至剪辑器829。在一些实施例中，几何着色器在整个几何对象(而非顶点或者如图形流水线的先前级中的顶点补片(patch))上进行操作。如果禁用曲面细分，则几何着色器819从顶点着色器807接收输入。在一些实施例中，几何着色器819可由几何着色器程序编程以便在曲面细分单元被禁用时执行几何曲面细分。

在光栅化之前，剪辑器829可以处理顶点数据。剪辑器829可以是固定功能的剪辑器或者具有剪辑和几何着色器功能的可编程剪辑器。在一些实施例中，渲染输出流水线870中的光栅化器和深度测试部件873分派像素着色器以将几何对象转换成每像素表示。在一些实施例中，像素着色器逻辑包括在线程执行逻辑850中。在一些实施例中，应用可对光栅化器和深度测试部件873进行旁路并且经由流出单元823访问未光栅化的顶点数据。

图形处理器800具有互连总线、互连结构、或某个其他的互连机制，所述互连机制允许数据和消息在所述图形处理器的主要部件之中传递。在一些实施例中，执行单元852A至852B和相关联的逻辑单元(例如，L1高速缓存851、采样器854、纹理高速缓存858等)经由数据端口856进行互连，以便执行存储器访问并且与处理器的渲染输出流水线部件进行通信。在一些实施例中，采样器854、高速缓存851、858以及执行单元852A至852B各自具有单独的存储器访问路径。在一个实施例中，纹理高速缓存858还可被配置成采样器高速缓存。

在一些实施例中，渲染输出流水线870包含光栅化器和深度测试部件873，所述光栅化器和深度测试部件将基于顶点的对象转换为相关联的基于像素的表示。在一些实施例中，光栅化器逻辑包括用于执行固定功能三角形和线光栅化的窗口器/掩蔽器单元。相关联的渲染高速缓存878和深度高速缓存879在一些实施例中也是可用的。像素操作部件877对数据进行基于像素的操作，然而在一些实例中，与2D操作(例如，利用混合的位块图像传递)相关联的像素操作由2D引擎841执行、或者在显示时间由显示控制器843使用重叠显示平面来代替。在一些实施例中，共享的L3高速缓存875可用于所有的图形部件，从而允许在无需使用主系统存储器的情况下共享数据。

在一些实施例中，图形处理器媒体流水线830包括媒体引擎837和视频前端834。在一些实施例中，视频前端834从命令流转化器803接收流水线命令。在一些实施例中，媒体流水线830包括单独的命令流转化器。在一些实施例中，视频前端834在将所述命令发送至媒体引擎837之前处理媒体命令。在一些实施例中，媒体引擎837包括用于生成线程以用于经由线程分派器831分派至线程执行逻辑850的线程生成功能。

在一些实施例中，图形处理器800包括显示引擎840。在一些实施例中，显示引擎840在处理器800外部并且经由环形互连802、或某个其他互连总线或机构与图形处理器耦合。在一些实施例中，显示引擎840包括2D引擎841和显示控制器843。在一些实施例中，显示引擎840包含能够独立于3D流水线而操作的专用逻辑。在一些实施例中，显示控制器843与显示设备(未示出)耦合，所述显示设备可以是系统集成显示设备(如在膝上型计算机中)、或者经由显示设备连接器附接的外部显示设备。

在一些实施例中，几何流水线820和媒体流水线830可被配置成用于基于多个图形和媒体编程接口执行操作并且并非专用于任何一种应用编程接口(API)。在一些实施例中，图形处理器的驱动器软件将专用于特定图形或媒体库的API调度转换成可由图形处理器处理的命令。在一些实施例中，为全部来自Khronos Group的开放图形库(OpenGL)、开放计算语言(OpenCL)和/或Vulkan图形和计算API提供了支持。在一些实施例中，也可以为微软公司的Direct3D库提供支持。在一些实施例中，可以支持这些库的组合。还可以为开源计算机视觉库(OpenCV)提供支持。如果可做出从未来API的流水线到图形处理器的流水线的映射，则具有兼容3D流水线的未来API也将受到支持。

图形流水线编程

图9A是展示了根据一些实施例的图形处理器命令格式900的框图。图9B是展示了根据实施例的图形处理器命令序列910的框图。图9A中的实线框展示了通常包括在图形命令中的部件，而虚线包括是可选的或者仅包括在所述图形命令的子集中的部件。图9A的示例性图形处理器命令格式900包括用于标识客户端902、命令操作代码(操作码)904、以及用于命令的数据906的数据字段。一些命令中还包括子操作码905和命令大小908。

在一些实施例中，客户端902指定了处理命令数据的图形设备的客户端单元。在一些实施例中，图形处理器命令解析器检查每个命令的客户端字段以便调整对命令的进一步处理并将命令数据路由至合适的客户端单元。在一些实施例中，图形处理器客户端单元包括存储器接口单元、渲染单元、2D单元、3D单元、和媒体单元。每个客户端单元具有对命令进行处理的相应处理流水线。一旦命令被客户端单元接收到，客户端单元就读取操作码904以及子操作码905(如果存在的话)从而确定要执行的操作。客户端单元使用数据字段906内的信息来执行命令。针对一些命令，期望显式的命令大小908来指定命令的大小。在一些实施例中，命令解析器基于命令操作码自动地确定命令中的至少一些命令的大小。在一些实施例中，经由双倍字长的倍数对命令进行对齐。

图9B中的流程图示出了示例性图形处理器命令序列910。在一些实施例中，以图形处理器的实施例为特征的数据处理系统的软件或固件使用所示出的命令序列的版本来启动、执行并终止图形操作集合。仅出于示例性目的示出并描述了样本命令序列，如实施例并不限于这些特定命令或者此命令序列。而且，所述命令可以作为一批命令以命令序列被发布，从而使得图形处理器将以至少部分同时的方式处理命令序列。

在一些实施例中，图形处理器命令序列910可以以流水线转储清除命令912开始以便使得任一活跃图形流水线完成针对所述流水线的当前未决命令。在一些实施例中，3D流水线922和媒体流水线924不同时进行操作。执行流水线转储清除以使得活动图形流水线完成任何未决命令。响应于流水线转储清除，用于图形处理器的命令解析器将停止命令处理直到活跃绘画引擎完成未决操作并且使得相关的读高速缓存失效。可选地，渲染高速缓存中被标记为‘脏’的任何数据可以被转储清除到存储器中。在一些实施例中，流水线转储清除命令912可以用于流水线同步或者用在将图形处理器置于低功率状态之前。

在一些实施例中，当命令序列需要图形处理器在流水线之间显式地地切换时，使用流水线选择命令913。在一些实施例中，在发布流水线命令之前在执行情境中仅需要一次流水线选择命令913，除非所述情境要发布针对两条流水线的命令。在一些实施例中，在经由流水线选择命令913的流水线切换之前正好需要流水线转储清除命令912。

在一些实施例中，流水线控制命令914配置用于操作的图形流水线并且用于对3D流水线922和媒体流水线924进行编程。在一些实施例中，流水线控制命令914配置活跃流水线的流水线状态。在一个实施例中，流水线控制命令914用于流水线同步并且用于在处理一批命令之前清除来自活跃流水线内的一个或多个高速缓存存储器中的数据。

在一些实施例中，返回缓冲器状态命令916用于配置返回缓冲器的集合以供相应的流水线写入数据。一些流水线操作需要分配、选择、或配置一个或多个返回缓冲器，在处理过程中所述操作将中间数据写入所述一个或多个返回缓冲器中。在一些实施例中，图形处理器还使用一个或多个返回缓冲器以便存储输出数据并且执行跨线程通信。在一些实施例中，返回缓冲器状态916包括选择返回缓冲器的大小和数量以用于流水线操作集合。

命令序列中的剩余命令基于用于操作的活跃流水线而不同。基于流水线判定920，所述命令序列被定制用于以3D流水线状态930开始的3D流水线922、或者在媒体流水线状态940处开始的媒体流水线924。

用于配置3D流水线状态930的命令包括用于顶点缓冲器状态、顶点元素状态、常量颜色状态、深度缓冲器状态、以及有待在处理3D图元命令之前配置的其他状态变量的3D状态设置命令。这些命令的值至少部分地基于使用中的特定3D API来确定。在一些实施例中，3D流水线状态930命令还能够选择性地禁用或旁路掉特定流水线元件(如果将不使用那些元件的话)。

在一些实施例中，3D图元932命令用于提交待由3D流水线处理的3D图元。经由3D图元932命令传递给图形处理器的命令和相关联参数将被转发到所述图形流水线中的顶点获取功能。顶点获取功能使用3D图元932命令数据来生成多个顶点数据结构。所述顶点数据结构被存储在一个或多个返回缓冲器中。在一些实施例中，3D图元932命令用于经由顶点着色器对3D图元执行顶点操作。为了处理顶点着色器，3D流水线922将着色器执行线程分派至图形处理器执行单元。

在一些实施例中，经由执行934命令或事件触发3D流水线922。在一些实施例中，寄存器写入触发命令执行。在一些实施例中，经由命令序列中的‘前进’(‘go’)或‘拣选’(‘kick’)命令来触发执行。在一个实施例中，使用流水线同步命令来触发命令执行以便通过图形流水线转储清除命令序列。3D流水线将针对3D图元来执行几何处理。一旦完成操作，则对所产生的几何对象进行光栅化，并且像素引擎对所产生的像素进行着色。对于这些操作，还可以包括用于控制像素着色和像素后端操作的附加命令。

在一些实施例中，当执行媒体操作时，图形处理器命令序列910跟随在媒体流水线924路径之后。一般地，针对媒体流水线924进行编程的具体用途和方式取决于待执行的媒体或计算操作。在媒体解码过程中，特定的媒体解码操作可以被卸载到所述媒体流水线。在一些实施例中，还可对媒体流水线进行旁路，并且可使用由一个或多个通用处理核提供的资源来整体地或部分地执行媒体解码。在一个实施例中，媒体流水线还包括用于通用图形处理器单元(GPGPU)操作的元件，其中，所述图形处理器用于使用计算着色器程序来执行SIMD向量运算，所述计算着色器程序与渲染图形图元不是显式地相关的。

在一些实施例中，以与3D流水线922相似的方式对媒体流水线924进行配置。将用于配置媒体流水线状态940的一组命令分派或放置到命令队列中，在媒体对象命令942之前。在一些实施例中，用于媒体流水线状态的命令940包括用于配置媒体流水线元件的数据，所述媒体流水线元件将用于处理媒体对象。这包括用于在媒体流水线内配置视频解码和视频编码逻辑的数据，诸如编码或解码格式。在一些实施例中，用于媒体流水线状态的命令940还支持将一个或多个指针用于包含一批状态设置的“间接”状态元件。

在一些实施例中，媒体对象命令942将指针供应至媒体对象以用于由媒体流水线进行处理。媒体对象包括存储器缓冲器，所述存储器缓冲器包含待处理的视频数据。在一些实施例中，在发布媒体对象命令942之前，所有的媒体流水线状态必须是有效的。一旦流水线状态被配置并且媒体对象命令942被排队，则经由执行944命令或等效的执行事件(例如，寄存器写入)来触发媒体流水线924。然后可以通过由3D流水线922或媒体流水线924提供的操作对来自媒体流水线924的输出进行后处理。在一些实施例中，以与媒体操作类似的方式来配置和执行GPGPU操作。

图形软件架构

图10展示了根据一些实施例的数据处理系统1000的示例性图形软件架构。在一些实施例中，软件架构包括3D图形应用1010、操作系统1020、以及至少一个处理器1030。在一些实施例中，处理器1030包括图形处理器1032以及一个或多个通用处理器核1034。图形应用1010和操作系统1020各自在数据处理系统的系统存储器1050中执行。

在一些实施例中，3D图形应用1010包含一个或多个着色器程序，所述一个或多个着色器程序包括着色器指令1012。着色器语言指令可以采用高级着色器语言，诸如高级着色器语言(HLSL)或OpenGL着色器语言(GLSL)。所述应用还包括可执行指令1014，所述可执行指令采用适合用于由通用处理器核1034执行的机器语言。所述应用还包括由顶点数据限定的图形对象1016。

在一些实施例中，操作系统1020是来自微软公司的 操作系统、专用UNIX式操作系统、或使用Linux内核变体的开源UNIX式操作系统。操作系统1020可以支持图形API 1022，诸如Direct3D API、OpenGL API或Vulkan API。当Direct3D API正在使用时，操作系统1020使用前端着色器编译器1024以将HLSL中的任何着色器指令1012编译成较低级的着色器语言。所述编译可以是即时(JIT)编译，或者所述应用可执行着色器预编译。在一些实施例中，在对3D图形应用1010进行编译的过程中，将高级着色器编译成低级着色器。在一些实施例中，着色器指令1012以中间形式提供，诸如由Vulkan API使用的标准便携式中间表示(SPIR)的版本。

在一些实施例中，用户模式图形驱动器1026包含后端着色器编译器1027，所述后端着色器编译器用于将着色器指令1012转换成硬件专用的表示。当在使用OpenGL API时，将采用GLSL高级语言的着色器指令1012传递至用户模式图形驱动器1026以用于编译。在一些实施例中，用户模式图形驱动器1026使用操作系统内核模式功能1028来与内核模式图形驱动器1029进行通信。在一些实施例中，内核模式图形驱动器1029与图形处理器1032进行通信以便分派命令和指令。

IP核实现

至少一个实施例的一个或多个方面可以由存储在机器可读介质上的代表性代码实现，所述机器可读介质表示和/或限定集成电路诸如处理器内的逻辑。例如，机器可读介质可以包括表示处理器内的各个逻辑的指令。当由机器读取时，所述指令可以使机器制造用于执行本文所述的技术的逻辑。这类表示(称为“IP核”)是集成电路的逻辑的可重复使用单元，所述可重复使用单元可以作为对集成电路的结构进行描述的硬件模型而存储在有形、机器可读介质上。可以将硬件模型供应至在制造集成电路的制造机器上加载硬件模型的各消费者或制造设施。可以制造集成电路，从而使得电路执行与本文所述的实施例中的任一实施例相关联地描述的操作。

图11A是展示了根据实施例的可以用于制造集成电路以执行操作的IP核开发系统1100的框图。IP核开发系统1100可以用于生成可并入到更大的设计中或用于构建整个集成电路(例如，SOC集成电路)的模块化、可重复使用设计。设计设施1130可采用高级编程语言(例如，C/C++)生成对IP核设计的软件仿真1110。软件仿真1110可用于使用仿真模型1112来设计、测试并验证IP核的行为。仿真模型1112可以包括功能、行为和/或时序仿真。然后可由仿真模型1112来创建或合成寄存器传输级(RTL)设计1115。RTL设计1115是对硬件寄存器之间的数字信号的流动进行建模的集成电路(包括使用建模的数字信号执行的相关联逻辑)的行为的抽象。除了RTL设计1115之外，还可以创建、设计或合成逻辑电平或晶体管电平处的较低层次设计。由此，初始设计和仿真的具体细节可以发生变化。

可以由设计设施将RTL设计1115或等效方案进一步合成为硬件模型1120，所述硬件模型可以采用硬件描述语言(HDL)或物理设计数据的某种其他表示。可以进一步仿真或测试HDL以验证IP核设计。可使用非易失性存储器1140(例如，硬盘、闪存、或任何非易失性存储介质)来存储IP核设计以用于递送至第3方制造设施1165。可替代地，可以通过有线连接1150或无线连接1160来传输(例如，经由互联网)IP核设计。制造设施1165然后可以制造至少部分地基于IP核设计的集成电路。所制造的集成电路可被配置用于执行根据本文所述的至少一个实施例的操作。

图11B展示了根据本文所描述的一些实施例的集成电路封装体组件1170的截面侧视图。集成电路封装体组件1170展示了如本文所描述的一个或多个处理器或加速器设备的实施方式。封装体组件1170包括连接至衬底1180的多个硬件逻辑单元1172、1174。逻辑1172、1174可以至少部分地在可配置逻辑或固定功能逻辑硬件中实施，并且可以包括(多个)处理器核、(多个)图形处理器或本文所描述的其他加速器设备中的任何的一个或多个部分。每个逻辑单元1172、1174可以在半导体管芯内实施并且经由互连结构1173与衬底1180耦合。互连结构1173可以被配置成在逻辑1172、1174与衬底1180之间路由电信号，并且可以包括互连，如但不限于凸块或支柱。在一些实施例中，互连结构1173可以被配置成路由电信号，如例如，与逻辑1172、1174的操作相关联的输入/输出(I/O)信号和/或功率或接地信号。在一些实施例中，衬底1180是基于环氧树脂的层压衬底。在其他实施例中，封装体衬底1180可以包括其他合适类型的衬底。封装体组件1170可以经由封装体互连1183连接至其他电气设备。封装体互连1183可以耦合至衬底1180的表面以便将电信号路由到其他电气设备，如母板、其他芯片组或多芯片模块。

在一些实施例中，逻辑单元1172、1174与桥接器1182电耦合，所述桥接器被配置成在逻辑1172、1174之间路由电信号。桥接器1182可以是为电信号提供路由的密集互连结构。桥接器1182可以包括由玻璃或合适的半导体材料构成的桥式衬底。电路由特征可以在桥接器衬底上形成以便提供逻辑1172、1174之间的芯片到芯片连接。

尽管展示了两个逻辑单元1172、1174和桥接器1182，但是本文所描述的实施例可以包括一个或多个管芯上的更多或更少的逻辑单元。所述一个或多个管芯可以由零个或多个桥接器连接，因为在单个管芯上包括逻辑时，可以排除桥接器1182。替代性地，多个管芯或逻辑单元可以由一个或多个桥接器连接。另外，多个逻辑单元、管芯和桥接器可以以包括三维配置等其他可能的配置连接在一起。

示例性芯片上系统集成电路

图12至图14展示了根据本文所述的各种实施例的可以使用一个或多个IP核来制造的示例性集成电路和相关图形处理器。除了所展示的之外，还可以包括其他逻辑和电路，包括附加的图形处理器/核、外围接口控制器或通用处理器核。

图12是展示了根据实施例的可以使用一个或多个IP核来制造的示例性芯片上系统集成电路1200的框图。示例性集成电路1200包括一个或多个应用处理器1205(例如，CPU)、至少一个图形处理器1210，并且另外还可以包括图像处理器1215和/或视频处理器1220，其中的任一项都可以是来自相同或多个不同设计设施的模块化IP核。集成电路1200包括外围或总线逻辑，包括USB控制器1225、UART控制器1230、SPI/SDIO控制器1235和I²S/I²C控制器1240。另外，集成电路还可以包括显示设备1245，所述显示设备耦合至高清晰度多媒体接口(HDMI)控制器1250和移动行业处理器接口(MIPI)显示界面1255中的一项或多项。可以由闪存子系统1260(包括闪存和闪存控制器)来提供存储。可以经由存储器控制器1265来提供存储器接口以访问SDRAM或SRAM存储器设备。另外，一些集成电路还包括嵌入式安全引擎1270。

图13A至图13B是框图，展示了根据本文所描述的实施例的用于在SoC内使用的示例性图形处理器。图13A展示了根据实施例的可以使用一个或多个IP核来制造的芯片上系统集成电路的示例性图形处理器1310。图13B展示了根据实施例的可以使用一个或多个IP核来制造的芯片上系统集成电路的附加示例性图形处理器1340。图13A的图形处理器1310是低功率图形处理器核的示例。图13B的图形处理器1340是较高性能图形处理器核的示例。图形处理器1310、1340中的每一个可以是图12的图形处理器1210的变体。

如图13A中所示，图形处理器1310包括顶点处理器1305以及一个或多个片段处理器1315A至1315N(例如，1315A、1315B、1315C、1315D，一直到1315N-1和1315N)。图形处理器1310可以经由单独的逻辑执行不同的着色器程序，使得顶点处理器1305被优化以执行顶点着色器程序的操作，而所述一个或多个片段处理器1315A至1315N执行片段(例如，像素)着色操作以用于片段或像素着色器程序。顶点处理器1305执行3D图形流水线的顶点处理阶段并生成图元和顶点数据。(多个)片段处理器1315A至1315N使用由顶点处理器1305生成的图元和顶点数据来产生显示在显示设备上的帧缓冲器。在一个实施例中，(多个)片段处理器1315A至1315N被优化以执行OpenGL API中提供的片段着色器程序，这些片段着色器程序可以用于执行与Direct 3D API中提供的像素着色器程序相似的操作。

另外，图形处理器1310还包括一个或多个存储器管理单元(MMU)1320A至1320B、一个或多个高速缓存1325A至1325B以及一个或多个电路互连1330A至1330B。所述一个或多个MMU 1320A至1320B为图形处理器1310包括为顶点处理器1305和/或(多个)片段处理器1315A至1315N提供虚拟到物理地址映射，除了存储在所述一个或多个高速缓存1325A至1325B中的顶点或图像/纹理数据之外，所述虚拟到物理地址映射还可以引用存储在存储器中的顶点或图像/纹理数据。在一个实施例中，所述一个或多个MMU 1320A至1320B可以与系统内的包括与图12的所述一个或多个应用处理器1205、图像处理器1215和/或视频处理器1220相关联的一个或多个MMU在内的其他MMU同步，使得每个处理器1205至1220可以参与共享或统一的虚拟存储器系统。根据实施例，所述一个或多个电路互连1330A至1330B使得图形处理器1310能够经由SoC的内部总线或经由直接连接来与SoC内的其他IP核交互。

如图13B中所示，图形处理器1340包括图13A的图形处理器1310的所述一个或多个MMU 1320A至1320B、高速缓存1325A至1325B、以及电路互连1330A至1330B。图形处理器1340包括一个或多个着色器核1355A至1355N(例如，1455A、1355B、1355C、1355D、1355E、1355F，一直到1355N-1和1355N)，所述一个或多个着色器核提供统一的着色器核架构，在所述统一的着色器核架构中，单个核或类型或核可以执行所有类型的可编程着色器代码包括着色器程序代码以实施顶点着色器、片段着色器和/或计算着色器。存在的确切着色器核数量可以在实施例和实施方式中变化。另外，图形处理器1340包括核间任务管理器1345，所述核间任务管理器充当用于将执行线程分派给一个或多个着色器核1355A至1355N的线程分派器和用于加速分块操作以进行基于分块的渲染的分块单元1358，在所述基于分块的渲染中，针对某一场景的渲染操作在图像空间中被细分，例如以利用场景内的局部空间一致性或优化内部高速缓存的使用。

图14A至图14B展示了根据本文所描述的实施例的附加示例性图形处理器逻辑。图14A展示了图形核1400，所述图形核可以包括在图12的图形处理器1210内并且可以是如图13B中的统一着色器核1355A至1355N。图14B展示了适合于部署在多芯片模块上的高度并行的通用图形处理单元1430。

如图14A中所示，图形核1400包括对于图形核1400内的执行资源而言共同的共享指令高速缓存1402、纹理单元1418和高速缓存存储器/共享存储器1420。图形核1400可以包括多个切片1401A至1401N或针对每个核分区，并且图形处理器可以包括图形核1400的多个实例。切片1401A至1401N可以包括支持逻辑，所述支持逻辑包括本地指令高速缓存1404A至1404N、线程调度器1406A至1406N、线程分派器1408A至1408N、以及一组寄存器1410A。为了执行逻辑运算，切片1401A至1401N可以包括一组附加功能单元(AFU 1412A至1412N)、浮点单元(FPU 1414A至1414N)、整数算术逻辑单元(ALU 1416至1416N)、寻址计算单元(ACU1413A至1413N)、双精度浮点单元(DPFPU 1415A至1415N)、以及矩阵处理单元(MPU 1417A至1417N)。

这些计算单元中的一些以特定精度进行操作。例如，FPU 1414A至1414N可以执行单精度(32位)和半精度(16位)浮点运算，而DPFPU 1415A至1415N执行双精度(64位)浮点运算。ALU 1416A至1416N可以以8位精度、16位精度和32位精度执行可变精度整数运算，并且可以被配置用于混合精度运算。MPU 1417A至1417N还可以被配置用于混合精度矩阵运算，包括半精度浮点运算和8位整数运算。MPU 1417至1417N可以执行各种各样的矩阵运算以便加速机器学习应用框架，包括使能支持加速的通用矩阵到矩阵乘法(GEMM)。AFU 1412A至1412N可以执行不受浮点单元或整数单元支持的附加逻辑运算，包括三角函数运算(例如，正弦、余弦等)。

如图14B中所示出的，通用处理单元(GPGPU)1430可以被配置成使得能够由图形处理单元阵列执行高度并行的计算操作。另外，GPGPU 1430可以直接链接到GPGPU的其他实例以便创建多GPU集群，从而提高尤其是深度神经网络的训练速度。GPGPU 1430包括用于实现与主机处理器的连接的主机接口1432。在一个实施例中，主机接口1432是PCI Express接口。然而，主机接口还可以是供应方特定的通信接口或通信结构。GPGPU 1430从主机处理器接收命令并且使用全局调度器1434将与那些命令相关联的执行线程分发给一组计算集群1436A至1436H。计算集群1436A至1436H共享高速缓存存储器1438。高速缓存存储器1438可以充当计算集群1436A至1436H内的高速缓存存储器的更高级高速缓存。

GPGPU 1430包括经由一组存储器控制器1442A至1442B与计算集群1436A至1436H耦合的存储器1434A至1434B。在各个实施例中，存储器1434A至1434B可以包括各种类型的存储器设备，包括动态随机存取存储器(DRAM)或图形随机存取存储器，如同步图形随机存取存储器(SGRAM)，包括图形双倍数据速率(GDDR)存储器。

在一个实施例中，计算集群1436A至1436H各自包括一组图形核，如图14A的图形核1400，所述图形核可以包括多种类型的整数逻辑单元和浮点逻辑单元，所述多种类型的整数逻辑单元和浮点逻辑单元可以在一定精度范围内执行包括适合于机器学习计算的计算操作。例如并且在一个实施例中，计算集群1436A至1436H中的每一个中的浮点单元中的至少一个子集可以被配置成执行16位或32位浮点运算，而浮点单元的不同子集可以被配置成执行64位浮点运算。

GPGPU 1430的多个实例可以被配置成作为计算集群进行操作。由计算集群用来进行同步和数据交换的计算机制跨实施例而变化。在一个实施例中，GPGPU 1430的多个实例通过主机接口1432进行通信。在一个实施例中，GPGPU 1430包括I/O中枢1439，所述I/O中枢将GPGPU 1430与实现到GPGPU的其他实例的直接连接的GPU链路1440耦合。在一个实施例中，GPU链路1440耦合至实现GPGPU 1430的多个实例之间的通信和同步的专用GPU到GPU桥接器。在一个实施例中，GPU链路1440与高速互连耦合以便向其他GPGPU或并行处理器发射和接收数据。在一个实施例中，GPGPU 1430的多个实例位于单独的数据处理系统中并且经由可经由主机接口1432访问的网络设备进行通信。在一个实施例中，除了或作为到主机接口1432的替代方案，GPU链路1440可以被配置成实现到主机处理器的连接。

尽管GPGPU 1430的所展示配置可以被配置成训练神经网络，但是一个实施例提供了GPGPU 1430的替代配置，所述替代配置可以被配置成部署在高性能或低功率推断平台内。在推断配置中，GPGPU 1430包括计算集群1436A至1436H中与训练配置有关的更少计算集群。另外，与存储器1434A至1434B相关联的存储器技术可以在推断配置与训练配置之间不同，其中，更高带宽存储器技术专用于训练配置。在一个实施例中，GPGPU 1430的推断配置可以支持推断特定指令。例如，推断配置可以提供对一个或多个8位整数点积指令的支持，所述指令通常在部署的神经网络的推断操作期间使用。

对卷积神经网络的特征图和权重进行编码和解码

本文所描述的实施例提供了硬件逻辑，所述硬件逻辑用于经由在图形处理逻辑的计算块内集成低复杂度和低延迟解码器逻辑来压缩主存储器中的CNN内核数据。实时编码器被配置为压缩输出特征图并将相应的经压缩数据写入系统存储器。在读取时，实时解码器被配置为在数据被计算单元消耗之前解压缩数据。本文所描述的技术既可以减少存储器中CNN特征图的存储器占用空间，减小所需的传输带宽，又可以降低向和从存储器读取和写入CNN特征图所需的功率。

图15是卷积神经网络的基元的图示。卷积神经网络(CNN)包括多个卷积层和子采样层，可选地接着是一个或多个完全连接层。卷积层是CNN的核心构建块，并且是执行CNN的大部分计算操作的地方。在卷积层内，具有一些待分析数据的原图像1502由一组卷积内核来处理，每个卷积内核向原图像1502应用不同的过滤器1504A、1504B。过滤器1504A、1504B是可学习的并且通常比过滤器将被应用于的原图像小得多。卷积内核输出包含由卷积内核搜索的特征的一组特征图1506A、1506B。从这些卷积层之一输出的特征图数据可以用作后续卷积层中的过滤操作的输入。过滤操作的结果可以被加在一起以提供从卷积层到诸如池化层或完全连接的神经网络等后一层的输出。

图16A至图16B是卷积神经网络1600的常规实施方式的图示。图16A中所展示的卷积神经网络1600分析图像的红、绿和蓝(RGB)分量1602。通常，CNN可用于分析m×m×r图像，其中，m是图像的高度和宽度，并且r是通道的数量。例如，RGB图像具有r＝3个通道。CNN中的第一层是卷积层，其中，卷积神经网络1600被展示为具有多个卷积层1604A、1604B。卷积层1604A、1604B可以具有大小为n×n×q的k个过滤器(或内核)，其中，n小于图像的尺寸，并且q可以与通道的数量r相同或更小，并且可以对于每个内核都有所不同。过滤器的大小产生局部连接的结构，并且各自与图像进行卷积以产生k个大小为m-n+1的特征图。一些实施方式使用各自比输入图像大小或特征图大小小得多(例如，11*11、9*9、7*7、5*5、3*3和/或1*1)的像素大小的卷积内核，但是具体的特征图大小可以根据实施方式的具体要求进行定制。

卷积层1604A、1604B可以馈入一个或多个完全连接层1606中。神经网络中的高级推理可以在完全连接层1606中执行，因为完全连接层中的神经元具有与前一层中的所有激活的完全连接。完全连接层1606的输出通常是基于输入图像的高级特征的分类结果。

图16B展示了常规CNN实施方式，其中，特征图1612的大小可以被限定为(m*m)，卷积内核1614的大小被限定为(n*n)，从而在无需填充零从而对输入进行取整的情况下产生具有大小为(m-n+1)*(m-n+1)的卷积结果1616，其中m明显大于n(例如，(m>>n))。在一些实施方式中，可以使用下采样层或池化层来进一步减小卷积结果，所述下采样层或池化层可以将原输入图像缩小到多个具有小于7*7个像素的大小的特征图，因为在一些实例中，高度紧凑的特征图可以是更加信息密集型的。

图17A至图17B展示了根据实施例的特征图和内核数据的存储器布局。图17A展示了包括示例性特征块单元1702A至特征块单元1702N的一组特征块单元的示例性存储器布局。特征块单元(例如，特征块单元1702A至1702N)各自是比如如图15中的特征图1506A、1506B等特征图的可独立解码单元。一层的特征块单元在输入特征图1711上进行操作以生成输出特征图1721。然后，输出特征图1721用作连续层的输入特征图。特征块单元可以由第一卷积层中的卷积内核生成，并用作到第二卷积层中的卷积内核的输入，如由图16A的卷积层1604A、1604B所展示的。特征块单元可以是单独特征图、部分特征图或多个特征图的组合。可以通过本文所描述的压缩技术来压缩每个特征块单元。

图17B展示了内核块单元1712A至1712N的示例性存储器布局。内核块单元(例如，内核块单元1712A至1712N)各自是在CNN的各个层的计算中所使用的卷积内核、权重和/或参数的可独立解码单元。本文所描述的压缩技术可以应用于单独内核块单元的粒度。每个内核块单元可以包含16个内核、32个内核或二的任意次幂个内核。

图18展示了根据实施例的具有原始数据的存储器布局相对于内核块单元的所提出的压缩存储器布局的示例。特征块单元和内核块单元被无损压缩。由于无损压缩并不保证压缩率，因此可以将存储器分配给未压缩内核块的大小，并且元数据可以用于指示经压缩内核块中的哪些部分包含有效数据或无效数据。例如，一组特征块单元或内核块单元(例如，KBU/FBU 1802A、1802B、1802C至1802N)在处于未压缩状态时在存储器中具有所展示的原始数据布局。然后，每个KBU/FBU 1802A至1802N的压缩数据布局可以具有压缩数据部分(例如，压缩数据1812A、1812B、1812C至1812N)和无效数据部分(例如，无效数据1814A、1814B、1814C至1814N)。对于每个压缩内核块单元或特征块单元，各个部分的大小可以变化。每个压缩数据块的元数据可以用于指示给定块的哪个部分包含有效数据。

在一些实施例中，包括直接存储器存取(DMA)控制器的存储器控制器可以被配置为根据与每个KBU/FBU相关联的元数据来确定所述FBU或KBU的大小。在一个实施例中，元数据被放置在FBU/KBU的开始处。可替代地，元数据可以在可由DMA控制器进行高速缓存并预取的单独数据流中进行传输。对于每个FBU或KBU，DMA控制器可以被配置为仅传输FBU或KBU的有效压缩部分，并旁路对无效数据的传输。

图18还展示了CNN的完全连接层的示例性存储器布局1820，其中，多个N×N内核块单元(例如，KBU 1822)以交替的有效压缩数据带和无效数据带的形式存储在存储器中。

图19展示了根据实施例的被配置为实现CNN数据的压缩传输的计算架构1900。计算架构1900可以是如本文所描述的集成图形处理器执行逻辑，如例如图6的执行逻辑600。在一个实施例中，计算架构1900包括计算块1902以及经由DMA控制器1906耦合到存储器1908的硬件暂存缓冲器1904。存储器1908可以是数据处理系统的主存储器或系统存储器。计算块1902可以是单独执行单元或执行单元的集群(例如，如图6中的EU 608A至608N、片段处理器1315A至1315N、着色器核1415A至1415N)、以及流式多处理器、图形处理器集群、或适合于执行实施诸如本文所描述的卷积神经网络等深度神经网络所需的处理操作的任何计算资源集合。暂存缓冲器1904可以是高速芯片上存储器，比如芯片上静态随机存取存储器(SRAM)。在一个实施例中，暂存缓冲器1904被优化以存储用于由计算块1902执行的CNN操作的特征块单元或内核块单元。

在一个实施例中，解码器1912可以是被集成到计算块1902中以实现跨计算架构对CNN数据进行压缩传输的硬件解码器逻辑。计算块1902可以以未压缩格式在暂存缓冲器1904中生成输出特征图(OFM)数据。编码器1916集成到DMA控制器1906中以使得能够以压缩格式将输出特征图数据写入存储器1908。当一层的OFM成为下一层的IFM时，这些IFM被作为压缩数据1914从存储器1906中读取并且被存储在暂存缓冲器1904中。解码器1912可以使计算块1902能够在无需对压缩数据1914进行解码的情况下读入所述数据。可替代地，具有编码和解码逻辑两者的编解码器单元可以集成到DMA控制器1906中，从而使得压缩数据能够由DMA控制器1906来传输和读取。然后，特征图数据可以由DMA控制器1906解压缩并以未压缩格式写入暂存缓冲器1904，以便由计算块1902读取。

在本文所描述的实施例中，可以基于有待编码的数据的统计来改变用于内核和特征数据的特定编码格式。对CNN特征图数据的分析表明许多特征图是高度稀疏的。对CNN内核数据的分析表明，虽然内核数据不像特征图数据那样稀疏，但是内核数据中的许多值是重复的。内核数据的动态范围相对较低，这表明原始数据分配了比存储系数所需更多的位。使用各种编码技术，可以使用各种编码技术的选择以无损方式将特征图和内核数据压缩高达80％。

在一个实施例中，编码技术包括唯一绝对值(UAV)表编码、有效性映射(SM)编码、表编码(TE)、唯一值坐标(UVC)编码和均值编码(ME)。经编码数据的元数据指示用于所述数据的编码格式的类型。在一个实施例中，特定编码格式可以被选择用于特定类型的数据，比如内核数据或特征数据。在一个实施例中，在编码之前对数据执行统计分析，以使得能够针对每个数据块选择适当的编码器。

对于UAV表编码，可以将经编码内核块或特征数据块的唯一绝对值的数量编码到头部中。然后可以对具体的唯一绝对值进行编码，接着是对索引图进行编码，所述索引图使得能够根据唯一绝对值而推导出位流的每个值。在SM编码模式中，仅对块中的非零值进行编码。在头部中指示了样本块中的非零值的数量，接着是指示在所述块内非零值的映射的有效性映射。然后，按照在所述流内的出现顺序对样本的非零值进行编码。当对唯一绝对值表进行编码时，当唯一绝对值表形成等差数列时，可以启用表编码(TE)模式。对数列的开始与数列的偏移(例如，Δ)值一起进行编码，接着是对样本块的剩余唯一绝对值进行编码。在UVC编码模式中，对所述块的唯一非零值进行编码，接着是对这些唯一值在所述流内的坐标进行编码。当样本块内的唯一值的数量较少并且可以存储在有限数量的位中时，可以启用UVC编码模式。作为示例性但非限制性的示例，可以使用UVC编码对仅具有四个唯一且非零值的位流样本进行编码。在ME编码模式中，对样本块的均值进行编码，接着是对每个值与均值的差别进行编码。当有待编码的值具有有限动态范围并且通常聚集在均值周围时，可以启用ME编码模式。

使用上述编码技术，可以实施具有非常低面积要求的低复杂度且低延迟编解码器，从而允许在处理逻辑内的各个点处使用解码逻辑的多个实例，从而可能实现一次性编码，对其中每个逻辑组件均被配置为读取经编码数据的许多系统进行解码。图20至图22展示了这些各种编码模式的示例性位布局。然而，每种模式的显式实施方式因实施例而异。

图20展示了根据实施例的位流头2000。位流头2000包括第一字节2002和第二字节2004。在一个实施例中，第一字节2002的第一位[0]指示接下来的数据流是否被压缩，第一字节2002的剩余位[7:1]指示块内的唯一值的数量。第二个字节2004指示是否针对压缩数据启用了某些编码模式。例如，并且在一个实施例中，第一位[0]可以指示是否启用了SM模式编码，第二位[1]指示是否启用了TE模式编码。前两位之后的一组位[5:2]可以指示值N，其中，N＝log₂M，并且M是样本块中在头部之后被编码的内核块或特征块的数量。第二字节2004的位[7:6]指示与位流相关联的内核的大小。

图21展示了根据实施例的表编码位流布局2100。表编码位流布局2100可以用于本文所描述的表编码(TE)模式，其中，以缩减位数对一系列唯一绝对值进行编码。TE模式也可以称为等差数列编码，因为当一组唯一绝对值包括等差数列时，可以专门启用TE模式。在一个实施例中，表编码数据被呈现为以双字节头之后的第三字节开始，其中，表编码数据的存在由图20中所示的头部的第二字节2004的第二位(例如，[1])指示。然而，其他实施例不限于这种特定配置。图21的表编码位流布局2100包括第一字节2102、第二字节2104以及可变数量个连续字节2106。第一字节2102包含经编码等差序列的序列值的开始。第二字节2104限定等差序列的偏移，所述偏移限定序列中每个值之间的差。连续字节2106的长度可变，并且可以用于对剩余的唯一绝对值进行编码。例如，为了对具有值(0，3，6，9，12，27，32，63)的位流进行编码，可以如以下表1中所示的那样对这些值进行编码。

表1-示例性表编码

序列开始	偏移	剩余UAV
			0x0	0x3	0x1B；0x20；0x40

如表1所示，使用0x0的序列值开始、0x3的偏移来对值(0，3，6，9，12)进行编码。元数据(例如，图20中的第一字节2002的位[7:1])指示编码块内的唯一值的总数量，并且剩余的UAV字段指示三个总值，解码逻辑可以使用序列开始和偏移值来确定位流的最初五个值为(0，3，6，9，12)。

图22展示了根据实施例的用于位流编码的各种布局。位流编码布局是一个实施例的示例，因为其他实施例可以被配置为使用所展示布局的修改版本。第一布局2210可以用于UAV表编码，其中，可以将经编码内核或特征数据块的唯一绝对值的数量编码到头部2212中。然后对具体的唯一绝对值2214进行编码，接着是对索引图2216进行编码，所述索引图使得能够根据唯一绝对值而推导出位流的每个值。在图23中展示了对具有第一布局2210的示例性位流进行的解码。

第二布局2220可以用于SM编码模式，其中，在头部2222中指示样本块中的非零值的数量，接着是指示块内非零值的映射的有效性映射2224。然后，按照在所述流内的出现顺序对样本的非零值2226进行编码。在图24中展示了对具有第二布局2220的示例性位流进行的解码。

第三布局2230可以用于UVC编码，其中，对所述块的唯一值位流样本中的唯一值进行编码，接着是对所述流内的这些唯一值的坐标进行编码。头部2232可以指示被编码的非零值的数量，坐标2234指示位流内的非零值的位置(例如，偏移)，并且按在位流内的出现顺序对位流中的一组非零值2236进行编码。在图25中展示了对具有第三布局2230的示例性位流进行的解码。

第四布局2240可以用于均值编码(ME)模式，其中，在头部2242中指示了有待编码的值的数量，指示了片段的均值2244，并且剩余值被编码为残差值2246。可以利用缩减数量的位来对残差值进行编码，因为仅对经解码值与均值之间的差进行编码。在图26中展示了对具有第四布局2240的示例性位流进行的解码。

图23展示了对来自具有图22的第一布局2210的位流的示例性位流2310进行的解码。在一个实施例中，图23的所展示布局用于UAV编码。可以将一组唯一绝对值2214(例如，{0，1.5，2，3})编码在位流中，并且为了对位流进行解码，可以引用索引图2216。索引图中的每个索引2320可以包括指示与有待编码的每个值相关联的唯一绝对值的索引的第一组位2322(例如，[2:0])连同指示与有待编码的值相关联的符号的附加位2324(例如，[3])。头部2212包含被编码的UAV数量，用于使得解码器能够确定在索引图2216开始之前要读取的唯一绝对值2214的数量。如所展示的，索引图2216指示示例性位流2310的前三个值分别被存储在位置三、一和零中，并且每个都具有正号。

在一个实施例中，一组唯一绝对值2214按相继顺序存储，其中，第零条目被保留用于值零。在这种配置中，可以将位流的输出缓冲器初始化为零，并且在解码期间，可以检查每个索引2320的最低有效位以判定在对所述索引执行完全解码操作之前是否引用了非零值。如果所述索引的最低有效位为零，表明输出值将为零，则可以旁路对索引值的解码。

图24展示了对来自具有图22的第二布局2220的位流的示例性位流2410进行的解码。在一个实施例中，图24的所展示布局用于SM编码模式。在一个实施例中，SM编码模式数据被呈现为以双字节头之后的第三字节开始，其中，EM编码数据的存在由图20中所示的头部的第二字节2004的第一位(例如，[0])指示。在头部2222中指示了样本块中的非零值的数量、以及指示SM编码被启用的元数据。接下来，对指示所述块内的非零值的映射的有效性映射2224进行编码，其中，一个位条目与每个值相关联。然后，按照在所述流内的出现顺序对样本的非零值2226进行编码。为了对示例性位流2410进行解码，解码器逻辑可以将输出数据缓冲器初始化为零。然后，解码器逻辑可以引用有效性映射2224以判定位流中的哪些值是非零的，并且在由有效性映射指示的输出位置处按顺序对这些值进行解包。例如，有效性映射2224中的值零(0b0)指示相应的经解码值为零。有效性映射2224中的值一(0b1)指示相应的经解码值与经编码位流中的非零值2226中的下一个连续条目相对应。

图25展示了对来自具有图22的第三布局2230的经编码位流的示例性位流2510进行的解码。在一个实施例中，图25的所展示布局用于UVC编码模式。在头部2232中指示了样本块中的非零值的数量、以及指示UVC编码模式被启用的元数据。接下来被编码的是值的坐标2234，所述坐标指示块内非零值的位置或偏移。然后，按照在所述流内的出现顺序对样本的非零值2236进行编码。为了对示例性位流2410进行解码，解码器逻辑可以将输出数据缓冲器初始化为零。由于在位流内仅发现少量非零值，因此解码器逻辑可以引用这些值的坐标2234以具体地确定将非零值放置于经解码流内。

图26展示了对来自具有图22的第四布局2240的位流的示例性位流2610进行的解码。在一个实施例中，图26的所展示布局用于均值编码模式。在头部2242中可以指示经编码值的数量、以及指示均值编码被启用的元数据。在头部之后存储作为位流的值的算术平均的均值2244，接着是残差值2246，所述残差值是原值与均值2244之间的差。在一个实施例中，每个残差值2620可以以缩减位表示来存储，所述缩减位表示使得第一组位2622(例如，[2:0])能够存储原值与均值之间的差的绝对值2244，附加位2624(例如，[3])指示差的符号。例如，对于具有均值2244为十六(例如，0x10)的示例性位流2610，值(16，16，14，16，18)可以表示为残差值(0，0，-2，0，+2)。

图27是流程图，展示了根据实施例的执行CNN操作的方法。在一个实施例中，图27的方法经由图19的计算架构1900来执行，但是不同的计算架构可以被配置为执行所展示的方法。所述方法包括在从存储器读取经编码内核数据的同时对经编码内核数据进行解码，如在2702处所示的。解码可以由计算逻辑内、与计算块相关联的DMA控制器内、或在单独的编解码器内的解码逻辑来执行。在一个实施例中，内核数据可以以编码格式持久地存储在非易失性存储器中、以编码格式加载到存储器中，并保持在编码格式直到所述内核被计算块消耗为止。

接下来，计算逻辑(例如，计算块、GPGPU逻辑等)可以被配置为基于内核数据生成CNN层的特征图数据，如在2704处所示的。然后在写入存储器期间对CNN层的特征图数据进行编码，如在2706处所示的。然后，计算逻辑可以从存储器读取经编码的特征图数据，并且在读取期间对经编码的特征图数据进行解码，如在2708处所示的。然后，计算逻辑可以处理特征图数据作为下一CNN层的输入特征图数据，如在2710处所示的。

图28是根据实施例对CNN数据进行编码的方法的流程图。在一个实施例中，图28的方法经由DMA控制器内的编码器来执行，比如图19的编码器1916和DMA控制器1906。在一个实施例中，所述方法可以经由包括编码器的单独编解码器来执行，或者可以由计算块内的编码逻辑来执行。

由于不同的编码方法取决于有待编码的数据类型而具有不同的效率，因此编码逻辑可以对要编码的内核或特征图数据进行分析，如在2802处所示的。然后，编码逻辑可以基于内核或特征图数据的数据特性来确定编码模式，如在2804处所示的。

可以基于诸如数据的稀疏性或动态范围等数据特性来确定用于内核或特征图数据片段的编码技术。可以使用均值编码来对具有非常低动态范围的数据进行编码。可以使用唯一值坐标编码来对具有非常少量唯一值的数据进行编码。在一个实施例中，UAV表编码可以用作默认编码方法，其中，针对特定类型的数据，启用有效性映射(SM)编码或表编码(TE)以进一步提高UAV表编码方法的效率。

然后，编码器可以在2806处基于所确定的编码模式对数据进行编码，并且写入经编码数据片段的元数据以使得能够对经编码数据片段进行解码，如在2808处所示的。为了对经编码数据片段进行解码，解码器可以读取元数据以确定被编码的数据量以及对数据使用的编码类型。然后，解码器可以使用与所指示的编码模式相关联的解码方法对所指示的数据量进行解码。

利用单独元数据存储的压缩格式

在一些实施例中，可以修改本文所描述的压缩格式以便与压缩数据分开地存储压缩元数据的某些元素。例如，并且在一个实施例中，元数据可以存储在压缩数据块的单独控制面内，其中，元数据可以指示各种压缩细节，包括用于压缩数据块的压缩类型、以及其他关于压缩数据的描述性信息。

图29展示了根据附加实施例的使用有效性映射压缩模式进行的压缩。在一个实施例中，可以使用有效性映射(SM)压缩模式来对未压缩数据块2920进行压缩，其中，针对压缩数据存储有效性映射2224以指示数据的哪些部分包含零值以及数据的哪些部分包含非零值。有效性映射2224可以以位值1(0b1)来指示非零值并且以位值零(0b0)来指示零值。然后，按照在所述流内的出现顺序对样本的非零值2226进行编码。

在一个实施例中，针对压缩数据区域存储单独的元数据块2930，以指示所述部分的压缩格式、以及与所述压缩数据部分相关的其他描述性信息。

图30展示了根据附加实施例的使用唯一值坐标压缩模式进行的压缩。在一个实施例中，可以使用唯一值坐标(UVC)压缩模式来对未压缩数据块3020进行压缩，其中，仅存储给定块内的唯一值。可以按在位流内的出现顺序对位流中的一组唯一非零值2236进行编码。在UVC模式的所展示变型中，位流内的唯一非零值2236中的每一个的坐标可以存储在元数据3030内，而不是在与压缩位流内的唯一非零值相邻地存储的坐标(例如，如图25中的坐标2234)中。

图31展示了根据实施例的利用单独元数据进行的编码操作和解码操作。在一个实施例中，原始数据3102可以经由编码器3104来编码并且利用解码器3124来解码。在一个实施例中，编码器3104和解码器3124可以各自包括在DMA控制器3103中。经编码数据3112可以相对于未编码数据占据存储器中减少的存储器占用空间，从而释放存储器以用于存储附加数据。在一个实施例中，经编码数据3112和元数据3114可以分开存储在存储器3110中，从而允许元数据3114容易地在与经编码数据3112不同的数据流中传输。使元数据3114作为单独的数据流传输使得元数据3114能够被DMA控制器3103高速缓存和/或预取，所述DMA控制器可以基于预取的元数据3114来预先配置解码器3124。经配置的解码器3124然后可以输出经解码数据3122以供由本文所描述的计算元件来处理。

图32展示了根据实施例的示例性编解码器系统3200。编解码器系统3200可以包括在如本文所描述的通用图形处理器、通用处理器或集成众核处理器中，以在将与神经网络相关联的数据存储到存储器之前对这种数据进行压缩，从而减少使用神经网络执行训练操作和/或推理操作所需的存储器占用空间。

在一个实施例中，编解码器系统3200包括DMA控制器3210，所述DMA控制器与主机3230通信地耦合。主机3230可以经由结构互连、存储器互连或外围互连来连接到DMA控制器3210。DMA控制器3210包括控制器3215、编码器3219和解码器3221。主机3230可以经由高级外围总线(ABP)3212与配置寄存器3211进行通信。配置寄存器3211可以用于配置控制器3215、编码器3219和解码器3221的操作。当控制器3215被配置为执行来往存储器的DMA操作时，控制器3215可以被配置为经由编码器对写入存储器的数据进行编码，并且经由解码器3221对从存储器读取的数据进行解码。

编码/解码单元3210包括使得编码/解码单元3210能够与互连结构或互连总线进行通信的接口主设备3226和接口从设备3224。在各实施例中，各种互连可以耦合到接口主设备3226和接口从设备3224。在一个实施例中，接口主设备3226和接口从设备3226可以连接到高时钟频率系统中使用的高级可扩展接口。接口主设备3226和接口从设备3224各自包括连接通道，包括但不限于读/写通道3234A-3234B和地址读/地址写通道3236A-3236B。元数据缓冲器3214耦合在接口主设备3226与控制器3215之间以缓冲从主机3230的存储器读取的元数据流。在一个实施例中，总线访问管理通道(bchan)3213将接口主设备3226与控制器3215耦合。

在一个实施例中，地址读/地址写通道3216由控制器3215提供，以便经由接口从设备3224进行输出。经由写通道3217来提供有待写入存储器的数据，所述数据可以在由编码器3219进行编码并写入主机3230的存储器之前临时存储在一个或多个缓冲器3218中。有待读取的数据可以在由解码器3221进行解码并经由读通道3222写出之前存储在重排序缓冲器3220中。重排序缓冲器3221使得DMA控制器3210能够完成乱序读取操作或接收。

在稀疏值映射到非零值的情况下针对深度学习的压缩

本文所描述的编码和解码的技术和逻辑使得与神经网络相关联的数据(例如，权重数据、激活数据、其他参数数据等)能够在写入和读取存储器期间被高效地压缩和解压缩，从而减少了使用神经网络进行的计算操作所需的存储器占用空间。一个实施例利用附加编码模式增强上述逻辑和技术，以针对通过将具有高出现频率的值与零值相映射来试图压缩数据流的技术提供更高效的编码。在这种实施例中，识别位流中的最高频率值，并且生成有效性映射，在所述有效性映射中，最高频率值的位置被映射到有效性映射中的零(0b0)。其他值由有效性映射中的一(0b1)来指示。可以在经编码位流中发送剩余值的位流。还传输单独的元数据流。在这种编码格式中，经编码位流的第一字节包含高频率值。代替如在有效性映射模式中那样替换零，将替换高频率值。

图33展示了根据本文所描述的实施例的针对具有单个高频率值的机器学习数据的压缩。在一个实施例中，未压缩数据块3310可以由本文所描述的编码逻辑来处理。所述处理可以包括用于针对未压缩数据块3310中的每个元素生成出现频率的直方图的操作3315。可以生成未压缩数据块3310中的每个元素的出现频率的直方图3320以确定具有最高频率的元素3321。最高频率元素的值3224可以存储在编码流中，接着是存储数据块的有效性映射2224，所述有效性映射指示未压缩数据块3310内每个元素的原位置。然后，按照在流内的出现顺序对样本的非零值2226进行编码，并且针对压缩数据块生成元数据3330以描述用于数据块的压缩类型。然后可以将经编码数据与描述经编码数据的压缩的元数据3330一起写入存储器。

在一个实施例中，其中零被映射到高频率值的所示有效性映射编码变型可以被指定为相对于有效性映射编码的不同编码类型，并且可以在编码块的元数据内具有不同的编码标识符。例如，并且在一个实施例中，这种单独编码技术可以与由一个或多个神经网络框架或机器学习框架所使用的特定编码技术相关联，所述框架诸如但不限于低精度通用矩阵乘法(GEMMlowp)库、或者稀疏值被映射到高频率值的等效库。

图34是流程图，展示了根据实施例的用于实现在稀疏值映射到非零值的情况下针对深度学习的压缩的过程3400。可以使用本文所描述的硬件逻辑、比如图32的编解码器系统3200来实施所述过程。这种编解码器系统可以集成到如本文所描述的处理设备(例如，CPU、MIC处理器、GPGPU、FPGA等)中。在一个实施例中，编解码器系统被集成到DMA控制器中。

如框3402处所示，与编解码器系统相关联或集成在所述编解码器系统内的逻辑可以对有待编码的内核数据进行分析。这种逻辑可以确定内核数据的高频率值被映射到零值，如框3404处所示的。然后编解码器可以将高频率值映射到零并且将高频率值的单个实例存储在经编码数据中，如框3406处所示的。如框3408处所示的，编码器然后可以将内核数据编码为经编码内核数据，所述经编码内核数据包括高频率值的映射。在一个实施例中，编解码器可以使用零被映射到高频率值的编码映射来对内核数据进行编码，如图33处所示的。在框3410处，编解码器然后可以将经编码内核数据以及相关联的元数据写入存储器。元数据可以用于在从存储器读取内核数据时反转编码，并且包括用于对给定数据块进行编码的编码技术的标识符。

图35是根据实施例的包括图形处理器3504的计算设备3500的框图。计算设备3500可以是如图1中的数据处理系统100之类的计算设备。计算设备3500还可以是或者包括在通信设备内，诸如机顶盒(例如，基于互联网的有线电视机顶盒等)、基于全球定位系统(GPS)的设备等。计算设备3500还可以是或者包括在移动计算设备内，诸如蜂窝电话、智能电话、个人数字助理(PDA)、平板计算机、膝上型计算机、电子阅读器、智能电视、电视平台、可穿戴设备(例如，眼镜、手表、手环、智能卡、珠宝、衣物等)、媒体播放器等。例如，在一个实施例中，计算设备3500包括采用集成电路(“IC”)的移动计算设备，比如在单个芯片上集成计算设备3500的各种硬件部件和/或软件组件的芯片上系统(“SoC”或“SOC”)。

计算设备3500包括图形处理器3504。图形处理器3504表示本文所描述的任何图形处理器。图形处理器包括一个或多个图形引擎、图形处理器核、以及如本文所描述的其他图形执行资源。这种图形执行资源可以呈现为各种形式，包括但不限于执行单元、着色器引擎、片段处理器、顶点处理器、流式多处理器、图形处理器集群或适合于在异构处理器中处理图形资源或图像资源、或者执行通用计算操作的任何计算资源集合。

在一个实施例中，图形处理器3504包括高速缓存3514，所述高速缓存可以是单个高速缓存或分成多个高速缓冲存储器片段，包括但不限于任何数量的L1、L2、L3或L4高速缓存、渲染高速缓存、深度高速缓存、采样器高速缓存和/或着色器单元高速缓存。在一些实施例中，图形处理器3504包括CNN逻辑单元3524、GPGPU引擎3544和DMA单元3554。在一个实施例中，CNN逻辑单元3524是可以被配置为使用GPGPU引擎3544生成特征图数据的固定功能逻辑单元。在一个实施例中，DMA单元3554包括编解码器3534，所述编解码器包含用于在神经网络数据经由DMA单元3554传输到存储器之前对所述数据进行编码的编码和解码逻辑。在一个实施例中，编解码器3534可以被配置为对神经网络的特征图数据和内核数据进行无损编码和解码。在替代实施例中，特征图编解码器的编码逻辑位于DMA单元3554中，解码逻辑位于CNN逻辑单元3524和/或GPGPU引擎3544中。

如所展示的，在一个实施例中，并且除了图形处理器3504之外，计算设备3500可以进一步包括任何数量和类型的硬件部件和/或软件组件，包括但不限于应用处理器3506、存储器3508以及输入/输出(I/O)源3510。应用处理器3506可以如参照图3所展示的那样与硬件图形流水线交互，以共享图形流水线功能。经处理的数据被存储在硬件图形流水线的缓冲器中，并且状态信息被存储在存储器3508中。所产生的数据可以传送到显示控制器，以经由诸如图3的显示设备320等显示设备来输出。所述显示装置可以属于各种类型，诸如阴极光线管(CRT)、薄膜晶体管(TFT)、液晶显示器(LCD)、有机发光二极管(OLED)阵列等，并且可以被配置为经由图形用户界面向用户显示信息。

应用处理器3506可以包括一个或处理器，比如图1的(多个)处理器102，并且可以是至少部分地用于执行计算设备3500的操作系统(OS)3502的中央处理单元(CPU)。OS 3502可以用作计算设备3500的硬件资源和/或物理资源与一个或多个用户之间的接口。OS 3502可以包括用于计算设备3500中的各种硬件设备的驱动器逻辑3522。驱动器逻辑3522可以包括图形驱动器逻辑3523，诸如图10的用户模式图形驱动器1026和/或内核模式图形驱动器1029。

可以设想，在一些实施例中，图形处理器3504可以作为应用处理器3506的一部分(比如物理CPU封装体的一部分)而存在，在这种情况下，存储器3508的至少一部分可以由应用处理器3506和图形处理器3504来共享，但是存储器3508的至少一部分可以专用于图形处理器3504，或者图形处理器3504可以具有单独的存储器存储设备。存储器3508可以包括缓冲器(例如，帧缓冲器)的预分配区域；然而，本领域普通技术人员应当理解，实施例不限于此，并且可以使用低级图形流水线可访问的任何存储器。存储器3508可以包括各种形式的随机存取存储器(RAM)(例如，SDRAM、SRAM等)，包括利用图形处理器3504来渲染桌面或3D图形场景的应用程序。诸如图1的存储器控制器116等存储器控制器中枢可以访问存储器3508中的数据并且将其转发到图形处理器3504以用于图形流水线处理。可以使存储器3508对计算设备3500内的其他部件可用。例如，在实施软件程序或应用时由一个或多个处理器(例如，应用处理器3506)对从计算设备3500的各种I/O源3510接收的任何数据(例如，输入图形数据)进行操作之前，可以将所述数据临时排队到存储器3508中。类似地，软件程序确定应通过计算系统接口之一从计算设备3500发送到外部实体或存储到内部存储元件中的数据在其被传输或存储之前经常在存储器3508中临时排队。

I/O源可以包括诸如触摸屏、触摸面板、触摸板、虚拟或常规键盘、虚拟或常规鼠标、端口、连接器、网络设备等设备，并且可以经由如图1中所引用的平台控制器中枢130来附接。另外，I/O源3510可以包括一个或多个I/O设备，所述一个或多个I/O设备被实施为用于向或从计算设备3500(例如，网络适配器)传送数据；或者用于在计算设备3500(例如，硬盘驱动器)内进行大规模非易失性存储。包括字母数字及其他键的用户输入设备可以用于将信息和命令选择传达至图形处理器3504。另一类型的用户输入设备是用于将方向信息和命令选择传达至GPU并控制显示设备上的光标移动的光标控件，诸如鼠标、轨迹球、触摸屏、触摸板或光标方向键。可以采用计算设备3500的相机和麦克风阵列来观察手势、记录音频和视频并接收和发射视觉命令和音频命令。

被配置为网络接口的I/O源3510可以提供对网络的访问，诸如LAN、广域网(WAN)、城域网(MAN)、个域网(PAN)、蓝牙、云网络、蜂窝或移动网络(例如，第3代(3G)、第4代(4G)等)、内联网、互联网等。(多个)网络接口可以包括例如具有一个或多个天线的无线网络接口。(多个)网络接口还可以包括，例如，经由网络电缆与远程设备通信的有线网络接口，所述网络电缆可以是例如以太网电缆、同轴电缆、光缆、串行电缆或并行电缆。

(多个)网络接口可以例如通过遵循IEEE 802.11标准来提供对LAN的访问，和/或无线网络接口可以例如通过遵循蓝牙标准来提供对个域网的访问。还可以支持其他无线网络接口和/或协议，包括所述标准的先前版本以及后续版本。除了或代替经由无线LAN标准的通信，(多个)网络接口可以使用例如以下协议来提供无线通信：时分多址(TDMA)协议、全球移动通信系统(GSM)协议、码分多址(CDMA)协议和/或任何其他类型的无线通信协议。

应当理解，对于某些实施方式，比在上文中所描述的示例更少或更多地配备的系统可以是优选的。因此，取决于众多因素，如价格约束、性能要求、技术改进或其他情况，计算设备3500的配置可以随着实施方式而改变。示例包括但不限于：移动设备、个人数字助理、移动计算设备、智能电话、蜂窝电话、手持设备、单向寻呼机、双向寻呼机、消息收发设备、计算机、个人计算机(PC)、台式计算机、膝上型计算机、笔记本计算机、手持式计算机、平板计算机、服务器、服务器阵列或服务器场、web服务器、网络服务器、因特网服务器、工作站、小型计算机、大型计算机、超级计算机、网络设备、web设备、分布式计算系统、多处理器系统、基于处理器的系统、消费电子设备、可编程消费电子设备、电视、数字电视、机顶盒、无线接入点、基站、订户站、移动订户中心、无线电网络控制器、路由器、集线器、网关、桥接器、交换机、机器或上述各项的组合。

实施例可以被实施为以下各项中的任何一项或其组合：使用母板互连的一个或多个微芯片或集成电路、硬连线逻辑、由存储器设备存储且由微处理器执行的软件、固件、专用集成电路(ASIC)和/或现场可编程门阵列(FPGA)。以示例的方式，术语“逻辑”可以包括软件或硬件和/或软件和硬件的组合。

实施例可以被提供为例如计算机程序产品，所述计算机程序产品可以包括其上存储有机器可执行指令的一个或多个机器可读介质，所述机器可执行指令在由诸如计算机、计算机网络或其他电子设备等一个或多个机器执行时可以导致所述一个或多个机器执行根据在本文中所描述的实施例的操作。机器可读介质可以包括但不限于：软盘、光盘、CD-ROM(CD盘-只读存储器)以及磁光盘、ROM、RAM、EPROM(可擦除可编程只读存储器)、EEPROM(电可擦除可编程只读存储器)、磁卡或光卡、闪存、或者适用于存储机器可执行指令的其他类型非暂态机器可读介质。

此外，实施例可以作为计算机程序产品被下载，其中，可以经由通信链路(例如，调制解调器和/或网络连接)借助于实施在载波或其他传播介质中和/或由载波或其他传播介质调制的一个或多个数据信号将程序从远程计算机(例如，服务器)传送至进行请求的计算机(例如，客户端)。

以下条款和/或示例涉及其特定实施例或示例。可在一个或多个实施例中的任何地方使用示例中的细节。可以以各种方式将不同的实施例或示例的各种特征与所包括的一些特征以及被排除的其他特征组合以适应各种不同的应用。示例可以包括主题，如，方法；用于执行方法的动作的装置；包括指令的至少一种机器可读介质，所述指令当由机器执行时使机器执行方法或装置的动作；或根据本文中所述的实施例和示例的装置或系统。各组件可以是用于执行所描述的操作或功能的装置。

本文所描述的实施例提供了一种处理装置，所述处理装置包括计算逻辑，所述计算逻辑用于生成卷积神经网络(CNN)的神经网络数据并将所述神经网络数据写入存储器缓冲器。所述计算逻辑另外包括直接存储器存取(DMA)控制器，所述DMA控制器包括具有编码单元和解码单元的硬件编解码器，所述DMA控制器用于：从所述存储器缓冲器读取所述神经网络数据；经由所述编码单元对所述神经网络数据进行编码；将经编码神经网络数据写入与所述处理装置耦合的存储器设备中；将所述经编码神经网络数据的元数据写入与所述处理装置耦合的所述存储器设备；并且响应于来自所述计算逻辑的请求而经由所述解码单元对经编码神经网络数据进行解码。在一个实施例中，所述计算逻辑可以请求所述DMA控制器从所述存储设备读取所述经编码特征图数据。响应于来自所述计算逻辑的所述请求，所述DMA控制器可以预取所述经编码特征图数据的所述元数据，并且基于所预取的元数据对所述经编码神经网络数据进行解码。所述神经网络数据可以包括特征图数据和内核数据。

在一个实施例中，所述硬件编解码器可以使用从一组多种编码模式中选择的编码模式对所述特征图数据进行编码。所述一组多种编码模式包括用于经由对唯一绝对值、非零值和残差值中的两个或更多个进行编码来以缩减位表示对所述神经网络数据进行编码的编码模式。所述一组多种编码模式可以另外包括用于以缩减位表示对等差值数列进行编码的编码模式。在一个实施例中，所述一组多种编码模式另外包括用于以缩减位表示来对具有高频率值的神经网络数据进行编码的编码模式。所述计算逻辑包括在通用图形处理单元内。

一个实施例提供了一种执行处理操作以实现使卷积神经网络(CNN)的方法，所述方法包括：在从存储器读取所述CNN的经编码内核数据的同时对所述经编码内核数据进行解码；使用经解码内核数据经由通用图形处理单元内的计算逻辑生成所述CNN的某一层的特征图数据；在写入存储器期间，经由直接存储器存取(DMA)控制器内的硬件编码逻辑对所述CNN的所述层的所述特征图数据进行编码；在从存储器读取经编码特征图数据的同时对所述经编码特征图数据进行解码；以及处理所述特征图数据作为所述CNN的下一层的输入特征图数据，其中，对所述经编码内核数据进行解码包括预取与所述经编码内核数据相关联的元数据，与所述经编码内核数据相关联的所述元数据与所述经编码内核数据分开存储在不同的存储器地址集中。

在一个实施例中，对所述经编码特征图数据进行解码包括预取与所述经编码特征图数据相关联的元数据，与所述经编码特征图数据相关联的所述元数据与所述经编码特征图数据分开存储。可以经由所述DMA控制器内的硬件解码逻辑对所述特征图数据进行解码。在一个实施例中，经由硬件编码逻辑对所述特征图数据进行编码是使用从一组多种编码模式中选择的一种或多种编码模式来执行的。所述一组多种编码模式包括用于经由对唯一绝对值、非零值和残差值中的两个或更多个进行编码以缩减位表示来存储内核数据或特征图数据的编码模式，并且其中，所述一组多种编码模式另外包括用于以缩减位表示来对等差值数列进行编码的编码模式。

在一个实施例中，所述方法另外包括：经由所述DMA控制器内的所述硬件编码逻辑对所述CNN的内核数据进行编码。对所述内核数据进行编码可以包括：对要编码的所述内核数据进行分析；确定所述内核数据的高频率值被映射到零值；将所述高频率值存储到经编码内核数据块中；将所述内核数据编码到所述经编码内核数据块中，所述经编码内核数据包括所述高频率值的所述映射；以及将经编码内核数据以及与所述经编码内核数据相关联的所述元数据写入存储器。

一个实施例提供了一种被配置为执行操作以实现卷积神经网络(CNN)的数据处理系统。所述数据处理系统包括：存储器设备，用于存储所述CNN的特征图数据；非易失性存储设备，用于持久地存储所述CNN的内核数据；处理器，所述处理器包括通用图形处理器计算块和DMA控制器。所述通用图形处理器计算块可以使用所述内核数据来生成所述CNN的输出特征图数据，并且将所述输出特征图数据写入所述处理器内的存储器缓冲器。所述DMA控制器包括硬件编解码器，所述硬件编解码器包括用于在将所述输出特征图数据写入所述存储器设备期间自动对所述输出特征图数据进行编码的编码单元。在一个实施例中，所述数据处理系统可以包括上述处理装置的任何方面，并且可以执行如本文所描述的方法的操作。

本领域技术人员将从以上描述中领会到，实施例的宽泛技术可以以各种形式实施。因此，虽然已经结合其特定示例描述了这些实施例，但是实施例的实际范围不应由此受限，因为其他的修改在本领域技术人员学习了附图、说明书和所附权利要求之后就将变得显而易见。

Claims (25)

1.一种处理装置，包括：

计算逻辑，用于生成卷积神经网络(CNN)的神经网络数据并将所述神经网络数据写入存储器缓冲器；以及

直接存储器存取(DMA)控制器，所述DMA控制器包括具有编码单元和解码单元的硬件编解码器，所述DMA控制器用于：从所述存储器缓冲器读取所述神经网络数据；经由所述编码单元对所述神经网络数据进行编码；将经编码神经网络数据写入与所述处理装置耦合的存储器设备；将所述经编码神经网络数据的元数据写入与所述处理装置耦合的所述存储器设备；并且响应于来自所述计算逻辑的请求而经由所述解码单元对经编码神经网络数据进行解码。

2.如权利要求1所述的处理装置，其中：

所述计算逻辑用于请求所述DMA控制器从所述存储器设备读取所述经编码神经网络数据；

响应于来自所述计算逻辑的所述请求，所述DMA控制器用于预取所述经编码神经网络数据的所述元数据；并且

所述DMA控制器用于基于所预取的元数据对所述经编码神经网络数据进行解码。

3.如权利要求1所述的处理装置，其中，所述神经网络数据包括特征图数据和内核数据。

4.如权利要求3所述的处理装置，其中，所述硬件编解码器用于使用从一组多种编码模式中选择的编码模式对所述特征图数据进行编码。

5.如权利要求4所述的处理装置，其中，所述一组多种编码模式包括用于经由对唯一绝对值、非零值和残差值中的两个或更多个进行编码以缩减位表示来对所述神经网络数据进行编码的编码模式。

6.如权利要求5所述的处理装置，其中，所述一组多种编码模式另外包括用于以缩减位表示对等差值数列进行编码的编码模式。

7.如权利要求6所述的处理装置，其中，所述一组多种编码模式另外包括用于以缩减位表示来对具有高频率值的神经网络数据进行编码的编码模式。

8.如权利要求1所述的处理装置，其中，用于生成所述神经网络数据的所述计算逻辑是通用图形处理单元内的计算逻辑。

9.一种执行处理操作以实现卷积神经网络(CNN)的方法，所述方法包括：

在从存储器读取所述CNN的经编码内核数据的同时对所述经编码内核数据进行解码；

使用经解码内核数据经由通用图形处理单元内的计算逻辑生成所述CNN中的层的特征图数据；

在写入存储器期间，经由直接存储器存取(DMA)控制器内的硬件编码逻辑对所述CNN的所述层的所述特征图数据进行编码；

在从存储器读取经编码特征图数据的同时对所述经编码特征图数据进行解码；以及

处理所述特征图数据作为所述CNN中的下一层的输入特征图数据，其中，对所述经编码内核数据进行解码包括预取与所述经编码内核数据相关联的元数据，与所述经编码内核数据相关联的所述元数据与所述经编码内核数据分开存储。

10.如权利要求9所述的方法，其中，对所述经编码特征图数据进行解码包括预取与所述经编码特征图数据相关联的元数据，与所述经编码特征图数据相关联的所述元数据与所述经编码特征图数据分开存储。

11.如权利要求9所述的方法，另外包括：经由所述DMA控制器内的硬件解码逻辑对所述特征图数据进行解码。

12.如权利要求9所述的方法，另外包括：使用从一组多种编码模式中选择的一种或多种编码模式经由硬件编码逻辑对所述特征图数据进行编码，其中，所述一组多种编码模式包括用于经由对唯一绝对值、非零值和残差值中的两个或更多个进行编码以缩减位表示来存储内核数据或特征图数据的编码模式，并且其中，所述一组多种编码模式另外包括用于以缩减位表示来对等差值数列进行编码的编码模式。

13.如权利要求9所述的方法，另外包括：经由所述DMA控制器内的所述硬件编码逻辑对所述CNN的内核数据进行编码。

14.如权利要求13所述的方法，其中，对所述CNN的所述内核数据进行编码包括：

对要编码的所述内核数据进行分析；

确定所述内核数据的高频率值被映射到零值；

将所述高频率值存储到经编码内核数据块中；

将所述内核数据编码到所述经编码内核数据块中，所述经编码内核数据包括所述高频率值的所述映射；以及

将经编码内核数据以及与所述经编码内核数据相关联的所述元数据写入存储器。

15.一种机器可读介质，具有存储在其上的数据，所述数据如果由至少一个机器执行则使所述至少一个机器制造至少一种用于执行如权利要求9-14中任一项所述的执行处理操作以实现卷积神经网络(CNN)的方法的集成电路。

16.一种被配置为执行操作以实现卷积神经网络(CNN)的数据处理系统，所述数据处理系统包括：

存储器设备，用于存储所述CNN的特征图数据；

非易失性存储设备，用于持久地存储所述CNN的内核数据；

处理器，所述处理器包括通用图形处理器计算块和DMA控制器；

其中，所述通用图形处理器计算块用于使用所述内核数据来生成所述CNN的输出特征图数据，并且将所述输出特征图数据写入所述处理器内的存储器缓冲器；并且

其中，所述DMA控制器包括硬件编解码器，所述硬件编解码器包括用于在将所述输出特征图数据写入所述存储器设备期间自动对所述输出特征图数据进行编码的编码单元。

17.如权利要求16所述的数据处理系统，其中，所述DMA控制器用于经由所述硬件编解码器的所述编码单元以一编码格式将所述特征图数据写入所述存储器设备，所述编码格式包括从一组多种编码模式中选择的一种或多种编码模式，所述一组多种编码模式包括基于唯一绝对值编码、等差数列编码、有效性映射编码、唯一值坐标编码和均值编码值编码中的两种或更多种的编码模式。

18.如权利要求17所述的数据处理系统，其中，所述DMA控制器包括硬件编解码器，所述硬件编解码器包括用于自动对有待从所述存储器设备读取的输出特征图进行解码的解码单元。

19.如权利要求18所述的数据处理系统，所述CNN的所述内核数据存储在所述非易失性存储器设备上作为经编码内核数据，所述经编码内核数据有待加载到所述存储器设备，并且所述DMA控制器用于在从所述存储器设备读取所述经编码内核数据期间自动对所述经编码内核数据进行解码。

20.如权利要求19所述的数据处理系统，所述DMA控制器用于在写入所述存储器设备期间自动对内核数据进行编码。

21.如权利要求20所述的数据处理系统，其中，为了自动对所述内核数据进行编码，所述DMA控制器用于：

对要编码的所述内核数据进行分析；

确定所述内核数据的高频率值被映射到零值；

生成所述内核数据中所述高频率值的每个实例的映射；

将所述内核数据编码到经编码内核数据中，所述经编码内核数据包括所述高频率值的每个实例的映射；并且

将所述经编码内核数据以及与所述经编码内核数据相关联的元数据写入存储器，所述元数据被写入到与所述经编码内核数据不同的存储器块。

22.如权利要求16所述的数据处理系统，其中，所述处理器用于经由所述DMA控制器以包括从一组多种编码模式中选择的一种或多种编码模式的编码格式将所述输出特征图数据写入所述存储器设备。

23.如权利要求22所述的数据处理系统，其中，所述一组多种编码模式包括基于唯一绝对值编码、等差数列编码、唯一值坐标编码、有效性映射编码和高频率值编码中的两种或更多种的编码模式。

24.如权利要求23所述的数据处理系统，其中，所述一组多种编码模式中的每一种编码模式用于将所述编码器配置成对位流的缩减位表示进行编码，所述缩减位表示包括所述位流的一组唯一值以及指示所述唯一值在所述位流内的位置的数据。

25.如权利要求23所述的数据处理系统，其中，所述一组多种编码模式另外包括用于将所述编码器配置为对位流的均值和一组残差值进行编码的均值编码模式。